KR0155579B1 - 반도체 소자의 저항 제조방법 - Google Patents
반도체 소자의 저항 제조방법Info
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Abstract
본 발명은 반도체 소자의 저항 제조방법에 관한 것으로, 특히 큰 저항값의 저항 제조에 적당하도록 한 반도체 소자의 저항 제조방법에 관한 것이다.
본 발명에 의한 반도체 소자의 저항 제조방법에서는 제1도전형의 반도체기판 상의 소정부분에 제2도전형의 불순물을 고농도로 도핑하여 제1저항층을 형성하는 단계와, 상기 제1저항층을 형성시킨 반도체기판상에 제1도전형의 단결정층을 형성하는 단계와, 상기 단결정층의 소정 부분에 상기 제2도전형의 불순물을 고농도로 도핑하여 상기 제1저항층의 양단과 전기적으로 연결되는 접속이온층을 형성하는 단계와, 상기 단결정층상의 소정 부분에 상기 제2도전형의 불순물을 고농도로 도핑하여 상기 제 1저항층의 일단과 접속되는 상기 접속이온층과 전기적으로 연결되는 제2저항층을 형성시키는 단계를 포함하여 이루어진다.
Description
제1도는 종래의 반도체 소자의 저항 제조방법을 설명하는 도면.
제2도는 본 발명에 의한 반도체 소자의 저항 제조방법을 설명하는 도면.
제3도 및 제4도는 본 발명에 의한 반도체 소자의 저항 제조방법의 실시예를 도시한 도면.
* 도면의 주요부분에 대한 부호의 설명
10, 20, 30, 40 : 반도체기판
11, 11-1, 11-2, 21, 21-1, 21-2, 21-3,31, 41, 41-1 : 포토레지스트
12, 22, 32, 42 : 매몰층 13 : 단결정층
14, 24 : 필드산화층 15 :저항층
16 : 베이스 13, 33, 43 : 제1단결정층
25, 35, 45 : 제1저항층 26, 36, 46 : 제2단결정층
27, 27-1 : 접속이온층 28, 38, 48, 제2저항층
34 : 접속홀 37, 37-1, 접속물질층
47, 47-1 : 접속돌기 A : 매몰층영역
B, B' : 소자격리영역 C : 저항형성영역
D : 베이스형성영역 C21,C41: 제1저항형성영역
C22, C32, C42: 제2저항형성영역
본 발명은 반도체 소자의 저항 제조방법에 관한 것으로, 특히 큰 저항값의 저항제조에 적당하도록 한 반도체 소자의 저항 제조 방법에 관한 것이다.
반도체 집적회로에서 반도체 집적소자의 트랜지스터(transistor), 캐패시터(capacitor), 저항 등으로 회로를 구현하기 위해서는 실리콘 웨이퍼(silicon wafer)(이하 반도체기판이라 칭함)상에 각기 배열하여 형성시킨다. 그 중에서 반도체기판상에 형성되어 반도체 소자의 각 노드(node)를 연결시키는 저항층은 기판과 반대도전형의 고농도불순물의 이온주입으로 형성시키며, 등가회로상에는 저항 R로 표시되고 있다.
제1도는 종래의 반도체 소자의 저항 제조방법을 설명하는 도면으로, 바이폴라 트렌지스터소자를 제조하면서 저항을 제조하는 단계를 도시한 도면이다.
종래의 반도체 소자의 저항을 제조하기 위한 방법에서는 우선, 제1도의 (a)와 같이, 반도체기판(10)상에 포토레지스트(photoresist)(11)로 매몰층(buried layer)영역(A)을 정의한 후에, 고농도 불순물이온을 주입하여 매몰층(12)을 형성시킨다.
이어서, 매몰층(12)을 형성시킨 반도체기판(10) 전면에 잔재하는 포토레지스트를 제거하고, 그상면에 에피택셜(epitaxial) 성장방법으로 단결정층(13)을 형성시킨 후에, 제1도의 (b)와 같이, 단결정층의 상면에 포토레지스트(11-1)로 소자격리영역(B)을 정의한다.
그 후에는 단결정층상에서 포토레지스트에 의해 정의된 소자격리영역을 기판표면까지 식각하고 산화확산시켜서, 제1도의 (c)와 같이, 필드산화층(field oxide)(14)을 형성시킨다.
그리고, 저항형성영역(C)과 바이폴라 트렌지스터 소자의 베이스(base)형성영역(D)을 포토레지스트(11-2)로 정의하고, 제1도의 (d)와 같이, 불순물이온 주입 및 열처리 공정으로 저항층(15)과 베이스(16)를 형성시킨다.
그 다음에는 에미터(emitter)와 콜렉터(collector)가 될 부위를 정의하여 고농도 불순물이온을 주입하여 에미터와 콜렉터를 형성시킨 후에, 그 상면에 절연막을 형성시키고, 금속 배선을 위한 각 부분을 사진식각하여 콘택홀(contact hall)을 형성시킨다. 그리고, 금속을 중착 및 사진식각함으로써 금속배선을 실시하여 바이폴라 트렌지스터(도면에 도시안함)을 제조하면서, 이온주입되는 불순물의 이온량과 채널길이에 의해 그 저항값이 조절되는 저항층을 형성시킨다.
그러나, 종래의 반도체 소자의 저항 제조방법에서는 저항형성영역(C)에 이온주입되는 불순물의 이온량과 저항층의 채널길이로서 저항값을 조절하여 저항층을 형성시키는데, 큰 저항값의 저항층을 형성시킬 때에는 불순물의 이온량 조절에 한계가 있고 저항의 채널길이도 증가되어 반도체 칩(chip)의 면적이 증가되는 문제가 발생되었다.
본 발명에서는 이러한 문제를 해결하기 위하여 인출된 것으로, 반도체 소자의 저항 제조방법을 개선하여 큰 저항값의 저항형성을 형성시키기에 용이하도록 하는 것이 그 목적이다.
본 발명에 의한 반도체 소자의 저항 제조방법에서는 제1도전형의 반도체기판 상의 소정 부분에 제2도전형의 불순물을 고농도로 도핑하여 제1저항층을 형성하는 단계와, 상기 제1저항층을 형성시킨 반도체기판상에 제1도전형의 단결정층을 형성하는 단계와, 상기 단결정층의 소정부분에 상기 제2도전형의 불순물을 고농도로 도핑하여 상기 제1저항층의 양단과 전기적으로 연결되는 접속이온층을 형성하는 단계와, 상기 단결정층상의 소정 부분에 상기 제2도전형의 불순물을 고농도로 도핑하여 상기 제1저항층의 일단과 접속되는 상기 접속이온층과 전기적으로 연결되는 제2저항층을 형성시키는 단계를 포함하여 이루어진다.
이하 첨부된 도면을 참고로 본 발명에 의한 반도체 소자의 저항 제조방법을 설명하면 다음과 같다.
제2도는 본 발명에 의한 반도체 소자의 저항 제조방법을 설명하는 도면으로, 바이폴라 트렌지스터소자를 제조하면서 저항을 제조하는 단계를 도시한 도면이다.
본 발명에 의한 반도체 소자의 저항 제조방법에서 바이폴라 트렌지스터 소자를 형성시키면서 저항을 제조하기 위해서는 우선, 제2도의 (a)와 같이, 반도체기판(20)상에 매몰층(22)을 형성시키고, 그 상면에 에피택셜 성장방법으로 제1단결정층(23)을 형성시킨다.
그리고, 제2도의 (b)와 같이, 제1단결정층(23)상에 포토레지스트(21)로 제1저항형성영역(C21)을 정의하고, 기판과 반대도전형의 고농도 불순물을 이온주입하여 제1저항층(25)을 형성시킨다.
이어서, 제2도의 (c)와 같이 포토레지스트(21)를 제거한다. 그리고, 제1저항층(25)을 형성시킨 제1단결정층(23)상에 에피택셜 성장방법으로 제2단결정층(26)을 형성시키고, 제2단결정층(26) 상에 포토레지스트(21-1)로 소자격리영역(B')을 정의하고 기판(20)표면까지 식각시킨 후에, 산화확산 하여 소각 격리층(24)을 형성시킨다.
그리고, 제2도의 (d)와 같이, 포토레지스트(21-1)를 제거한다. 그리고 반도체기판(20)상에서 제2단결정층(26)의 상면에 포토레지스트(21-2)로 제1단결정층(23)의 상면에 형성시킨 제1저항층(25)의 양단부위를 정의하고, 제1저항층(25)과 같은 도전형의 고농도 불순물을 이온주입하여 제1저항층(25)의 양단과 각각 접속되는 접속이온층(27)(27-1)을 각각 형성시킨다.
그후에는 제2도의 (e)와 같이, 포토레지스트(21-2)를 제거한다. 그리고, 제2단 결정층(26)상에 포토레지스트(21-3)로 제1저항층의 일단과 접속되는 접속이온층(27)을 포함하는 제2저항형성영역(C22)을 정의하고, 제1저항층(25)의 일단과 접촉하는 접속이온층(27)과 접속되도록 제1저항층(25)과 같은 도전형의 불순물을 고농도로 이온주입하여 제2저항층(28)을 형성시킨다.
즉, 제2단결정층(26)상에 형성시킨 제2저항층(28)은 접속이온층(27)을 통하여 제1저항층(25)의 일단과 연결된다.
본 발명의 또 다른 실시예로 반도체기판상에 반도체 소자의 저항을 형성시키기 위해서는 우선, 제1도전형의 반도체기판 상의 소정 부분에 제2도전형의 불순물을 고농도로 도핑하여 제1저항층을 형성하는 단계와, 상기 제1저항층을 형성시킨 반도체기판상에 제1도전형의 단결정층을 형성하는 단계와, 상기 단결정층의 소정 부분에 상기 제1저항층의 양단을 노출시키는 접속홀을 형성시키는 단계와, 상기 접속홀 내부에 도전성 물질을 채워 상기 제1저항층과 접촉되어 전기적으로 연결되는 접속물질층을 형성하는 단계와, 상기 단결정층상의 소정 부분에 상기 제2도전형의 불순물을 고농도로 도핑하여 상기 제1저항층의 일단과 접촉되는 상기 접속물질층과 전기적으로 연결되는 제2저항층을 형성시키는 단계를 포함하여 이루어진다.
제3도는 본 발명에 의한 반도체 소자의 저항 제조방법의 실시예를 도시한 도면으로, 바이폴라 트렌지스터소자를 제조하면서 저항을 제조하는 단계를 도시한 도면이다.
즉, 본 발명에 의한 반도체 소자의 저항 제조방법에서 제1저항층과 제2저항을 접속시키기 위해서는 우선, 제3도의 (a)와 같이, 매몰층(32)을 형성시킨 반도체기판(30)상에서 이 반도체기판(30)과 반대 도전형의 불순물을 고농도로 이온 주입하여 제1저항층(35)을 형성시킨 제1단결정층(33)의 상면에 제2단결정층(36)을 형성시킨다.
그 후에는 제3도의 (b)와 같이, 제1단결정층(33)의 상면에 형성시킨 제1저항층(35)의 양단부위의 제2단결정층(36)을 사진식각하여 제1저항층(35)의 양단을 노출시키는 접속홀(34)을 형성시킨다.
그리고, 제2단결정층(36)의 전면에 접속홀(34)을 채우도록 불순물이 도핑된 폴리실리콘층을 형성시키고, 제3도의 (c)와 같이, 폴리실리콘층을 에치백하여 접속홀(34)내에 접속물질층(37)(37-1)으로 형성시킨다.
그 후에는 제3도의 (d)와 같이, 제2단결정층(36)상에 포토레지스트(31)로 제1저항층(35)의 일단과 접속되는 접속물질층(37)을 포함하는 제2저항형성영역(C32)을 정의하고, 제1저항층의 일단과 접촉하는 접속물질층(37)과 접속되도록 제1저항층과 같은 도전형의 불순물을 고농도로 이온주입하여 제2저항층(38)을 형성시킨다.
즉, 제2단결정층(36)상에 형성시킨 제2저항층(38)은 접속물질층(37)을 통하여 제1저항층(35)의 일단과 연결된다.
그리고, 본 발명의 또 다른 실시예로 반도체기판상에 반도체 소자의 저항을 형성시키기 위해서는 우선, 제1도전형의 반도체기판 상의 소정부분에 제2도전형의 불순물을 고농도로 도핑하여 제1저항층을 형성하는 단계와, 상기 제1저항층의 양단에 SEG(selective epitaxial growth) 방법으로 도전형 물질의 접속돌기를 형성시키는 단계와, 상기 제1저항층의 양단에 접속돌기를 형성시킨 반도체기판 전면에 제2도전형의 단결정층을 형성하는 단계와, 상기 단결정층상의 소정부분에 상기 제2도전형의 불순물을 고농도로 도핑하여 상기 제1저항층의 일단과 접촉되는 상기 접속물질층과 전기적으로 연결되는 제2저항층을 형성시키는 단계를 포함하여 이루어진다.
이하 첨부된 도면을 참고하여 본 발명의 실시예를 설명하면 다음과 같다.
제4도는 본 발명에 의한 반도체 소자의 저항 제조방법의 실시예를 도시한 도면으로, 바이폴라 트렌지스터소자를 제조하면서 저항을 제조하는 단계를 도시한 도면이다.
본 발명에 의한 반도체 소자의 저항 제조방법에서 저항을 제조하기 위해서는 제4도의 (a)와 같이, 매몰층(42)을 형성시킨 반도체기판(40)상의 제1단 결정층(43)에 포토레지스트(41)로 제1저항형성영역(C41)을 정의하고, 기판과 반대 도전형의 불순물을 고농도로 이온주입하여 제 1저항층(45)을 형성시킨다.
그 후에는 제4도의 (나)와 같이, 포토레지스트(41)를 제거한다. 그리고, 제1저항층(45)의 양단에 폴리실리콘을 SEG(selective epitaxial growth) 방법으로 성장시켜 접속돌기(47)(47-1)를 형성시킨다.
그리고 제1저항층(45)의 양단에 접속돌기(47)(47-1)를 형성시킨 제1단결정층(43) 전면에, 제4도의 (c)와 같이, 에피택셜 성장으로 제2단결정층(46)을 접속돌기의 상면이 노출되도록 형성시킨다.
그 후에는 제4도의 (d)와 같이, 제2단결정층(46) 상에 포토레지스트(41-1)로 제1저항층(45)의 일단에 접속시켜 형성시킨 접속돌기(47)를 포함하도록 제2저항형성영역(C42)을 정의하고, 포토레지스트를 마스크로 제1저항층과 같은 도전형의 불순물을 제1저항층(45)의 일단과 접속되는 접속돌기(47)와 접촉되도록 고농도로 이온주입하여, 접속돌기(47)에 의해 제1저항층(45)의 일단과 연결되는 제2저항층(48)을 형성시킨다.
본발명에 의한 반도체 소자의 저항 제조방법에서는 고농도의 불순물을 이온주입하여 형성시키는 저항을 2층 이상의 다층구조로 형성시키고, 각 층의 저항의 일단을 접속시키므로 반도체 칩의 크기가 축소된다. 또한, 같은 크기의 반도체 칩에서 저항층의 채널길이는 종래의 저항 제조방법에서 보다 커져서, 더욱 큰 저항값을 가진 저항을 형성시킬수 있다.
Claims (5)
- 반도체기판상에서 반도체소자의 저항의 제조방법에 있어서, 1) 제1도전형의 반도체기판 상의 소정부분에 제2도전형의 불순물을 고농도로 도핑하여 제1저항층을 형성하는 단계와, 2) 상기 제1저항층을 형성시킨 반도체기판상에 제1도전형의 단결정층을 형성하는 단계와, 3) 상기 단결정층의 소정 부분에 상기 제2도전형의 불순물을 고농도로 도핑하여 상기 제1저항층의 양단과 전기적으로 연결되는 접속이온층을 형성하는 단계와, 4) 상기 단결정층상의 소정 부분에 상기 제2도전형의 불순물을 고농도로 도핑하여 상기 제1저항층의 일단과 접속되는 상기 접속이온층과 전기적으로 연결되는 제2저항층을 형성시키는 단계를 포함하여 이루어진 반도체 소자의 저항 제조방법.
- 반도체기판상에서 반도체 소자의 저항의 제조방법에 있어서, 1) 제1도전형의 반도체기판상의 소정부분에 제2도전형의 불순물을 고농도로 도핑하여 제1저항층을 형성하는 단계와, 2) 상기 제1저항층을 형성시킨 반도체기판상에 제1도전형의 단결정층을 형성하는 단계와, 3) 상기 단결정층의 소정 부분에 상기 제1저항층의 양단을 노출시키는 접속홀을 형성시키는 단계와, 4) 상기 접속홀 내부에 도전성 물질을 채워 상기 제1저항층과 접촉되어 전기적으로 연결되는 접속물질층을 형성하는 단계와, 5) 상기 단결정층상의 소정부분에 상기 제2도전형의 불순물을 고농도로 도핑하여 상기 제1저항층의 일단과 접촉되는 상기 접속물질층과 전기적으로 연결되는 제2저항층을 형성시키는 단계를 포함하여 이루어진 반도체 소자의 저항 제조 방법.
- 제1항에 있어서, 상기 접촉물질층을 상기 단결정층의 전면에 제2도전형의 불순물이 도핑된 폴리실리콘층을 상기 접속홀을 채우도록 증착한 후 에치백하여 형성하는 특징으로 하는 반도체 소자의 저항제조 방법.
- 반도체기판상에서 반도체 소자의 저항의 제조방법에 있어서, 1) 제1도전형의 반도체기판 상의 소정 부분에 제2도전형의 불순물을 고농도로 도핑하여 제1저항층을 형성하는 단계와, 2) 상기 제1저항층의 양단에 SEG(selective epitaxial growth) 방법으로 도전형 물질의 접속돌기를 형성시키는 단계와, 3) 상기 제1저항층의 양단에 접속돌기를 형성시킨 반도체기판 전면에 제2도전형의 단결정층을 형성하는 단계와, 4) 상기 단결정층의 소정 부분에 상기 제2도전형의 불순물을 고농도로 도핑하여 상기 제1저항층의 일단과 접촉되는 상기 접속물질층과 전기적으로 연결되는 제2저항층을 형성시키는 단계를 포함하여 이루어진 반도체 소자의 저항 제조방법.
- 제4항에 있어서, 상기 단결정층을 상기 접속돌기의 상면이 노출되도록 형성하는 것을 특징으로 하는 반도체 소자의 저항제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940034043A KR0155579B1 (ko) | 1994-12-14 | 1994-12-14 | 반도체 소자의 저항 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940034043A KR0155579B1 (ko) | 1994-12-14 | 1994-12-14 | 반도체 소자의 저항 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR960026723A KR960026723A (ko) | 1996-07-22 |
| KR0155579B1 true KR0155579B1 (ko) | 1998-10-15 |
Family
ID=19401349
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019940034043A KR0155579B1 (ko) | 1994-12-14 | 1994-12-14 | 반도체 소자의 저항 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0155579B1 (ko) |
-
1994
- 1994-12-14 KR KR1019940034043A patent/KR0155579B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR960026723A (ko) | 1996-07-22 |
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| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
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Payment date: 20050620 Year of fee payment: 8 |
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| LAPS | Lapse due to unpaid annual fee |