KR0152928B1 - 시스템의 연산 시간 가변 장치 - Google Patents

시스템의 연산 시간 가변 장치

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KR0152928B1 KR1019950036170A KR19950036170A KR0152928B1 KR 0152928 B1 KR0152928 B1 KR 0152928B1 KR 1019950036170 A KR1019950036170 A KR 1019950036170A KR 19950036170 A KR19950036170 A KR 19950036170A KR 0152928 B1 KR0152928 B1 KR 0152928B1
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Abstract

본 발명은 메모리 액세스 회로에 관한 것으로, 종래에는 입력 비트 천이 갯수에 무관하게 연산 시간이 실제 연산 시간중 가장 큰 값으로 고정되어 있다. 따라서, 종래에는 실제 연산 시간후 다음단으로 출력 신호의 방출을 출력 인에이블 신호가 발생할 때까지 대기하여야 하므로 시간의 낭비를 초래하는 문제점이 있었다. 이러한 문제점을 개선하기 위하여 본 발명은 입력 신호에 대해 각 비트별로 로직 천이를 검출하여 그 검출된 로직 천이의 갯수에 따라 연산 시간을 가변적으로 변경하므로서 평균적인 연산 시간을 감소시킴에 의해 연산 성능을 향상시킬 수 있도록 창안한 것으로, 본 발명은 기존의 연산 시간이 실제 연산 시간중 가장 큰 값으로 고정된 것과는 달리 입력 비트의 천이 갯수에 따라 가변적인 되어 평균적인 연산 시간이 짧아지므로 시스템의 연산 성능이 향상되는 효과가 있다.

Description

시스템의 연산 시간 가변 장치
제1도는 종래의 연산 장치의 블럭도.
제2도는 제1도의 동작 타이밍도.
제3도는 본 발명의 연산 시간 가변 장치의 블럭도.
제4도는 제3도에서 로직 천이 감지부의 회로도.
제5도는 제3도에서 신호 발생부의 회로도.
제6도는 로직 천이의 경우를 보인 표.
제7도는 제3도의 동작 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
201,202 : 연산부 203 : 제어부
204 : 로직 천이 감지부 205 : 신호 발생부
XOR1 : 배타적 오아게이트 DFF1 : 디-래치
NA1 : 낸드게이트 PM11 : 피모스 트랜지스터
NM11∼NM14,NM21∼NM23,NM31∼NM33,NM41∼NM43,NM51∼NM53: 엔모스 트랜지스터
본 발명은 연산 시스템에 관한 것으로 특히, 입력 신호에 대한 비트별 천이 여부를 검출하여 그 천이 비트의 갯수에 따라 연산 시간을 예측함에 의해 연산 성능을 향상시킬 수 있도록 한 시스템의 연산 시간 가변 장치에 관한 것이다.
종래의 연산 장치는 제1도에 도시된 바와 같이, 제어 신호(CTL)에 인에이블되어 클럭(CLK)을 계수함에 의해 래치 신호(VL1)(VL2)와 출력 인에이블 신호(OEN)를 출력하는 제어부(103)와, 이 제어부(103)의 래치 신호(VL1)에 의해 입력 신호(Vi)를 래치하는 연산부(101)와, 이 연산부(101)가 상기 제어부(103)의 출력 인에이블 신호(OEN)에 의해 래치 신호(Vo1)를 출력하면 상기 제어부(103)의 래치 신호(VL2)에 따라 래치하는 연산부(102)로 구성된다.
이와같은 종래 기술의 동작 과정을 설명하면 다음과 같다.
먼저, 입력 신호(Vi)가 연산부(101)에 입력될 때 제어부(103)는 제어신호(CTL)에 인에이블되어 클럭(CLK)을 계수함에 의해 래치 신호(VL1)(VL2)와 출력 인에블 신호(OEN)를 발생시키게 된다.
이때, 연산부(101)는 제어부(103)의 래치 신호(VL1)에 의해 입력 신호(Vi)를 래치하여 상기 제어부(103)의 출력 인에이블 신호(OEN)에 의해 래치 신호(Vo1)를 연산부(102)로 출력하게 된다.
이에 따라, 연산부(102)는 제어부(103)의 래치 신호(VL2)에 의해 연산부(101)의 출력(Vo1)을 래치하여 래치 신호(Vo2)를 출력하게 된다.
이러한 동작을 제2도의 타이밍도로 설명하면, 콘트롤 신호(CTL)가 입력된 제어부(103)는 제2도(a)와 같은 클럭(CLK)을 계수하여 제2도(b) (f)와 같은 래치 신호(VL1)(VL2) 및 제2도(d)와 같은 출력 인에이블 신호(OEN)를 출력하게 된다.
이때, 제어부(103)의 래치 신호(VL1)에 의해 연산부(101)는 데이타 값이 'N'인 제2도(d)와 같은 입력 신호(Vi)를 래치하여 고유 기능에 의해 데이타 값이 'M'인 출력 신호(Vo1)을 생성하고 상기 제어부(103)의 출력 인에이블 신호(OEN)에 의해 연산부(102)에 출력하게 된다.
상기에서 연산부(101)가 래치 신호(VL1)에 의해 입력 신호(Vin)를 래치하여 데이타 값이 'M'인 출력 신호(Vo1)를 생성한 후 출력 인에이블 신호(OEN)에 의해 방출하는데 걸리는 시간은 3T로서 제어 신호(CTL)와 클럭(CLK)에 의해 결정되어진다.
예를 들면, 입력 신호(Vin)가 n개의 비트로서 연산부(101)의 연산 시간(T)이 입력 신호(Vin)의 각 비트별 로직 천이 갯수에 비례하는 경우 제2도(g)에 도시된 바와 같이, 입력 신호(Vin)가 0에서 1111로 바뀌면 입력 비트 천이 갯수는 4개이고, 입력 신호(Vin)가 1111에서 1011로 바뀌면 입력 비트 천이 갯수는 1개이다.
따라서, 연산부(101)의 '3T'인 연산 시간이 입력 비트 천이 갯수에 비례하는 경우 제어부(103)에서 발생하는 입력 래치 신호(VL1)와 출력 인에이블 신호(OEN)는 단지 제어부(103)에 입력되는 제어 신호(CTL)와 클럭(CLK)에 의해서만 발생하게 된다.
그런데, 종래에는 입력 신호(Vin)의 비트 천이 갯수에 무관하게 연산 시간(1)이 가장 큰 값으로 고정되어 발생한다.
즉, 입력 신호(Vin)가 4비트로서 입력 비트 천이 갯수가 0, 1, 2개인 경우 실제 연산 시간은 21이지만 제어부(103)에서 발생하는 래치 신호(VL1) 및 출력 인에이블 신호(OEN)에 의한 연산 시간은 3T가 된다.
그러나, 종래에는 제어부(103)에 의해 발생되는 입력 래치 신호(VL1)와 출력 인에이블 신호(OEN)간의 시간 간격인 '3T' 즉, 연산부(101)의 연산 기능 수행에 필요한 시간은 클럭(CLK)과 제어 신호(CTL)에 의해서 고정되어 있다.
즉, 입력 비트 천이 갯수에 무관하게 고정되어 있는 연산부(101)의 연산 시간 '3T'는 입력 비트 천이 갯수에 따른 실제 연산 시간중에서 가장 큰 값이다.
따라서, 종래에는 실제 연산 시간후 다음단으로 출력 신호의 방출을 출력 인에이블 신호가 발생할 때까지 대기하여야 하므로 시간의 낭비를 초래하는 문제점이 있었다.
본 발명은 종래의 문제점을 개선하기 위하여 입력 신호에 대해 각 비트별로 로직 천이를 검출하여 그 검출된 로직 천이의 갯수에 따라 연산 시간을 가변적으로 변경하므로써 평균적인 연산 시간을 감소시킴에 의해 연산 성능을 향상시킬 수 있도록 창안한 시스템의 연산 시간 가변 장치를 제공함에 목적이 있다.
제3도는 본 발명의 블럭도로서 이에 도시한 바와 같이, 입력 신호(Vin)를 검출하여 각 비트별 로직 천이를 점검하여 로직 천이의 발생이면 해당 비트를 하이로 발생시키고 로직 천이의 발생이 아니면 해당 비트를 로우로 발생시키는 로직 천이 검출부(204)와, 이 로직 천이 검출부(204)의 출력(Vp)을 입력받아 천이 비트 선택 신호(SBi)의 값만큼 하이 비트가 있으면 하이인 로직 천이 신호(Vs)를 출력하는 신호 발생부(205)와, 제어 신호(CTL)에 인에이블되어 클럭(CLK)를 계수함에 의해 래치 신호(VL1)(VL2)와 출력 인에이블 신호(OEN)를 발생시킬 때 상기 신호 발생부(205)의 출력(Vs)이 로우이면 상기 래치 신호(VL1)와 출력 인에이블 신호(OEN)의 시간 간격을 '2T'로 발생시키고 상기 신호 발생부(205)의 출력(Vs)이 하이이면 상기 래치 신호(VL1)와 출력 인에이블 신호(OEN)의 시간 간격을 '3T'로 발생시키는 제어부(203)와, 이 제어부(203)의 래치 신호(VL1)와 출력 인에이블 신호(OEN)에 의해 입력 신호(Vin)를 래치하여 출력하는 연산부(201)와, 이 연산부(201)의 래치 신호(Vo1)를 상기 제어부(203)의 래치 신호(VL2)에 의해 래치하는 연산부(202)로 구성된다.
상기 로직 천이 감지부(204)는 제4도에 도시한 바와 같이, 천이 감지 신호(Vp)와 입력 신호(Vin)를 베타적 논리합하는 배타적 오아게이트(XOR1)와, 클럭(CLK)에 의해 상기 배타적 오아게이트(XOR1)의 출력을 래치하는 디-래치(DFF1)를 입력 신호(Vin)의 비트만큼 구비하여 구성한다.
상기 신호 발생부(205)는 제5도에 도시한 바와 같이, 전압(Vcc)이 소스에 인가된 피모스 트랜지스터(PM11)의 게이트에 클럭(CLK)을 인가하여 그 피모스 트랜지스터(PM11)의 드레인을 일측단자에 천이 비트 선택 신호(SBi)가 인가된 낸드게이트(NA1)의 타측 단자에 접속함과 아울러 엔모스 트랜지스터(NM11∼NM14)(NM21∼NM23)(NM31∼NM33)(NM41∼NM43)(NM51∼NM53)를 각기 통해 접지 단자에 접속하며, 상기 엔모스 트랜지스터(NM11,NM21,NM31,NM41)의 게이트에 로직 천이 신호(Vp0)를 접속하고, 상기 엔모스 트랜지스터(NM12,NM22,NM42,NM51)의 게이트에 로직 천이 신호(Vp1)를 접속하며, 상기 엔모스 트랜지스터(NM13,NM23,NM32,NM52)의 게이트에 로직 천이 신호(Vp2)를 접속하고, 상기 엔모스 트랜지스터(NM14,NM33,NM43,NM53)의 게이트에 로직 천이 신호(Vp3)을 접속하여 상기 낸드 게이트(NA1)에서 로직 천이 신호(Vs)를 출력하도록 구성한다.
이와 같이 구성한 본 발명의 동작 및 작용 효과를 상세히 설명하면 다음과 같다.
먼저, 입력 신호(Vin)가 입력될 때 로직 천이 감지부(204)는 상기 입력 신호(Vin)의 각 비트를 이전의 천이 감지 신호(Vp)와 대응 비교하여 로직 천이의 발생 여부를 검출하는데, 로직 천이가 발생한 비트는 하이, 로직 천이가 발생되지 않은 비트는 로우로 하여 현재의 입력에 대한 천이 감지 신호(Vp)를 출력하게 된다.
상기에서 천이 감지 신호(Vp)는 입력 신호(Vin)와 동일한 비트수로 출력되어진다.
즉, 로직 천이 감지부(204)의 동작을 입력 신호(Vin)의 임의의 한 비트에 대하여 설명하면, 배타적 오아게이트(XOR)가 입력 신호(Vin)의 한 비트와 이전의 천이 감지 신호(Vp)와 배타적 논리합하여 일치하는 경우 0, 일치하지 않는 경우 1인 논리 신호를 출력하였을 때 디-래치(DFF1)가 클럭(CLK)의 상승 에지에서 상기 배타적 오아게이트(XOR1)의 출력을 래치하여 현재 입력 신호(Vin)에 대한 천이 감지 신호(Vp)를 신호 발생부(205)에 출력하게 된다.
예를 들어, 입력 신호(Vin)가 4비트인 경우라면 로직 천이 감지부(204)는 각 비트에 대해 로직 천이 여부를 검출하는 회로를 병렬로 제4도와 같이 구성하게 된다.
이때, 신호 발생부(205)는 클럭(CLK), 천이 비트 선택 신호(SBi) 및 로직 천이 감지부(204)의 출력(Vp)을 입력으로 하여 논리 연산함에 의해 상기 로직 천이 감지부(204)에서 감지한 로직 천이의 갯수가 상기 천이 비트 선택 신호(SBi)로 설정한 로직 천이의 갯수 이상이면 하이인 로직 천이 신호(Vs)를 출력하고, 작으면 로우인 로직 천이 신호(Vs)를 제어부(203)로 출력하게 된다.
상기에서 천이 비트 선택 신호(SBi)는 필요에 따라 여러 비트로 구성되며, 사용자가 연산 시간 구분을 많이 할수록 비트수는 증가한다.
예를 들어, 연산 시간 구분을 4등분하면 천이 비트 선택 신호(SBi)는 2비트가 되며, 로직 천이 신호(Vs)의 비트수는 사용자가 구분한 연산 시간의 구분을 나타낼 수 있는 갯수의 비트수로 구성되는데, 입력 신호(Vi)가 4비트일 때 천이 비트가 0, 1, 2개인 경우 연산 시간을 '2T', 천이 비트가 3, 4개인 경우 연산 시간은 '3T'라고 하면 입력 신호(Vin)에 대한 천이 비트의 갯수는 2개의 그룹으로 나뉘어진다.
상기에서 입력 비트의 천이 갯수가 3이상이 되는 경우는 제6도의 표와 같다.
상기와 같이, 연산 시간의 구분을 2로 하면 신호 발생부(205)에 입력되는 천이 비트 선택 신호(SBi)는 1비트가 되고 상기 신호 발생부(205)의 출력 신호(Vs)도 1비트가 된다.
따라서, 입력 신호(Vin)이 4비트인 경우 신호 발생부(205)는 제5도와 같이 구성되어, 천이 로직 감지부(204)의 출력(Vp)에 1이 '3 또는 4'개이면 하이인 로직 천이 신호(Vs)를 출력하고 1이 '2'개 이하이면 로우인 로직 천이 신호(Vs)를 제어부(203)에 출력하게 된다.
이때, 제어부(203)는 제어 신호(CTL)에 인에이블되어 클럭(CLK)을 연산함에 의해 입력 래치 신호(VL1)(VL2)와 출력 인에이블 신호(OEN)를 연산부(201)(202)에 출력하는데, 상기 입력 래치 신호(VL1)과 출력 인에이블 신호(OEN)의 발생시간 간격은 신호 발생부(205)의 출력(Vs)에 의해 결정되어진다.
즉, 신호 발생부(205)의 출력 신호(Vs)이 1이면 입력 래치 신호(VL1)와 출력 인에이블 신호(OEN)의 출력시간 간격은 '3T'가 되고 0이면 '2T'가 된다.
이에 따라, 연산부(201)가 제어부(203)의 입력 래치 신호(VL1)의 입력에 의해 입력 신호(Vin)를 래치한 후 출력 인에이블 신호(OEN)에 의해 래치 신호(Vo1)를 출력하면 연산부(202)는 상기 제어부(203)의 입력 래치 신호(VL2)의 입력에 의해 상기 연산부(201)의 출력(Vo1)을 래치하여 출력하게 된다.
즉, 제어부(203)에서 가변적 시차를 가지고 발생하는 신호(VL1)(OEN)에 의해 연산부(201)는 래치 신호(Vo1)을 다음 연산부(202)에 시간 낭비없이 전달하게 된다.
상기의 동작을 제7도의 타이밍도로 설명하면, 제7도(d)와 같은 입력 신호(Vin)가 입력될 때 로직 천이 감지부(204)는 입력 신호(Vin)가 '0000'에서 '1100'으로 천이될 때 제7도(g)와 같이 '1100'인 천이 감지 신호(Vp)를 출력하고 이 신호(Vp)을 입력받은 신호 발생부(205)는 로직 천이의 갯수가 3보다 작으므로 제7도(h)와 같이 로우인 로직 천이 신호(Vs)를 제어부(203)에 출력하게 된다.
또한, 입력 신호(Vin)가 '1100'에서 '0011'으로 천이하면 로직 천이 감지부(204)가 제7도(g)와 같이 '1111'인 천이 감지 신호(Vp)를 출력하므로 신호 발생부(205)는 하이인 로직 천이 신호(Vs)를 제어부(203)에 출력하게 된다.
이에 따라, 제어부(203)는 신호 발생부(205)의 출력(Vs)에 의해 제7도(b)(c)와 같이 입력 래치 신호(VL1)와 출력 인에이블 신호(OEN)를 '2T' 또는 '3T'의 시간간격으로 발생시키므로 연산부(201)는 제7도(d)와 같은 입력 신호(Vin)에 대해 제7도(e)와 같이 래치 신호(Vo1)를 연산부(202)에 출력하게 된다.
상기에서 상세히 설명한 바와 같이 본 발명은 기존의 연산 시간이 실제 연산 시간중 가장 큰 값으로 고정된 것과는 달리 입력 비트의 천이 갯수에 따라 가변적이 되어 평균적인 연산 시간이 짧아지므로 시스템의 연산 성능이 향상되는 효과가 있다.

Claims (5)

  1. 래치 신호(VL1)에 의해 입력 신호(Vin)를 래치하여 그 래치 신호(Vo1)를 출력 인에이블 신호(OEN)에 의해 출력하는 제1연산 수단과, 래치 신호( Vl2)에 의해 상기 제1연산 수단의 출력(Vo1)을 래치하여 출력하는 제2연산 수단과, 제어 신호(CTL)와 클럭(CLK)을 입력으로 하여 래치 신호(VL1)(VL2) 및 출력 인에이블 신호(OEN)를 상기 제1,제2연산 수단에 발생시킬 때 로직 천이 신호(Vs)에 따라 상기 신호(VL1)(OEN)의 발생 간격을 가변시키는 제어 수단과, 입력 신호(Vin)에 대해 각 비트별로 로직 천이를 검출하는 로직 천이 감지 수단과, 이 로직 천이 감지 수단의 출력(Vp)을 천이 비트 선택 신호(SBi)와 비교하여 로직 천이 여부에 따른 로직 천이 신호(Vs)를 상기 제어 수단에 출력하는 신호 발생 수단으로 구성한 것을 특징으로 하는 시스템에 연산 시간 가변 장치.
  2. 제1항에 있어서, 로직 천이 감지 수단은 입력 신호(Vin)의 각 비트별로 해당 비트가 로직 천이의 발생이면 1로 발생시키고 로직 천이의 발생이 아니면 0으로 발생시키는 것을 특징으로 하는 시스템의 연산 시간 가변 장치.
  3. 제1항 또는 제2항에 있어서, 로직 천이 감지 수단은 천이 감지 신호(Vp)와 입력 신호(Vin)를 배타적 논리합하는 배타적 오아게이트(XOR1)와, 클럭(CLK)에 의해 상기 배타적 오아게이트(XOR1)의 출력을 래치하는 디-래치(DFF1)로 이루어진 블럭을 상기 입력 신호(Vin)의 비트수만큼 병렬로 구성한 것을 특징으로 하는 시스템의 연산 시간 가변 장치.
  4. 제1항에 있어서, 신호 발생수단은 로직 천이 감지 수단의 출력(Vp)에 포함된 1인 비트의 갯수가 천이 비트 선택 신호(SBi)의 값이상이면 하이인 로직 천이 신호(Vs)를 출력하고, 보다 작으면 로우인 로직 천이 신호(Vs)를 출력하는 것을 특징으로 하는 시스템의 연산 시간 가변 장치.
  5. 제1항 또는 제4항에 있어서, 신호 발생 수단은 전압(Vcc)이 소스에 인가된 피모스 트랜지스터(PM11)의 게이트에 클럭(CLK)을 인가하고, 로직 천이 감지 수단의 출력(Vp)의 각 비트가 1이 되는 경우에 대해 그 각각의 경우를 1이 되는 수만큼 엔모스 트랜지스터를 직렬 접속하여 접지하며, 그 각 경우에 대한 회로를 상기 피모스 트랜지스터(PM11)의 드레인에 공통 접속하여 그 공통 접속점이 일측 단자에 천이 비트 선택 신호(SBi)가 인가된 낸드게이트(NA1)의 타측 단자에 접속하고, 상기 낸드 게이트(NA1)의 출력(Vs)이 제어 수단에 출력하도록 구성한 것을 특징으로 하는 시스템의 연산 시간 가변 장치.
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