KR0150158B1 - 실리콘 노즐 현상을 줄인 레이아웃 구조 - Google Patents

실리콘 노즐 현상을 줄인 레이아웃 구조 Download PDF

Info

Publication number
KR0150158B1
KR0150158B1 KR1019950011404A KR19950011404A KR0150158B1 KR 0150158 B1 KR0150158 B1 KR 0150158B1 KR 1019950011404 A KR1019950011404 A KR 1019950011404A KR 19950011404 A KR19950011404 A KR 19950011404A KR 0150158 B1 KR0150158 B1 KR 0150158B1
Authority
KR
South Korea
Prior art keywords
region
power supply
supply voltage
mos transistor
layout
Prior art date
Application number
KR1019950011404A
Other languages
English (en)
Other versions
KR960042950A (ko
Inventor
김대용
Original Assignee
김광호
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김광호, 삼성전자주식회사 filed Critical 김광호
Priority to KR1019950011404A priority Critical patent/KR0150158B1/ko
Publication of KR960042950A publication Critical patent/KR960042950A/ko
Application granted granted Critical
Publication of KR0150158B1 publication Critical patent/KR0150158B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • General Engineering & Computer Science (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

1. 청구범위에 기재된 발명이 속한 기술분야
반도체 메모리 장치내의 모오스트랜지스터의 레이아웃에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제
금속배선안에 있는 실리콘 노즐현상이 일어나도 한쪽면만 혹은 얇은 틈사이로 생겨 트랜지스터의 전원공급을 하는데 있어 큰 영향이 미치지 않는 모오스트랜지스터를 제공한다.
3.발명의 해결방법의 요지
활성영역상에 위치된 드레인과 소오스가 콘택을 통해 금속성분의 드레인라인과 전원전압라인에 각기 접속되는 모오스트랜지스터를 레이아웃함에 있어서, 중앙에 소정의 간격을 두고 개구부를 가지는 상기 전원전압라인은 상기 활성영역과 상기 전원전압이 겹치는 부분의 한쪽면에 위치하게 되도록 배치되는 모오스트랜지스터를 포함한다.
4. 발명의 중요한 용도
반도체 메모리 장치에 사용되는 모오스트랜지스터의 레이아웃에 접합하게 사용된다.

Description

실리콘 노즐 현상을 줄인 레이아웃 구조
제1도는 종래의 반도체 메모리 장치내의 일부 레이아웃.
제2도는 본 발명의 제1실시예에 따른 레이아웃.
제3도는 본 발명의 제2실시예에 따른 레이아웃.
본 발명은 반도체 메모리 장치의 레이아웃 배선에 관한 것으로, 특히 실리콘 노즐 현상을 방지하기 위한 금속성분 배선에 관한 것이다.
최근의 금속성분 배선을 살펴보면, 금속성분 배선이 알루미늄 100%로 이루어졌을 때 고온에서 실리콘과 접촉되는 면적에서 실리콘을 흡수하는 현상이 이루어짐으로써 상기 실리콘이 빠져나간 틈사이로 알루미늄성분이 침투하게 되는데 이러한 현상을 스파킹이라고 한다. 이에 상기 스파킹을 방지하기 위하여 알루미늄이 1~2%의 실리콘 불순물을 주입시켜 금속배선으로 사용하고 있다. 상기 금속배선 안에 있는 실리콘은 고온이었을때에는 알루미늄안에 용해되어 있다가 온도가 저온으로 될 때 상기 실리콘이 응고가 되어지면서 불안정적인 배선보다 안정적으로 바이어스가 가해지는 접촉부분에 주로 실리콘이 모여지는데 이러한 현상을 실리콘 노즐이라고 한다.
제1도는 종래의 반도체 메모리 장치내의 일부분의 금속배선을 레이아웃을 도시한 것이다.
제1도는 참조하면, 피형 또는 엔형으로 이루어진 활성영역(1)위에 형성된 제1, 2접촉영역들(5, 6)과 상기 제1, 2접촉영역들(5,6)을 통해 타 트랜지스터와 접속하기 위한 금속성분의 제1, 2배선들(2, 4)과 상기 두 콘택들 사이에 배선된 게이트전극 라인으로 구성된 레이아웃에서 소오스를 접속하기 위한 상기 제1접촉영역(5)과 드레인을 접속하기 위한 상기 제2접촉영역(6)은 상기 제1배선(2) 및 제2배선(4)에 의해 각각 접속된다. 또한 상기 제1배선(2)은 타 소오스들과 접속하기 위한 메탈(Metal)라인이고 상기 제2배선(4)은 전원전압과 접속하기 위한 메탈라인이다. 그런데 코아부분의 레이아웃 면적이 적어 접촉부분을 최소로 하기위해 1개 내지 2개를 가지며 상기 배선들의 면적을 넓게 하였다. 그 결과 상기 실리콘 노즐이 생겨 상기 접촉부분에 저항이 높아져서 트랜지스터가 충분한 전원을 공급받지 못하여 오동작의 원인이 되는 문제점이 발생한다.
따라서 본 발명의 목적은 접촉면적의 저항을 최소로 낮추어 보다 원할하게 트랜지스터에 전원전압을 공급할 수 있는 레이아웃을 제공함에 있다.
본 발명의 다른 목적은 실리콘 노즐현상을 최소로 줄일 수 있는 레이아웃을 제공함에 있다.
상기와 같은 본 발명의 목적을 달성하기 위하여 본 발명은 활성영역상에 드레인과 소오스가 접촉영역을 통해 금속성분의 드레인라인과 전원전압라인에 각각 접속되는 모오스트랜지스터를 레이아웃함에 있어서, 중앙에 소정의 간격을 두고 개구부를 가지는 상기 전원전압라인은 상기 활성영역과 상기 전원전압이 겹치는 부분의 한쪽면에 위치하게 되도록 배치되는 모오스트랜지스터를 제공함에 있다.
또한 본 발명은 활성영역상에 드레인과 소오스가 접촉영역을 통해 금속성분의 드레인라인과 전원전압라인에 각각 접속되는 모오스트랜지스터를 레이아웃함에 있어서, 상기 드레인라인은 상기 드레인영역의 접촉영역과 최소한의 간격을 띄우고 오버-랩 시키며 상기 전원전압라인은 상기 소오스영역의 접촉영역과 최소한의 간격을 띄우고 오버-랩시키고 상기 활성영역과 전원전압라인은 소정의 간격이 되도록 배치되는 모오스트랜지스터를 제공함에 있다.
이하 본 발명의 바람직한 실시예들의 상세한 설명이 첨부된 도면들을 참조하여 설명된다.
제2도는 본 발명의 제1실시예에 따른 모오스트랜지스터의 레이아웃을 도시한 것이다. 도면중 활성영역(1)과 게이트전극 라인(3)과 접촉영역들(5, 6)과 드레인전극 라인(2(과 전원전압에 접속된 전원전압라인(4)은 제1도의 구성과 동일한데 다른점은 코아 부분에서 많이 일어나는 상기 실리콘 노즐현상을 효과적으로 줄이기 위해 전원전압의 소오스라인 접촉부분에 해당하는 금속배선을 최소로 하였다. 상기 금속배선을 최소로 하기 위한 방법은 중앙에 소정의 간격을 두고 개구부를 가지는 상기 전원전압라인은 상기 활성영역과 상기 전원전압이 겹치는 부분의 한쪽면에 위치하게 되도록 배치한다.
제3도는 본 발명의 제2실시예에 다른 모오스트랜지스터의 레이아웃을 도시한 것이다. 제3도를 참조하면, 상기 활성영역(1)과 접촉영역들(5, 6)과 게이트전극 라인(3)에 대한 구성은 제1도에서 상술한 것과 동일하며, 상기 제1접촉영역(5)을 통해 드레인을 접속하기 위한 드레인전극 라인(20)은 상기 제1접촉영역(5)을 소정의 간격을 띄우고 오버-랩(Over-lap)시킨다. 한편 실리콘 노즐현상을 최소한으로 줄이기 위해 상기 전원전압라인(30)은 상기 제2접촉영역(6)을 소정의 간격을 띄우고 오버-랩 시키고 상기 제2접촉영역(6)과 오버-랩된 부분을 뺀 나머지 부분은 상기 활성영역(1)과 소정의 간격을 띄워서 레이아웃한다.
전술한 바와같이 본 발명에 따른 모오스트랜지스터의 레이아웃을 실시함에 의해 금속배선안에 있는 실리콘 노즐현상이 일어나도 한쪽면만 혹은 얇은 틈사이로 생겨 트랜지스터의 전원공급을 하는데 큰 영향을 미치지 않게하는 이점을 갖는다. 또한 공정변화와 환경조건에 관계없이 칩의 성능 향상 및 오동작의 방지의 이점을 갖는다.

Claims (4)

  1. 활성영역상에 위치된 드레인 영역 및 소오스 영역을 가지며, 상기 드레인 영역 및 소오스 영역은 각각의 접촉영역을 통하여 도전성의 드레인라인 및 전원전압라인에 각기 접속되게 배치된 모오스트랜지스터에 있어서: 상기 전원전압라인의 중앙부에 소정의 폭 및 길이로 형성된 개구부의 길이면에 상기 드레인 영역 및 소오스 영역의 활성영역을 접속한 것을 특징으로 하는 모오스트랜지스터.
  2. 제1항에 있어서, 상기 활성영역은 엔형 또는 피형실리콘으로 이루어짐을 특징으로 하는 모오스트랜지스터.
  3. 활성영역상에 위치된 드레인 영역 및 소오스 영역을 가지며, 상기 드레인 영역 및 소오스 영역은 각각의 접촉영역을 통하여 도전성의 드레인라인 및 전원전압라인에 각기 접속되게 배치된 모오스트랜지스터에 있어서: 상기 드레인라인은 상기 드레인 영역의 접촉영역과 최소한의 간격을 띄워 오버-랩시키고, 상기 전원전압라인은 상기 소오스영역의 접촉영역과 상기 전원전압라인은 소정의 간격이 되도록 한 것을 특징으로 한 것을 특징으로 하는 모오스트랜지스터.
  4. 제3항에 있어서, 상기 활성영역은 엔형 도는 피형실리콘으로 이루어짐을 것을 특징으로 하는 모오스트랜지스터.
KR1019950011404A 1995-05-10 1995-05-10 실리콘 노즐 현상을 줄인 레이아웃 구조 KR0150158B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019950011404A KR0150158B1 (ko) 1995-05-10 1995-05-10 실리콘 노즐 현상을 줄인 레이아웃 구조

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950011404A KR0150158B1 (ko) 1995-05-10 1995-05-10 실리콘 노즐 현상을 줄인 레이아웃 구조

Publications (2)

Publication Number Publication Date
KR960042950A KR960042950A (ko) 1996-12-21
KR0150158B1 true KR0150158B1 (ko) 1998-12-01

Family

ID=19414067

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950011404A KR0150158B1 (ko) 1995-05-10 1995-05-10 실리콘 노즐 현상을 줄인 레이아웃 구조

Country Status (1)

Country Link
KR (1) KR0150158B1 (ko)

Also Published As

Publication number Publication date
KR960042950A (ko) 1996-12-21

Similar Documents

Publication Publication Date Title
EP0225821B1 (en) Semiconductor device having a silicon on insulator structure
KR100275413B1 (ko) 반도체장치 및 그 설계방법
KR0137355B1 (ko) 센스앰프회로
KR950030309A (ko) 반도체장치의 보호회로
KR960026941A (ko) 반도체장치
KR960030394A (ko) 정전보호기능을 갖는 반도체 집적 회로 장치
JP2954854B2 (ja) 集積回路チップ
KR930003235A (ko) 마스터 슬라이스형 반도체 집적회로 장치의 기본셀 형성을 위한 트랜지스터 배치와 마스터 슬라이스형 반도체 집적회로 장치
US4990978A (en) Semiconductor device
KR0150158B1 (ko) 실리콘 노즐 현상을 줄인 레이아웃 구조
JP3559075B2 (ja) Ｃｍｏｓ技術の集積電子回路用の極性反転保護装置
KR0137975B1 (ko) 반도체 장치 및 그 제조방법
KR940004455B1 (ko) Cmos 반도체 집적 회로 장치
KR100203900B1 (ko) 정전기 보호회로를 구비한 반도체장치
US6057579A (en) Transistor structure of ESD protection device
KR100532464B1 (ko) 액티브를 이용한 반도체 셀의 전원선 레이아웃
US6847082B2 (en) Semiconductor integrated device including an electrostatic breakdown protection circuit having uniform electrostatic surge response
JP2978504B2 (ja) Ｍｏｓトランジスタ
KR0158626B1 (ko) 전원단자의 정전기 보호회로
KR100326807B1 (ko) 반도체소자
KR0146542B1 (ko) 고신뢰성을 갖는 레이아웃
KR100199438B1 (ko) 반도체 장치
KR0163556B1 (ko) 트랜지스터의 면적을 최소화하기 위한 레이아웃 방법
US5432369A (en) Input/output protection circuit
KR960010070B1 (ko) 박막트랜지스터 스태틱 램(tft sram) 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100528

Year of fee payment: 13

LAPS Lapse due to unpaid annual fee