KR0150134B1 - 정류 논리 검출기와 그 제어 방법 - Google Patents

정류 논리 검출기와 그 제어 방법 Download PDF

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Abstract

본 발명은 정류 논리 검출기와 그 제어 방법에 관한 것으로, 논리 게이트 또는 전가산기를 통해서 업-레벨 게이트 신호와 로우-레벨 게이트 신호를 검출하여, 검출 결과 각 레벨에서 '하이' 상태가 없거나 '하이' 상태가 두 개 이상이면, 정류 신호에 이상이 생긴 것으로 판단하고 리세트 신호를 발생시킴으로써, 잘못된 정류 논리 신호가 발생되었을 때 오차를 바로 잡고, 정류 순차 논리를 진단하는 정류 논리 검출기와 그 제어 방법에 관한 것이다.

Description

정류 논리 검출기와 그 제어 방법
제1도는 종래의 정류 신호 발생 회로로부터 출력되는 3상 브러시리스 디씨 모터 정류 신호의 타이밍도이고,
제2도는 종래의 정류 신호 발생 회로를 구현한 상세 회로도이고,
제3도는 본 발명의 제1실시예에 따른 정류 논리 검출기를 나타낸 상세 회로도이고,
제4도는 본 발명의 제1실시예에 따른 정류 논리 검출기의 제어 방법을 나타낸 제어 흐름도이고,
제5도는 본 발명의 제2실시예에 따른 정류 논리 검출기를 나타낸 상세 회로도이고,
제6도는 본 발명의 제2실시예에 따른 정류 논리 검출기의 제어 방법을 나타낸 제어 흐름도이고,
제7도는 본 발명의 실시예에 따른 정류 논리 검출기와 디 플립플롭으로 구현한 리세트 신호 발생 회로를 나타낸 블럭도이고,
제8도는 본 발명의 실시예에 따른 리세트 신호 발생 회로와 정류 신호 발생 회로를 나타낸 블럭도이다.
본 발명은 정류 논리 검출기와 그 제어 방법에 관한 것으로서, 더 상세히 말하자면, 잘못된 정류 논리 신호가 발생되었을 때 정류 논리 오차를 검출하여 바로 잡고, 정류 순차 논리를 진단하는 정류 논리 검출기와 그 제어 방법에 관한 것이다.
영구 자석형 디씨 모터를 구동하는데 있어서, 모터 코일을 여자시키기 위한 순차 신호를 생성하는 정류 논리 회로를 사용하는 것은 매우 일반적인 방법이다.
예를 들어, 정류자없는 디씨 모터를 구동하는데 있어서 6-상태의 순차 신호를 생성하기 위해서 시프트 레지스터를 사용하는 기술이, 미합중국 특허번호 제4,752,724호(등록일자: 서기 1988년 6월 21일)의 정류자없는 브러시리스 직류 3상 모터 제어기(Commutatorless controller for brushless dc 3=phase motor)에서 제시된 바 있다.
그러나, 상기한 방법은 잘못된 논리 신호가 생성되는 동안, 잘못된 정류로 이끌수 있다는 잠재적인 문제점을 가지고 있다. 그리고, 일단 정류가 잘못되면 상기한 시프트 레지스터가 저장 기능을 가지고 있기 때문에, 잘못된 정류 순차 신호가 제거되지 않고 시프트 레지스터에 의해서 계속 시프트되면서 수행됨으로써, 결과적으로 상기한 정류 논리 오차는 두가지 면으로 즉, 모터를 정지시키거나 아니면 모터 회전이 매우 느리게 되도록 하여 모터 회전을 방해하게 된다.
또 다른 예로서, 정확한 정류 신호를 공급하기 위해서 홀 센서(hall sensors)를 이용한 사인파 정류 방법을 사용하는 기술이 미합중국 특허번호 제5,352,962호(등록일자: 서기 1994년 10월 4일)의 힘을 줄인 브러시리스 다위상 가변 모터(Brushless polyphase reduced force variation motor)에서 제시된 바 있다.
그러나, 상기한 방법 또한 홀 센서의 포화 현상으로 인해 잘못된 정류를 유발할 수 있다는 잠재적인 문제점을 가지고 있다. 만약, 상기한 이유로 홀 센서가 더 이상 제기능을 발휘하지 못한다면, 잘못된 정류 뿐만 아니라 모터가 역회전하는 결과를 가져올 수 있게 되는 문제점이 있다.
따라서, 본 발명의 목적은 상기와 같은 종래의 문제점을 해결하기 위한 것으로서, 잘못된 정류 논리 신호가 발생되었을 때 정류 논리 오차를 검출하여 바로 잡고, 정류 순차 논리를 진단하는 정류 논리 검출기와 그 제어 방법을 제공하는 데에 있다.
상기의 목적을 달성하기 위한 본 발명의 구성은, 업-레벨 게이트 신호 d0, d2, d4를 입력으로 받아, 한번에 하나의 업-레벨 게이트만이 턴-온(turn-on)되었는지를 검출하는 제1업-레벨 검출수단과; 로우-레벨 게이트 신호 d1, d3, d5를 입력으로 받아, 한번에 하나의 로우-레벨 게이트만이 턴-온되었는지를 검출하는 제1로우-레벨 검출수단과; 상기 업-레벨 게이트 신호 d0, d2, d4를 입력으로 받아, 한번에 모든 업-레벨 게이트만이 턴-온되었는지를 검출하는 제2업-레벨 검출수단과; 상기 로우-레벨 게이트 신호 d1, d3, d5를 입력으로 받아, 한번에 모든 로우-레벨 게이트가 턴-온되었는지를 검출하는 제2로우-레벨 검출수단과; 상기 업-레벨 게이트 신호와 로우-레벨 게이트 신호를 각각 하나씩 즉, d0와 d1, d2와 d3, d4와 d5를 입력으로 받아, 입력된 두 신호가 동시에 모두 '하이' 상태인가의 여부를 검출하는 업/로우-레벨 검출 수단과; 상기 제2업-레벨 검출수단, 제2로우-레벨 검출수단의 출력을 입력으로 받아, 상기 제1업-레벨 검출 수단, 제1로우-레벨 검출 수단의 처리 시간과 상기 제2업-레벨 검출 수단, 제2로우-레벨 검출 수단의 처리 시간과의 시간 차이를 맞추어 주는 제1지연 수단과; 상기 업/로우-레벨 검출수단의 출력을 입력으로 받아, 상기 제1업-레벨 검출 수단, 제1로우-레벨 검출 수단의 처리 시간과 상기 업/로우-레벨 검출 수단의 처리 시간과의 시간 차이를 맞추어 주는 제2지연 수단과; 상기 제1업-레벨 검출 수단, 제1로우-레벨 검출 수단, 제1지연 수단 및 제2지연 수단의 출력을 입력으로 받아, 논리곱을 수행하여 정류 논리 검출 신호를 발생시켜 출력하는 정류 논리 검출 수단으로 이루어져 있다.
상기의 목적을 달성하기 위한 본 발명의 다른 구성은, 정류 순차 논리를 검출하는 단계와; 상기 정류 순차 논리 검출 후 논리가 참인지 거짓인지 판단하고, 논리가 참이면 다시 정류 순차 논리를 검출하는 단계로 돌아가는 단계와; 상기 논리가 거짓이면 정류 신호 발생 회로를 리세트하기 위한 리세트 신호를 발생하는 단계로 이루어져 있다.
상기의 목적을 달성하기 위한 본 발명의 또 다른 구성은, 업-레벨 게이트 신호 d0, d2, d4를 입력으로 받아, 한번에 하나의 업-레벨 게이트만이 턴-온되었는지를 검출하는 업-레벨 검출 수단과; 로우-레벨 게이트 신호 d1, d3, d5를 입력으로 받아, 한번에 하나의 로우-레벨 게이트만이 턴-온되었는지를 검출하는 로우-레벨 검출 수단과; 상기 업-레벨 게이트 신호와 로우-레벨 게이트 신호를 각각 하나씩 즉, d0와 d1, d2와 d3, d4와 d5를 입력으로 받아, 입력된 두 신호가 동시에 모두 '하이' 상태인가의 여부를 검출하는 업/로우-레벨 검출 수단과; 상기 업/로우-레벨 검출 수단의 출력을 입력으로 받아, 상기 업-레벨 검출 수단, 로우-레벨 검출 수단의 처리 시간과 상기 업/로우-레벨 검출 수단의 처리 시간과의 시간 차이를 맞추어 주는 지연 수단과; 상기 업-레벨 검출 수단, 로우-레벨 검출 수단 및 지연 수단의 출력을 입력으로 받아, 논리곱을 수행하여 정류 논리 검출 신호를 발생시켜 출력하는 정류 논리 검출 수단으로 이루어져 있다.
상기한 업-레벨 검출 수단의 구성은, 업-레벨 게이트 신호 d0, d2, d4를 입력으로 받아, 가산을 수행하는 제1가산 수단과; 상기 제1가산 수단의 합과 캐리 출력을 입력으로 받아, 입력된 두 신호를 가산하여 출력하는 제2가산 수단과; 상기 제1가산 수단의 합 출력과 제2가산 수단의 출력을 입력으로 받아, 한번에 하나의 업-레벨 게이트만이 턴-온되었는지를 검출하는 제1게이트 신호 검출 수단으로 이루어져 있다.
상기한 로우-레벨 검출 수단의 구성은, 로우-레벨 게이트 신호 d1, d3, d5를 입력으로 받아, 가산을 수행하는 제3가산 수단과; 상기 제3가산 수단의 합과 캐리 출력을 입력으로 받아, 입력된 두 신호를 가산하여 출력하는 제4가산 수단과; 상기 제3가산 수단의 합 출력과 제4가산 수단의 출력을 입력으로 받아, 한번에 하나의 로우-레벨 게이트만이 턴-온되었는지를 검출하는 제2게이트 신호 검출 수단으로 이루어져 있다.
상기의 목적을 달성하기 위한 본 발명의 또 다른 구성은, 시스템을 초기화하는 단계와; 업-레벨 게이트 신호 검출 단계와; 로우-레벨 게이트 신호 검출 단계와; 업/로우-레벨 게이트 신호 검출 단계와; 정류 논리 검출 신호 발생 단계로 이루어져 있다.
상기한 업-레벨 게이트 신호 검출 단계의 구성은, 업-레벨 게이트 신호 d0, d2, d4를 입력받는 단계와; 상기 입력 단계에서 입력된 업-레벨 게이트 신호를 전가산기를 통해서 가산하는 단계와; 상기 전가산기의 합 출력과 캐리 출력을 배타-논리합하는 단계와; 상기 배타-논리합된 결과와 상기 전가산기의 합 출력을 논리곱하는 단계로 이루어져 있다.
상기한 로우-레벨 게이트 신호 검출 단계의 구성은, 로우-레벨 게이트 신호 d1, d3, d5를 입력받는 단계와; 상기 입력 단계에서 입력된 로우-레벨 게이트 신호를 전가산기를 통해서 가산하는 단계와; 상기 전가산기의 합출력과 캐리 출력을 배타-논리합하는 단계와; 상기 배타-논리합된 결과와 상기 전가산기의 합 출력을 논리곱하는 단계로 이루어져 있다.
상기한 업/로우-레벨 게이트 신호 검출 단계의 구성은, 게이트 신호 d0, d1을 논리곱하는 단계와; 게이트 신호 d2, d3을 논리곱하는 단계와; 게이트 신호 d4, d5를 논리곱하는 단계와; 상기 세 단계에서 논리곱한 결과를 다시 논리곱하는 단계로 이루어져 있다.
상기한 정류 논리 검출 신호 발생 단계의 구성은, 상기 업-레벨 게이트 신호 검출 단계, 로우-레벨 게이트 신호 검출 단계 및 업/로우-레벨 게이트 신호 검출 단계에서 출력된 결과를 논리곱하는 단계로 이루어져 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위해 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조로 설명하기로 한다.
제4도는 본 발명의 제1실시예에 따른 정류 논리 검출기를 나타낸 상세 회로도이고, 제6도는 본 발명의 제2실시예에 따른 정류 논리 검출기를 나타낸 상세 회로도이다.
제4도에 도시되어 있듯이, 본 발명의 제1실시예에 따른 정류 논리 검출기의 구성은, 업-레벨 게이트 신호 d0, d2, d4를 입력으로 받아, 한번에 하나의 업-레벨 게이트만이 턴-온되었는지를 검출하는 EX-OR게이트(Q1)와; 로우-레벨 게이트 신호 d1, d3, d5를 입력으로 받아, 한번에 하나의 업-레벨 게이트만이 턴-온되었는지를 검출하는 EX-OR게이트(Q2)와; 상기 업-레벨 게이트 신호 d0, d2, d4를 입력으로 받아, 한번에 모든 업-레벨 게이트가 턴-온되었는지를 검출하는 NAND 게이트(Q3)와; 상기 로우-레벨 게이트 신호 d1, d3, d5를 입력으로 받아, 한번에 모든 업-레벨 게이트가 턴-온되었는지를 검출하는 NAND 게이트(Q4)와; 상기 업-레벨 게이트 신호와 로우-레벨 게이트 신호를 각각 하나씩 즉, d0와 d1, d2와 d3, d4와 d5를 입력으로 받아, 입력된 두 신호가 동시에 모두 '하이' 상태인가의 여부를 검출하는 NAND 게이트(Q5~Q7)와; 상기 NAND 게이트(Q3, Q4)의 출력을 입력으로 받아, 상기 EX-OR게이트(Q1,Q2)의 처리 시간과 상기 NAND 게이트(Q3, Q4)의 처리 시간과의 시간 차이를 맞추는 AND 게이트(Q8)와; 상기 NAND 게이트(Q5~Q7)의 출력을 입력으로 받아, 상기 EX-OR게이트(Q1,Q2)의 처리 시간과 상기 NAND 게이트(Q5~Q7)의 처리 시간과의 시간 차이를 맞추는 AND 게이트(Q9)와; 상기 EX-OR게이트(Q1,Q2), AND 게이트(Q8, Q9)의 출력을 입력으로 받아, 논리곱을 수행하여 정류 논리 검출 신호를 발생시켜 출력하는 AND 게이트(Q10)로 이루어져 있다.
제6도에 도시되어 있듯이, 본 발명의 제2실시예에 따른 정류 논리 검출기의 구성은, 업-레벨 게이트 신호 d0, d2, d4를 입력으로 받아, 한번에 하나의 업-레벨 게이트만이 턴-온되었는지를 검출하는 업-레벨 검출부(10)와; 로우-레벨 게이트 신호 d1, d3, d5를 입력으로 받아, 한번에 하나의 로우-레벨 게이트만이 턴-온되었는지를 검출하는 로우-레벨 검출부(20)와; 상기 업-레벨 게이트 신호와 로우-레벨 게이트 신호를 각각 하나씩 즉, d0와 d1, d2와 d3, d4와 d5를 입력으로 받아, 입력된 두 신호가 동시에 모두 '하이' 상태인가의 여부를 검출하는 NAND 게이트(Q5~Q7)와; 상기 NAND 게이트(Q5~Q7)의 출력을 입력으로 받아, 상기 업-레벨 검출부(10), 로우-레벨 검출부(20)의 처리 시간과 상기 NAND 게이트(Q5~Q7)의 처리 시간과의 시간 차이를 맞추어 주는 AND 게이트(Q8)와; 상기 업-레벨 검출부(10), 로우-레벨 검출부(20) 및 AND 게이트(Q8)의 출력을 입력으로 받아, 논리곱을 수행하여 정류 논리 검출 신호를 발생시켜 출력하는 AND 게이트(Q9)로 이루어져 있다.
상기한 업-레벨 검출부(10)의 구성은, 업-레벨 게이트 신호 d0, d2, d4를 입력으로 받아, 가산을 수행하는 전가산기(FA10)와; 상기 전가산기(FA10)의 합(s1)과 캐리(c1) 출력을 입력으로 받아, 입력된 두 신호를 가산하여 출력하는 EX-OR 게이트(Q1)와; 상기 전가산기(FA10)의 합(s1) 출력과 EX-OR 게이트(Q1)의 출력을 입력으로 받아, 한번에 하나의 업-레벨 게이트만이 턴-온되었는지를 검출하는 AND 게이트(Q3)로 이루어져 있다.
상기한 로우-레벨 검출부(20)의 구성은, 로우-레벨 게이트 신호 d1, d3, d5를 입력으로 받아, 가산을 수행하는 전가산기(FA20)와; 상기 전가산기(FA20)의 합(s2)과 캐리(c2) 출력을 입력으로 받아, 입력된 두 신호를 가산하여 출력하는 EX-OR 게이트(Q2)와; 상기 전가산기(FA20)의 합(s2) 출력과 EX-OR 게이트(Q2)의 출력을 입력으로 받아, 한번에 하나의 로우-레벨 게이트만이 턴-온되었는지를 검출하는 AND 게이트(Q4)로 이루어져 있다.
상기와 같이 이루어져 있는 본 발명의 제1실시예에 따른 정류 논리 검출기의 동작과 그 제어 방법은 다음과 같다.
먼저, 제1도는 종래의 정류 신호 발생 회로로부터 출력되는 3상 브러시리스 디씨 모터 정류 신호의 타이밍도이고, 정류 신호 d0, d1, d2, d3, d4, d5는 제2도에 도시된 시프트 레지스터를 이용한 정류 신호 발생 회로에 의해서 생성된다.
상기한 정류 신호 발생 회로에 의해서 정확한 논리 신호가 발생되고 있는 동안, 모터는 시계 또는 반시계 방향으로 회전할 수 있게 된다.
일반적으로, 정류 신호 d0, d2, d4는 업-레벨 게이트 신호로써, 사용되고 정류 신호 d1, d3, d5는 로우-레벨 게이트 신호로써 사용된다. 일부 모터 구동 회로에서, 정류 신호 d0, d2, d4와 d1, d3, d5는 세 개의 푸시-풀 출력단을 갖는 보수 논리로서 설계될 수 있다.
이제, 본 발명의 제1실시예에 따른 정류 논리 검출기의 동작에 대해서 상세히 설명하기로 한다.
제3도는 본 발명의 제1실시예에 따른 정류 논리 검출기를 나타낸 상세 회로도이다.
제3도에 도시된 3입력 EX-OR 게이트(Q1)는, 업레벨 게이트 신호(d0, d2, d4)의 논리 레벨을 검출한다. 상기 3입력 EX-OR 게이트(Q1)는, 정류 신호 d0, d2, d4 모두가 동시에 '하이' 상태인 경우를 제외하고 정류 신호 d0, d2, d4 중 어느 하나만 '하이' 이면 언제나 '하이' 신호를 출력함으로써, 일정 스텝에서 업-레벨 게이트 신호 중 어느 하나의 신호만이 '하이' 상태인지 아닌지를 검출할 수 있게 된다.
또, 상기 모든 업-레벨 게이트 신호(d0, d2, d4)의 논리 레벨이 동시에 '하이'인지 아닌지를 검출하기 위해서 3입력 NAND 게이트(Q3)가 설계되었다. 3입력 NAND 게이트(Q3)는 모든 입력이 '하이'일 때만 '로우' 신호를 출력하기 때문이다.
따라서, 상기한 3입력 EX-OR 게이트(Q1)와 3입력 NAND 게이트(Q3)는, 모터 정류시 한번에 단지 하나의 업-레벨 게이트만이 턴-온되는 것을 허용한다.
상기 동일한 동작이 로우-레벨 게이트 신호(d1, d3, d5)를 입력으로 받는 EX-OR 게이트(Q2)와 NAND 게이트(Q4)에서도 일어난다. 만약, 한번에 하나의 로우-레벨 게이트만이 턴-온된다면, 상기한 검출은 참('하이')이다.
제3도에 도시된 세 개의 2입력 NAND 게이트(Q5~Q7)는, 업/로우-레벨 게이트의 신호 레벨을 검출하는 기능을 갖는다. 상기한 세 개의 2입력 NAND 게이트(Q5~Q7)는 업-레벨 게이트와 로우-레벨 게이트에 각각 동일한 '하이' 상태의 두 신호가 입력되었는지 아닌지를 검출한다.
만약, 업-레벨 게이트와 로우-레벨 게이트에 각각 동일한 '하이' 상태의 두 신호가 입력되면, 이러한 경우는 잘못된 정류를 유발하는 잘못된 경우다. 따라서, 상기 세 개의 2입력 NAND 게이트(Q5~Q7)의 출력을 입력으로 받는 NAND 게이트(Q9)는, 업-레벨 게이트와 로우-레벨 게이트 각각 동시에 두 개의 게이트가 턴-온되지 않는 경우에만 '하이' 신호를 출력한다.
또, 상기한 3입력 EX-OR 게이트(Q1, Q2)와 상기한 3입력 NAND 게이트(Q3, Q4) 사이의 처리 전달 지연 시간을 맞추어 주기 위해서, 상기 NAND 게이트(Q3, Q4) 의 출력은 2입력 AND 게이트(Q8)의 입력으로 들어간다. 동일한 이유로, 상기한 2입력 NAND 게이트(Q5~Q7)의 출력은 3입력 AND 게이트(Q9)로 들어간다.
다음에, 상기한 3입력 EX-OR 게이트(Q1, Q2), 2입력 AND 게이트(Q8) 및 3입력 AND 게이트(Q9)의 출력은 4입력 AND 게이트(Q10)를 통해서 최종 출력이 나오게 된다. 그러므로, 상기한 4입력 AND 게이트(Q10)의 출력은 정류 논리 오차 검출 신호이다. 만약 정류 논리가 올바르다면 최종 출력인 상기한 4입력 AND 게이트(Q10)의 출력(Output)은 논리 '1' 즉, 참이다.
다음으로, 본 발명의 제1실시예에 따른 정류 논리 검출기의 제어 방법에 대해서 설명하기로 한다.
제4도는 본 발명의 제1실시예에 따른 정류 논리 검출기의 제어 방법을 나타낸 제어 흐름도이다.
제4도에 도시되어 있듯이 먼저, 상기한 정류 논리 검출기에 의해서 정류 순차 논리를 검출한다(S1). 정류 순차 논리를 검출한 후에 논리가 참인지 거짓인지 판단해서 논리가 참이면 다시 정류 순차 논리를 검출하는 단계로 돌아간다(S2). 그리고, 상기 논리가 거짓이면 정류 신호 발생 회로를 리세트하기 위한 리세트 신호를 발생한다(S3).
다음으로, 상기와 같이 이루어져 있는 본 발명의 제2실시예에 따른 정류 논리 검출기의 동작과 그 제어 방법은 다음과 같다.
제5도는 본 발명의 제2실시예에 따른 정류 논리 검출기를 나타낸 상세 회로도이다.
제5도에 도시되어 있듯이, 업-레벨 검출부(10)와 로우-레벨 검출부(20)에는 각각 3입력 전가산기(FA10, FA20)가 있다. 상기한 업-레벨 검출부(10)에 있는 전가산기(FA10)는, '하이' 상태의 업-레벨 게이트 신호의 수를 계산하는데 사용되고, 로우-레벨 검출부(20)에 있는 전가산기(FA20)는 '하이' 상태의 로우-레벨 게이트 신호의 수를 계산하는데 사용된다.
단, 여기서 전가산기로 입력되는 게이트 신호가 '하이'이면 게이트-온(gate-on)을 의미하고, '로우'이면 게이트-오프(gate-off)를 의미한다. 그러므로, 상기한 전가산기(FA10, FA20)를 통해서 온-게이트와 오프-게이트 수에 대한 정보를 얻을 수 있게 된다.
더 나아가서, 상기한 업-레벨 검출부(10)와 로우-레벨 검출부(20)에 있는 EX-OR 게이트(Q10, Q20)를 통해서, 모든 업-레벨 게이트와 모든 로우-레벨 게이트가 동시에 '하이' 상태인지 아닌지를 검출한다.
또, 제5도에 도시되어 있듯이, 상기한 각각의 EX-OR 게이트(Q10, Q20)의 출력과 전가산기(FA10, FA20)의 합 출력(s1, s2)이 각각 AND 게이트(Q30, Q40)의 두 입력으로 들어감으로써, 한번에 단지 하나의 업-레벨 게이트 또는 로우-레벨 게이트 만이 턴-온되었는지 검출할 수 있게 된다. 만약, 한번에 단지 하나의 업-레벨 게이트 또는 로우-레벨 게이트만이 온되었으면, 상기한 검출은 '참'이다.
제5도에 도시된 세 개의 2입력 NAND 게이트(Q50~Q70)는, 업/로우-레벨 게이트의 신호 레벨을 검출하는 기능을 갖는다. 상기한 세 개의 2입력 NAND 게이트(Q50~Q70)는 업-레벨 게이트와 로우-레벨 게이트에 각각 동일한 '하이' 상태의 두 신호가 입력되었는지 아닌지를 검출한다.
만약 업-레벨 게이트와 로우-레벨 게이트에 각각 동일한 '하이' 상태의 두 신호가 입력되면, 이러한 경우는 잘못된 정류를 유발하는 잘못된 경우다. 따라서, 상기 세 개의 2입력 NAND 게이트(Q50~Q70)의 출력을 입력으로 받는 3입력 NAND 게이트(Q80)는, 업-게벨 게이트와 로우-레벨 게이트 각각 동시에 두 개의 게이트가 턴-온되지 않는 경우에만 '하이' 신호를 출력한다.
또, 상기한 NAND 게이트(Q80)는, 상기한 업-레벨 검출부(10), 로우-레벨 검출부(20)의 EX-OR 게이트(Q10, Q20)와 상기한 2입력 NAND 게이트(Q50~Q70) 사이의 처리 전달 지연 시간을 맞추어 주는 기능도 수행한다.
다음에, 상기한 업-레벨 검출부(10)와 로우-레벨 검출부(20)의 2입력 AND 게이트(Q30, Q40) 및 상기한 3입력 AND 게이트(Q80)의 출력은 3입력 AND 게이트(Q90)를 통해서 최종 출력이 나오게 된다. 그러므로 상기한 3입력 AND 게이트(Q90)의 출력은 정류 논리 오차 검출 신호이다. 만약, 정류 논리가 올바르다면 최종 출력인 상기한 3입력 AND 게이트(Q90)의 출력(Output)은 논리 '1' 즉, 참이다.
다음으로, 제7도는 본 발명의 실시예에 따른 정류 논리 검출기와 디플립플롭으로 구현한 리세트 신호 발생 회로를 나타낸 블럭도이고, 제8도는 본 발명의 실시예에 따른 리세트 신호 발생 회로와 정류 신호 발생 회로를 나타낸 블럭도이다.
제7도에 도시된 디플립플롭(200)의 클럭 신호(System Clock)는, 정류 신호 발생 회로(6비트 시프트 레지스터)에 공급되는 것과 동일한 클럭 신호이다. 그리고, 상기한 디플립플롭(200)의 입력 데이터는 상기 정류 논리 검출기(100)의 출력 신호(Output)이다. 따라서, 상기한 리세트 신호 발생 회로는 실시간(real time), 온-라인(on-line) 상태의 신호 검출을 가능하게 한다. 명백히 말하자면, 전체 검출 시스템은 동일한 클럭에 의해 동기되어 동작된다.
만약 잘못된 논리 신호가 발생했을 때, 상기한 정류 논리 검출기(100)는 이러한 오차를 곧 알아내어 오차 검출 신호를 출력할 것이며, 이 신호는 디플립플롭(200)을 통해 리세트 신호(reset)가 되어 제8도에 도시된 정류 신호 발생 회로(400)의 리세트 입력으로 들어가서, 현재의 정류를 초기의 프리세팅(initial-presetting) 상태로 되돌려 놓을 것이다. 따라서, 단지 한 스텝에서만 잘못된 정류가 됐을 뿐이며, 결국 정류는 정상 상태로 돌아올 수 있게 된다.
또, 상기한 정류 논리 검출기의 기능은, 마이크로 프로세서에 의해서 프로그램되어도 구현이 가능하다.
마지막으로, 본 발명의 제2실시예에 따른 정류 논리 검출기의 제어 방법에 대해서 설명하기로 한다.
제6도는 본 발명의 제2실시예에 따른 정류 논리 검출기의 제어 방법을 나타낸 제어 흐름도이다.
제6도에 도시되어 있듯이, 먼저 시스템을 초기화한다(S10). 다음에 업-레벨 게이트 신호를 검출하고(S20), 로우-레벨 게이트 신호를 검출하며(S30), 업/로우-레벨 게이트 신호를 검출한다(S40). 마지막으로 상기한 과정을 통해서 정류 논리 검출 신호를 발생시킨다(S50).
상기한 업-레벨 게이트 신호를 검출하는 단계(S20)에서는, 업-레벨 게이트 신호 d0, d2,d4를 입력받고(S21), 상기 입력단계에서 입력된 업-레벨 게이트 신호를 전가산기를 통해서 가산하고(S22), 상기 전가산기의 합 출력과 캐리 출력을 배타-논리합하며(S23), 상기 배타-논리합된 결과와 상기 전가산기의 합 출력을 논리곱한다(S24).
상기한 로우 레벨 게이트 신호 검출 단계(S30)에서는, 로우-레벨 게이트 신호 d1, d3, d5를 입력받고(S31), 상기 입력 단계에서 입력된 로우-레벨 게이트 신호를 전가산기를 통해서 가산하고(S32), 상기 전가산기의 합 출력과 캐리 출력을 배타-논리합하며(S33), 상기 배타-논리합된 결과와 상기 전가산기의 합출력을 논리곱한다(S34).
상기한 업/로우-레벨 게이트 신호 검출 단계(S40)에서는, 게이트 신호 d0, d1을 논리곱하고(S41), 게이트 신호 d2, d3을 논리곱하고(S42), 게이트 신호 d4, d5를 논리곱하며(S43), 상기 세 단계(S41, S42, S43)에서 논리곱한 결과를 다시 논리곱한다(S44).
상기한 정류 논리 검출 신호 발생 단계(S50)에서는, 상기 업-레벨 게이트 신호 검출 단계(S20), 로우-레벨 게이트 신호 검출 단계(S30) 및 업/로우-레벨 게이트 신호 검출 단계(S40)에서 출력된 결과를 논리곱한다.
따라서, 상기와 같이 동작하는 본 발명의 실시예에 따른 정류 논리 검출기와 그 제어 방법의 효과는, 잘못된 정류 논리 신호가 발생되었을 때 정류 논리 오차를 검출하여 바로 잡고, 정류 순차 논리를 진단하도록 한 것이다.

Claims (18)

  1. 업-레벨 게이트 신호 d0, d2, d4를 입력으로 받아, 한번에 하나의 업-레벨 게이트만이 턴-온(turn-on)되었는지를 검출하는 제1업-레벨 검출수단(Q1)과; 로우-레벨 게이트 신호 d1,d3, d5를 입력으로 받아, 한번에 하나의 로우-레벨 게이트만이 턴-온되었는지를 검출하는 제1로우-레벨 검출 수단(Q2)과; 상기 업-레벨 게이트 신호 d0, d2, d4를 입력으로 받아, 한번에 모든 업-레벨 게이트가 턴-온되었는지를 검출하는 제2업-레벨 검출 수단(Q3)과; 상기 로우-레벨 게이트 신호 d1,d3, d5를 입력으로 받아, 한번에 모든 로우-레벨 게이트가 턴-온되었는지를 검출하는 제2로우-레벨 검출수단(Q4)과; 상기 업-레벨 게이트 신호와 로우-레벨 게이트 신호를 각각 하나씩 즉, d0와 d1, d2와 d3, d4와 d5를 입력으로 받아, 입력된 두 신호가 동시에 모두 '하이' 상태인가의 여부를 검출하는 업/로우-레벨 검출 수단(Q5~Q7)과; 상기 제2업-레벨 검출 수단(Q3), 제2로우-레벨 검출수단(Q4)의 출력을 입력으로 받아, 제1업-레벨 검출수단(Q1), 제1로우-레벨 검출 수단(Q2)의 처리 시간과 상기 제2업-레벨 검출 수단(Q3), 제2로우-레벨 검출수단(Q4)의 처리 시간과의 시간 차이를 맞추어 주는 제1지연 수단(Q8)과; 상기 업/로우-레벨 검출 수단(Q5~Q7)의 출력을 입력으로 받아, 상기 제1업-레벨 검출수단(Q1), 제1로우-레벨 검출 수단(Q2)의 처리 시간과 상기 업/로우-레벨 검출 수단(Q5~Q7)의 처리시간과의 시간 차이를 맞추어 주는 제2지연 수단(Q9)과; 상기 제1업-레벨 검출 수단(Q1), 제1로우-레벨 검출 수단(Q2), 제1지연 수단(Q8) 및 제2지연 수단(Q9)의 출력을 입력으로 받아, 논리곱을 수행하여 정류 논리 검출 신호를 발생시켜 출력하는 정류 논리 검출 수단(Q10)으로 이루어져 있는 것을 특징으로 하는 정류 논리 검출기.
  2. 제1항에 있어서, 상기한 제1업-레벨 검출 수단(Q1), 제1로우-레벨 검출 수단(Q2)은, EX-OR 게이트로 이루어져 있는 것을 특징으로 하는 정류 논리 검출기.
  3. 제1항에 있어서, 상기한 제2업-레벨 검출 수단(Q3), 제2로우-레벨 검출수단(Q4) 및 업/로우-레벨 검출 수단(Q5~Q7)은, NAND 게이트로 이루어져 있는 것을 특징으로 하는 정류 논리 검출기.
  4. 제1항에 있어서, 상기한 제1지연 수단(Q8), 제2지연 수단(Q9) 및 정류 논리 검출 수단(Q10)은, AND 게이트로 이루어져 있는 것을 특징으로 하는 정류 논리 검출기.
  5. 정류 순차 논리를 검출하는 단계(S1)와; 상기 정류 순차 논리 검출 후 논리가 참인지 거짓인지 판단하고, 논리가 참이면 다시 정류 순차 논리를 검출하는 단계로 돌아가는 단계(S2)와; 상기 논리가 거짓이면 정류 신호 발생 회로를 리세트하기 위한 리세트 신호를 발생하는 단계(S3)로 이루어져 있는 것을 특징으로 하는 정류 논리 검출기의 제어 방법.
  6. 업-레벨 게이트 신호 d0, d2, d4를 입력으로 받아, 한번에 하나의 업-레벨 게이트만이 턴-온되었는지를 검출하는 업-레벨 검출 수단(10)과; 로우-레벨 게이트 신호 d1, d3, d5를 입력으로 받아, 한번에 하나의 로우-레벨 게이트만이 턴-온되었는지를 검출하는 로우-레벨 검출 수단(20)과; 상기 업-레벨 게이트 신호와 로우-레벨 게이트 신호를 각각 하나씩 즉, d0와 d1, d2와 d3, d4와 d5를 입력으로 받아, 입력된 두 신호가 동시에 모두 '하이' 상태인가의 여부를 검출하는 업/로우-레벨 검출 수단(Q50~Q70)과; 상기 업/로우-레벨 검출 수단(Q50~Q70)의 출력을 입력으로 받아, 상기 업-레벨 검출 수단(10), 로우-레벨 검출 수단(20)의 처리 시간과 상기 업/로우-레벨 검출 수단(Q50~Q70)의 처리 시간과의 시간 차이를 맞추어 주는 지연 수단(Q80)과; 상기 업-레벨 검출 수단(10), 로우-레벨 검출 수단(20) 및 지연 수단(Q80)의 출력을 입력으로 받아, 정류 논리 검출 신호를 발생시켜 출력하는 정류 논리 검출 수단(Q90)으로 이루어져 있는 것을 특징으로 하는 전가산기로 구성된 정류 논리 검출기.
  7. 제6항에 있어서, 상기한 업-레벨 검출 수단(10)은, 업-레벨 게이트 신호 d0, d2, d4를 입력으로 받아, 가산을 수행하는 제1가산 수단(FA10)과; 상기 제1가산 수단(FA10)의 합(s1)과 캐리 출력(c1)을 입력으로 받아, 입력된 두 신호를 가산하여 출력하는 제2가산 수단(Q10)과; 상기 제1가산 수단(FA10)의 합 출력(s1)과 제2가산 수단(Q10)의 출력을 입력으로 받아, 한번에 하나의 업-레벨 게이트만이 턴-온되었는지를 검출하는 제1게이트 신호 검출 수단(Q30)으로 이루어져 있는 것을 특징으로 하는 전가산기로 구성된 정류 논리 검출기.
  8. 제6항에 있어서, 상기한 로우-레벨 검출 수단(20)은, 로우-레벨 게이트 신호 d1, d3, d5를 입력으로 받아, 가산을 수행하는 제3가산 수단(FA20)과; 상기 제3가산 수단(FA20)의 합 출력(s2)과 캐리 출력(c2)을 입력으로 받아, 입력된 두 신호를 가산하여 출력하는 제4가산 수단(Q20)과; 상기 제3가산 수단(FA20)의 합 출력(s2)과 제4가산 수단(Q20)의 출력을 입력으로 받아, 한번에 하나의 로우-레벨 게이트만이 턴-온되었는지를 검출하는 제2게이트 신호 검출 수단(Q40)으로 이루어져 있는 것을 특징으로 하는 전가산기로 구성된 정류 논리 검출기.
  9. 제7항 또는 제8항에 있어서, 상기한 제1가산 수단(FA10)과 제3가산 수단(FA20)은, 3입력 전가산기로 이루어져 있는 것을 특징으로 하는 전가산기로 구성된 정류 논리 검출기.
  10. 제7항 또는 제8항에 있어서, 상기한 제2가산 수단(Q10)과 제4가산 수단(Q20)은, EX-OR 게이트로 이루어져 있는 것을 특징으로 하는 전가산기로 구성된 정류 논리 검출기.
  11. 제7항 또는 제8항에 있어서, 상기한 제1게이트 신호 검출 수단(Q30)과 제2게이트 신호 검출 수단(Q40)은, AND 게이트로 이루어져 있는 것을 특징으로 하는 전가산기로 구성된 정류 논리 검출기.
  12. 제7항에 있어서, 상기한 제1가산 수단(FA10), 제2가산 수단(Q10) 및 제1게이트 신호 검출 수단(Q30)의 기능은, 마이컴 명령에 의해 소프트웨어적으로도 구현이 가능한 것을 특징으로 하는 정류 논리 검출기.
  13. 시스템 초기화하는 단계(S10)와; 업-레벨 게이트 신호 검출 단계(S20)와; 로우-레벨 게이트 신호 검출 단계(S30)와; 업/로우-레벨 게이트 신호 검출 단계(S40)와; 정류 논리 검출 신호 발생 단계(S50)로 이루어져 있는 것을 특징으로 하는 전가산기로 구성된 정류 논리 검출기의 제어 방법.
  14. 제13항에 있어서, 상기한 업-레벨 게이트 신호 검출 단계(S20)는, 업-레벨 게이트 신호 d0, d2, d4를 입력받는 단계(S21)와; 상기 입력 단계(S21)에서 입력된 업-레벨 게이트 신호를 전가산기를 통해서 가산하는 단계(S22)와; 상기 전가산기의 합 출력과 캐리 출력을 배타-논리합하는 단계(S23)와; 상기 배타-논리합된 결과와 상기 전가산기의 합 출력을 논리곱하는 단계(S24)로 이루어져 있는 것을 특징으로 하는 전가산기로 구성된 정류 논리 검출기의 제어 방법.
  15. 제13항에 있어서, 상기한 로우-레벨 게이트 신호 검출 단계(S30)는, 로우-레벨 게이트 신호 d1, d3, d5를 입력받는 단계(S31)와; 상기 입력단계(S31)에서 입력된 로우-레벨 게이트 신호를 전가산기를 통하여 가산하는 단계와(S32)와; 상기 전가산기의 합 출력과 캐리 출력을 배타-논리합하는 단계(S33)와; 상기 배타-논리합된 결과와 상기 전가산기의 합 출력을 논리곱하는 단계(S34)로 이루어져 있는 것을 특징으로 하는 전가산기로 구성된 정류 논리 검출기의 제어 방법.
  16. 제13항에 있어서, 상기한 업/로우-레벨 게이트 신호 검출 단계(S40)는, 게이트 신호 d0, d1을 논리곱하는 단계(S41)와; 게이트 신호 d2, d3을 논리곱하는 단계(S42)와; 게이트 신호 d4, d5를 곱하는 단계(S43)와; 상기 세 단계에서 논리곱한 결과를 다시 논리곱하는 단계(S44)로 이루어져 있는 것을 특징으로 하는 전가산기로 구성된 정류 논리 검출기의 제어 방법.
  17. 제13항에 있어서, 상기한 정류 논리 검출 신호 발생 단계(S50)는, 상기 업-레벨 게이트 신호 검출 단계(S20), 로우-레벨 게이트 신호 검출 단계(S30) 및 업/로우-레벨 게이트 신호 검출 단계(S40)에서 출력된 결과를 논리곱하는 단계로 이루어져 있는 것을 특징으로 하는 전가산기로 구성된 정류 논리 검출기의 제어 방법.
  18. 정류를 하기 위한 게이트 신호(d0~d5)를 입력으로 받아, 잘못된 정류 논리 신호(게이트 신호)가 발생되었을 때 정류 논리 오차를 검출하여, 오차 검출 신호를 발생시켜 출력(Output)하는 정류 논리 검출기(100)와; 상기 정류 논리 검출기(100)로부터 출력되는 신호(Output)를 입력(D)으로 받고 시스템 클럭(System Clock)을 클럭 입력(CK)으로 받아, 시스템 클럭(System Clock)에 동기되어 리세트 신호(reset)를 발생시켜 출력하는 디플립플롭(200)으로 이루어져 있는 것을 특징으로 하는 리세트 신호 발생 회로.
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