KR0148082B1 - 지지 바를 사용한 적층형 반도체 패키지 및 적층형 패키지 소켓 - Google Patents

지지 바를 사용한 적층형 반도체 패키지 및 적층형 패키지 소켓

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KR0148082B1
KR0148082B1 KR1019950025175A KR19950025175A KR0148082B1 KR 0148082 B1 KR0148082 B1 KR 0148082B1 KR 1019950025175 A KR1019950025175 A KR 1019950025175A KR 19950025175 A KR19950025175 A KR 19950025175A KR 0148082 B1 KR0148082 B1 KR 0148082B1
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Abstract

본 발명에 따른 적층형 반도체 패키지에서, 적층할 반도체 패키지 각각의 외부 리드 사이에 적층 방향으로 복수개의지지 바를 끼우고, 지지 바에 도포되어 있는 납 도금을 솔더 리플로우 처리를 하여 각각의 반도체 패키지의 관련 외부 리드들을 전기적으로 연결함으로써 복수의 반도체 패키지를 적층한다. 이러한 지지 바로서는 절연체에 전기 전도성 물질(구리, 알루미늄, 금, 철-니켈 합금 등)을 도포한 다음 납을 전기도금법 등으로 입힌 것을 사용할 수도 있고, 아니면 전기 전도체의 한쪽에만 절연 물질을 도포한 다음 절연 물질이 도포되지 않은 부분에 전기도금법 등으로 입힌 것을 사용할 수도 있다. 이러한 적층형 반도체 패키지를 이용한 적층형 패키지 소켓을 구성하게 되면 본 발명의 효과가 더욱 뛰어나게 발휘될 수 있다.

Description

지지 바를 사용한 적층형 반도체 패키지 및 적층형 패키지 소켓
제1도는 종래 적층형 반도체 패키지의 일례로서 각 반도체 소자의 전기적 연결을 위해서 별도의 기판을 사용한 적층형 반도체 패키지.
제2도는 종래 적층형 반도체 패키지의 일례로서 각 반도체 소자의 전기적 연결을 위해서 삽입 홈을 갖는 외부 리드를 사용한 적층형 반도체 패키지.
제3a도는 본 발명에 따른 적층형 반도체 패키지에 사용되는 지지 바가 결합되는 구조 도시도.
제3b도는 본 발명에 따른 적층형 반도체 패키지에 사용되는 지지 바의 구조도.
제4도는 본 발명에 따른 지지 바를 이용한 적층형 반도체 패키지.
제5도는 본 발명에 따른 지지 바를 이용한 적층형 패키지 소켓.
*도면의 주요부분에 대한 부호의 설명
2:반도체 칩 30:지지 바
4:금속 도선 31:납
6:비아 구멍 32,34:적층될 반도체 소자
8:솔더 볼 36,38:패키지 리드
10:기판 40,50:반도체 소자
12,14:반도체 패키지 소자 42,52:패키지 리드
20:삽입 홈 44,54:지지 바
22,24:반도체 소자 56:회로 기판
26,28:패키지 리드 58:소켓 뚜껑
[산업상 이용분야]
본 발명은 적층형 반도체 패키지에 관한 것으로서, 보다 구체적으로는 적층되는 각각의 반도체 패키지들을 지지하는 지지 바에 의해서 외부 리드들간의 전기적 연결이 이루어지는 적층형 반도체 패키지에 관한 것이다.
[종래 기술]
일반적으로 적층형 반도체 패키지는 인쇄 회로 기판과 같은 주기판에 실장되는 실장 밀도를 높이기 위한 방법 중 하나이다. 특히, 메모리용 반도체 칩의 경우 입출력 단자인 리드를 병렬로 연결하여 메모리 용량을 증가시키는 방법이 있으며, 이를 위하여 동일한 패키지의 리드들을 두개 이상 적층하거나, 두 개의 반도체 칩을 적층한 후 하나의 패키지 몸체로 수지 봉지하는 방법 등이 사용되고 있다.
전자의 경우 즉, 적층형 패키지의 경우에는 전기적인 기능이 유사하며, 적층될 다른 패키지의 외부 리드와 대응하는 위치에 있는 외부 리드들을 연결시켜 주기 위해 특수한 형태의 패키지를 제조할 필요가 있다.
예컨대, 제1도에 도시한 것처럼 별도의 기판(10)을 두 반도체 장치(12)과 (14)사이에 두고 솔더 볼(8; solder ball)을 사용하여 전기적 연결을 하는 것이 미국 특허 제5,247,423호에 공지되어 있다. 제1도에서 금속 도선 또는 외부 리드(4)는 본딩 와이어에 의해 반도체 칩(2)와 전기적으로 연결되며, 금속 도선은 또한 비아 구멍(6), 솔더 볼 패드(5), 솔더 볼(8)과도 전기적으로 연결된다. 이렇게 해서 반도체 소자(12)와 (14)사이에 전기적 연결이 이루어지며,적층형 패킷으로서의 기능을 수행할 수 있게 된다.
제2도에 도시한 것은 일본 특허 공개 공보 제60-133744호에 공지되어 있는 것으로서, 제1도의 종래 예와는 달리 중간에 기판을 사용하지 않고 패키지의 외부 리드들 각각을 납땜하여 적층하는 것이다. 반도체 소자(22,24)의 외부 리드들(26,28)은 소자에 붙어 있는 부분에 삽입 홈(20)을 구비하고 있다. 아래쪽에 위치한 반도체 소자(24)의 삽입 홈(20)에 위쪽 반도체 소자(22)의 외부 리드(26)를 삽입한 다음 납땜(soldering)처리를 하여 두 반도체 소자를 적층한다.
그러나, 이러한 적층 구조를 갖는 반도체 패키지는 시설 투자 및 작업의 능률성 등을 고려할 때 효율적이지 못하다. 예컨대, 제1도의 경우에는 적층을 위한 별도의 기판과 솔더 볼 등을 사용해야 하므로 공정 단계가 더 늘어나게 되고 솔더 볼의 접착 부분의 신뢰도 등이 문제가 될 수 있다. 또한 제2도의 경우에도, 외부 리드(26,28)를 삽입 홈(20)이 형성되도록 특수하게 제작하여야 하며, 개별 패키지의 판수가 많아지는 경우에는 외부 리드 자체가 가늘어지기 때문에 삽입 홈을 만들기가 어려울 뿐만 아니라 외부의 충격에 의해 외부 리드가 쉽게 파손될 수 있다는 단점이 있다.
[발명의 요약]
따라서 본 발명의 목적은 별도의 시설 투자가 필요하지 않으며, 기존 종래의 패키지의 형태를 변형시키지 않는 적층형 반도체 패키지를 제공하는 것이다.
이러한 목적을 달성하기 위한 본 발명의 적층형 반도체 패키지는 적층될 각각의 반도체 패키지의 외부 리드 사이에는 납이 도금되어 있는 지지 바가 끼워지며, 서로 전기적 기능이 비슷한 서로 다른 패키지의 외부 리드들은 이러한 지지 바를 리플로우 처리를 함으로써 전기적으로 서로 연결되는 구조를 가지고 있다.
제3a도는 본 발명에 따른 적층형 반도체 패키지의 실시예를 보여주는 도면이다.
반도체 소자(34)위에 적층될 반도체 소자(32)를 올려 놓은 다음, 지지 바(30; supporting bar)를 외부 리드들(36,38)사이에 끼워 넣는다. 지지 바(30)는 제3b도에 도시한 것처럼 비전도성 재질의 지지 바(30)에 전기 전도성 물질을 도포한 구조를 가질 수도 있고, 전기 전도성 재질의 지지 바(30)에 절연 물질을 도포한 구조를 가질 수도 있다. 도포되는 전도성 물질로서는 구리, 알루미늄, 금 또는 철-니켈 합금 등을 다양하게 사용할 수 있다. 도포된 전도성 물질이나, 절연 물질이 도포되지 않은 전도성 지지 바(30)부분에는 전기도금법 등을 사용하여 납을 입힌다.
2개 이상의 반도체 소자의 외부 리드들 사이에 제3a도에 도시한 것처럼 지지 바(30)를 끼운 상태에서 솔더 리플로우(solder reflow)공정 처리를 하면, 도포된 납에 의해 지지 바와 외부 리드가 연결된다. 그리고 전도성 물질은 비전도성 지지 바(30)의 한쪽에만 도포되어 있기 때문에, 또는 절연 물질은 전도성 지지 바(30)의 한쪽에만 입혀져 있기 때문에, 지지 바(30)와 접촉하고 있는 양쪽 외부 리드 중 한쪽의 외부 리드만 아래쪽 외부 리드와 전기적으로 연결되어 적층형 패키지가 완성된다. 이러한 적층형 반도체 패키지는 간단하게 제조될 수 있는 지지 바(30)에 의해 달성되기 때문에 기존의 패키지를 그 구조를 변형시키지 않고서도 그대로 적용할 수가 있다.
제4도는 본 발명에 따른 지지 바를 사용하여 다수 개의 반도체 패키지, 예컨대 8개의 반도체 소자를 적층한 구조의 반도체 패키지를 도시한다. 적층된 각각의 반도체 패키지(42)의 리드(40)들은 지지 바(44)에 의해 전기적으로 서로 연결되어 있을뿐만 아니라 반도체 패키지(42)들이 지지 바(44)에 의해 기계적으로 안정되게 지지되어 있다.
제5도는 본 발명에 따른 지지 바를 이용한 적층형 반도체 패키지 소켓을 도시한 도면이다. 이러한 적층형 반도체 패키지 소켓은 앞에서 설명한 바와 같이, 반도체 패키지(52)를 지지 바(54)를 사용하여 적층시킬 때, 패키지 리드(50)를 전기적으로 연결시킨 다음에 일정한 회로패턴이 형성되어 있는 소켓 기판(56)위에 올려 놓고 소켓 뚜껑(58)을 닫은 다음에 리플로우 공정 처리만 하면 되므로 매우 간단한 프로세서를 이용하여 본 발명의 효과를 얻을 수 있다. 이러한 적층형 반도체 패키지 소켓은 소켓 기판(56)아래에 구비되어 있는 리드나 볼(60)에 의해 외부 기판과 전기적 연결이 가능하게 된다.
이상 설명한 바와 같이 본 발명에 따른 지지 바를 사용하여 반도체 패키지를 적층하게 되면, 여러 형태의 반도체 패키지 예컨대, SOJ, SOP, PLCC, QFP, TSOP, TQFP등 거의 모든 형태의 반도체 패키지를 적층하는 데에 별도의 시설 투자나 작업이 필요없이도 가능하게 된다.

Claims (7)

  1. 적어도 한쪽 측면에서 돌출되어 절곡형성되어 있는 복수의 외부 리드를 갖는 적어도 하나 이상의 반도체 패키지가 적층된 적층형 반도체 패키지에 있어서, 상기 반도체 패키지 각각의 복수의 외부 리드 사이에는 반도체 패키지의 적층 방향으로 복수개의 지지 수단이 끼워지고, 상기 지지 수단은 각각의 지지 수단이 끼워져 있는 양쪽 외부 리드와 접촉되는 부분에 납이 도금되어 있어서 상기 적층 방향의 외부 리드들을 전기적으로 연결하는 것을 특징으로 하는 적층형 반도체 패키지.
  2. 제1항에 있어서, 상기 지지 수단은 절연체의 양쪽 전기 전도성 물질을 도포한 다음 그 위에 납을 도금한 것을 특징으로 하는 적층형 반도체 패키지.
  3. 제2항에 있어서, 상기 전도성 물질은 구리, 알루미늄, 금, 철-니켈 합금으로 이루어진 그룹에서 선택되는 것을 특징으로 하는 적층형 반도체 패키지.
  4. 제1항에 있어서, 상기 지지 수단은 전기 전도체의 한쪽에 절연물질을 도포하고 상기 절연물질이 도포하지 않은 부분에는 납을 도금한 것을 특징으로 하는 적층형 반도체 패키지.
  5. 복수개의 반도체 소자가 적층되어 있는 적층형 반도체 패키지와, 소자의 회로 패턴이 형성되어 있는 회로 기판과, 소켓 뚜껑을 구비하는 적층형 패키지 소켓에 있어서, 상기 적층된 반도체 패키지 각각의 복수의 외부 리드 사이에는 반도체 패키지의 적층 방향으로 복수개의 지지 수단이 끼워지고, 상기 지지 수단은 각각의 지지 수단이 끼워져 있는 양쪽 외부 리드와 접촉되는 부분에 납이 도금되어 있어서 상기 적층 방향의 외부 리드들을 전기적으로 연결하는 것을 특징으로 하는 적층형 패키지 소켓.
  6. 제5항에 있어서, 상기 지지 수단은 절연체의 양쪽에 전기 전도성 물질을 도포한 다음 그 위에 납을 도금한 것을 특징으로 하는 적층형 패키지 소켓.
  7. 제5항에 있어서, 상기 지지 수단은 전기 전도체의 한쪽에 절연 물질을 도포하고 상기 절연 물질이 도포되지 않은 부분에는 납을 도금한 것을 특징으로 하는 적층형 패키지 소켓.
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