KR0135601B1 - 전자 악기의 디지탈 신호 발생기 - Google Patents

전자 악기의 디지탈 신호 발생기

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KR0135601B1
KR0135601B1 KR1019900000451A KR900000451A KR0135601B1 KR 0135601 B1 KR0135601 B1 KR 0135601B1 KR 1019900000451 A KR1019900000451 A KR 1019900000451A KR 900000451 A KR900000451 A KR 900000451A KR 0135601 B1 KR0135601 B1 KR 0135601B1
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로이 제이. 밀렌더 3세
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Abstract

내용 없슴

Description

전자악기의 디지탈 신호 발생기
제 1 도는 본 발명에 따른 전자악기의 블럭 다이어그램.
제 2 도는 보간기의 작동에 관한 이해를 도모하기 위한 파형도.
제 3 도는 제 1 도의 전자악기에 대한 악음 발생기의 블럭 다이어그램.
제 3A 도는 악음 발생시 보간기의 동작에 관해 이해를 도모하기 위한 도면.
제 4 도는 D/A 컨버터를 각각 갖는 디지탈 누산 출력측의 블럭 다이어그램.
*도면의 주요부분에 대한 부호의 설명*
12 : 건반16,18 : 마이크로 프로세서
20 : 컴퓨터24 : 디지탈 신호 발생 시스템
26 : 파형 메모리32 내지 35 : D/A 컨버터
본 발명은 건반악기, 특히 전자악기에서 악음을 디지탈적으로 발생시키는 방법 및 장치에 관한 것이다.
악음을 디지탈적으로 발생시키는데는 2가지 방법이 있다. 첫번째는 음조를 선형 회로망에서 연속적으로 형성되는 1개 이상의 가변 입력으로부터 음악적인 출력으로 발생시키는 방법이다. 두번째 방법은 일련의 이산 데이타 샘플로부터 음조를 발생시키는 방법이다. 이들 음조는 D/A 컨버터에 의하여 처리된 데이타 샘플로부터 아날로그 신호로 변환되어서 소망의 출력 수준으로 스케일되거나 증폭된다. 두번째의 방법을 사용하는 악기를 디지탈 합성기라고 한다.
미합중국 특허 제4,602,545호인 악음용 디지탈 신호 발생기(Digtal signal generator for musical notes 1986. 7. 29 David starke 가 출원)는 디지탈 합성기 형태에 관하여 기술하고 있다. 상기 특허의 발명자는 본 발명의 발명자와 동일하며, 미합중국 특허 제4,602,545호의 공개 내용을 본 명세서에서로 참조한다. 상기 공지의 디지탈 합성기는 파형 테이블로서 메모리내에 저장된 파형을 사용한다. 이 파형표는 파형의 샘플을 저장하고 있어서 화성음 구조를 정하는데 적절하다(이 화성음 구조는 미리 정해져 있으며 건반 또는 그 밖의 이와 유사한 장치에 의해서 선택되어진다.). 상기 공지 합성기는 건반 또는 이와 유사한 장치에서 선택된 악음의 음조에 따라 저장된 샘풀들을 연속적으로 판독한다. 또한 상기 디지탈 합성기는 심플들간에 저장된 파형값을 보간하기 위해 보간기를 이용한다. 그리하여 파형의 이산적 샘플로 인한 음성 출력상의 잡음량을 감소시켜 준다. 상기 특허 내용에 따르면, 보간기는 추가적인 메모리의 비용이나 어드레스 버스선의 추가없이도, 상당량의 메모리 및 저장 샘플 규격에 대한 감소된 그래뉼리티(granularity)를 부여해 준다.
상기 디지탈 신호 발생기는 양호한 편이긴 하나 어느 정도의 한계는 가지고 있다. 파형이 연속적인 지점으로 변함에 따라 파형의 평활성이나 그래뉼리티는 감소되지만 제거시킬 수는 없다. 또 하나의 문제는 보간기부분에서 파형을 결정한 후에 엔벨로프 형태를 실행하는데 이용되는 다량의 D/A 컨버터를 초래한다. 다량의 D/A 컨버터는 건반과 엔벨로프 형태의 상승 및 하강 부분을 정하는 건반 연주 신호에 의해 제어되는 메모리내의 참조표를 사용한다. 엔벨로프의 상승 및 하강 부분의 X2부분의 근사는 이 함수의 포물선 성질 때문에 참조표에서 이용 가능한 선택으로부터 취하는 것이 상당히 곤란하다. 이러한 사실은 출력되는 음에 잡음과 왜곡을 크게 한다.
본 발명의 목적은 보간된 파형의 그래뉼리티가 저하된 디지탈 합성기 형태의 디지탈 신호 발생기를 제공하는데 있다.
본 발명의 또다른 목적은 잡음과 왜곡을 적게 발생시키는 엔벨로프 형성 시스템을 갖는 디지탈 신호 발생기를 제공하는데 있다.
본 발명의 또다른 목적은 각 악음 엔벨로프의 상승 및 하강 부분을 지수적으로 조사시키는 디지탈 신호 발생기를 제공하는데 있다.
본 발명의 또다른 목적은 진폭 가변과 엔벨로프 형성을 행하기 위하여 보간된 파형을 디지탈적으로 스케일시키는 방법을 이용한 디지탈 신호 발생기를 제공하는데 있다.
본 발명에 따르면, 위에서 열거한 본 발명의 목적은 다음의 부품을 구비한 악음용 디지탈 신호 발생기를 설치함으로써 달성된다. 이 디지탈 신호 발생기는 제 1 선택 신호들(이들 신호 각각은 규정된 한조의 화성 구조를 표시한다)을 발생하기 위한 음전(stop)을 갖는 건반과, 제 2 선택 신호들(이들 신호 각각은 소정의 음조와 소정의 화성 구조를 갖는 악음 선택을 표시한다)을 발생하기 위한 건 연주 센서와, 제 3 신호들(이들 신호 각각은 악음의 소정 진폭과 소정 엔벨로프의 선택을 표시한다)을 발생하기 위해 건 속도 센서를 구비한다. 또한 이 디지탈 신호 발생기에는 선택된 화성 구조를 갖는 파형을 표시하는 복수개의 제 1 디지탈 샘풀을 저장하기 위한 제 1 메모리와, 소정의 진폭과 형상으로 된 엔벨로프를 표시하는 복수개의 제 2 디지탈 샘플을 저장하기 위한 제 2 메모리를 구비한다. 디지탈 전산 장치는 제 2 선택 신호에 응답하여 제 1 메모리내의 저장 샘플들을 샘플한다. 디지탈 전산 장치는 제 1 메모리 수단에 저장된 파형으로부터 판독된 연속 샘플들 사이에 반복적으로 보간을 행하고 보간 출력을 발생하기 위하여 디지탈 전산 장치의 제어를 받는 배럴 보간기(barrel interpolator)를 구비한다. 상기 보간 출력은, 상기 연속 샘플들이 제 2 선택 신호에 의해 명령된 저장된 파형상의 한 지점에서 행했던 것보다도 더 정밀하게 나타난다.
배럴 보간기는 제 1 메모리 수단내에 저장된 파형에서 판독된 샘플들을 받기 위해 접속된 제 1 입력을 갖는 디지탈 가산기와, 총 출력 신호를 2로 나누고 최종 신호를 가산기의 제 2 입력측에 결합하기 위하여, 클럭의 제어에 의하여 가산기의 출력과 제 2 입력 사이를 접속시키는 제 1 래치와, 소정 횟수의 보간 사이클에 따르는 보간 출력을 발생하기 위해서 가산기의 출력을 받도록 연결된 제 2 래치를 구비한다. 또한 배럴 보간기는 가신기의 제 1 입력으로 궤환되는 보간 출력과 가산기의 제 1 입력측에 접속된 무효값 사이에서 반복적으로 보간을 행하고, 제 1, 제 2 선택 신호에 의해 지시된 음조 및 화성 구조와 마찬가지로 제 3 선택 신호에 의해 명령된 진폭 및 엔벨로프 형태를 갖는 스케일된 출력을 발생하기 위하여, 디지탈 전산 장치의 제어를 받는다. D/A 컨버터는 공지된 방식으로 배럴 보간기에서 발생된 스케일 출력을 가청음의 아날로그 신호로 변환한다.
특허청구의 범위에 본 발명의 청구하고자 하는 사항을 기재하였지만, 이하에서는 첨부도면을 참조한 다음의 설명으로 이해를 도모하고자 한다.
제 1 도는 본 발명의 전자악기(10)를 도시하고 있다. 전자악기는 전자 오르간이나 전자 피아노같은 디지탈 합성 형태이다. 전자악기 중 전자 오르간의 실시예에서는 건반(12)과 보조 표시 및 제어 탁자(14)와 더불어 반주 건반 또는 페달 건반(도시하지 않음)을 가질 수 있다. 상기 전자 피아노의 실시예에서는 건반 연주대(12)와 보조 표시 및 제어 탁자(14)를 갖는다. 반주 건반(도시하지 않음)을 고려할 수도 있으나, 본 발명의 전자 피아노의 실시예에서 반드시 필요한 것은 아니다. 전자 악기(10) 즉, 전자 피아노 및 전자 오르간의 실시예에서는 특유의 화성 구조를 정의하는 여러개의 음전 스위치 또는 발음 스위치를 갖는다. 본 발명은 전자 오르간 또는 전자 피아노 등에 적용할 수 있지만, 이하에서는 전자 피아노를 중심으로 설명한다.
음전 상태에 있거나 건반의 건을 연주할때, 선택 신호가 건반에서 발생되어 음전 또는 건의 상태 변화를 표시하게 된다. 음전 선택은 한조의 화성 구조를 정의한다. 건 연주/해제 선택 신호는 건에 해당하는 악음에 대한 한조의 화성 구조내에서 정확한 화성 구조와 음조를 선택한다. 또한 건의 속도를 감지하여, 선택 신호는 건의 속도에 대응하는 진폭을 선택한다. 건의 속도가 빨라질수록 피아노선은 더욱 세게 부딪혀서, 이 피아노 선에서 발생된 음의 진폭이 커진다. 따라서 건의 속도는 전자 악기(10)에 전자 피아노적인 특성을 부여하기 위해 감지되는 것이다.
적정한 파형의 합성과 필요한 기본 음조 및 필요한 진폭으로 상기 합성 파형의 재생은 음전/건의 동작에 의해서 행해진다. 제 1 도에 도시된 구성의 시스템이 이러한 기능을 만족시킨다. 프로그램형 컴퓨터(20)는, 분산 처리 배열인 마이크로 프로세서 #1(16)와 #2(18)에 의해서, 관련된 음전 및 발음 제어 기구가 탑재된 건반(12)과 여러가지의 게인 및 패닝 제어 기구가 탑재된 보조 제어 탁자(14)와 연결되어 있다. 중앙 처리 장치로도 칭해지는 컴퓨터(20)는 마이크로 프로세서(16,18) 및 컴퓨터(20) 제작에 의해 설정된 명령어로 구성된 방식으로 하여, 마이크로 프로세서(16,18)와 상호 작동한다. 양호한 실시예서 컴퓨터(20)는 인텔사(Intel Corporation) 제품의 Model 80186이다.
마이크로 프로세서(16,18)는 음전 탭 또는 건의 연주로 인한 상태 변화가 검출될 때, 건반(12)과 보조 제어 탁자(14)의 접속을 표시하는 전체 스위치의 상태를 점검하고, 적정 선택 신호를 컴퓨터(20)의 메모리에 기입하는 수단을 포함하고 있다. 이때에 컴퓨터(20)는 명령어를 발생하여, 디지탈 신호 발생 시스템(24)이 파형 메모리(26)에 저장된 파형을, 소망의 기본 음조가 작동 건에 대응하는 악음으로 할당시키는데 필요한 비율로 샘플되도록 한다. 또한 컴퓨터(20)로부터의 명령어는 디지탈 신호 발생 시스템(24)이 디지탈 샘플링 및 보간 기법을 이용하여, 진폭 및 엔벨로프 스케일을 행할 수 있다. 디지탈 신호 발생 시스템(24)의 출력들은 1/2 내지 31/32 사이에서 선택 가능한 제 1 값과, 디지탈 출력을 우측으로 15 비트 위치만큼 이동된 제 2 값으로 각각 스케일되어서, 결과적으로 소정의 진폭과 엔벨로프를 발생하기 위해 1 내지 1/16, 384 범위의 값으로 승상한 것이다.
디지탈 신호 발생 시스템(24)은 64개의 디지탈 발진기를 가지며 시분할 방식으로 동시에 64개의 악음을 발생시킬 수 있다. 각 디지탈 발생기의 출력은 디지탈적으로 결합되어 있어, 패닝(panning) 및 루팅(routing) 정보(컴퓨터(20)에 저장되어 있음)에 따라 64개의 발진기를 4개의 채널에 결속된 패닝 및 루팅 발생기(30)에 인가된다. 클럭 발생기(31)로부터 시간 정보를 이용함으로서, 상기 4개의 채널은 패닝 및 루팅 정보(30)에 의해서 4개의 D/A 컨버터(32 내지 35)로 디멀티플렉스된다. 각 채널에 대한 진폭 처리와 혼합은 디지탈 회로에서 미리 행해지기 때문에, 아날로그 이득 제어의 필요없이 D/A 컨버터(32 내지 35)는 각각의 고정 이득 증폭기(36 내지 39)와 확성기(40 내지 43)에 연결된다.
디지탈 신호 발생기(24)와 패닝 및 루팅 시스템(30)에 관해서 설명하기 전에, 제 2 도를 참조하여 파형 메로리(26)에 저장된 파형표중의 하나에서 2개의 연속 샘플들 사이에서 보간하는 것과 같은 디지탈 신호 발생 시스템(24)에서의 보간기의 작동에 관해 설명한다. 샘플된 파형으로서 사인파(46)를 사용하면 (전형적인 전자 피아노의 파형은 아님), 본 발명의 제 1 보간기법에 따라 연속적인 샘플들은, 사인파(46)와 혼동을 피하기 위해 점을 찍은 직선 부분(48)으로 연결된다. 본 실시예에서 유한개의 샘플값(48)이 저장 샘플에 의해 표시된 사인파와 근사함을 알 수 있다. 샘플 갯수가 증가함에 따라, 직선 부분은 사인파에 더욱 근사하게 된다. 본 발명에 따르면 컴퓨터(20)로부터 위상 및 주파수 정보에 의한 명령에 의해 연속적인 샘플 지점들 사이에 보간이 행해짐으로써 에러는 최소가 된다. 상기 컴퓨터는 샘플값의 유효 갯수를 증가시켜서, 상기의 근사 정도를 개선시킨다.
디지탈 신호 발생기의 일반적 기능에 관하여 서술하였는데, 이러한 기능을 달성하기 위한 시스템 부품의 작동에 관해서는 제 3 도를 참조하여 기술한다. 연주 대상에 설치된 건반, 스위치, 속도 센서 및 이득 제어기는 전자 피아노의 규격 및 복잡성에 따라 다양해진다. 모든 접속 및 제어에 관한 어드레스 및 상태는, 사용자에게 반영되는 속도로서 상태 변경을 위해 마이크로 프로세서(16,18)에 의해 스캐닝된다. 그리고 상기 상태의 변경은 컴퓨터(20)와 교신한다. 건반 선택 신호에서의 변경이 있음을 지시하는 데이타를 주사하는 컴퓨터(20)의 응답은, 디지탈 신호 발생기(24)에서 필요한 파형을 합성하기 위하여 적정한 프로그램을 인출한다(블럭 다이어그램으로 도시한 양호한 실시예는 제 3 도의 상부 좌측 부분에서 형성된다).
발생된 악음의 기본 주파수(작동 건반의 전체 음조에 해당함)에 대응하는 주파수 정보 신호는, 컴퓨터 메모리(도시하지 않음)로부터 위상 RAM(50)의 입력측에 연결된다. 위상 RAM은 256 샘플을 갖는 디지탈 발진기용의 22비트 표시 위상 정보를 내장하고 았다(발진기내의 심플수에 다라 변하는 표시 위상 정보의 양은 256개는 아니다). 표시 위상 정보의 8개 비트는 파형 메모리(도시하지 않음)로부터 1개 또는 그 밖의 이전 진폭 샘플 N이나, 다음의 진폭 샘플 N+1를 인출하는데 이용되며, 이렇게 인출된 값은 샘플값 레지스터(52,54)에 저장된다. 1바이트가 16비트인 256바이트로 된 파형 메모리는, 소망의 전체량을 제공하기 위해 상당량의 화성 성분을 보함하는 이전 발생된 악음 파형인 256 샘플을 저장한다. 병렬 입력-직렬 출력(PISO) 레지스터(56)는, 하위 8비트를 4x1 멀티플렉서(58)의 제어 입력측(S)에 1차적으로 연결시키는 컴퓨터 제어하에서, 위상 RAM(50)에서 8비트가 로드된다. 상기 4x1 멀티플렉서(58)는 레지스터(52,54)에 연결되어 있다. 배럴 보간기(barrel interpolator)로 불리는 보간기에는 제 1 입력측에서 멀티플렉서(58)의 출력으로부터의 신호를 수신하기 위해 접속된 가산기(60)와, 가산기(60)의 출력측과 제 2 입력측 사이에서 접속된 16비트의 래치(62) 및 가산기의 출력측에서 제 3 입력이 4x1 멀티플렉서(58)에 접속된 16비트 래치(64)와, 상기 래치(64)에 연결된 16비트 래치(65)를 갖는다.
작동시에는 가산가(60)의 출력은 래치(62)에서 2로 나누어지며, 16비트의 신호는 이 비트가 래치(62)의 출력으로부터 가산기(60)의 제 2 입력측으로 전송됨에 따라 이동된다. 이러한 작동은 보간기의 이전 사이클(PISO 레지스터(56)의 제어를 받는 사이클)에서 생성된 1/2 가산기 출력을, 4x1 멀티플렉서(58)로부터 가산기에 유입되는 새로운 샘플에 가산시키는 결과를 초래한다. 레지스터(52)에 저장된 모든 이전 진폭 샘플 N에 대하여, 디지탈 발진기는 다음의 진폭 샘플 N+1에 대응하는 양쪽 샘플들을 번지 지정 및 검색을 행한다. 샘플 N과 N+1이 모두 4x1 멀티플렉서(58)에 물리적으로 접속된 형태를 도시하였지만, 상기 샘플중 한개의 샘플만이 한 순간에 선택될 수 있다. 예를 들면 샘플 N이 레지스터(52)에 저장되어 있고 샘플 N+1이 레지스터(54)에 저장되어 있을 경우, 이들 사이의 보간은 위상 누산기에서 8개 비트의 데이타의 제어하에서 보간기를 8회 주기시킴으로서 달성된다(도면에서는 ømid로 표시하였다).
다음은 제 3A 도는 참조하면 최하위 8비트는 첫번째로 멀티플렉서의 선택 비트 S0(다른 하나의 선택 비트 S1은 제로 상태에 있다)에 인가되며, 만일 S0의 값이 제로일 경우, 멀티플렉서(58)는 레지스터(52)로부터의 샘플 N을 가산기(60)의 입력측에 인가한다. 이 샘플은 제 3A 도에 도시된 위치에서 저장된 샘플에 의해 표시된 파형 상태로 나타날 수도 있다. 한편, 상기 제 1 비트값이 1인 경우, 멀티플렉서(58)는 이 샘플은 제 3A 도의 저장된 파형상의 다른 위치에서 나타나는 대신에 샘플 N+1를 가산기(60)의 입력측에 인가된다. 상기 신호가 가산기(60)에 인가되어서, 설정을 위한 일정 시간이 경과한 후에 가산기(60)의 출력은, 클럭된 래치(62)에서 2로 나누어진 후에, 가산기(60)의 다른 입력측으로 되돌아온다. 샘플 지점 X는 제 1 사이클(샘플 지점 N과 N+1 사이에서 하강하는)에서 초래된 보간이며, 이 지점은 저장된 파형으로부터 변위된다(이것은 N과 N+1 사이의 제 1 사이클인 것으로 가정하며, 이것이 발진기의 제 1 주기인 것으로 가정하면 가산기(60)와 래치(60)는 클리어된다). 상기 제 1 사이클의 마지막에 PISO 레지스터(56)는 전과 같이 샘플 N 또는 N+1 차례로 선택하는 다음의 상위 8비트를 인가되며, 그후 그 샘플들은 멀티플렉서(58)를 거쳐 가산기(60)의 제 1 입력측으로 전송되고, 이 가산기에서 2로 나누어진 이전값에 샘플이 가산되는 소정의 시간이 지난 후에, 래치(62)에 클럭되고 또한 가산기(60)의 나머지 하나의 입력측에 연결된다. 실시예에서 샘플 N+1이 선택되어지고, 근사치는 Y로 표시된 샘플 지점을 발생하기 위해 샘플 X와 샘플 N+1에 기초한다. 이러한 과정은 PISO 레지스터(56)에서 8비트 중 나머지 6개 비트 각각에 대해 반복되며, 8번째 사이클에서 가산기(60)의 출력이 보간되어진 샘플이며, 그것은 16비트 래피(64)에 클럭된다. 따라서 샘플 N과 N+1의 차이값은, 보간된 샘플이 최고의 정확도를 나타낼 정도로 하여 8비트로 보간된다(샘플값은 샘플 N과 N+1 사이에 있다). 이러한 과정은 위상 RAM(50)에서 위상 정보를 변경시키는 제어에 의하여, 저장된 샘플 지점(예, 각각에 대해서 8비트 보간) 각각에 대해 반복된다.
위에서 설명한 작동은 마이크로 프로세서에서 먼저 사용된 배럴 멀티플라이어의 작동과 유사하나, 한가지 중요한 면에 있어서 다르다. 종래의 배럴 멀티플라이어에 있어서, 2개 샘플 사이에서 보간된 2개의 샘플값중 작은 값이 제로가 되로록 하였다. 만일 2개의 보간된 샘플 N과 N+1 중 작은 값이 제로가 되도록 할 경우에 소망의 보간은 행할 수 없다. 공지의 배럴 멀티플라이어에 대해서 상기 설명한 변형은, 다른 기법에 의해 얻을 수 있는 파형 발생기보다도 더 양호한 것을 제공할 수 있다. 본 파형 발생기는 정확성이 높아진 16비트 구조 및 메모리 버스 때문에 본 발명자가 전에 출원한 특허(미국 특허 제4,602,545호)보다도 더 개량되었다. 그러나 샘플 지점들간의 보간에 있어서는 매우 유사하다.
위상 보간의 8번째 사이클 후에는 스케일화 과정(scaling process)이라고 하는 제 2 과정이 16비트 래치(64)에서의 위상 보간 샘플상에서 시작된다. 래치(64)의 출력은 래치(65)에 연결된다. 래치(65)의 출력은 우측 시프트 레지스터(68, 제 3 도에는 도시하지 않았음)의 입력측으로 가며, 또한 4x1 멀티플렉서(58)의 입력측으로도 궤환된다. 이러한 과정에서 PISO 레지스터(56)는 보간용으로서 추가적으로 5비트 정보를 갖는다. 이들 비트중 4비트는 의사 부동 점수의 맨티사(mantissa)이며, 이것의 배열에 관해서는 후에 설명한다. 그리고 최상위 비트인 5번째 비트는 항상 논리 1 에 접속된다. 이러한 작동에 대하여 S1선택 비트는 논리 1 상태로 유지되는 반면, PISO 레지스터(58)의 출력은 컴퓨터(20)에 의하여 레지스터내에 저장된 맨티사값에 따라서 논리 0 또는 1로 교환된다. 만일 S0에 접속된 비트가 논리 0인 경우, 4x1 멀티플렉서(56)는 위에서 설명한 바와같이 제로값을 무효값 레지스터(68)에서 가산기(60)의 제 1 입력측에 인가되며, 그후 특별 설정 시간이 위상 보간값의 절반값으로 가산될 것이며, 그 합은 래치(65)에 저장될 것이다. 상기 배럴 보간은 진폭 맨티사의 다음 4개 최상위 비트에 대해 계속된다. 상기 제 2 보간은 (AL+16)/32를 위상 보간 결과에 승산시킨다(단, AL은 0 내지 15 범위의 4비트 2진수이다). 따라서 상기 맨티사는 위상 보간 샘플을 1/2과 31/32 사이에서 1/32 정도로 스케일한다. 사용되는 대부분의 순환이 이미 존재하기 때문에, 스케일화 회로의 주 손실량은 1/32 정도에 필요한 보간 시간인 5사이클이다.
5번째 스케일화 보간 사이클이 끝난 후에 스케일된 출력은 디지탈 신호 발생기내의 클럭 발생기에 응답하여 16비트 래치(64)로부터 16비트 래치(65)로 클럭된다.
제 4 도를 참조하여 본 발명의 나머지 부분을 설명한다. 보간되고 스케일된 샘플들은 16비트 레지스터(65)로부터 프로그램된 우측 시프트 레지스터(68)로 클럭된다. 시프트 제어 메모리(70)의 제어를 받는다.
디지탈 신호 발생기(24)내의 64개 발진기에 대하여는, 시프트 제어 메모리(70)내의 4비트의 패닝 제어 워드와 2비트의 루팅 워드로된 패닝 제어 메모리내에 저장된다. 각 패닝 제어 비트는 우측 시프트 레지스터(68)가 현재 디지탈 샘플을 전혀 이동하지 않을 것인지 또는 디지탈 샘플 15개 위치를 이동할 것인지를 명령한다. 이것은 상기 샘플을 다음의 이용 가능한 순환 총합에 가산하거나 또는 무효 샘플을 다음의 이용 가능한 총합에 가산하거나 하는 교환 기능이다. 만일 다음에 이용 가능한 출력 총합에 대한 패닝 비트가 논리 1 인 경우 제어 비트를 전송하는 2비트는 우측 시프트 레지스터(68)가 현재의 내용을 한 위치, 두 위치 또는 세 위치씩 이동되도록 명령할 수 있어서 레지스터(68)내의 디지탈값에 1/2, 1/4 또는 1/8씩 각각 승산시킬 수 있따.
이동 제어에 있어서 메로리(70)는 64개의 번지 지정 가능한 8비트 메모리 할당이 있다(디지탈 발진기 각각에 대해서 1개씩 할당). 각 할당 위치의 4개 최상위 비트에 저장된 것은 스케일 비율 계수이며, 따라서 상기 4개 비트는 우측 시프트 레지스터가 우측 0 내지 15 위치를 이동시키도록 명령할 수 있다. 양호한 실시예에 있어서 상기 위상 처리시에는 우측 시프트 레지스터(68)의 4개 제어선상의 2진값 1111은 어떠한 이동도 행해지지 않았음을 표시한다. 2진값 1110은 우측으로 1비트 이동하였음을 의미한다. 우측으로의 1비트 이동은 2를 곱하는 것과 같다. 따라서 맨티사와 상기 스케일 비율 계수를 사용하여 표시할 수 있는 전체 규모는 다음식과 같다.
2As*(AL+16)/32
단, AS는 0과 15 사이의 4비트 2진수
AL은 0과 15 사이의 4비트 2진수
16 및 32는 십진수
따라서 스케일 비율에 있어서 가변 범위는 1/2 내지 32,768이다. 제 1 시프트 레지스터(68)에서 이동 동작이 행해진 후에 완결된 샘플값은 16비트 레지스터(72)에 클럭된다.
지금까지의 설명은 한 순간에 단 1개의 출력 파형을 발생시키는 것에 관하여 설명하였다. 그러나 양호한 실시예에 있어서는 64개의 파형을 동시에 발생시킬 수도 있다. 즉 전자악기에는 제 3 도 또는 제 4 도에 도시된 바와같이 64개의 디지탈 발진기를 채용하고 있다. 이들 64개 발진기의 출력은, 디지탈 신호 발생기의 클럭 발생기의 제어에 의하여, 가산기에서 4개의 18비트 래치(78 내지 82)내에 순환적으로 저장된 4개의 총 출력들과 합산된다. 게이트(84)는 2의 보수를 이용하여 래치(72)에 부가될 다음의 발진기 출력을 위해 순환 합을 재순환시키거나 다시 시작을 위해 상기 합을 소거하기 위한 순화 출력을 전체 논리 0 으로 마스크한다.
4개의 디지탈 발진기 합이 순환됨에 따라서, 이들 합은 오버플로우 검출기(86)에 의해 오버플로우 상태를 검사받는다. 만일 오버플로우가 2의 보수 연장값인 상위 3비트에 없을 경우에 순환 합은 좌측, 우측 및 반사와 실효 아날로그 출력을 표시하는 D/A 컨버터(32 내지 35)중의 한개로 데이타 출력 회로(88)에 의해 디멀티플렉스된다.
D/A 컨버터(32 내지 35)의 출력은 아날로그 이득 제어성이 없는데, 그 이유는 신호 진푹의 파형 및 전체 레벨이 디지탈화 과정에서 진폭 스케일 맨티사 및 스케일 비율 계수에 의해 처리되기 때문이다. 대부분의 디지탈화 과정은 디지탈 발진기의 클럭 속도가 고속이기 때문에(예, 발진기의 클럭 속도는 32MHz) 디지탈적으로 행해질 수 있다. 따라서 진폭과 엔벨로프는 건반 속도 센서, 발진기 슬라이드 제어기, 건반에 부착된 디지탈 마스터 이득 제어기 및 앞서 처리된 신호의 음조 상승 등의 변동으로 인한 차체의 파형을 컴퓨터 프로그램으로 제어할 수 있다. 그리고 실행은 논리적인 가산, 논리적인 이동에 의해 행해지기 때문에 실행 속도는 고속이 된다. 그결과 스케일화 동작 단위당 진폭 변동량과 진폭량을 점진적으로 감소시킬 수 있다. 또한 맨티사와 스케일 비율 계수 연산 승수는, 종전의 X2멀티플렉싱 D/A 컨버터를 사용했을 때보다도 훨씬 신속하고 자연스럽게 상승 엔벨로프와 하강 엔벨로프를 유도한다.
지금까지 전자악기용 디지탈 신호 발생기를 제공하기 위한 새로운 장치에 관하여 설명하였다. 이 분야의 통상의 지식을 가진 사람이라면 본 발명 장치로부터 각종의 변형이 가능할 것이다. 첨부된 특허청구범위에 기재된 기술사상에 의거한 각종의 변형도 본 발명의 부분임을 알린다.

Claims (3)

  1. 악음용 디지탈 신호 발생기에 있어서,
    규정된 한조의 화성 구조의 선택을 각각 지시하는 복수개의 제 1 선택 신호 발생을 위한 음전 수단, 소정의 음조와 소정의 화정 구조를 갖는 악음의 선택을 각각 지시하는 복수개의 제 2 선택 신호를 발생하기 위한 건의 연주 수단, 그리고 상기 악음에 대한 소정 진폭과 소정 엔벨로프의 선택을 각각 지시하는 복수개의 제 3 신호를 발생하기 위한 건 속도 수단을 포함하는 건반 수단과,
    선택된 화성 구조를 갖는 파형을 표시하는 복수개의 제 1 디지탈 샘플을 저장하기 위한 제 1 메모리 수단과,
    선택된 진폭과 형상을 갖는 엔벨로프를 표시하는 복수개의 제 2 디지탈 샘플을 저장하기 위한 제 2 메모리 수단과,
    배럴 보간기 수단과 변환 수단을 갖고, 상기 제 2 선택 신호에 응답하여 상기 제 1 메모리 수단에 저장된 샘플들을 샘플링하는 디지탈 컴퓨터 수단과,
    상기 디지탈 컴퓨터 수단에 의해 제어되어, 제 1 메모리 수단에 저장된 파형으로부터 판독된 연속적인 샘플들 사이에서 반복적으로 보간을 행하고, 상기 연속 샘플들이 제 2 선택 수단에 의해 지시되어진 저장된 일지점에서 행한 것보다도 더욱 정밀한 보간된 출력을 발생하는 배럴 보간기 수단, 및
    상기 배럴 보간기 수단에 의해 발생된 스케일된 출력을 아날로그 신호로 변환하는 변환 수단을 구비하며,
    상기 배럴 보간기 수단은 상기 제 1 메모리 수단에 저장된 파형으로부터 판독된 샘플들을 받기 위해 접속된 제 1 입력을 갖는 디지탈 가산기와, 총 출력 신호를 2로 나누고 최종 신호를 가산기의 제 2 입력에 연결하기 위해서 가산기의 출력측과 제 2 입력측 사이에 접속된 클럭 제어를 받는 제 1 래치와, 소정 회수의 보간 주기에 따른 상기 보간 출력을 발생하기 위하여 상기 가산기 츨력을 수신하기 위해 접속된 제 2 래치 수단을 구비하고,
    상기 보간기 수단은 상기 가산기의 제 1 입력으로 궤환되는 상기 보간 출력과 가산기의 제 1 입력에 연결된 무효값 사이에서 반복적으로 보간을 행하고, 제 3 선택 신호에 의해 지시되어진 진폭과 엔벨로프 모양을 갖는 스케일된 출력을 행하는 상기 컴퓨터 수단에 의해 제어되는 것을 특징으로 하는 디지탈 신호 발생기.
  2. 제 1 항에 있어서,
    상기 변환 수단은 합성 파형의 진폭값을 표시하는 디지탈 신호를 발생하기 위하여 상기 디지탈 컴퓨터 수단에 의해 제어를 받는 엔벨로프 발생기를 구비하는 것을 특징으로 하는 디지탈 신호 발생기.
  3. 악음용 디지탈 신호 발생기에 있어서,
    한조의 화성 구조의 선택을 각각 지시하는 제 1 선택 신호를 발생하기 위한 복수개의 음전과, 소정의 음조와 소정의 화성 구조를 갖는 악음의 선택을 각각 지시하는 제 2 선택 신호를 발생하기 위한 복수개의 건을 포함한 제 2 입력 수단을 갖는 디지탈 컴퓨터 수단과,
    선택된 화성 구조를 갖는 파형을 표시하는 복수개의 제 1 디지탈 샘플을 저장하는 메모리 수단과,
    약음을 선택하기 위하여 상기 메모리 수단내에 저장된 샘플을 고정된 클럭 속도로 샘플링하도록 상기 제 2 선택 신호에서의 변화에 응답하고, 상기 디지탈 컴퓨터에 의해서 제어되는 위상각의 증가를 표시하는 디지탈값의 소오스를 포함하고, 그리고 상기 파형 메모리로부터 판독한 연속적인 샘플들 사이에서 반복적으로 보간을 행하고 상기 연속적인 샘플들 모두가 제 2 선택 신호 수단에 의해 지시된 저장된 파형상의 한 지점에서 행한 것보다 더욱 정확하게 표시되는 최종 샘플 출력을 발생시키는 보간기 수단을 더 포함하는 수단으로서, 상기 보간기 수단은 상기 메모리 수단에 저장된 파형에서 판독된 샘플들을 받기 위해 접속된 제 1 입력과, 총출력 신호를 2로 나누고 최종 신호를 가산기의 제 2 입력에 연결하기 위하여 가산기의 입력측과 출력측 사이가 클럭 제어에 의하여 접속되는 제 1 패치 수단과, 소정 횟수의 보간 사이클에 따르는 상기 최종 샘플 출력을 발생시키기 위해 상기 가산기의 출력을 받도록 접속된 제 2 래치를 포함하게 되는, 상기 수단, 및
    상기 보간기 수단에 의해 발생된 최종 샘플을 아날로그 출력으로 변환시키는 수단을 구비하는 것을 특징으로 하는 디지탈 신호 발생기.
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