KR0132549B1 - 미세 구조 적층 접속층 제조 방법 - Google Patents
미세 구조 적층 접속층 제조 방법Info
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- 238000000034 method Methods 0.000 title claims description 16
- 229910052751 metal Inorganic materials 0.000 claims abstract description 101
- 239000002184 metal Substances 0.000 claims abstract description 101
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 57
- 238000007493 shaping process Methods 0.000 claims abstract description 34
- 239000004065 semiconductor Substances 0.000 claims abstract description 17
- 239000000758 substrate Substances 0.000 claims abstract description 14
- MAKDTFFYCIMFQP-UHFFFAOYSA-N titanium tungsten Chemical compound [Ti].[W] MAKDTFFYCIMFQP-UHFFFAOYSA-N 0.000 claims description 45
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 30
- 229910052721 tungsten Inorganic materials 0.000 claims description 30
- 239000010937 tungsten Substances 0.000 claims description 30
- 238000005530 etching Methods 0.000 claims description 25
- 229910000838 Al alloy Inorganic materials 0.000 claims description 17
- 239000012535 impurity Substances 0.000 claims description 17
- 238000004519 manufacturing process Methods 0.000 claims description 16
- 238000002844 melting Methods 0.000 claims description 16
- 230000008018 melting Effects 0.000 claims description 16
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 9
- 229910052782 aluminium Inorganic materials 0.000 claims description 8
- 229910000881 Cu alloy Inorganic materials 0.000 claims description 6
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 5
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 5
- 239000010936 titanium Substances 0.000 claims description 5
- 229910052719 titanium Inorganic materials 0.000 claims description 5
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 claims description 5
- 229910021342 tungsten silicide Inorganic materials 0.000 claims description 5
- 229910000676 Si alloy Inorganic materials 0.000 claims description 3
- CSDREXVUYHZDNP-UHFFFAOYSA-N alumanylidynesilicon Chemical compound [Al].[Si] CSDREXVUYHZDNP-UHFFFAOYSA-N 0.000 claims description 3
- WPPDFTBPZNZZRP-UHFFFAOYSA-N aluminum copper Chemical compound [Al].[Cu] WPPDFTBPZNZZRP-UHFFFAOYSA-N 0.000 claims description 3
- -1 aluminum-silicon-copper Chemical compound 0.000 claims description 3
- 238000003181 co-melting Methods 0.000 claims 1
- 230000000873 masking effect Effects 0.000 claims 1
- 239000010410 layer Substances 0.000 description 200
- 239000007789 gas Substances 0.000 description 17
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 3
- 229910052799 carbon Inorganic materials 0.000 description 3
- 239000002245 particle Substances 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 2
- 239000000470 constituent Substances 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 239000002355 dual-layer Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000013011 mating Effects 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
- H01L23/5283—Cross-sectional geometry
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
- H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/53204—Conductive materials
- H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
- H01L23/53214—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being aluminium
- H01L23/53223—Additional layers associated with aluminium layers, e.g. adhesion, barrier, cladding layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Physics & Mathematics (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Geometry (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Drying Of Semiconductors (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
제 1절연층(3)은 반도체 기판(1)에 형성된다. 하부 금속층(5,6)과 상부 금속층(7,8)은 순차적으로 제 1절연층에 형성되며, 또한 제 2절연층(10)은 그 위에 형성된다. 이 때 포토레지스트 형상화(9)가 형성되며, 상기 제 2절연층과 상기 상부 금속층은 형상화된 포토레지스트 층의 마스크로 에칭된다. 이 때 형상화된 포토레지스트 층이 제거되며, 측벽 절연층(11a)은 상부 금속층의 측부에 형성된다. 끝으로 하부 금속층은 제 2절연층과 측벽 절연층의 마스크로 에칭된다.
Description
제1a도 내지 제1f도는 종래 기술에 따른 적층 접속층 제조 방법을 예시하는 단면도.
제2a도 내지 제2h도는 본 발명의 한 실시예에 따른 적층 접속층 제조 방법을 예시하는 단면도.
＊ 도면의 주요부분에 대한 부호의 설명
1 : 반도체 기판 2 : 불순물 영역
3 : 절연층 4 : 개구부
5,6 : 텅스텐층 7,7a : 알루미늄 합금층
9,9a,9b : 포토레지스트 형상화 층 10,10a : 절연층
11a : 측벽 절연층
[발명의 배경]
[발명의 분야]
본 발명은 반도체 디바이스를 제조하는 방법에 관한 것이고, 보다 상세하게는 미세 구조의 접속층을 제조하는 방법에 관한 것이다.
[관련된 기술의 설명]
최근, 반도체 디바이스들은 미세 구조로 되었다. 예를 들어, 0.5㎛ 룰(rule)이 16Mbit 다이나믹 랜덤 억세스 메모리(DRAM)에 채택되었고, 0.3 내지 0.35㎛ 룰이 64Mbit DRAM에 채택되어지게 된다. 반도체 디바이스가 보다 미세한 구조로 됨에 따라, 금속 접속부 및 접속층과 관통공과 같은 개방부들 또한 미세한 구조로 되게 되었다.
알루미늄 금속 접속층이 높은 전도성을 가질지라도, 알루미늄 접속층은 이것의 미세 구조에 의해 야기되는 응력 이동으로 인해 짧은 수명을 가진다. 이러한 것을 피하기 위해, 적층된 구성의 금속층이 제안되었다. 예를 들어, 2중 구성의 금속층은 티타늄 텅스텐과 같은 고온 용융 금속으로 제조된 하부 금속층 및 알루미늄과 같은 고전도성 금속으로 제조된 상부 금속층으로 제조된다. 또한, 3중 구성 금속층은 티타늄 텅스텐과 같은 고온 용융 금속으로 제조된 하부 금속층, 알루미늄과 같은 고전도성 금속으로 제조된 중간 금속층, 및 티타늄 텅스텐과 같은 고온 용융 금속으로 제조된 상부 금속층으로 형성된다. 덧붙여, 접속공과 관통공과 같은 개방부를 위한 계단 적용 범위(step coverage) 특성을 개선하기 위하여, 화학 증착(CVD) 공정에 의해 증착되는 텅스텐 층은 2중 구성에 있어서 상부 금속층과 하부 금속층 사이에 삽입되며, 3중 구성에 있어서 하부 금속층과 중간 금속층 사이에 삽입된다.
종래의 적층된 접속층을 제조하는 방법에 있어서, 포토레지스트 층이 적어도 하부 금속층과 상부 금속층에 의해 형성되는 적층된 금속층에 피복되고, 포토레지스트 층은 포토리쏘그라피 공정에 의해 형상화된다. 그런다음, 상부 금속층은 형상화된 포토레지스트 층의 마스크로 에칭되고, 그런 후에, 하부 금속층은 동일한 형상화의 포토레지스트 층 및 다음에 상세히 기술되는 상부 금속층의 마스크로 에칭된다.
상기 종래 기술의 제조 방법에 있어서, 형상화된 포토레지스트 층이 적어도 두 번 이상 에칭 가스에 노출되기 때문에, 이후에 설명될 것으로서, 절연층에 대한 최종 적층된 접속층의 정확한 선택 비율(에칭 비율)을 얻는 것은 중요하다. 그 결과, 적층된 접속층의 크기는 원래의 형상화된 포토레지스트 층과 비교하여 감소된다. 특히, 적층된 접속층의 폭은 이것의 전도성을 감소시키도록 되어서, 응력 이동을 야기한다.
또한, 접촉공 또는 관통공과 같은 개방부가 준비되어 하부 금속층에 연결되며, 최종 에칭 공정에서 형상화된 포토레지스트 층은 에칭 공정이 진행함에 따라 개방부의 위치로부터 벗어난다. 그 결과, 개방부에 채워진 하부 금속층의 일부가 에칭된다면, 또한 최악의 경우 개방부에서의 반도체 기판내에 형성된 불순물 영역이 에칭되게 된다면, 단락과 같은 접속부 결함 또는 접속 부분에서의 저전도성, 불순물 영역에서의 접합 누설, 접합 부분의 내구성 감소 등이 발생할 수 있다.
덧붙여, 형상화된 포토레지스트 층이 장시간 동안 에칭 가스에 노출되기 때문에, 적층된 접속층에 대한 포토레지스트 층의 접촉 특성이 떨어지게 되어, 에칭 작동을 나쁘게 한다.
[발명의 개요]
그러므로, 본 발명의 목적은 개선된 미세 구조의 적층된 접속층을 제조하는 방법을 제공하는 데 있다.
본 발명에 따라, 제 1 절연층이 반도체 기판에 형성된다. 하부 및 상부 금속층들이 제 1 절연층에 순차적으로 형성되고, 또한 제 2 절연층이 그 위에 형성된다. 그 후, 포토레지스트 층이 형성되고, 제 2 절연층과 상부 금속층이 형상화된 포토레지스트 층의 마스크로 에칭된다. 그런 후에, 형상화된 포토레지스트 층이 제거되고, 측벽 절연층이 상부 금속층의 측벽에 형성된다. 최종적으로, 하부 금속층이 제 2 절연층 및 측벽 절연층의 마스크로 에칭된다.
양호한 실시예의 설명
이하, 본 발명의 바람직한 실시예를 도면을 참조하여 보다 상세하게 설명한다.
본 발명의 실시예를 설명하기 전에, 제 1A 도 내지 제 1F 도를 참조하여, 적층 접속층을 제조하기 위한 종래 기술의 방법을 설명하겠다.
제 1a 도에 도시한 바와 같이, 불순물 영역(2)은 반도체 기판(1)내에 불순물을 도입함으로써 형성되며, 약 1㎛ 두께의 절연층(3)이 그 위에 증착된다.
다음으로, 제 1b 도에서, 상기 절연층(3)내에 종래의 포토리쏘그라피 공정에 의해 개구부(4)를 형성하여 절연층(3a)을 얻는다.
제 1c 도에서는, 약 50㎚ 두께의 티타늄 텅스텐(TiW)층 (5), 약 200㎚ 두께의 텅스텐(W)층(6), 약 500㎛ 두께의 알루미늄(Al) 합금층(7) 및 약 100㎚ 두께의 티타늄 텅스텐 (TiW) 층(8)이 전체 표면상에 연속적으로 증착되며, 더구나, 높은 용융점을 갖는 티타늄 텅스텐 층(5)과 텅스텐 층 (6)은 하부 금속층으로 사용되고, 놈은 전도성을 갖는 알루미늄 합금층(7)은 중간 금속층으로 사용되며, 놈은 용융점을 갖는 티타늄 텅스텐 층(8)은 상부 금속층으로 사용된다. 또한, 상기 티타늄 텅스텐 층(5,8)은 도면부호 3과 같은 절연층에 접촉되는 양호한 접촉 특성을 갖는다.
또한, 상기 텅스텐 층(6)은 도면부호 4와 같은 개구부를 위한 양호한 계단 적용 범위(step coverage) 특성을 가지며, 상기 텅스텐 층(6)은 CVD에 의해 증착되며 넓은 거친 표면을 갖는다.
그런 다음, 접속층의 형상화를 갖는 포토레지스트 형상화층(9)이 형성된다.
그 후, 제1D도에서와 같이, 상기 티타늄 텅스텐 층(8)은 SF6:BCI3=30sccm :15sccm 과 100mTorr 의 가스 압력 및 200W의 RF 동력의 조건하에서 SF6및 BCI3 의 플라즈마 가스에 의해 포토레지스트 형상화층(9)의 마스크에 이방성 에칭되어 티타늄 텅스텐 층(8a)을 얻는다. 연속적으로, 상기 알루미늄 합금층(7)은 BCI6:CI2:N2=70sccm :50sccm :20sccm 과 150m Torr 의 가스 압력 및 500W의 RF 동력의 조건하에서 BCI6, CI2 및 N2 의 플라즈마 가스에 의해 포토레지스트 형상화층(9)의 마스크에 이방성 에칭되어 알루미늄 합금층(7a)를 얻는다. 이 경우, 상기 포토레지스트 형상화층(9)은 또한 그 자체로서 에칭되어, 상기 포토레지스트 형상화층(9)이 포토레지스트 형상화층(9a)으로 변형되도록 한다.
다음으로, 제1e 도에서와 같이, 상기 텅스텐 층(6) 및 티타늄 텅스텐 층(5)은 SF6및 BCI3의 플라즈마 가스 또는 SF 및 HBr 의 플라즈마 가스에 의해 포토레지스트 형상화층(9)과 티타늄 텅스텐 층(8a) 및 알루미늄 합금층(7a)의 마스크에 이방성 에칭되어 텅스텐 층(6a) 및 티타늄 텅스텐을 얻는다. 이 경우에, 포토레지스트 형상화층(7a)과 티타늄 텅스텐 층(8a) 및 알루미늄 합금층(7a)은 또한 에칭되어, 포토레지스트 형상화층(9b)과 티타늄 텅스텐 층(8b) 및 알루미늄 합금층(7b)을 얻는다.
마지막으로, 제 1f 도에서와 같이, 상기 포토레지스트 형상화층(9b)은 제거됨으로써 상기(V1) 텅스텐 층(6a)을 포함하는 3중 적층 접속층을 완성한다.
상술된 종래 기술의 제조 방법에서, 상기 텅스텐 층(6) 및 티타늄 텅스텐 층(5)에 의해 형성된 하부 금속층을 에칭할 때, 상기 포토레지스트 형상화층(9a)은 플라즈마 가스내로 분산되는 탄소 입자를 형성하기 위해 분리되며, 그러므로써, 상기 분산된 탄소 입자는 상기 절연층(3a)의 노출된 표면에 증착될 수 있고, 그 결과, 상기 절연층(3a)의 에칭 속도는 가속된다. 다시 말해서, 절연층(3a)과 티타늄 텅스텐 층(5) (및 텅스텐 층(6))의 선택비율(에칭 비율)은 현저히 증가된다. 그러므로, 제1e도에서와 같이, 상기 절연층(3b)의 표면은 매우 거칠게 된다.
만약, 상술된 선택 비율이 적당하지 않다면, 상기 티타늄 텅스텐 층(8b)과 알루미늄 합금층(7b)의 크기(제1e도 참조)는 원래의 포토레지스트 형상화층(9)의 크기와 비교하여 감소된다.(제1a도 참조). 특히, 상기 티타늄 텅스텐 층(8b)과 알루미늄 합금층(5b)의 폭은 그 전도성을 감소시키도록 감소되며, 그러므로써 강제 이동을 초래한다.
또한, 마지막 에칭 공정에서의 상기 포토레지스트 형상화층(9b)(제1e도)는 상기 개구부(4)의 위치로부터 편향될 수도 있으며, 그 결과, 상기 개구부(4)내에 충전된 티타늄 텅스텐 층(5a)의 일부가 에칭될 수 있다면 또한 최악의 경우, 상기 불순물 영역(2)이 에칭될 수도 있다면, 접촉부에서의 단락이나 낮은 전도성과 같은 불량 접속과 상기 불순물 영역(2)에서의 접합 누설의 증가 및 접합부의 내구성의 감소와 같은 것이 발생될 수도 있다.
더욱이, 형상화된 포토레지스트 형상화 층(9(9a,9b))이 오랫동안 에칭 가스에 노출되기 때문에, 상기 티타늄 텅스텐 층(8)에 접촉을 위한 포토레지스트 형상화층(9(9a,9b))의 접촉 특성은 저하되며, 따라서, 상기 에칭 작용을 저하시킨다.
제2a도 내지 제2h도는 본 발명의 실시예를 나타내는 단면도이다.
제1a도 및 제1b도와 각각 같은 제2a도 및 제2b도에서와 같이, 불순물 영역(2)은 반도체 기판(1)내에 불순물을 도입함으로써 형성되며, 약 1㎛ 두께의 절연층(3)은 그 위에 증착된다. 다음으로, 개구부(4)는 절연층(3a)을 얻기 위해 종래 포토리쏘그라피 공정에 의해 절연층(3)내에 형성된다.
제1c도에 대응하는 제2c도에 도시된 것처럼, 약 50㎚ 두께의 티타늄 텅스텐(TiW)층(5)과, 약 200㎚ 두께의 텅스텐(W)층(6)과, 약 500㎛ 두께의 알루미늄(Al) 합금층(7)과, 약100㎚ 두께의 티타늄 텅스텐(TiW)층(8)은 제 1C 도와 동일한 방법으로 전체 표면상에 연속적으로 증착된다.
그리고 플라즈마 CVD에 의해 약 200㎚ 두께의 절연층(10)이 형성된다. 이러한 공정은 제1c도에는 도시되어 있지 않다. 그후 접속등의 형상화를 갖는 포토레지스트 형상화층(9)이 형성된다.
제2d도에 도시된 것처럼, 절연층(10)은 포토제지스트 형상화층(9)에 이방성으로 에칭되어 절연층(10a)을 얻는다.
제2e도에 도시된 것처럼 티타늄 텅스텐 층(8)은 SF6 : BCI3 = 30sccm : 15sccm 과, 100nTorr 의 가스 압력과, 200W 의 RF 동력의 조건하에서 SF6및 BCI3의 플라즈마 가스에 의해 포토레지스트 형상화층(9)이 마스크에 이방성으로 에칭되어 티타늄 텅스텐 층(8)을 얻는다. 또한 알루미늄 합금층(7)은 BCI6: CI2: N2= 70sccm : 50sccm : 20sccm 과, 150nTorr 의 가스 압력과, 500W 의 RF 동력의 조건 하에서 BCI6, CI2및 N2의 플라즈마 가스에 의해 포토레지스트 형상화층(9)의 마스크에 이방성으로 에칭되어 알루미늄 합금층(7a)을 얻는다. 이 경우, 그 자체로서 포토레지스트 형상화층(9)이 에칭되어 포토레지스트 형상화층(9)은 포토레지스트 형상화층(9a)으로 변형된다.
또한 제2f도에 도시된 것처럼, 포토레지스트 형상화층(9a)이 제거된다. 그후 플라즈마 CVD에 의해 약 50㎚ 두께의 절연층(11)이 형성된다.
제2g도에 도시된 것처럼, 절연층(11)은 CF4: CHF3:Ar = 20sccm : 20sccm 과, 300mTorr 의 가스 압력과, 500W 의 RF 동력의 조건하에서 CF4 , CHF3및 Ar 의 플라즈마 가스에 의해 다시 에칭되어 티타늄 텅스텐 층(8a) 및 알루미늄 합금층(7a)의 측부상에서 측벽 절연층(11a)을 얻는다.
마지막으로 제2h도에 도시된 것처럼, 텅스텐 층(6) 및 티타늄 텅스텐 층(5)은 HBr : SF6: N2= 60sccm : 30sccm : 20sccm 과, 100mTorr 의 가스 압력과, 300W 의 RF 동력의 조건하에서 HBr, SF6및 N2의 플라즈마 가스에 의해 절연층(10a) 및 측벽 절연층(11a)의 마스크에 이방성으로 에칭되어 텅스텐 층(6a) 및 티타늄 텅스텐(5a)를 얻는다. 따라서 CVD 텅스텐 층(6a)을 포함하는 3중 적층 접속층이 완성된다.
상술한 실시예에서, 텅스텐 층(6) 및 티타늄 텅스텐 층(5)을 에칭하기 위한 스테이지에서, 포토레지스트 층[9(9a)]이 완전히 제거되기 때문에 (제2f도 참조) 탄소 입자가 생성되지 않으며 따라서 절연층(3a)의 에칭 속도는 가속되지 않는다. 다시 말해서, 티타늄 텅스텐 층(5a)(텅스텐 : 6a)에 대한 절연층(3a)의 선택비가 정밀하게 얻어진다.
또한, 포토레지스트 형상화층(9)을 이용하는 에칭 공정이 단지 절연층(10) 및 티타늄 텅스텐층(8) 및 알루미늄 합금층에 의해서만 수행되기 때문에 알루미늄 합금층(6a) 및 티타늄 텅스텐 층(5a)의 폭은 포토레지스트 형상화층의 폭과 거의 동일하다.
또한 텅스텐 층(6) 및 티타늄 텅스텐 층(5)의 에칭이 절연층(10a) 및 측벽 절연층(11a)의 마스크를 사용하여 수행되기 때문에 텅스텐 층(6a) 및 티타늄 텅스텐 층(5a)의 폭은 감소되지 않으며, 측벽 절연층(11a) 의 두께는 약 2배로 증가된다.
따라서 층(5a, 6a, 7a, 8a)에 의해 형성된 적층 접속층에 따르면 그 전도성은 감소되지 않으며 응력 이동이 거의 발생하지 않는다. 또한 보호 접속, 결합 누설 및 접합부의 내구성 감소등이 발생되지 않는다.
또한, 상술한 실시예에서 하부 금속층은 티타늄 텅스텐 층(5a) 및 텅스텐 층(6a)에 의해 형성되지만 하부 금속층은 티타늄, 티타늄 질화물, 티타늄 텅스텐, 텅스텐 실리사이드 및 텅스텐 중의 적어도 하나를 포함할 수 있다. 또한 상부 금속층은 티타늄 텅스텐층(8a)에 의해 형성되지만 하부 금속층은 티타늄, 티타늄 질화물, 티타늄 텅스텐, 텅스텐 실리사이드 및 텅스텐 중의 적어도 하나를 포함할 수 있다.
또한, 상부 금속층은 티타늄 텅스텐으로 제조될 수 있으며, 반면에 그 하부 금속층은 알루미늄, 알루미늄-실리콘 합금, 알루미늄-구리 합금, 알루미늄-실림콘-구리 합금으로 제조될 수있으며, 그리하여 이중 적층 접속층을 형성한다.
또한 제2a도 내지 제2h도에 도시된 실시예에는 0.4㎛ 0.05㎛ 룰(rule)이 적용될 수있다. 이 경우 개구부(4)의 반경은 0.4㎛이며, 포토레지스트 형상화층(9)의 폭은 0.4㎛이다. 절연층(11)의 두께는 50㎚(=0.05㎛)보다 크게 된다. 따라서 이 경우에 텅스텐층(6a)은 포토레지스트 형상화층(9)보다 약 100㎚(0.10㎛) 넓으며 따라서 텅스텐층(6a)은 개구부(4)를 완전히 덮는다.
상술한 바와 같이 본 발명에 따르면 적층된 접속층은 응력이동, 불량 접속등을 초래하지 않고 보다 미세하게 구성될 수 있다.
Claims (6)
- 미세 구조 금속 접속층 제조 방법에 있어서, 반도체 기판(1)에 절연층(3)을 형성하는 단계와, 상기 절연층에 티타늄, 티타늄 질화물, 티타늄 텅스텐, 텅스텐 실리사이드 및 텅스텐 중의 적어도 하나를 포함하는 고용융 온도 금속으로 제조되는 하부 금속층(5,6)을 형성하는 단계와, 상기 하부 금속층에 알루미늄, 알루미늄 실리콘 합금, 알루미늄-구리 합금과 알루미늄-실리콘-구리 합금 중의 적어도 하나를 포함하는 비고용융 온도 금속으로 제조되는 상부 금속층(7,8)을 형성하는 단계와, 상기 상부 금속층에 제 2 절연층(10)을 형성하는 단계와, 포토레지스트 층(9)을 형성하는 단계와, 상기 포토레지스트 층을 형상화하는 단계와, 상기 형상화된 포토레지스트 층의 마스크로 상기 제 2 절연층과 상기 상부 금속층을 에칭하는 단계와, 상기 형상화된 포토레지스트 층을 제거하는 단계와, 상기 에칭된 상부 금속층의 측부에 측벽 절연층(11a)을 형성하는 단계와, 상기 측벽 절연층과 상기 제 2 절연층의 마스크로 상기 하부 금속층을 에칭하는 단계를 포함하는 것을 특징으로 하는 미세구조 금속접속층 제조방법.
- 제 1항에 있어서, 상기 반도체 기판에 불순물 영역(2)을 형성하는 단계와, 상기 제 1 절연층에 개구부(4)를 형성하는 단계도 더 포함하며, 상기 하부 금속 형성 단계는 상기 하부 금속층이 상기 불순물 영역에 도달하도록 상기 하부 금속층을 형성하는 것을 특징으로 하는 미세구조 금속접속층 제조 방법.
- 미세구조 금속접속층 제조 방법에 있어서, 반도체 기판(1)에 절연층(3)을 형성하는 단계와, 상기 절연층에 티타늄, 티타늄 질화물, 티타늄 텅스텐, 텅스텐 실리사이드 및 텅스텐 중의 적어도 하나를 포함하는 고용융 온도 금속으로 제조되는 제 1 금속층(5,6)을 형성하는 단계와, 상기 제 1 금속층에 알루미늄, 알루미늄-실리콘 합금, 알루미늄-구리 합금 및 알루미늄-실리콘-구리 합금중의 적어도 하나를 포함하는 비고용융 온도 금속으로 제조되는 제 2 금속층(7)을 형성하는 단계와, 상기 제 2 금속층에 티타늄, 티타늄 질화물, 티타늄 텅스텐, 텅스텐 실리사이드 및 텅스텐 중의 적어도 하나를 포함하는 고용융 온도 금속으로 제조되는 제 3 금속층(8)을 형성하는 단계와, 상기 제 3 금속층에 제 2 절연층(10)을 형성하는 단계와, 포토레지스트 층(9)을 형성하는 단계와, 상기 포토레지스트 층을 형상화하는 단계와, 상기 형성화된 포토레지스트 층의 마스크로 상기 제 2 절연층, 상기 제 3 금속층과 상기 제 2 금속층을 에칭하는 단계와, 상기 형상화된 포토레지스트 층을 제거하는 단계와, 상기 제 3 금속층과 상기 제 2 금속층의 측부에 측벽 절연층(11a)을 형성하는 단계와, 상기 제 2 절연층과 상기 측벽 절연층의 마스크로 상기 하부 금속층을 에칭하는 단계를 포함하는 것을 특징으로 하는 미세구조 금속접속층 제조방법.
- 제 3항에 있어서, 상기 반도체 기판에 불순물 영역(2)을 형성하는 단계와, 상기 제 1 절연층에 개구부(4)를 형성하는 단계도 더 포함하며, 상기 제 1 금속 형성 단계는 상기 하부 금속층이 상기 불순물 영역에 도달하도록 상기 하부 금속층을 형성하는 것을 특징으로 하는 미세구조 금속접속층 제조방법.
- 미세구조 금속접속층 제조 방법에 있어서, 반도체 기판(1)에 불순물 영역(2)을 형성하는 단계와, 반도체 기판에 제 1 절연층(3)을 형성하는 단계와, 상기 제 1 절연층에 상기 불순물 영역에 도달하는 개구부(4)를 형성하는 단계와, 상기 제 1 절연층에, 티타늄 텅스텐을 포함하는 고용융 온도 금속으로 제조된 제 1 금속층(5), 텅스텐을 포함하는 고용융 온도 금속으로 제조된 상기 제 2 금속층(6), 알루미늄 합금을 포함하는 비고용융 온도 금속층으로 상기 제 3 금속층(7) 및 티타늄 텅스텐을 포함하는 고용융 온도 금속으로 제조된 상기 제 4 금속층(8)을 순차적으로 형성하는 단계와, 상기 제 4 금속층에 제 2 절연층을 형성하는 단계와, 포토레지스트 층(10)을 형성하는 단계와, 상기 포토레지스트 층을 형상화하는 단계와, 상기 형상화된 포토레지스트 층의 마스크로 상기 제 2 절연층과 제 4 금속층 및 제 3 금속층을 에칭하는 단계와, 상기 형상화된 포토레지스트 층을 제거하는 단계와, 상기 제 4 및 제 3 금속층의 측부에 측벽 절연층(11a)을 형성하는 단계와, 상기 제 2 절연층과 상기 측벽 절연층의 마스크로 상기 제 2 및 제 1 금속층을 에칭하는 단계를 포함하는 것을 특징으로 하는 미세구조 금속접속층 제조 방법.
- 미세구조 금속접속층 제조 방법에 있어서, 반도체 기판(1)에 불순물 영역(2)을 형성하는 단계와, 상기 반도체 기판에 제 1 절연층(3)을 형성하는 단계와, 상기 절연층에 상기 불순물 영역에 도달하는 개구부(4)를 형성하는 단계와, 상기 제 1 절연층에 접촉하기 위해 양호한 접촉 특성을 갖는 티타늄 텅스텐으로 제조된 제 1 고용융 온도 금속층(5)을 형성하는 단계와, 상기 제 1 금속층에 양호한 계단 적용 범위 특성을 갖는 텅스텐으로 제조된 제 2 고용융 온도 금속층(6)을 형성하는 단계와, 상기 제 2 고용융 온도 금속층에 고전도성을 갖는 알루미늄 합금으로 제조된 비고용융 온도 금속층(7)을 형성하는 단계와, 상기 비고용융 온도 금속층에, 티타늄 텅스텐으로 제조된 제 3 공용융 온도 금속층(8)을 형성하는 단계와, 상기 제 3 고용융 온도 금속층에, 양호한 접촉 특성을 갖는 제 2 절연층을 형성하는 단계와, 포토레지스트 층(9)을 형성하는 단계와, 상기 포토레지스트 층을 형상화하는 단계와, 상기 형상화된 포토레지스트 층의 마스크로 상기 제 2 절연층과 상기 제 4 및 제 3 금속층을 에칭하는 단계와, 상기 형상화된 포토레지스트 층을 제거하는 단계와, 제 3 절연층(11)을 형성하는 단계와, 상기 제 4 및 제 3 금속층의 측부에 측벽 절연층(11a)을 형성하도록 재차 상기 제 3 절연층을 에칭하는 단계와, 상기 제 2 절연층과 상기 측벽 절연층의 마스크로 상기 제 2 및 제 1 금속층을 에칭하는 단계를 포함하는 것을 특징으로 하는 미세구조 금속접속층 제조방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4314487A JP2830658B2 (ja) | 1992-11-25 | 1992-11-25 | 微細金属配線形成方法 |
| JP92-314487 | 1992-11-25 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR0132549B1 true KR0132549B1 (ko) | 1998-04-16 |
Family
ID=18053898
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019930025205A KR0132549B1 (ko) | 1992-11-25 | 1993-11-25 | 미세 구조 적층 접속층 제조 방법 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5407862A (ko) |
| JP (1) | JP2830658B2 (ko) |
| KR (1) | KR0132549B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR101408904B1 (ko) * | 2013-03-14 | 2014-06-17 | 한국과학기술원 | 고온 공정이 가능한 ｍｅｍｓ 디바이스 제조방법 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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1992
- 1992-11-25 JP JP4314487A patent/JP2830658B2/ja not_active Expired - Fee Related
-
1993
- 1993-11-25 KR KR1019930025205A patent/KR0132549B1/ko not_active IP Right Cessation
- 1993-11-26 US US08/157,298 patent/US5407862A/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH06163456A (ja) | 1994-06-10 |
| JP2830658B2 (ja) | 1998-12-02 |
| US5407862A (en) | 1995-04-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
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| FPAY | Annual fee payment |
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|
| LAPS | Lapse due to unpaid annual fee |