KR0127333Y1 - 박막 트랜지스터 - Google Patents
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- 239000010409 thin film Substances 0.000 title claims abstract description 23
- 239000010408 film Substances 0.000 claims abstract description 31
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims abstract description 21
- 229910052782 aluminium Inorganic materials 0.000 claims abstract description 15
- 239000000758 substrate Substances 0.000 claims abstract description 12
- 238000002048 anodisation reaction Methods 0.000 claims abstract description 7
- 239000004065 semiconductor Substances 0.000 claims abstract 8
- 238000000034 method Methods 0.000 abstract description 9
- 239000004973 liquid crystal related substance Substances 0.000 abstract description 3
- 229910021417 amorphous silicon Inorganic materials 0.000 description 16
- 230000001681 protective effect Effects 0.000 description 7
- 238000004519 manufacturing process Methods 0.000 description 3
- 238000000151 deposition Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- 229910004205 SiNX Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
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- Crystallography & Structural Chemistry (AREA)
- Optics & Photonics (AREA)
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- Computer Hardware Design (AREA)
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Abstract
본 고안은 액티브 매트리스 액정표시장치용 박막 트랜지스터에 관한 것으로, 특히 공정 진행중에 알루미늄(A1)층에 발생하는 힐록(hillock)을 방지하기 위한 박막트랜지스터에 관한 것이다.
이와같은 본 고안의 박막트랜지스터는 기판위에 형성된 게이트 전극과, 상기 게이트 전극을 포함한 상기 기판에 형성되는 게이트 절연막과, 상기 게이트 전극 상측의 게이트 절연막위에 형성되는 반도체층과, 상기 반도체층 양측상에 형성되는 n+반도체 층과, 상기 n+반도체층상에 형성되는 소오스/드레인전극과, 상기 소오스/드레인전극 표면에 형성되는 양극산화막을 포함하여 구성된 것이다.
Description
제1도는 종래의 기술에 따른 박막 트랜지스터의 수직, 수평단면도.
제2도는 본 고안의 제1실시예에 따른 박막 트랜지스터의 수직, 수평단면도.
제3도는 제1실시예의 제조공정도.
제4도는 본 고안의 제2실시예에 따른 박막 트랜지스터의 수직, 수평단면도.
제5도는 제2실시예의 제조공정도.
* 도면의 주요부분에 대한 부호의 설명
1 : 절연기판 2 : 게이트전극
3 : 게이트 절연막 4 : 비정질 실리콘층
5 : n+비정질 실리콘층 6 : 투명도전막
7 : 소오스/드레인전극 8 : 보호막
9 : 힐록(hillock) 10 : 양극 산화막
본 고안은 액티브 매트릭스 액정표시장치용 박막 트랜지스터에 관한 것으로, 특히 공정 진행중에 알루미늄(AI)층에 발생하는 힐록(hillock)을 방지하기 위한 박막트랜지스터에 관한 것이다.
종래의 일반적인 박막 트랜지스터의 형성은, 제1도에 도시한 바와같이, 절연기판(1)상에 게이트 전극(2)을 형성하고, 차례로 게이트 절연막(3)과 비정질 실리콘층(4), n+비정질실리콘층(5)을 연속 증착하고, 계속하여 n+비정질실리콘층(5)을 패터닝한 후에 픽셀 전극으로 투명도전막(6)을 증착한다.
그리고, 상기 투명도전막(6)을 선택적으로 제거하여 픽셀전극을 만든후에 알루미늄(A1)으로 소오스/드레인전극(7)을 형성하고 상기 소오스/드레인전극을 마스크로 이용하여 노출된 n+비정질실리콘층(5)을 제거한 후, 마직막으로 보호막(8)을 형성함으로써 완료한다.
이때, 드레인전극은 상기 픽셀전극과 연결된다.
이러한 방식으로 제조하는 종래의 박막 트랜지스터는, 알루미늄으로 소오스/드레인전극(7)을 형성한 후에 보호막(8) 물질로 SiNx 또는 SiO2를 증착할때에 증착 온도가 250℃~350℃가 되기 때문에, 알루미늄층내에서 그레인 경계면(grain boundary)방향으로 알루미늄 원소가 집중되는 힐록(9)이 발생한다.
힐록(9)이 발생하면 소오스/드레인전극(7)라인이 단선되는 원인이 될 수 있고, 또한 각 층 사이로 알루미늄 원소(A1)가 이동하여 각 층들간을 단락시킬 수 있으므로 박막 트랜지스터의 불량을 초래할 수 있다.
본 고안은 상이와 같은 힐록 발생이 없는 박막 트랜지스터를 제공하는데 있다.
이하에서는 본 고안의 박막 트랜지스터를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
제2도는 본 고안에 따른 박막 트랜지스터의 수직, 수평 단면도를 도시하고 있다.
힐록 현상을 제거하기 위하여, 여기서는 소오스/드레인전극용 알루미늄(7)을 증착한 후 알루미늄을 양극 산화하여 산화막(Al2O3)을 얇게(예컨대 500Å 이내) 형성한 후, 소오스/드레인 패턴을 만들고 보호막(8)을 형성하였다.
제2도에 도시된 박막 트랜지스터의 제조공정을 제3도를 참조하여 상술한다.
첫단계로 제3a도와 같이 절연기판(1)상에 게이트 전극(2)를 형성하고, 제3b도와 같이 상기 게이트 전극(2)을 포함한 절연 기판(1)위에 차례로 게이트 절연막(3), 비정질 실리콘층(4) 및 n+비정질실리콘층(5)을 증착한다.
그 다음에 제3c도와 같이 사진식각(Photo lithography) 공정을 이용하여 비정질 실리콘층(4)과 n+비정질실리콘층(5)의 패턴을 형성한다.
그리고, 제3d도와 같이 기판 전면에 픽셀용 투명도전막(6)을 증착하고 픽셀영역에만 남도록 패터닝한다.
제3e도와 같이 상기 n+비정질실리콘층(5) 및 투명도전막(6)을 포함한 기판 전면에 소오스/드레인용 금속인 알루미늄을 증착하고 제3f도와 같이 상기 알루미늄을 양극 산화시켜 알루미늄 표면에 양극산화막(10)을 형성한다.
마지막으로 제3도(g)와 같이 상기 알루미늄과 양극산화막(10)을 선택적으로 제거하여 소오스/드레인전극(7)을 형성한 후, 상기 소오스/드레인전극(7)을 마스크로 이용하여 노출된 상기 n+비정질실리콘층(5)을 제거하고 전면에 보호막(8)을 증착하여 박막 트랜지스터의 공정을 완료한다.
여기서 본 고안의 다른 실시예로 알루미늄을 증착하여 소오스/드레인전극 패턴을 형성한 후, 소오스/드레인전극을 양극산화 할 수도 있다.
즉, 제4도는 본 고안의 제2실시예를 도시하고 있다.
제4a, b도에 도시한 바와 같이 픽셀전극과 연결되는 소오스전극에는 힐록이 발생하더라도 데이타 버스 라인에는 힐록이 발생하기 않으면 액정표시장치의 구동에는 큰 문제가 없으므로 알루미늄을 증착하여 소오스/드레인전극 패턴을 형성한 후, 소오스/드레인전극을 양극산화 할 수도 있다.
따라서, 제2실시예에서는 산화막 에치 공정을 생략할 수 있다.
제5도를 참조하여 제2실시예를 설명하면 다음과 같다.
제5e도까지의 공정은 제3e도까지의 공정과 같기 때문에 제5f도부터 설명하면, (f도)에서는 도전막(6)위에 증착된 알루미늄으로 소오스/드레인 패턴을 형성하고, (g도)에 도시한 바와 같이 양극 산화시켜 알루미늄 표면에 양극산화막(10)을 형성한다.
그리고, 마지막 단계(h도)로 보호막(8)을 형성하여 공정을 완료시킨다.
이와같은 공정에 의해 제조된 본 고안의 박막트랜지스터의 구조는 제2a도 또는 제4a도와 같다.
즉, 절연기판(1)상에 게이트 전극(2)이 형성되고, 상기 게이트 전극(2)을 포함한 절연기판(1)위에 게이트 절연막(3)이 형성되고, 상기 게이트 전극(2) 상측의 게이트 절연막(3)위에 비정질실리콘층(4)이 형성된다.
그리고, 상기 비정질 실리콘(4) 양측상에 n+비정질실리콘층(5)이 형성되고, 상기 n+비정질실리콘(5) 상에 소오스/드레인전극이 형성되고, 소오스/드레인전극 표면에 양극산화막(9)이 형성되고, 상기 소오스/드레인전극 일측의 게이트 절연막(2) 위에 소오스 전극에 연결되도록 픽셀전극이 형성된다.
이와같은 본 고안의 박막 트랜지스터에 있어서는 소오스/드레인전극 표면에 양극산화막이 형성되어 있으므로 보호막 형성시 소오스/드레인전극에 힐록이 발생하지 않는다.
Claims (3)
- 기판위에 형성된 게이트 전극과, 상기 게이트 전극을 포함한 상기 기판에 형성되는 게이트 절연막과, 상기 게이트 전극 상측의 게이트 절연막위에 형성되는 반도체층과, 상기 반도체층 양측상에 형성되는 n+반도체층과, 상기 n+반도체층상에 형성되는 소오스/드레인전극과, 상기 소오스/드레인전극 표면에 형성되는 양극산화막을 포함하여 구성됨을 특징으로 하는 박막 트랜지스터.
- 제1항에 있어서, 소오스/드레인전극은 알루미늄으로 형성됨을 특징으로 하는 박막 트랜지스터.
- 제1항에 있어서, 소오스/드레인전극 중 일 전극의 표면에만 양극산화막이 형성됨을 특징으로 하는 박막 트랜지스터.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019920018806U KR0127333Y1 (ko) | 1992-10-01 | 1992-10-01 | 박막 트랜지스터 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019920018806U KR0127333Y1 (ko) | 1992-10-01 | 1992-10-01 | 박막 트랜지스터 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR940011122U KR940011122U (ko) | 1994-05-27 |
| KR0127333Y1 true KR0127333Y1 (ko) | 1999-04-15 |
Family
ID=19341084
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR2019920018806U KR0127333Y1 (ko) | 1992-10-01 | 1992-10-01 | 박막 트랜지스터 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0127333Y1 (ko) |
-
1992
- 1992-10-01 KR KR2019920018806U patent/KR0127333Y1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR940011122U (ko) | 1994-05-27 |
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