JPH0682819A - アレイ基板の製造方法 - Google Patents
アレイ基板の製造方法Info
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- JPH0682819A JPH0682819A JP23247092A JP23247092A JPH0682819A JP H0682819 A JPH0682819 A JP H0682819A JP 23247092 A JP23247092 A JP 23247092A JP 23247092 A JP23247092 A JP 23247092A JP H0682819 A JPH0682819 A JP H0682819A
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Abstract
(57)【要約】
【目的】この発明の目的は、熱による絶縁基板の反りを
防止できアレイ基板を高精度に製造可能なアレイ基板の
製造方法を提供することにある。 【構成】一枚の絶縁基板（１０）上に複数のアレイ素子
（Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ）のアドレス配線（２１）を
形成する際、少なくとも１つのアレイ素子のアドレス配
線が他のアレイ素子のアドレス配線と直交する方向へ延
びるように、各アレイ素子をパターン形成している。
防止できアレイ基板を高精度に製造可能なアレイ基板の
製造方法を提供することにある。 【構成】一枚の絶縁基板（１０）上に複数のアレイ素子
（Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ）のアドレス配線（２１）を
形成する際、少なくとも１つのアレイ素子のアドレス配
線が他のアレイ素子のアドレス配線と直交する方向へ延
びるように、各アレイ素子をパターン形成している。
Description
【０００１】
【産業上の利用分野】この発明は、液晶表示装置に用い
られるアレイ基板の製造方法に関する。
られるアレイ基板の製造方法に関する。
【０００２】
【従来の技術】近年、スイッチング素子として、非晶質
珪素（ａ−Ｓｉ）膜を有する薄膜トランジスタ（以下、
ＴＦＴと称する）を用いた液晶表示装置が注目されてい
る。これは、絶縁基板としてガラス基板を用い、低温で
形成できるａ−Ｓｉ膜を用いてＴＦＴアレイ素子を構成
することにより、大画面、高精彩、高画質かつ低コスト
のフラットパネルディスプレイを実現できることによ
る。
珪素（ａ−Ｓｉ）膜を有する薄膜トランジスタ（以下、
ＴＦＴと称する）を用いた液晶表示装置が注目されてい
る。これは、絶縁基板としてガラス基板を用い、低温で
形成できるａ−Ｓｉ膜を用いてＴＦＴアレイ素子を構成
することにより、大画面、高精彩、高画質かつ低コスト
のフラットパネルディスプレイを実現できることによ
る。
【０００３】例えば、アクティブマトリックス型の液晶
表示装置に使用される、逆スタガー型のＴＦＴを備えた
アレイ基板は、以下の工程で製造される。まず、ガラス
からなる絶縁基板上にモリブデン・リン合金膜を成膜
し、互いに平行に延びる多数のアドレス配線およびゲー
ト電極を形成する。続いて、ゲート電極上に、シリコン
酸化膜およびシリコン窒化膜の積層膜からなるゲート絶
縁膜を形成し、更に、ゲート絶縁膜上に半導体層として
のａ−Ｓｉ膜およびチャンネル保護膜としてのシリコン
窒化膜を順に堆積する。次に、ａ−Ｓｉ膜およびチャン
ネル保護膜上に接触膜としてのｎ+ ａ−Ｓｉ膜を形成
し、これをパターニングした後、ゲート絶縁膜上にＩＴ
Ｏからなる透明画素電極を形成する。続いて、ａ−Ｓｉ
膜上にソース電極およびドレイン電極を形成し、同時
に、アドレス配線と直交する方向に延びる互いに平行な
多数のデータ配線を形成する。最後に、ＴＦＴ上部に、
シリコン窒化膜からなる保護膜を形成することのによ
り、絶縁基板上にアレイ素子が完成し、アレイ基板が製
造される。
表示装置に使用される、逆スタガー型のＴＦＴを備えた
アレイ基板は、以下の工程で製造される。まず、ガラス
からなる絶縁基板上にモリブデン・リン合金膜を成膜
し、互いに平行に延びる多数のアドレス配線およびゲー
ト電極を形成する。続いて、ゲート電極上に、シリコン
酸化膜およびシリコン窒化膜の積層膜からなるゲート絶
縁膜を形成し、更に、ゲート絶縁膜上に半導体層として
のａ−Ｓｉ膜およびチャンネル保護膜としてのシリコン
窒化膜を順に堆積する。次に、ａ−Ｓｉ膜およびチャン
ネル保護膜上に接触膜としてのｎ+ ａ−Ｓｉ膜を形成
し、これをパターニングした後、ゲート絶縁膜上にＩＴ
Ｏからなる透明画素電極を形成する。続いて、ａ−Ｓｉ
膜上にソース電極およびドレイン電極を形成し、同時
に、アドレス配線と直交する方向に延びる互いに平行な
多数のデータ配線を形成する。最後に、ＴＦＴ上部に、
シリコン窒化膜からなる保護膜を形成することのによ
り、絶縁基板上にアレイ素子が完成し、アレイ基板が製
造される。
【０００４】上述したアレイ基板の製造においては、大
面積化および製造コストの低減を図るため、１枚の大型
のガラス基板上に、複数のアレイ素子を同時にパターン
形成し、その後、ガラス基板を複数に切断して複数のア
レイ基板を得る方法がとられている。
面積化および製造コストの低減を図るため、１枚の大型
のガラス基板上に、複数のアレイ素子を同時にパターン
形成し、その後、ガラス基板を複数に切断して複数のア
レイ基板を得る方法がとられている。
【０００５】
【発明が解決しようとする課題】従来、ガラス基板上に
複数のアレイ素子をパターン形成する際、これらのアレ
イ素子は、アドレス配線が同一の方向を向くように、例
えば、全てのアレイ素子のアドレス配線がガラス基板の
長手方向に一致するように形成される。しかしながら、
この場合、アドレス配線およびゲート電極形成後にゲー
ト絶縁膜を堆積した際、成膜時の熱（約４３０℃）によ
ってアドレス配線が収縮し、その結果、アドレス配線の
配列方向にガラス基板を上向きに反らすような大きな応
力が生じる。通常使用される１．１ｍｍ厚のガラス基板
においては、上記応力の影響は殆ど受けないが、軽量化
を図るために０．７ｍｍ厚程度の薄いガラス基板を用い
た場合、上記応力によりガラス基板がアドレス配線の配
列方向に最大５ｍｍ程度反ってしてしまう。この場合、
以後のフォトリソグラフィ工程において、正確な位置合
わせが困難となり、その結果、所望の性能を有するアレ
イ素子の製造ができない。
複数のアレイ素子をパターン形成する際、これらのアレ
イ素子は、アドレス配線が同一の方向を向くように、例
えば、全てのアレイ素子のアドレス配線がガラス基板の
長手方向に一致するように形成される。しかしながら、
この場合、アドレス配線およびゲート電極形成後にゲー
ト絶縁膜を堆積した際、成膜時の熱（約４３０℃）によ
ってアドレス配線が収縮し、その結果、アドレス配線の
配列方向にガラス基板を上向きに反らすような大きな応
力が生じる。通常使用される１．１ｍｍ厚のガラス基板
においては、上記応力の影響は殆ど受けないが、軽量化
を図るために０．７ｍｍ厚程度の薄いガラス基板を用い
た場合、上記応力によりガラス基板がアドレス配線の配
列方向に最大５ｍｍ程度反ってしてしまう。この場合、
以後のフォトリソグラフィ工程において、正確な位置合
わせが困難となり、その結果、所望の性能を有するアレ
イ素子の製造ができない。
【０００６】この発明は以上の点に鑑みなされたもの
で、その目的は、熱による絶縁基板の反りを防止できア
レイ基板を高い精度で製造可能なアレイ基板の製造方法
を提供することにある。
で、その目的は、熱による絶縁基板の反りを防止できア
レイ基板を高い精度で製造可能なアレイ基板の製造方法
を提供することにある。
【０００７】
【課題を解決するための手段】上記目的を達成するた
め、この発明の製造方法によれば、一枚の絶縁基板上に
複数のアレイ素子の基板に近い側の第１の配線を形成す
る際、少なくとも１つのアレイ素子の第１の配線が他の
アレイ素子の第１の配線と交差する方向へ延びるよう
に、各アレイ素子を形成している。
め、この発明の製造方法によれば、一枚の絶縁基板上に
複数のアレイ素子の基板に近い側の第１の配線を形成す
る際、少なくとも１つのアレイ素子の第１の配線が他の
アレイ素子の第１の配線と交差する方向へ延びるよう
に、各アレイ素子を形成している。
【０００８】
【作用】従来のように絶縁基板上にパターン形成するす
べてのアレイ素子の第１の配線を同一方向に配列する
と、絶縁基板の反りの方向が殆ど一定であることに着目
し、少なくとも１つのアレイ素子の第１の配線が他のア
レイ素子の第１の配線と交差する方向へ延びるように、
各アレイ素子を形成する。これにより、成膜時の熱によ
って第１の配線が収縮した場合でも、絶縁基板に作用す
る応力を複数の方向に分散されるができ、その結果、絶
縁基板の反りを防ぐことができる。また、アレイ素子を
上記のように形成することにより、以後の電極形成工程
においても、絶縁基板に作用する応力が分散されて過大
な応力の発生を防止でき、良好な結果を得られた。
べてのアレイ素子の第１の配線を同一方向に配列する
と、絶縁基板の反りの方向が殆ど一定であることに着目
し、少なくとも１つのアレイ素子の第１の配線が他のア
レイ素子の第１の配線と交差する方向へ延びるように、
各アレイ素子を形成する。これにより、成膜時の熱によ
って第１の配線が収縮した場合でも、絶縁基板に作用す
る応力を複数の方向に分散されるができ、その結果、絶
縁基板の反りを防ぐことができる。また、アレイ素子を
上記のように形成することにより、以後の電極形成工程
においても、絶縁基板に作用する応力が分散されて過大
な応力の発生を防止でき、良好な結果を得られた。
【０００９】
【実施例】以下、図面を参照しながらこの発明の実施例
について詳細に説明する。図１および図２は、本実施例
に係る製造方法によって製造されるアレイ基板の１つの
アレイ素子を部分的に示している。このアレイ基板は、
アクティブマトリック型液晶表示装置に用いられるもの
であり、以下、アレイ基板の構成を概略的に説明する。
について詳細に説明する。図１および図２は、本実施例
に係る製造方法によって製造されるアレイ基板の１つの
アレイ素子を部分的に示している。このアレイ基板は、
アクティブマトリック型液晶表示装置に用いられるもの
であり、以下、アレイ基板の構成を概略的に説明する。
【００１０】図１および図２に示すように、アレイ基板
は、ガラスからなる絶縁基板１０と、絶縁基板上にパタ
ーン形成された複数のアレイ素子とで構成されている。
各アレイ素子は、絶縁基板１０の上面にマトリックス状
に形成された多数の画素電極１８と、画素電極に沿って
互いに平行に延びる多数の第２の配線としてのデータ配
線２０と、データ配線と直交する方向に沿って互いに平
行に延びる多数の第１の配線としてのアドレス配線２１
と、を有している。各画素電極１８は、スイッチング素
子としての、チャンネル保護膜３４を備えた逆スタガー
型のＴＦＴ２４を介してデータ配線２０およびアドレス
配線２１に接続されている。各ＴＦＴ２４は、データ配
線２０と一体に形成されたドレイン電極２６と、アドレ
ス配線２１と一体に形成されたゲート電極２７と、画素
電極１８に接続されたソース電極２８と、を有してい
る。
は、ガラスからなる絶縁基板１０と、絶縁基板上にパタ
ーン形成された複数のアレイ素子とで構成されている。
各アレイ素子は、絶縁基板１０の上面にマトリックス状
に形成された多数の画素電極１８と、画素電極に沿って
互いに平行に延びる多数の第２の配線としてのデータ配
線２０と、データ配線と直交する方向に沿って互いに平
行に延びる多数の第１の配線としてのアドレス配線２１
と、を有している。各画素電極１８は、スイッチング素
子としての、チャンネル保護膜３４を備えた逆スタガー
型のＴＦＴ２４を介してデータ配線２０およびアドレス
配線２１に接続されている。各ＴＦＴ２４は、データ配
線２０と一体に形成されたドレイン電極２６と、アドレ
ス配線２１と一体に形成されたゲート電極２７と、画素
電極１８に接続されたソース電極２８と、を有してい
る。
【００１１】次に、アレイ基板の詳細な構成を、アレイ
基板の製造工程に従って説明する。図１ないし図３に示
すように、まず、寸法650 mm ×500 mmのガラスからな
る矩形の絶縁基板１０に、スパッタ法によりモリブデン
・タンタル（Ｍｏ−Ｔａ）膜を３００ｎｍ堆積した後、
フォトリソグラフィーおよびドライエッチングにより、
複数個のアレイ素子のアドレス配線２１およびゲート電
極２７をパターン形成する。実施例においては、対角寸
法８インチのアレイ素子６個分をパターン形成してお
り、これらのアレイ素子は以下のように配置する。
基板の製造工程に従って説明する。図１ないし図３に示
すように、まず、寸法650 mm ×500 mmのガラスからな
る矩形の絶縁基板１０に、スパッタ法によりモリブデン
・タンタル（Ｍｏ−Ｔａ）膜を３００ｎｍ堆積した後、
フォトリソグラフィーおよびドライエッチングにより、
複数個のアレイ素子のアドレス配線２１およびゲート電
極２７をパターン形成する。実施例においては、対角寸
法８インチのアレイ素子６個分をパターン形成してお
り、これらのアレイ素子は以下のように配置する。
【００１２】図３において、アレイ素子を左上からＡ、
Ｂ、Ｃ、Ｄ、Ｅ、Ｆとすると、アレイ素子Ａ、Ｃ、Ｄ、
Ｆについてはこれらのアドレス配線２１が絶縁基板１０
の長手方向、つまり、Ｘ方向に延びるように、また、ア
レイ素子Ｂ、Ｅについてはこれらのアドレス配線２１が
絶縁基板１０の横方向、つまり、Ｙ方向に延びるよう
に、それぞれ配列する。これにより、中央の２つのアレ
イ素子Ｂ、Ｅのアドレス配線２１は、他のアレイ素子
Ａ、Ｃ、Ｄ、Ｆのアドレス配線２１と直交する方向に延
びている。
Ｂ、Ｃ、Ｄ、Ｅ、Ｆとすると、アレイ素子Ａ、Ｃ、Ｄ、
Ｆについてはこれらのアドレス配線２１が絶縁基板１０
の長手方向、つまり、Ｘ方向に延びるように、また、ア
レイ素子Ｂ、Ｅについてはこれらのアドレス配線２１が
絶縁基板１０の横方向、つまり、Ｙ方向に延びるよう
に、それぞれ配列する。これにより、中央の２つのアレ
イ素子Ｂ、Ｅのアドレス配線２１は、他のアレイ素子
Ａ、Ｃ、Ｄ、Ｆのアドレス配線２１と直交する方向に延
びている。
【００１３】次に、絶縁基板１０の温度を４３０℃に保
持した状態で、熱ＣＶＤ法によりゲート電極２７を覆う
ようにシリコン酸化膜３０ａを３５０ｎｍ堆積する。そ
の後、ＣＶＤ装置から絶縁基板１０を取り出した際の絶
縁基板の反りは、最大で１ｍｍ以下であり、以後の搬送
およびフォトリソブラフィ−工程では問題とならなかっ
た。
持した状態で、熱ＣＶＤ法によりゲート電極２７を覆う
ようにシリコン酸化膜３０ａを３５０ｎｍ堆積する。そ
の後、ＣＶＤ装置から絶縁基板１０を取り出した際の絶
縁基板の反りは、最大で１ｍｍ以下であり、以後の搬送
およびフォトリソブラフィ−工程では問題とならなかっ
た。
【００１４】次に、プラズマＣＶＤ法により、シリコン
酸化膜３０ａ上に、シリコン窒化膜３０ｂを５０ｎｍ、
非晶質シリコン膜からなる半導体層３２を５０ｎｍ、お
よびシリコン窒化膜からなるチャンネル保護膜３４を２
００ｎｍづつ連続的に堆積する。続いて、チャンネル保
護膜３４をパターニングした後、半導体層３２およびチ
ャンネル保護膜３４上にｎ+ ａ−Ｓｉ膜からなる接触膜
２８をプラズマＣＶＤ法により５０ｎｍ堆積する。更
に、半導体層３２、接触膜３６からなる積層膜をドライ
エッチング法によりエッチングしてパターニングする。
その後、シリコン酸化膜３０ａ上にＩＴＯを１００ｎｍ
堆積し、パターニングすることにより透明画素電極１８
を形成する。
酸化膜３０ａ上に、シリコン窒化膜３０ｂを５０ｎｍ、
非晶質シリコン膜からなる半導体層３２を５０ｎｍ、お
よびシリコン窒化膜からなるチャンネル保護膜３４を２
００ｎｍづつ連続的に堆積する。続いて、チャンネル保
護膜３４をパターニングした後、半導体層３２およびチ
ャンネル保護膜３４上にｎ+ ａ−Ｓｉ膜からなる接触膜
２８をプラズマＣＶＤ法により５０ｎｍ堆積する。更
に、半導体層３２、接触膜３６からなる積層膜をドライ
エッチング法によりエッチングしてパターニングする。
その後、シリコン酸化膜３０ａ上にＩＴＯを１００ｎｍ
堆積し、パターニングすることにより透明画素電極１８
を形成する。
【００１５】次に、スパッタ法により接触膜３６上にモ
リブデン、アルミニウムの２層膜を４５０ｎｍ堆積し、
パターニングすることによりデータ配線２０、ドレイン
電極２６およびソース電極２８を形成する。この際、ア
レイ素子Ａ、Ｃ、Ｄ、Ｆについては、データ配線２０が
絶縁基板１０のＹ方向に延びるように、また、アレイ素
子Ｂ、Ｅについては、データ配線２０が絶縁基板１０の
Ｘ方向へ延びるようにパターニングを行なう。最後に、
シリコン窒化膜からなる保護膜３８を形成する。
リブデン、アルミニウムの２層膜を４５０ｎｍ堆積し、
パターニングすることによりデータ配線２０、ドレイン
電極２６およびソース電極２８を形成する。この際、ア
レイ素子Ａ、Ｃ、Ｄ、Ｆについては、データ配線２０が
絶縁基板１０のＹ方向に延びるように、また、アレイ素
子Ｂ、Ｅについては、データ配線２０が絶縁基板１０の
Ｘ方向へ延びるようにパターニングを行なう。最後に、
シリコン窒化膜からなる保護膜３８を形成する。
【００１６】以上の工程により、それぞれ逆スタガー型
のＴＦＴ２４を有する６個のアレイ素子Ａ、Ｂ、Ｃ、
Ｄ、Ｅ、Ｆが絶縁基板１０上に形成され、アレイ基板が
完成する。なお、上記のように製造されたアレイ基板
は、各アレイ素子毎に切断され分割された後に液晶表示
装置の製造に使用される。
のＴＦＴ２４を有する６個のアレイ素子Ａ、Ｂ、Ｃ、
Ｄ、Ｅ、Ｆが絶縁基板１０上に形成され、アレイ基板が
完成する。なお、上記のように製造されたアレイ基板
は、各アレイ素子毎に切断され分割された後に液晶表示
装置の製造に使用される。
【００１７】上述した製造方法によれば、絶縁基板１０
上に６個のアレイ素子をパターン形成する際、アレイ素
子Ａ、Ｃ、Ｄ、Ｆのアドレス配線２１が、アレイ素子
Ｂ、Ｅのアドレス配線２１と直交する方向へ延びるよう
に、これらのアドレス配線を形成している。そのため、
アドレス配線形成後の熱処理によってアドレス配線が収
縮した場合でも、絶縁基板１０に生じる応力がＸ方向と
Ｙ方向とに分散し、絶縁基板の反りを防止することがで
きる。従って、フォトリソグラフィー工程における位置
決め精度の低下、搬送工程における支障等をきたすこと
がなく、液晶表示装置用のアレイ基板を高い精度で製造
することができる。
上に６個のアレイ素子をパターン形成する際、アレイ素
子Ａ、Ｃ、Ｄ、Ｆのアドレス配線２１が、アレイ素子
Ｂ、Ｅのアドレス配線２１と直交する方向へ延びるよう
に、これらのアドレス配線を形成している。そのため、
アドレス配線形成後の熱処理によってアドレス配線が収
縮した場合でも、絶縁基板１０に生じる応力がＸ方向と
Ｙ方向とに分散し、絶縁基板の反りを防止することがで
きる。従って、フォトリソグラフィー工程における位置
決め精度の低下、搬送工程における支障等をきたすこと
がなく、液晶表示装置用のアレイ基板を高い精度で製造
することができる。
【００１８】なお、この発明は上述した実施例に限定さ
れることなく、この発明の範囲内で種々変更可能であ
る。例えば、上記実施例においては、６個の内の２つの
アレイ素子のアドレス配線を他のアレイ素子のアドレス
配線と直交する方向へ配列する構成としたが、これに限
らず、少なくとも１つのアレイ素子のアドレス配線を他
のアレイ素子のアドレス配線と交差する方向へ配列され
ていれば、絶縁基板に作用する応力を緩和でき、絶縁基
板の反りを低減する効果を得ることができる。
れることなく、この発明の範囲内で種々変更可能であ
る。例えば、上記実施例においては、６個の内の２つの
アレイ素子のアドレス配線を他のアレイ素子のアドレス
配線と直交する方向へ配列する構成としたが、これに限
らず、少なくとも１つのアレイ素子のアドレス配線を他
のアレイ素子のアドレス配線と交差する方向へ配列され
ていれば、絶縁基板に作用する応力を緩和でき、絶縁基
板の反りを低減する効果を得ることができる。
【００１９】また、絶縁基板上に形成するアレイ素子の
大きさ、数等は必要に応じて種々変更可能であるととも
に、大きさの異なる複数個のアレイ素子を絶縁基板上に
形成するようにしてもよい。例えば、図４に示すよう
に、寸法650 mm ×500 mmのガラスからなる矩形の絶縁
基板１０の一主面上に、対角寸法２０インチの１つのア
レイ素子Ａと、対角寸法１０インチの２つのアレイ素子
Ｂ、Ｃを形成してもよい。この場合、アレイ素子Ａのア
ドレス配線２１は絶縁基板１０のＹ方向へ延びるよう
に、また、アレイ素子Ｂ、Ｃのアドレス配線２１は絶縁
基板のＸ方向へ延びるように、それれぞれパターン形成
される。このように大きさ、形状の異なる複数のアレイ
素子を同一の絶縁基板上に形成する場合においても、少
なくとも１つのアレイ素子のアドレス配線の延出方向を
他のアレイ素子のアドレス配線の延出方向と交差する方
向に設定することにより、絶縁基板に生じる応力を緩和
し反りの発生を防止することができる。
大きさ、数等は必要に応じて種々変更可能であるととも
に、大きさの異なる複数個のアレイ素子を絶縁基板上に
形成するようにしてもよい。例えば、図４に示すよう
に、寸法650 mm ×500 mmのガラスからなる矩形の絶縁
基板１０の一主面上に、対角寸法２０インチの１つのア
レイ素子Ａと、対角寸法１０インチの２つのアレイ素子
Ｂ、Ｃを形成してもよい。この場合、アレイ素子Ａのア
ドレス配線２１は絶縁基板１０のＹ方向へ延びるよう
に、また、アレイ素子Ｂ、Ｃのアドレス配線２１は絶縁
基板のＸ方向へ延びるように、それれぞれパターン形成
される。このように大きさ、形状の異なる複数のアレイ
素子を同一の絶縁基板上に形成する場合においても、少
なくとも１つのアレイ素子のアドレス配線の延出方向を
他のアレイ素子のアドレス配線の延出方向と交差する方
向に設定することにより、絶縁基板に生じる応力を緩和
し反りの発生を防止することができる。
【００２０】更に、本発明は、チャンネル保護膜を備え
た逆スタガー型のＴＦＴに限らず、チャンネル保護膜を
持たないチャンネルエッチ型のＴＦＴ、あるいは正スタ
ガー型のＴＦＴ等、他のスイッチング素子を備えたアレ
イ基板の製造にも適用することができる。
た逆スタガー型のＴＦＴに限らず、チャンネル保護膜を
持たないチャンネルエッチ型のＴＦＴ、あるいは正スタ
ガー型のＴＦＴ等、他のスイッチング素子を備えたアレ
イ基板の製造にも適用することができる。
【００２１】また、上記実施例においては、第１の配線
としてアドレス配線を有するアレイ素子を示したが、本
発明は、データ配線がアドレス配線よりも基板に隣接し
て位置して第１の配線を構成するアレイ基板の製造にも
適用することができる。
としてアドレス配線を有するアレイ素子を示したが、本
発明は、データ配線がアドレス配線よりも基板に隣接し
て位置して第１の配線を構成するアレイ基板の製造にも
適用することができる。
【００２２】
【発明の効果】以上詳述したように、この発明によれ
ば、熱による絶縁基板の反りを防止できアレイ基板を高
い精度で製造し得るアレイ基板の製造方法を提供するこ
とができる。
ば、熱による絶縁基板の反りを防止できアレイ基板を高
い精度で製造し得るアレイ基板の製造方法を提供するこ
とができる。
【図１】アクティブマトリック型液晶装置に用いられる
アレイ基板の一部を示す平面図。
アレイ基板の一部を示す平面図。
【図２】上記アレイ基板の断面図。
【図３】この発明の実施例に係る製造方法によりアドレ
ス配線が形成されたアレイ基板を示す平面図。
ス配線が形成されたアレイ基板を示す平面図。
【図４】この発明の他の実施例に係る製造方法によりア
ドレス配線が形成されたアレイ基板を示す平面図。
ドレス配線が形成されたアレイ基板を示す平面図。
１０…絶縁基板、１８…透明画素電極、２０…データ配
線、２１…アドレス配線、２４…薄膜トランジスタ、２
６…ドレイン電極、２７…ゲート電極、２８…ソース電
極、Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ…アレイ素子。
線、２１…アドレス配線、２４…薄膜トランジスタ、２
６…ドレイン電極、２７…ゲート電極、２８…ソース電
極、Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ…アレイ素子。
Claims (1)
- 【請求項１】 絶縁基板と、 上記絶縁基板上に形成され、互いに平行に延びる基板に
近い側の多数の第１の配線と、上記第１の配線とほぼ直
交する方向に延びる互いに平行な基板に遠い側の多数の
第２の配線と、多数の画素電極と、多数のスイッチング
素子と、をそれぞれ有する複数のアレイ素子と、を備え
たアレイ基板の製造方法において、 一枚の絶縁基板上に複数のアレイ素子の第１の配線を形
成する工程を備え、上記工程において、少なくとも１つ
のアレイ素子の第１の配線が他のアレイ素子の第１の配
線と交差する方向へ延びるように、各アレイ素子の第１
の配線を形成することを特徴とするアレイ基板の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23247092A JP3202342B2 (ja) | 1992-08-31 | 1992-08-31 | アレイ基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23247092A JP3202342B2 (ja) | 1992-08-31 | 1992-08-31 | アレイ基板の製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JPH0682819A true JPH0682819A (ja) | 1994-03-25 |
| JP3202342B2 JP3202342B2 (ja) | 2001-08-27 |
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ID=16939804
Family Applications (1)
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| JP (1) | JP3202342B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006210890A (ja) * | 2004-12-27 | 2006-08-10 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| KR101021550B1 (ko) * | 2008-02-19 | 2011-03-16 | 세이코 엡슨 가부시키가이샤 | 머더 기재, 막 형성 영역의 배설 방법, 및 컬러 필터의 제조 방법 |
| US9620521B2 (en) | 2015-09-10 | 2017-04-11 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| US10658381B1 (en) * | 2019-03-28 | 2020-05-19 | Sandisk Technologies Llc | Memory die having wafer warpage reduction through stress balancing employing rotated three-dimensional memory arrays and method of making the same |
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-
1992
- 1992-08-31 JP JP23247092A patent/JP3202342B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006210890A (ja) * | 2004-12-27 | 2006-08-10 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| KR101021550B1 (ko) * | 2008-02-19 | 2011-03-16 | 세이코 엡슨 가부시키가이샤 | 머더 기재, 막 형성 영역의 배설 방법, 및 컬러 필터의 제조 방법 |
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| JP3202342B2 (ja) | 2001-08-27 |
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