KR0122736B1 - 바이폴라트랜지스터 및 그 제조방법 - Google Patents

바이폴라트랜지스터 및 그 제조방법

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KR0122736B1
KR0122736B1 KR1019880010002A KR880010002A KR0122736B1 KR 0122736 B1 KR0122736 B1 KR 0122736B1 KR 1019880010002 A KR1019880010002 A KR 1019880010002A KR 880010002 A KR880010002 A KR 880010002A KR 0122736 B1 KR0122736 B1 KR 0122736B1
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오가 노리오
소니 가부시키가이샤
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Abstract

본 발명은, 소자분리영역으로 둘러싸인 소자형성영역에 매입콜렉터영역, 베이스영역 및 에미터영역이 형성되고, 베이스취출전극과 콜렉터취출전극이 대칭적으로 배설되는 바이폴라트랜지스터 및 그 제조방법에 관한 것이다. 콜렉터취출전극은 소자분리영역의 일부에 형성된 개구부를 통하여 형성되어 매입콜렉터 영역과 접속된다. 이로써, 베이스영역과 콜렉터취출영역 사이의 충돌 등이 유효하게 회피된다.

Description

바이폴라트랜지스터 및 그 제조방법
제1도는 본 발명의 바이폴라트랜지스터의 제1의 실시예를 나타낸 단면도.
제2a도~제2e도는 본 발명의 바이폴라트랜지스터의 제조방법의 일예를 그 공정에 따라서 나타낸 공정단면도.
제3도는 본 발명의 바이폴라트랜지스터의 제2의 실시예를 나타낸 평면도.
제4도는 제3도의 Ⅳ-Ⅳ선 단면도.
제5도는 본 발명의 바이폴라트랜지스터의 제3의 실시예를 나타낸 단면도.
제6도는 종래의 바이폴라트랜지스터의 일예를 나타낸 단면도.
* 도면의 주요부분에 대한 부호의 설명
10, 37, 70, 80 : 개구부 11, 31, 50 : 반도체기판
12, 32, 52 : 매입(埋入)콜렉터영역 13, 33 : 에피택셜층
14, 34, 51 : 소자분리영역 15, 40, 64 : 베이스취출전극
16, 41, 65 : 콜렉터취출전극 20, 44, 54 : 진성(眞性)베이스영역
21, 45, 56 : 에미터영역 22, 46, 57 : 콜렉터취출영역
23, 43, 55 : 베이스취출영역
본 발명은, 소자분리영역으로 둘러싸인 소자형성영역에 매입콜렉터영역, 베이스영역, 에미터영역 등이 형성되고, 상기 에미터영역이 절연층의 사이드월에 의하여 분리된 반도체 매개층에 의하여 형성되는 바이폴라트랜지스터 및 그 제조방법에 관한 것이다. 특히, 본 발명은 베이스취출전극과 콜렉터취출전극이 대칭적으로 배설되는 바이폴라트랜지스터 및 그 제조방법에 관한 것이다.
초고속의 바이폴라트랜지스터의 구조로서, 베이스취출전극 및 콜렉터취출전극을 소자분리영역에 의하여 둘러싸인 소자형성영역의 단부로부터 연재함으로써, 베이스취출이나 콜렉터취출을 행하는 구조의 바이폴라트랜지스터가 제안되어 있다.
제6도는, 이와 같은 베이스취출전극과 콜렉터취출전극이 대칭적으로 배설되는 구조의 종래의 바이폴라트랜지스터의 단면도이며, 반도체기판(101)상에 매입콜렉터영역(102)이 형성되고, 그 위에는 N형의 에피택셜층(103)이 형성되는 동시에 그 주위를 둘러싸도록 소자분리영역(104)이 형성되어 있다. 이 N형의 에피택셜층(103)은 소자형성영역으로 되고, N형의 에피택셜층(103)내에는, 상기 매입콜렉터영역을 취출하는 N+형의 콜렉터취출영역(108a) 및 N형의 콜렉터취출영역(108b)과, 진성베이스영역(109)과, 베이스취출영역(110)과, 에미터영역(111)이 형성되어 있다. 그리고, N형의 에피택셜층(103)의 개구영역(105)에는, 각각 절연층으로 피복되어 대칭적으로 배설된 베이스취출전극(106)과 콜렉터취출전극(107)이 형성되어 있고, 에미터전극(112)이 상기 취출전극(106),(107)을 피복하는 절연층상에 형성되어 있다.
그리고, 이와 같은 구조의 종래의 바이폴라트랜지스터는, 그 콜렉터가 매입콜렉터영역(102), N+형의 콜렉터취출영역(108a), N형의 콜렉터취출영역(108b) 및 콜렉터취출전극(107)을 통하여 취출되고, 상기 트랜지스터의 베이스가 진성베이스영역(109), 베이스취출영역(110) 및 베이스취출전극(106)을 통하여 취출되는 구조로 되어 있다.
전술한 바와 같은 구조를 가지는 종래의 바이폴라트랜지스터에 있어서는, 코넥터에 다음과 같은 특성상의 문제가 생기게 된다.
즉, 소자구조의 미세화에 따라서는 진성베이스영역(109)과 N형의 콜렉터취출영역(108b)의 간격이 작아진다. 그러면 P형의 진성베이스 영역(109)과 N형의 콜렉터취출영역(108b)이 충돌하게 되어, 콜렉터-베이스간의 내압(耐壓)저하나, 용량증대를 초래하게 된다.
또, N형의 콜렉터취출영역(108b)의 저저항화를 위하여, 그 불순물농도를 높이는 것이 요구되고 있으나, 고농도로 한 경우에도 동일하게 불순물영역끼리의 충돌이 문제가 되므로, 필연적으로 콜렉터의 저항은 저항화되지 않은 채로 되어 있다.
그래서, 본 발명은 전술한 문제점을 감안하여, 베이스영역과 콜렉터취출영역의 사이의 충돌 등을 유효하게 회피하도록 한 바이폴라트랜지스터 및 그 제조방법을 제공하는 것을 목적으로 한다.
본 발명의 바이폴라트랜지스터에 의하면, 기판과, 두꺼운 소자분리영역이 형성되는 상기 기판상의 단결정 반도체와, 상기 소자분리영역으로 둘러싸이고, 에피택셜로 형성되는 소자형성영역과, 상기 소자형성영역의 아래에 상기 기판내에 형성되는 매입콜렉터영역과, 상기 소자형성영역의 표면의 일부에 형성되는 베이스영역과, 상기 소자형성영역의 표면의 일부에 형성되고, 상기 베이스영역으로 둘러싸인 에미터영역과, 상기 소자분리영역으로부터 상기 소자형성영역 위로 연재되어, 상기 소자형성영역의 표면의 상기 베이스영역에 접속되는 동시에, 상기 소자분리영역의 표면상에 배설되고, 상기 소자형성영역의 횡방향의 한쪽에 배설되는 베이스취출전극과, 상기 소자분리영역상에 형성되고, 상기 에미터영역에 대하여 상기 베이스취출전극과 대칭적으로 배설되는 동시에, 상기 소자분리영역의 표면상에 배설되고, 상기 소자형성영역의 횡방향의 다른쪽에 배설되는 콜렉터취출전극과 상기 두꺼운 소자분리영역의 최소한 일부를 통하여 그 두께방향으로 형성되고, 상기 매입콜렉터영역과 콜렉터취출전극을 접속하는 개구부와로 이루어지고, 상기 소자분리영역은 선택산화법에 의하여 형성되고, 상기 개구부는 상기 소자분리영역을 통하여 형성되고, 상기 개구부는 상기 소자분리영역과 상기 소자형성영역과의 사이의 경사진 계면에 형성된다.
또, 본 발명의 바이폴라트랜지스터의 제조방법에 의하면, 단결정 반도체기판에 매입콜렉터영역을 형성하는 공정과, 상기 단결정 반도체기판에 에피택셜층을 성장시키는 공정과, 상기 에피택셜층에 마스크를 선택적으로 형성하는 공정과, 선택산화법에 의하여 소자형성영역을 둘러싸는 소자분리영역을 형성하는 공정과, 전체면에 절연층을 형성하는 공정과, 상기 소자형성영역의 일부에 개구부를 형성하는 공정과, 개구부를 포함하는 전체면에 반도체층을 형성하는 공정과, 반도체층이 개구부를 포함하는 영역에 대칭적으로 배설된 영역에 상이한 도전율을 갖도록 상기 반도체층에 불순물을 도입하여 베이스영역을 형성하는 공정과, 상기 소자형성영역을 노출시키기 위하여 서로 상이한 도전율의 영역으로 분리되도록 반도체취출전극을 부분적으로 제거하는 공정과, 상기 반도체내에 상기 불순물에 의하여 형성된 상기 베이스영역에 접속된 베이스취출전극을 형성하는 공정과, 반도체층이 제거된 영역에 사이드월 절연층을 형성하는 공정과, 사이드월 절연층의 표면에 에미터영역을 형성하는 공정과, 상기 소자분리영역에 콜렉터취출전극을 형성하는 공정과로 이루어진다.
본 발명의 바람직한 실시예에 대하여 도면을 참조하면서 상세하게 설명한다.
본 제1의 실시예의 바이폴라트랜지스터는 제1도에 나타낸 구조를 가지고 있다. 즉, 반도체기판(11)상에 N+형의 매입콜렉터영역(12)이 형성되고, 이 N+형의 매입콜렉터영역(12)상에는 N형의 에피택셜층(13)이 형성되어 있다. 이 N형의 에피택셜층(13)에 인접하여, 예를 들면 선택산화법 등에 의하여 소자분리영역(14)이 형성되어 있고, N형의 에피택셜층(13)은 소자분리영역(14)으로 둘러싸인 소자형성영역으로 되어 있다. 이 N형의 에피택셜층(13)의 표면에는, 그 표면과 일부 접하는 형상으로 베이스취출전극(15)이 상기 소자분리영역(14)상에 걸쳐 절연층(19)으로 피복되면서 형성되어 있고, 한편 에미터영역에 관하여 상기 베이스취출전극(15)과 대칭적으로 배설되도록 콜렉터취출전극(16)이 소자분리영역(14)상까지 연재되고, 또한 절연층(19)으로 피복되면서 형성되어 있다. 상기 베이스취출전극(15)은 그 종단부에서 상기 N형의 에피택셜층(13)과 접하고, 그 접한 영역에는 당해 베이스취출전극(15)으로부터의 불순물확산에 의하여 P+형의 베이스취출영역(이른바 그라프트베이스영역)(23)이 형성되어 있다. 이 베이스취출영역(23)은, N형의 에피택셜층(13)의 주면(主面)에 면하여 형성된 P형의 진성베이스영역(20)과 접속된다. 이 진성베이스영역(20)의 내부에는 주면에 면하여 에미터영역(21)이 형성되어 있고, 이 에미터영역(21)은, 상기 베이스취출전극(15), 콜렉터취출전극(16) 및 절연층(19)의 각각 측벽에 형성된 사이드월부(17),(17)의 사이에 피착된 얇은 다결정실리콘층(18)을 통하여 에미터전극(도시하지 않음)과 접속된다.
그리고, 상기 콜렉터취출전극(16)은, 사이드월부(17)의 근방에서 N형의 에피택셜층(13)과 접속되는 것이 아니고, 당해 콜렉터취출전극(16)이 형성되는 측의 소자분리영역(14)을 개구한 개구부(10)를 통하여 상기 매입콜렉터영역(12)과 접속된다. 본 실시예에서는, 매입콜렉터영역(12)과 개구부(10)와의 사이에 N형의 에피택셜층(13)에 형성된 고농도 불순물영역인 N+형의 콜렉터취출영역(22)을 통하여, 상기 매입콜렉터영역(12)과 콜렉터취출전극(16)이 전기적으로 접속되어, 후술하는 바와 같이, 당해 바이폴라트랜지스터의 특성을 향상시키는 것이 가능하게 된다.
여기서, 개구부(10)는, 상기 소자분리영역(14)과 N형의 에피택셜층(13)과의 사이의 주면에 대하여 경사진 계면에 형성된다. 절연영역에 의하여 이미 분리된 영역에서 전기적으로 접속되는 것은 공지된 것이나, 본 실시예의 개구부(10)는 소자분리영역(14)을 통하여 형성된다. 이러한 방법으로 개구부(10)를 형성함으로써, 사이드월부(17)의 근방에서 콜렉터취출을 행하는 제6도의 경우에 비교하여, 예를 들면 거리 ℓ0만큼 개구부(10)의 위치가 소자분리영역측으로 떨어지게 된다. 그러므로, 상기 진성베이스영역(20)과 콜렉터취출영역(22)의 거리 ℓ1는, 거리 ℓ0를 확보한 분만큼 크게 취할 수 있고, 따라서 진성베이스영역(20)과 콜렉터취출영역(22)의 충돌은 회피되며, 콜렉터-베이스간의 내압의 향상이나, 용량의 저감을 도모할 수 있게 된다.
또, 이와 같이 충분한 거리 ℓ1를 가지고 상기 진성베이스영역(20)과 콜렉터취출영역(22)이 형성되므로 콜렉터취출영역(22)의 불순물농도를 높일 수 있고, 콜렉터의 저저항화를 실현할 수 있다. 이들은 특히 소자의 미세화를 도모한 경우에 유리하게 된다.
그리고, 베이스취출전극과 콜렉터취출전극은 전혀 대칭적일 필요는 없고, 그 일부에서 대향하여 배치하도록 한 구조라도 된다. 또, 개구부(10)의 위치는, 진성베이스영역으로부터 충분한 거리를 확보할 수 있는 것이면 되고, 소자분리영역(14)의 저면부분까지 관통하도록 한 개구부라도 된다. 또, PNP형 바이폴라트랜지스터라도 되는 것은 물론이다.
본 실시예는, 제1의 실시예의 바이폴라트랜지스터의 제조방법으로서, 베이스영역과 콜렉터취출영역과의 충돌을 유효하게 회피하여, 소자의 특성향상을 실현하는 바이폴라트랜지스터를 용이하게 제조하는 방법이다. 다음에, 본 실시예를 제2a도~제2e도를 참조하면서 공정에 따라서 설명한다.
먼저, 제2a도에 나타낸 바와 같이 반도체기판(31)상에 N+형의 매입콜렉터영역(32)을 형성하고, 그 상부에 N형의 에피택셜층(33)을 적층한다. 그리고, 이 N형의 에피택셜층(33)에 선택산화 등의 방법으로 소자분리영역(34)을 선택적으로 형성한다. 그 소자분리영역(34)의 형성 후, 그 소자분리영역(34)의 평탄화를 도모하고, 전체면에 CVD SiO2막(35)을 형성한다. 이 CVD SiO2막(35)에 의하여 소자형성영역인 N형의 에피택셜층(33)의 표면이 피복된다.
그리고, 상기 CVD SiO2막(35)의 상기 N형의 에피택셜층(33)의 위의 일부를 제거하고, 당해 N형의 에피택셜층(33)의 일부를 노출부(36)에서 노출시킨다.
다음에, 제2b도에 나타낸 바와 같이, 에칭제거에 의하여 상기 소자분리영역(34)의 일부에 개구부(37)를 형성한다. 이 개구부(37)의 형성은, 노출부(36)의 형성과 동시에 행해도 되고, 별도의 에칭공정으로 형성할 수도 있다. 이 개구부(37)의 위치는, 예를 들면 상기 소자분리영역(34)과 N형의 에피택셜층(33)과의 사이의 주면에 대하여 경사진 계면이며, 이 위치에서 콜렉터의 취출을 행함으로써 매입콜렉터영역(32)의 면적을 작게 하는 것이 가능하게 된다. 또, 이에 한정되지 않고, 후의 공정에서 형성되는 진성베이스영역과 콜렉터취출영역이 확실하게 분리되는 위치이면 된다. 또, 그 저부에 직접 매입콜렉터영역(32)이 존재하도록 개구부(37)를 형성할 수도 있다.
또, 이와 같은 개구부(37)를 형성할 때, 상기 노출부(36)를 마스크하고, 이온 주입 등에 의하여 개구부(37)의 저부에 상기 매입콜렉터영역(32)과 접속되는 불순물영역을 형성하는 것도 가능하다.
이와 같은 개구부(37)를 형성한 후, 제2c도에 나타낸 바와 같이, 전체면에 다결정실리콘층(38)을 형성한다. 이 다결정실리콘층(38)의 형성에 의하여 개구부(37)는 충전되고, 상기 노출부(36)에서 다결정실리콘층(38)은 N형의 에피택셜층(33)에 접한다. 여기서, 이 다결정실리콘층(38)의 형성후, 그 다결정실리콘층(38)을 평탄하게 할 수도 있다.
다음에, 형성된 다결정실리콘층(38)에 레지스트마스크를 사용하여, N형의 불순물과 P형의 불순물을 선택적으로 이온주입한다. 즉, 노출부(36)로부터 개구부(37)를 형성한 측의 다결정실리콘층(38)에는, 콜렉터취출을 위한 N형의 불순물을 도입하고, 한편 노출부(36)로부터 개구부(37)가 형성되지 않은 측의 다결정실리콘층(38)에는, 베이스취출을 위한 P형의 불순물을 도입한다. 이와 같은 불순물의 도입을 선택적으로 행한 후, 상기 다결정실리콘층(38)상의 전체면에 CVD SiO2막(39)을 피착형성한다.
다음에, 제2d도에 나타낸 바와 같이, 소요의 마스크를 사용하여 에미터부의 개구를 행한다. 그러면, 다음에 형성되는 에미터영역에 관하여, P형의 불순물이 도입된 다결정실리콘층(38)으로 이루어지는 베이스취출전극(40)과 대칭적으로, N형의 불순물이 도입된 다결정실리콘층(38)으로 이루어지는 콜렉터취출전극(41)이 형성되게 된다. 그리고, 이 콜렉터취출전극(41)은 상기 개구부(37)에도 충전되어 있으므로, 그 개구부(37)를 통하여 콜렉터취출이 가능하며, N형의 에피택셜층(33)이 노출되는 노출부(36)에서 이 N형의 에피택셜층(33)에 접할 필요가 없다. 또, 베이스취출전극(40)은, 상기 N형의 에피택셜층(33)에 종단부(40a)가 접하고 있으며, 이 종단부(40a)로부터 베이스취출영역의 형성이 불순물확산으로 행해진다.
다음에, 에미터부의 개구가 행해진 표면에 CVD SiO2막 등을 형성하고, 에치백(etch back)하여 사이드월부(42),(42)를 형성한다. 다음에, 얇은 다결정실리콘층(47)을 상기 사이드월부(42),(42)의 사이에 형성하고 그 얇은 다결정실리콘층(47)에 P형의 불순물을 도입한다.
이어서, 어닐(anneal)처리를 행하여, 제2e도에 나타낸 바와 같이, 상기 베이스취출전극(40)의 종단부(40a)로부터의 확산에 의하여 P+형의 베이스취출영역(43)을 형성하고, 불순물이 도입된 얇은 다결정실리콘층(47)으로부터의 확산으로 진성베이스영역(44)을 형성한다. 또, 동시 또는 다른 공정에서, 상기 개구부(37)내의 콜렉터취출전극(41)으로부터의 불순물확산으로 매입콜렉터영역(32)과 콜렉터취출전극(41)을 접속하는 N+형의 콜렉터취출영역(46)을 형성한다.
다음에, 상기 얇은 다결정실리콘층(47)에 N형의 불순물을 고농도로 도입하고, 어닐처리를 행하여, 상기 진성베이스영역(44)과 셀프얼라인으로 에미터영역(45)을 형성한다.
그리고, 상기 사이드월부(42)는 2중 구조로 하는 것도 가능하며, 특히 콜렉터취출전극(41)의 측벽 근방에 산화막 등의 돌기가 있는 경우 등에 유효하다. 또, 어닐은, 그 수단을 불문하고 사용할 수 있고, RTA(rapid thermal annealing)법 등도 적용할 수 있다.
이와 같은 공정으로 이루어지는 본 실시예의 바이폴라트랜지스터의 제조방법에 의하여, 진성베이스영역(44)과 콜렉터취출영역(46)의 거리를 크게 취할 수 있고, 따라서 콜렉터-베이스간의 용량 저감이나, 콜렉터-베이스간의 내압 향상을 도모할 수 있다. 또 소자의 면적을 축소화할 수 있어, 바이폴라트랜지스터의 고집적화나 미세화를 진행시킬 수 있다.
제3도 및 제4도에 나타낸 제2의 실시예의 바이폴라트랜지스터는, 트렌치구조의 소자분리영역을 가지는 바이폴라트랜지스터이다. 그 구조는, 반도체기판(50)상에 N+형의 매입콜렉터영역(52)이 형성되고, 이 N+형의 매입콜렉터영역(52)상에 N형의 반도체결정영역(53)이 형성되어 있다. 이 N형의 반도체결정영역(53)은 소자형성영역으로 되고, 트렌치구조의 소자분리영역(51)으로 둘러싸여 있다.
이 N형의 반도체결정영역(53)의 표면에는, 그 표면과 일부 접하는 형상으로 베이스취출전극(64)이 절연층(61)상에 형성되고, 이 베이스취출전극(64)은 절연층(66)으로 피복되어 있다. 베이스취출전극(64)과 대칭적으로 콜렉터취출전극(65)이 절연층(61)상에 형성되고, 콜렉터취출전극(65)은, 절연층(66)으로 피복되어 형성되어 있다. 그 콜렉터취출전극(65)은, 반도체결정영역(53)과 그 표면에서는 접속되지 않고, 그 측벽(62)은 사이드월부(63)로 피복되어 있다. 그리고, 이 콜렉터취출전극(65)은, 상기 트렌치구조의 소자분리영역(51)의 일부에 형성된 개구부(70)에 그 일부가 충전되고, 그 콜렉터취출전극(65)은, 상기 반도체결정영역(53)에 상기 N+형의 매입콜렉터영역(52)가 접속하도록 형성된 N+형의 콜렉터취출영역(57)과 접속되어 있다. 상기 베이스취출전극(64)이 반도체결정영역(53)과 접하는 표면부분에는, 그 전극(64)을 확산원으로 한 베이스취출영역(55)이 형성되어 있고, 사이드월부(63)를 마스크로 하여 확산된 진성베이스영역(54)이 그 베이스취출영역(55)에 접속되고, 진성베이스영역(54)의 내측에 동일한 마스크를 사용하여 에미터영역(56)이 형성되어있다.
본 실시예의 바이폴라트랜지스터는, 이와 같은 구조를 가지므로, 상기 진성베이스영역(54)과 콜렉터취출영역(57)의 거리를 크게 취할 수 있고, 따라서 진성베이스영역(54)과 콜렉터취출영역(57)의 충돌은 회피되어, 콜렉터-베이스간의 내압의 향상이나, 용량의 저감을 도모할 수 있게 된다. 또, 이와 같이 충분한 거리를 두고 상기 진성베이스영역(54)과 콜렉터취출영역(57)이 형성되므로, 콜렉터취출영역(57)의 불순물농도를 높일 수 있고, 콜렉터의 저저항화를 실현할 수 있다. 또한, 특히 소자의 미세화를 도모한 경우에 유리하게 된다.
제5도에 나타낸 제3의 실시예의 바이폴라트랜지스터는, 제3도 및 제4도에 나타낸 실시예의 변형예이다. 그리고, 설명을 간단히 하기 위하여 제5도중의 제4도와 동일 부분에 대해서는 동일 부호를 사용하여, 그 설명을 생략한다.
이 제5도의 바이폴라트랜지스터는 제4도에 나타낸 것과 비교하면, 그 개구부(80)의 구조가 상이하게 되어 있다.
즉, 개구부(80)는, 그 측벽부분에 절연재료로 이루어지는 사이드월부(81)가 형성되어 있고, 그 사이드월부(81)의 내측에 콜렉터취출전극(65)이 충전되어 있다. 이 개구부(80)의 저부(82)에는, N+형의 매입콜렉터영역(52)의 일부가 상기 사이드월부(81)의 사이의 콜렉터취출전극(65)과 접속되는 구성으로 되어 있다.
이와 같은 구조를 가지는 제3의 실시예의 바이폴라트랜지스터는, 상기 개구부(80)의 사이드월부(81)에 의하여, 상기 콜렉터취출전극(65)과 진성베이스영역(54)의 사이의 분리가 더욱 확실하게 행해지게 된다.
그리고, 베이스취출전극과 콜렉터취출전극의 완전한 대칭성은 요구되지 않는다. 또, PNP형의 바이폴라트랜지스터라도 되는 것은 물론이다.

Claims (2)

  1. 기판과, 두꺼운 소자분리영역이 형성되는 상기 기판상의 단결정 반도체와, 상기 소자분리영역으로 둘러싸이고, 에피택셜로 형성되는 소자형성영역과, 상기 소자형성영역의 아래에 상기 기판내에 형성되는 매입콜렉터영역과, 상기 소자형성영역의 표면의 일부에 형성되는 베이스영역과, 상기 소자형성영역의 표면의 일부에 형성되고, 상기 베이스영역으로 둘러싸인 에미터영역과, 상기 소자분리영역으로부터 상기 소자형성영역 위로 연재되어, 상기 소자형성영역의 표면의 상기 베이스영역으로 접속되는 동시에, 상기 소자분리영역의 표면상에 배설되고, 상기 에미터영역의 횡방향의 한쪽에 배설되는 베이스취출전극과, 상기 소자분리영역상에 형성되고, 상기 에미터영역에 대하여 상기 베이스취출전극과 대칭적으로 배설되는 동시에, 상기 소자분리영역의 표면상에 배설되고, 상기 소자형성영역의 횡방향의 다른쪽에 배설되는 콜렉터취출전극과, 상기 두꺼운 소자분리영역의 최소한 일부를 통하여 그 두께방향으로 형성되고, 상기 매입콜렉터영역과 콜렉터취출전극을 접속하는 개구부와로 이루어지고, 상기 소자분리영역은 선택산화법에 의하여 형성되고, 상기 개구부는 상기 소자분리영역을 통하여 형성되고, 상기 개구부는 상기 소자분리영역과 상기 소자형성영역과 사이의 경사진 계면에 형성되는 것을 특징으로 하는 바이폴라트랜지스터.
  2. 단결정 반도체기판에 매입콜렉터영역을 형성하는 공정과, 상기 단결정 반도체기판에 에피택셜층을 성장시키는 공정과, 상기 에피택셜층에 마스크를 선택적으로 형성하는 공정과, 선택산화법에 의하여 소자형성영역을 둘러싸는 소자분리영역을 형성하는 공정과, 전체면에 절연층을 형성하는 공정과, 상기 소자형성영역의 일부에 개구부를 형성하는 공정과, 개구부를 포함하는 전체면에 반도체층을 형성하는 공정과, 반도체층이 개구부를 포함하는 영역에 대칭적으로 배설된 영역에 상이한 도전율을 갖도록 상기 반도체층에 불순물을 도입하여 베이스영역을 형성하는 공정과, 상기 소자형성영역을 노출시키기 위하여 서로 상이한 도전율의 영역으로 분리되도록 반도체취출전극을 부분적으로 제거하는 공정과, 상기 반도체내에 상기 불순물에 의하여 형성된 상기 베이스영역에 접속된 베이스취출전극을 형성하는 공정과, 반도체층이 제거된 영역에 사이드월 절연층을 형성하는 공정과, 사이드월 절연층의 표면에 에미터영역을 형성하는 공정과, 상기 소자분리영역에 콜렉터취출전극을 형성하는 공정과로 이루어지는 것을 특징으로 하는 바이폴라트랜지스터의 제조방법.
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