JPWO2023042359A5 - - Google Patents

Description

上記の課題を解決するために、本開示に係る半導体装置は、フェイスダウン実装が可能なチップサイズパッケージ型の半導体装置であって、シリコンからなり第１導電型の不純物を含む半導体基板と、前記半導体基板上に接して形成され、前記半導体基板の前記第１導電型の不純物の濃度より低い濃度の前記第１導電型の不純物を含む低濃度不純物層と、前記低濃度不純物層の表面に形成された前記第１導電型と異なる第２導電型のボディ領域と、前記ボディ領域の表面に形成された前記第１導電型のソース領域と、前記ソース領域と電気的に接続されたソース電極と、前記半導体基板上面と平行な第１の方向に延在し、かつ前記第１の方向と直交する第２の方向において等間隔に、前記低濃度不純物層上面から前記ボディ領域を貫通して前記低濃度不純物層の一部までの深さに形成された複数のトレンチと、前記複数のトレンチの表面の少なくとも一部を覆うように形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート導体と、前記ボディ領域と前記ソース電極とを電気的に接続する接続部と、を有する縦型電界効果トランジスタを備え、前記縦型電界効果トランジスタには、前記第１の方向において、前記ソース領域と前記接続部とが交互かつ周期的に設置されており、前記第２の方向において隣り合う前記トレンチとトレンチとの間の距離をＬｘｍ［μｍ］、１の前記トレンチの内部幅をＬｘｒ［μｍ］としたとき、Ｌｘｍ≦Ｌｘｒ≦０．２０μｍが成り立ち、前記縦型電界効果トランジスタの仕様最大電圧をＶｓｓ［Ｖ］とするとき、前記第１の方向における１の前記ソース領域の長さＬＳ［μｍ］と、前記第１の方向における１の前記接続部の長さＬＢ［μｍ］がＬＢ＜０．３５μｍかつＬＳ≦０．１２×Ｖｓｓ×Ｌｘｍ－０．７６×Ｌｘｍ－０．０５×Ｖｓｓ＋１．２６［μｍ］の関係にある半導体装置であることを特徴とする。

Claims (10)

1. フェイスダウン実装が可能なチップサイズパッケージ型の半導体装置であって、
   シリコンからなり第１導電型の不純物を含む半導体基板と、
   前記半導体基板上に接して形成され、前記半導体基板の前記第１導電型の不純物の濃度より低い濃度の前記第１導電型の不純物を含む低濃度不純物層と、
   前記低濃度不純物層の表面に形成された前記第１導電型と異なる第２導電型のボディ領域と、
   前記ボディ領域の表面に形成された前記第１導電型のソース領域と、
   前記ソース領域と電気的に接続されたソース電極と、
   前記半導体基板上面と平行な第１の方向に延在し、かつ前記第１の方向と直交する第２の方向において等間隔に、前記低濃度不純物層上面から前記ボディ領域を貫通して前記低濃度不純物層の一部までの深さに形成された複数のトレンチと、
   前記複数のトレンチの表面の少なくとも一部を覆うように形成されたゲート絶縁膜と、
   前記ゲート絶縁膜上に形成されたゲート導体と、
   前記ボディ領域と前記ソース電極とを電気的に接続する接続部と、を有する縦型電界効果トランジスタを備え、
   前記縦型電界効果トランジスタには、前記第１の方向において、前記ソース領域と前記接続部とが交互かつ周期的に設置されており、
   前記第２の方向において隣り合う前記トレンチとトレンチとの間の距離をＬｘｍ［μｍ］、１の前記トレンチの内部幅をＬｘｒ［μｍ］としたとき、
   Ｌｘｍ≦Ｌｘｒ≦０．２０μｍが成り立ち、
   前記縦型電界効果トランジスタの仕様最大電圧をＶｓｓ［Ｖ］とするとき、
   前記第１の方向における１の前記ソース領域の長さＬＳ［μｍ］と、前記第１の方向における１の前記接続部の長さＬＢ［μｍ］が
   ＬＢ＜０．３５μｍ
   かつＬＳ≦０．１２×Ｖｓｓ×Ｌｘｍ－０．７６×Ｌｘｍ－０．０５×Ｖｓｓ＋１．２６［μｍ］の関係にある
   半導体装置。
2. ＬＢ＜０．３０μｍである
   請求項１に記載の半導体装置。
3. 前記第２の方向において隣り合う前記トレンチとトレンチとの間の距離Ｌｘｍ［μｍ］は、前記第１の方向における前記接続部の長さＬＢ［μｍ］以下であり、
   前記第１の方向における任意の位置において、前記トレンチから隣接する別の前記トレンチまでの間の領域を、前記第１の方向と前記第２の方向とに直交する第３の方向の任意の位置にて前記第２の方向に沿って見たとき、導電型の異なる複数の層が交互に備わることがない
   請求項１に記載の半導体装置。
4. 前記縦型電界効果トランジスタの前記接続部の前記第１の方向における長さは、前記ゲート導体へ仕様の値の電圧を印加して前記縦型電界効果トランジスタに仕様の値の電流を流すときの前記縦型電界効果トランジスタのオン抵抗が前記接続部の長さをさらに短くしても著しく低減することのない収束域にある
   請求項３に記載の半導体装置。
5. Ｌｘｍ≦Ｌｘｒ／２が成り立つ
   請求項３に記載の半導体装置。
6. 前記第１の方向と前記第２の方向とに直交する第３の方向において、
   前記ソース領域は、前記低濃度不純物層の上面側に位置し、前記第１の方向における長さが一定である上部側部分と、前記ボディ領域との境界側に位置し、前記第１の方向における長さが変化する底部側部分とを有し、
   前記第１の方向における前記上部側部分の長さを上部ソース長さとし、前記第１の方向における前記底部側部分の長さが最大となる長さを底部ソース長さとしたとき、
   前記底部ソース長さは、前記ソース領域の前記第３の方向における中央よりも底部側における前記底部側部分の長さであり、
   前記底部ソース長さは、前記上部ソース長さよりも長く、前記ソース領域の長さは、前記底部ソース長さと一致する
   請求項１に記載の半導体装置。
7. １の前記ソース領域の前記上部側部分と前記底部側部分は、前記第１の方向において、中央の位置が同じである
   請求項６に記載の半導体装置。
8. 前記第１の方向における１の前記ソース領域の長さの１の前記接続部の長さに対する比は、前記上部側において１未満であり、前記底部側において１以上である
   請求項６に記載の半導体装置。
9. 前記上部側において、
   前記第１の方向における１の前記ソース領域の長さと１の前記接続部の長さの差は、０．２０μｍ以下である
   請求項８に記載の半導体装置。
10. 前記ソース領域の前記上部側部分の不純物濃度は、当該ソース領域の前記底部側部分の不純物濃度よりも高い
    請求項６に記載の半導体装置。