JPWO2021105828A5 - - Google Patents

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JPWO2021105828A5
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Claims (4)

  1. 第1のトランジスタと、第2のトランジスタと、容量と、第1乃至第4の配線と、を有し、
    前記第1のトランジスタは、第1の半導体層と、前記第1の半導体層を介して互いに重なる第1のゲート及び第2のゲートと、を有し、
    前記第1のトランジスタは、ソース及びドレインの一方が前記第1の配線、及び前記第2のゲートと電気的に接続され、ソース及びドレインの他方が前記第2のトランジスタのソース及びドレインの一方、及び前記容量の一方の電極と電気的に接続され、
    前記第2のトランジスタは、第2の半導体層と、第3のゲートを有し、
    前記第2のトランジスタは、前記第3のゲートが前記容量の他方の電極と電気的に接続され、ソース及びドレインの他方が前記第2の配線と電気的に接続され、
    前記第1の配線には、第1の電位が与えられ、
    前記第2の配線には、第2の電位と第3の電位が交互に与えられ、
    前記第1の電位は、前記第2の電位よりも低く、
    前記第3の電位は、前記第2の電位よりも低く、
    前記第3の配線は、前記第1のゲートと電気的に接続され、且つ、第1の信号が与えられ、
    前記第4の配線は、前記第3のゲートと電気的に接続され、且つ、前記第1の信号を反転した第2の信号が与えられる、
    半導体装置。
  2. 制御回路と、第1のトランジスタと、第2のトランジスタと、容量と、第1乃至第4の配線と、を有し、
    前記第1のトランジスタは、第1の半導体層と、前記第1の半導体層を介して互いに重なる第1のゲート及び第2のゲートと、を有し、
    前記第1のトランジスタは、ソース及びドレインの一方が前記第1の配線、及び前記第2のゲートと電気的に接続され、ソース及びドレインの他方が前記第2のトランジスタのソース及びドレインの一方、及び前記容量の一方の電極と電気的に接続され、
    前記第2のトランジスタは、第2の半導体層と、第3のゲートを有し、
    前記第2のトランジスタは、前記第3のゲートが前記容量の他方の電極と電気的に接続され、ソース及びドレインの他方が前記第2の配線と電気的に接続され、
    前記第1の配線には、第1の電位が与えられ、
    前記第2の配線には、第2の電位と第3の電位が交互に与えられ、
    前記第1の電位は、前記第2の電位よりも低く、
    前記第3の電位は、前記第2の電位よりも低く、
    前記制御回路と前記第1のゲートとは、前記第3の配線を介して電気的に接続され、
    前記制御回路と前記第3のゲートとは、前記第4の配線を介して電気的に接続され、
    前記制御回路は、前記第3の配線に第1の信号を出力し、且つ、前記第4の配線に前記第1の信号を反転した第2の信号を出力する、
    半導体装置。
  3. 請求項1または請求項2において、
    前記第1のトランジスタは、前記第2のゲートが前記第1の半導体層の下に位置し、
    前記第2のゲートと、前記ソース及びドレインの一方とは、第1の導電層を介して電気的に接続され、
    前記第1の導電層は、前記第1のゲートと同一面上に位置する、
    半導体装置。
  4. 請求項1乃至請求項3のいずれか一において、
    前記第2のトランジスタは、前記第2の半導体層を介して前記第3のゲートと重なる第4のゲートを有し、
    前記第3のゲートと、前記第4のゲートとは、電気的に接続される、
    半導体装置。
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