JPWO2021105828A5 - - Google Patents

Claims (4)

1. 第１のトランジスタと、第２のトランジスタと、容量と、第１乃至第４の配線と、を有し、
   前記第１のトランジスタは、第１の半導体層と、前記第１の半導体層を介して互いに重なる第１のゲート及び第２のゲートと、を有し、
   前記第１のトランジスタは、ソース及びドレインの一方が前記第１の配線、及び前記第２のゲートと電気的に接続され、ソース及びドレインの他方が前記第２のトランジスタのソース及びドレインの一方、及び前記容量の一方の電極と電気的に接続され、
   前記第２のトランジスタは、第２の半導体層と、第３のゲートを有し、
   前記第２のトランジスタは、前記第３のゲートが前記容量の他方の電極と電気的に接続され、ソース及びドレインの他方が前記第２の配線と電気的に接続され、
   前記第１の配線には、第１の電位が与えられ、
   前記第２の配線には、第２の電位と第３の電位が交互に与えられ、
   前記第１の電位は、前記第２の電位よりも低く、
   前記第３の電位は、前記第２の電位よりも低く、
   前記第３の配線は、前記第１のゲートと電気的に接続され、且つ、第１の信号が与えられ、
   前記第４の配線は、前記第３のゲートと電気的に接続され、且つ、前記第１の信号を反転した第２の信号が与えられる、
   半導体装置。
2. 制御回路と、第１のトランジスタと、第２のトランジスタと、容量と、第１乃至第４の配線と、を有し、
   前記第１のトランジスタは、第１の半導体層と、前記第１の半導体層を介して互いに重なる第１のゲート及び第２のゲートと、を有し、
   前記第１のトランジスタは、ソース及びドレインの一方が前記第１の配線、及び前記第２のゲートと電気的に接続され、ソース及びドレインの他方が前記第２のトランジスタのソース及びドレインの一方、及び前記容量の一方の電極と電気的に接続され、
   前記第２のトランジスタは、第２の半導体層と、第３のゲートを有し、
   前記第２のトランジスタは、前記第３のゲートが前記容量の他方の電極と電気的に接続され、ソース及びドレインの他方が前記第２の配線と電気的に接続され、
   前記第１の配線には、第１の電位が与えられ、
   前記第２の配線には、第２の電位と第３の電位が交互に与えられ、
   前記第１の電位は、前記第２の電位よりも低く、
   前記第３の電位は、前記第２の電位よりも低く、
   前記制御回路と前記第１のゲートとは、前記第３の配線を介して電気的に接続され、
   前記制御回路と前記第３のゲートとは、前記第４の配線を介して電気的に接続され、
   前記制御回路は、前記第３の配線に第１の信号を出力し、且つ、前記第４の配線に前記第１の信号を反転した第２の信号を出力する、
   半導体装置。
3. 請求項１または請求項２において、
   前記第１のトランジスタは、前記第２のゲートが前記第１の半導体層の下に位置し、
   前記第２のゲートと、前記ソース及びドレインの一方とは、第１の導電層を介して電気的に接続され、
   前記第１の導電層は、前記第１のゲートと同一面上に位置する、
   半導体装置。
4. 請求項１乃至請求項３のいずれか一において、
   前記第２のトランジスタは、前記第２の半導体層を介して前記第３のゲートと重なる第４のゲートを有し、
   前記第３のゲートと、前記第４のゲートとは、電気的に接続される、
   半導体装置。