JPWO2020173153A5 - - Google Patents
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- 239000000758 substrate Substances 0.000 claims description 13
- 238000004519 manufacturing process Methods 0.000 claims description 8
- 239000000463 material Substances 0.000 claims description 6
- 238000000151 deposition Methods 0.000 claims description 4
- 238000005530 etching Methods 0.000 claims description 4
- 230000000903 blocking effect Effects 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
Description
任意選択的に、前記表示基板は、さらに、前記第1トランジスタのゲートと活性層との間に形成されたゲート絶縁層、及び、前記第2トランジスタのゲートと活性層との間に形成されたゲート絶縁層を備える。
本開示の一実施例は、表示基板の製造方法を提供する。該製造方法は、前記基板上に第1導電層及び第1リードを形成する工程と、第1絶縁層を形成し、そして前記第1絶縁層をエッチングして、前記第1絶縁層において前記第1リード、第1トランジスタのソース、ドレイン、ゲートに接続するための第1信号接続孔を予め形成し、第2トランジスタの活性層を形成すると共に前記第1絶縁層の各第1信号接続孔にコンタクト層を堆積する工程と、第2絶縁層を形成し、第2絶縁層をエッチングして、第2絶縁層において前記第1リード、第1トランジスタのソース、ドレイン、ゲート、及び前記第2トランジスタのソース、ドレイン及びゲートに接続するための第2信号接続孔を予め形成し、そして前記第1トランジスタのソース及びドレイン、第2トランジスタのソース及びドレインを形成すると共に、第1トランジスタのゲート、第2トランジスタのゲート及び第1リードに対応する第2信号接続孔に、ソース・ドレイン材料の層を堆積する工程と、を有する。
一実施例において、表示基板は、さらに、基板1に形成され、且つ第1トランジスタ2と第2トランジスタ3の基板1に面する側に位置する第1導電層を備える。第1リード41は、第1導電層と同じ材料で形成され、同じ層に配置される。第2リード42は、第1トランジスタ2のゲートと同じ材料で形成され、同じ層内に配置される。第1導電層は、主に光を遮断するための遮光性金属材料からなる。第1導電層は、第1トランジスタ2及び第2トランジスタ3への光の照射を遮断し、第1トランジスタ2及び第2トランジスタ3のリーク電流を低減して、表示基板の低消費電力化を実現できる。第1リード41は、第1導電層と同じ材料で形成され、同じ層に配置され、製造工程を増加させることがないし、表示基板の製造コストを低減することができる。同様に、第2リード42は、第1トランジスタ2のゲートと同じ材料で形成され、同じ層に配置されるため、製造プロセスを増加させることがないし、表示基板の製造コストを低減することができる。従って、従来の製造プロセスを小さく変更することで、第1トランジスタ2及び第2トランジスタ3の閾値電圧の反対方向シフトを調整することができる。
Claims (3)
- 前記第1トランジスタはPNP型トランジスタであり、前記第2トランジスタはNPN型トランジスタである、
請求項2~8のいずれか1項に記載の表示基板。 - さらに、前記第1トランジスタのゲートと活性層との間に形成されたゲート絶縁層、及び前記第2トランジスタのゲートと活性層との間に形成されたゲート絶縁層を備える、
請求項12に記載の表示基板。 - 前記基板上に第1導電層及び第1リードを形成する工程と、
第1絶縁層を形成し、且つ該第1絶縁層をエッチングして、前記第1絶縁層において、前記第1リード、及び第1トランジスタのソース、ドレイン、ゲートに接続するための第1信号接続孔を予め形成す工程と、
第2トランジスタの活性層を形成するとともに、前記第1絶縁層内の各第1信号接続孔にコンタクト層を堆積する工程と、
第2絶縁層を形成し、且つ該第2絶縁層をエッチングして、前記第2絶縁層において、前記第1リード、前記第1トランジスタのソース、ドレイン、ゲート、及び前記第2トランジスタのソース、ドレイン、ゲートに接続するための第2信号接続孔を予め形成する工程と、
前記第1トランジスタのソース、ドレイン、及び前記第2トランジスタのソース、ドレインを形成するとともに、前記第1トランジスタのゲート、前記第2トランジスタのゲート、及び前記第1リードに対応する第2信号接続孔内にソース・ドレイン材料の層を堆積する工程と、を有する、
表示基板の製造方法。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201910142601.9 | 2019-02-26 | ||
CN201910142601.9A CN111613637B (zh) | 2019-02-26 | 2019-02-26 | 一种显示基板及其不良调整方法和显示装置 |
PCT/CN2019/120935 WO2020173153A1 (en) | 2019-02-26 | 2019-11-26 | Display substrate, adjustment method thereof, and display apparatus |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2022521108A JP2022521108A (ja) | 2022-04-06 |
JPWO2020173153A5 true JPWO2020173153A5 (ja) | 2022-11-30 |
JP7417549B2 JP7417549B2 (ja) | 2024-01-18 |
Family
ID=72197537
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2020567981A Active JP7417549B2 (ja) | 2019-02-26 | 2019-11-26 | 表示基板及びその調整方法、表示装置 |
Country Status (5)
Country | Link |
---|---|
US (1) | US11276739B2 (ja) |
EP (1) | EP3931876B1 (ja) |
JP (1) | JP7417549B2 (ja) |
CN (1) | CN111613637B (ja) |
WO (1) | WO2020173153A1 (ja) |
Family Cites Families (24)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5743407B2 (ja) * | 2010-01-15 | 2015-07-01 | キヤノン株式会社 | トランジスタの駆動方法及び該方法で駆動されるトランジスタを含む表示装置 |
CN102236221B (zh) * | 2010-04-08 | 2013-03-27 | 北京京东方光电科技有限公司 | 显示基板及其制造方法、薄膜晶体管驱动方法 |
JP5960000B2 (ja) * | 2012-09-05 | 2016-08-02 | ルネサスエレクトロニクス株式会社 | 半導体装置及び半導体装置の製造方法 |
JP6410496B2 (ja) * | 2013-07-31 | 2018-10-24 | 株式会社半導体エネルギー研究所 | マルチゲート構造のトランジスタ |
CN103472646B (zh) * | 2013-08-30 | 2016-08-31 | 京东方科技集团股份有限公司 | 一种阵列基板及其制备方法和显示装置 |
KR102141557B1 (ko) * | 2013-12-26 | 2020-08-05 | 엘지디스플레이 주식회사 | 어레이 기판 |
KR102326409B1 (ko) * | 2014-02-24 | 2021-11-16 | 엘지디스플레이 주식회사 | 박막 트랜지스터 기판 |
CN105390503B (zh) * | 2014-08-29 | 2018-12-28 | 乐金显示有限公司 | 薄膜晶体管基板及使用薄膜晶体管基板的显示装置 |
CN104538456B (zh) * | 2014-12-31 | 2018-07-17 | 深圳市华星光电技术有限公司 | 低温多晶硅薄膜晶体管及薄膜晶体管基板 |
CN104732927B (zh) * | 2015-04-09 | 2017-10-03 | 京东方科技集团股份有限公司 | 一种像素电路及其驱动方法和显示装置 |
CN105280141B (zh) * | 2015-11-11 | 2017-11-07 | 北京大学 | 一种oled显示像素电路及驱动方法 |
KR102424108B1 (ko) * | 2015-11-26 | 2022-07-25 | 엘지디스플레이 주식회사 | 박막 트랜지스터 기판 및 이를 이용한 표시장치 |
KR102468858B1 (ko) * | 2015-12-28 | 2022-11-18 | 엘지디스플레이 주식회사 | 표시 장치용 기판과 그를 포함하는 표시 장치 |
JP2017162852A (ja) * | 2016-03-07 | 2017-09-14 | 株式会社ジャパンディスプレイ | 半導体装置および表示装置 |
US10141387B2 (en) * | 2016-04-08 | 2018-11-27 | Innolux Corporation | Display device |
KR102626961B1 (ko) * | 2016-07-27 | 2024-01-17 | 엘지디스플레이 주식회사 | 하이브리드 타입의 박막 트랜지스터 및 이를 이용한 유기발광 표시장치 |
KR101980781B1 (ko) * | 2016-10-31 | 2019-05-21 | 엘지디스플레이 주식회사 | 유기 발광 표시 장치 및 그 제조 방법 |
KR102597588B1 (ko) * | 2016-11-23 | 2023-11-02 | 엘지디스플레이 주식회사 | 표시장치와 그의 열화 보상 방법 |
KR20180070334A (ko) * | 2016-12-16 | 2018-06-26 | 엘지디스플레이 주식회사 | 박막 트랜지스터 기판 및 이를 포함하는 표시 장치 |
CN106847834B (zh) * | 2017-03-30 | 2019-05-10 | 京东方科技集团股份有限公司 | 一种阵列基板及其制备方法、显示面板 |
CN106920804B (zh) * | 2017-04-28 | 2020-03-24 | 厦门天马微电子有限公司 | 一种阵列基板、其驱动方法、显示面板及显示装置 |
JP2018195747A (ja) * | 2017-05-19 | 2018-12-06 | 株式会社ジャパンディスプレイ | 半導体装置及び表示装置 |
CN109273404B (zh) * | 2017-07-12 | 2021-01-26 | 京东方科技集团股份有限公司 | 一种阵列基板及其制备方法、显示面板、显示装置 |
CN108231671B (zh) * | 2018-01-16 | 2020-07-31 | 京东方科技集团股份有限公司 | 薄膜晶体管和阵列基板的制备方法、阵列基板及显示装置 |
-
2019
- 2019-02-26 CN CN201910142601.9A patent/CN111613637B/zh active Active
- 2019-11-26 US US16/765,232 patent/US11276739B2/en active Active
- 2019-11-26 JP JP2020567981A patent/JP7417549B2/ja active Active
- 2019-11-26 EP EP19916902.0A patent/EP3931876B1/en active Active
- 2019-11-26 WO PCT/CN2019/120935 patent/WO2020173153A1/en unknown
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