JP2023547741A - 表示パネル及び電子表示装置 - Google Patents

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Abstract

本発明は、表示パネル及び電子表示装置に関する。本発明によれば、駆動薄膜トランジスタの第１ソースが第１ゲート層を覆うように延在することにより、第１ソースにより水蒸気を遮断することで、水蒸気の侵入による駆動薄膜トランジスタの耐候性の低下を防止し、駆動薄膜トランジスタの使用寿命を延ばし、駆動薄膜トランジスタの使用中に劣化による表示品質の低下や故障を防止し、表示パネルの表示安定性を向上させることができる。【選択図】図２

Description

本願は、表示技術分野に関し、特に表示パネル及び電子表示装置に関する。
現在、ＯＬＥＤ（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ－Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ，有機発光ダイオード）、Ｍｉｃｒｏ ＬＥＤ（マイクロ発光ダイオード）及びｍｉｎｉ ＬＥＤ（ミリ発光ダイオード）は、電流駆動表示として、薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ，単にＴＦＴとも呼ばれる）を駆動するために、大きな電流通過能力、良好なデバイス安定性、面内Ｖｔｈ（閾値電圧）均一性、低リーク電流を必要とする。
トップゲートセルフアライメント酸化物半導体薄膜トランジスタは、高い移動度、小さな寄生容量、低リーク電流などの特性を有し、電流駆動表示回路として好適である。ＡＭ ｍｉｃｒｏ ＬＥＤ及びＡＭ ｍｉｎｉ ＬＥＤは、使用中にＴＦＴの劣化による表示品質の低下や故障を防止するために、高い耐候性駆動基板をさらに必要とする。トップゲート型薄膜トランジスタは、チャネル頂部にゲート絶縁層（ＧＩ）及びゲート層が保護層として存在するため、バックチャネルエッチング構造（ｂａｃｋ ｃｈａｎｎｅｌ ｅｔｃｈ，単にＢＣＥとも呼ばれる）、エッチング停止層構造（ｅｔｃｈ ｓｔｏｐ ｌａｙｅｒ，単にＥＳＬとも呼ばれる）よりも耐候性が優れている。
現在のトップゲート型薄膜トランジスタでは、ゲート層の頂面が金属膜層で覆われていないため、動作中に水蒸気が浸透し、ひいてはＴＦＴデバイスの特性に影響を与えるため、耐候性を最適にすることができない。
本発明の目的は、従来のトップゲート型薄膜トランジスタに存在する水蒸気の浸透がＴＦＴの耐候性に影響を与えるなどの問題を解決できる表示パネル及び電子表示装置を提供することにある。
上記問題を解決するために、本発明によれば、基板と、アレイ状に配列される複数の画素ユニットとを含む表示パネルであって、
各前記画素ユニットは、いずれも
前記基板に設けられるバッファ層と、
前記基板から離間する前記バッファ層の一方側の表面に設けられる駆動薄膜トランジスタと、
前記駆動薄膜トランジスタと同層に設けられ、かつ、前記駆動薄膜トランジスタに電気的に接続されるスイッチング薄膜トランジスタと、を含み、
前記駆動薄膜トランジスタは、
前記基板から離間する前記バッファ層の一方側の表面に設けられる第１活性層と、
前記基板から離間する前記第１活性層の一方側の表面に設けられる第１ゲート絶縁層と、
前記基板から離間する前記第１ゲート絶縁層の一方側の表面に設けられる第１ゲート層と、
前記基板から離間する前記第１ゲート層の一方側の表面を覆い、かつ、前記基板から離間する前記バッファ層の一方側の表面を覆うように延在する層間絶縁層と、
前記基板から離間する前記層間絶縁層の一方側の表面に設けられる第１ソースドレイン層と、を含み、
前記第１ソースドレイン層は、互いに離間する第１ソース及び第１ドレインを含み、前記第１ソースは、前記第１ゲート層を覆うように前記第１ドレインに向かって延在する表示パネルが提供される。
さらに、前記基板における前記第１ソースの投影は、前記第１ドレインに近接する第１側辺を有し、
前記基板における前記第１ゲート層の投影は、前記第１ドレインに近接する第２側辺を有し、
前記基板における前記第１ドレインの投影は、前記第１ソースに近接する第３側辺を有し、
前記第１側辺、前記第２側辺及び前記第３側辺は、互いに平行し、かつ、前記第１側辺は、前記第２側辺と前記第３側辺との間に位置する。
さらに、前記第１側辺と前記第２側辺との間隔の範囲は、０．５μｍ～１０μｍである。
さらに、前記スイッチング薄膜トランジスタは、
前記第１活性層と同層に設けられ、かつ、前記第１活性層と離間して設けられる第２活性層と、
前記第１ゲート絶縁層と同層に設けられ、かつ、前記第１ゲート絶縁層と離間して設けられる第２ゲート絶縁層と、
前記第１ゲート層と同層に設けられ、かつ、前記第１ゲート層と離間して設けられる第２ゲート層と、
前記第１ソースドレイン層と同層に設けられ、かつ、前記第１ソースドレイン層と離間して設けられる第２ソースドレイン層と、を含み、
前記第２ソースドレイン層は、互いに離間する第２ソース及び第２ドレインを含み、
前記層間絶縁層は、前記基板から離間する前記第２ゲート層の一方側の表面を覆うように延在する。
さらに、各前記画素ユニットは、いずれも
前記第２ソースドレイン層と同層に設けられ、かつ、前記第２ソース及び前記第２ドレインと互いに離間して設けられ、かつ、前記第２ゲート層に電気的に接続され、かつ、前記第２ゲート層に対応して設けられる走査ルーティングユニットをさらに含む。
さらに、前記基板における前記走査ルーティングユニットの投影は、前記第２ドレインに近接する第４側辺を有し、
前記基板における前記第２ゲート層の投影は、前記第２ドレインに近接する第５側辺を有し、
前記基板における前記第２ドレインの投影は、前記第２ソースに近接する第６側辺を有し、
前記第４側辺、前記第５側辺及び前記第６側辺は、互いに平行し、かつ、前記第４側辺は、前記第５側辺と前記第６側辺との間に位置する。
さらに、前記第４側辺と前記第５側辺との間隔の範囲は、０．５μｍ～１０μｍである。
さらに、各前記画素ユニットは、いずれも
前記基板と前記バッファ層との間に設けられ、かつ、前記駆動薄膜トランジスタに電気的に接続される高圧接続源と、
前記高圧接続源と同層に設けられ、かつ、前記高圧接続源と離間して設けられ、かつ、前記駆動薄膜トランジスタに電気的に接続される低圧接続源と、
前記高圧接続源と同層に設けられ、かつ、前記高圧接続源と離間して設けられ、かつ、前記スイッチング薄膜トランジスタに電気的に接続されるデータルーティングユニットと、をさらに含む。
さらに、各前記画素ユニットは、いずれも第１コンデンサ及び誘導薄膜トランジスタをさらに含み、
前記第１ゲート層は、前記第２ドレイン及び前記第１コンデンサに電気的に接続され、前記第１ソースは、前記低圧接続源に電気的に接続され、前記第１ドレインは、前記高圧接続源に電気的に接続され、
前記第２ゲート層は、前記走査ルーティングユニットに電気的に接続され、前記第２ソースは、前記データルーティングユニットに電気的に接続され、前記第２ドレインは、前記第１コンデンサに電気的に接続され、
前記誘導薄膜トランジスタは、前記第１コンデンサに電気的に接続される第３ソースを含む。
上記問題を解決するために、本発明によれば、本発明に記載の表示パネルを含む電子表示装置が提供される。
本発明によれば、駆動薄膜トランジスタの第１ソースが第１ゲート層を覆うように延在することにより、第１ソースにより水蒸気を遮断することで、水蒸気の侵入による駆動薄膜トランジスタの耐候性の低下を防止し、駆動薄膜トランジスタの使用寿命を延ばし、駆動薄膜トランジスタの使用中に劣化による表示品質の低下や故障を防止し、表示パネルの表示安定性を向上させることができる。第１ソースを頂部遮光層とすることにより、第１活性層への光の侵入を防止することができる。前記スイッチング薄膜トランジスタの第２ゲート層に走査ルーティングユニットを設けることにより、走査ルーティングユニットとデータルーティングユニットとの間隔を増加させ、走査ルーティングユニットとデータルーティングユニットとの短絡を防止し、走査ルーティングユニットとデータルーティングユニットとの結合による容量を低減させることができる。走査ルーティングユニットにより第２ゲート層を覆うことで、水蒸気の侵入を防止し、スイッチング薄膜トランジスタの安定性を向上させることができる。
本願の実施例における技術的手段をより明確に説明するために、以下は、実施例の説明に必要とされる図面を簡単に説明する。明らかに、以下の説明の図面は、本願のいくつかの実施例に過ぎない。当業者にとって、創造的な作業なしにこれらの図面に基づいて他の図面を得ることができる。
本発明に係る表示パネルを示す平面概略図である。 本発明に係る表示パネルの画素ユニットの構造を示す概略図である。 本発明に係る表示パネルの画素ユニットの部分を示す平面概略図である。 本発明に係る表示パネルの画素ユニットの回路を示す概略図である。 基板上に第１遮光層、高圧接続源、低圧接続源、データルーティングユニット、バッファ層が形成される構造を示す概略図である。 図５に基づいて第１活性層及び第２活性層が形成される構造を示す概略図である。 図６に基づいて第１ゲート絶縁層、第２ゲート絶縁層、第１ゲート層及び第２ゲート層が形成される構造を示す概略図である。 図７に基づいて層間絶縁層が形成される構造を示す概略図である。 図８に基づいて第１ソースドレイン層、第２ソースドレイン層、走査ルーティングユニットが形成される構造を示す概略図である。 図９に基づいて不動態化層が形成される構造を示す概略図である。 図１０に基づいて第１電極及び第２電極が形成される構造を示す概略図である。 本発明に係る表示パネルの高温高湿保存試験における移動度変化を示す概略図である。 本発明に係る表示パネルの高温高湿保存試験における閾値電圧変化を示す概略図である。
本願の技術的内容を当業者に完全に紹介し、本願を実施可能であることを例示することにより、本願に開示される技術的内容をより明確にし、本願を如何に実施するかを当業者がより理解しやすくするために、以下、本明細書の図面を参照しながら本願の好適実施例を詳細に説明する。しかしながら、本願は、多くの異なる形態の実施例によって具体化することができ、本願の保護範囲は、本明細書に言及された実施例に限定されるものではなく、以下の実施例の説明は、本願の範囲を制限するものではない。
本願に言及される方向用語、例えば、「上」、「下」、「前」、「後」、「左」、「右」、「内」、「外」、「側面」などは、図面の方向のみであり、本明細書に使用される方向用語は、本願の解釈及び説明に用いられるものであり、本願の保護範囲を限定するものではない。
図面では、構造が同じである部品は同じ数字記号で示され、各箇所の構造又は機能が類似する構成部品は類似する数字記号で示される。また、理解及び説明の便宜上、図面に示す各構成部品の寸法及び厚さは任意に示されるものであり、本願は各構成部品の寸法及び厚さを限定するものではない。
本発明によれば、表示パネル１００を含む電子表示装置が提供される。電子表示装置は、携帯電話、コンピュータ、ＭＰ３、ＭＰ４、タブレット、テレビ又はデジタルカメラなどを含む。
図１に示すように、前記表示パネル１００は、基板１と、前記基板１上にアレイ状に配列される複数の画素ユニット１０１とを含む。
ここで、基板１の材質は、ポリイミド、ポリカーボネート、ポリエチレンテレフタレート及びポリエチレンナフタレートなどを含む。これにより、基板１は、良好な耐衝撃性を有し、表示パネル１００を効果的に保護することができる。
図２に示すように、各画素ユニット１０１は、いずれも第１遮光層２と、高圧接続源３と、低圧接続源４と、バッファ層５と、駆動薄膜トランジスタ１０１１と、スイッチング薄膜トランジスタ１０１２とを含む。
ここで、前記第１遮光層２は、前記基板１の一方側の表面に設けられ、主に前記駆動薄膜トランジスタ１０１１の第１活性層６への光の侵入を防止するために用いられる。ここで、第１遮光層２の材質は、Ｍｏ、又はＭｏ及びＡｌの組み合わせ構造、又はＭｏ及びＣｕの組み合わせ構造、又はＭｏ、Ｃｕ及びＩＺＯの組み合わせ構造、又はＩＺＯ、Ｃｕ及びＩＺＯの組み合わせ構造、又はＭｏ、Ｃｕ及びＩＴＯの組み合わせ構造、又はＮｉ、Ｃｕ及びＮｉの組み合わせ構造、又はＭｏＴｉＮｉ、Ｃｕ及びＭｏＴｉＮｉの組み合わせ構造、又はＮｉＣｒ、Ｃｕ及びＮｉＣｒの組み合わせ構造、又はＣｕＮｂなどであってもよい。
ここで、前記高圧接続源３は、前記基板１の一方側の表面に設けられ、かつ、前記第１遮光層２と同層に設けられ、かつ、前記第１遮光層２と互いに離間して設けられ、かつ、前記駆動薄膜トランジスタ１０１１に電気的に接続される。高圧接続源３の材質は、Ｍｏ又はＭｏ及びＡｌの組み合わせ構造、又はＭｏ及びＣｕの組み合わせ構造、又はＭｏ、Ｃｕ及びＩＺＯの組み合わせ構造、又はＩＺＯ、Ｃｕ及びＩＺＯの組み合わせ構造、又はＭｏ、Ｃｕ及びＩＴＯの組み合わせ構造、又はＮｉ、Ｃｕ及びＮｉの組み合わせ構造、又はＭｏＴｉＮｉ、Ｃｕ及びＭｏＴｉＮｉの組み合わせ構造、又はＮｉＣｒ、Ｃｕ及びＮｉＣｒの組み合わせ構造、又はＣｕＮｂなどであってもよい。
ここで、前記低圧接続源４は、前記基板１の一方側の表面に設けられ、かつ、前記高圧接続源３と同層に設けられ、かつ、前記第１遮光層２及び前記高圧接続源３と互いに離間して設けられ、かつ、前記駆動薄膜トランジスタ１０１１に電気的に接続される。すなわち、前記第１遮光層２、高圧接続源３及び低圧接続源４は、三者が同層に設けられ、かつ、互いに離間して設けられる。低圧接続源４の材質は、Ｍｏ又はＭｏ及びＡｌの組み合わせ構造、又はＭｏ及びＣｕの組み合わせ構造、又はＭｏ、Ｃｕ及びＩＺＯの組み合わせ構造、又はＩＺＯ、Ｃｕ及びＩＺＯの組み合わせ構造、又はＭｏ、Ｃｕ及びＩＴＯの組み合わせ構造、又はＮｉ、Ｃｕ及びＮｉの組み合わせ構造、又はＭｏＴｉＮｉ、Ｃｕ及びＭｏＴｉＮｉの組み合わせ構造、又はＮｉＣｒ、Ｃｕ及びＮｉＣｒの組み合わせ構造、又はＣｕＮｂなどであってもよい。
ここで、前記バッファ層５は、前記第１遮光層２、高圧接続源３及び低圧接続源４を覆い、かつ、前記第１遮光層２、高圧接続源３及び低圧接続源４の三者間における前記基板１を覆うように延在する。バッファ層５は、主に緩衝作用を発揮し、その材質がＳｉＯｘ又はＳｉＮｘ又はＳｉＮＯｘ又はＳｉＮｘ及びＳｉＯｘの組み合わせ構造などであってもよい。
ここで、前記駆動薄膜トランジスタ１０１１は、前記基板1から離間する前記バッファ層５の一方側の表面に設けられる。前記駆動薄膜トランジスタ１０１１は、第１活性層６と、第１ゲート絶縁層７と、第１ゲート層８と、層間絶縁層１０と、第１ソースドレイン層９とを含む。
ここで、前記第１活性層６は、前記基板１から離間する前記バッファ層５の一方側の表面に設けられる。前記第１活性層６は、酸化物半導体又はＩＧＺＯ、ＩＧＴＯ、ＩＧＯ、ＩＺＯ及びＡＩＺＯなどの他のタイプの半導体であってもよい。
ここで、前記第１ゲート絶縁層７は、前記基板１から離間する前記第１活性層６の一方側の表面に設けられる。前記第１ゲート絶縁層７は、主に前記第１活性層６と前記第１ゲート層８との接触による短絡現象を防止するために用いられる。第１ゲート絶縁層７の材質は、ＳｉＯｘ又はＳｉＮｘ又はＡｌ２Ｏ３又はＳｉＮｘ及びＳｉＯｘの組み合わせ構造、又はＳｉＯｘ、ＳｉＮｘ及びＳｉＯｘの組み合わせ構造などであってもよい。
ここで、前記第１ゲート層８は、前記基板１から離間する前記第１ゲート絶縁層７の一方側の表面に設けられる。第１ゲート層８の材質は、Ｍｏ又はＭｏ及びＡｌの組み合わせ構造、又はＭｏ及びＣｕの組み合わせ構造、又はＭｏ、Ｃｕ及びＩＺＯの組み合わせ構造、又はＩＺＯ、Ｃｕ及びＩＺＯの組み合わせ構造、又はＭｏ、Ｃｕ及びＩＴＯの組み合わせ構造、又はＮｉ、Ｃｕ及びＮｉの組み合わせ構造、又はＭｏＴｉＮｉ、Ｃｕ及びＭｏＴｉＮｉの組み合わせ構造、又はＮｉＣｒ、Ｃｕ及びＮｉＣｒの組み合わせ構造、又はＣｕＮｂなどであってもよい。
ここで、層間絶縁層１０は、前記基板１から離間する前記第１ゲート層８の一方側の表面を覆い、かつ、前記基板1から離間する前記バッファ層５の一方側の表面を覆うように延在する。ここで、層間絶縁層１０の材質は、ＳｉＯｘ又はＳｉＮｘ又はＳｉＮＯｘなどであってもよい。
ここで、第１ソースドレイン層９は、前記基板１から離間する前記層間絶縁層１０の一方側の表面に設けられる。前記第１ソースドレイン層９の材質は、Ｍｏ又はＭｏ及びＡｌの組み合わせ構造、又はＭｏ及びＣｕの組み合わせ構造、又はＭｏ、Ｃｕ及びＩＺＯの組み合わせ構造、又はＩＺＯ、Ｃｕ及びＩＺＯの組み合わせ構造、又はＭｏ、Ｃｕ及びＩＴＯの組み合わせ構造、又はＮｉ、Ｃｕ及びＮｉの組み合わせ構造、又はＭｏＴｉＮｉ、Ｃｕ及びＭｏＴｉＮｉの組み合わせ構造、又はＮｉＣｒ、Ｃｕ及びＮｉＣｒの組み合わせ構造、又はＣｕＮｂなどであってもよい。
図２に示すように、第１ソースドレイン層９は、互いに離間する第１ソース９１及び第１ドレイン９２を含む。
図２、図３に示すように、前記第１ソース９１は、前記第１ゲート層８を覆うように前記第１ドレインに向かって延在する。
図２、図３に示すように、前記基板１における前記第１ソース９１の投影は、前記第１ドレイン９２に近接する第１側辺９１１を有する。前記基板１における前記第１ゲート層８の投影は、前記第１ドレイン９２に近接する第２側辺８１を有する。前記基板１における前記第１ドレイン９２の投影は、前記第１ソース９１に近接する第３側辺９２１を有する。前記第１側辺９１１、前記第２側辺８１及び前記第３側辺９２１は、互いに平行し、かつ、前記第１側辺９１１は、前記第２側辺８１と前記第３側辺９２１との間に位置する。ここで、前記第１側辺９１１と前記第２側辺８１との間隔Ｌ１の範囲は、０．５μｍ～１０μｍである。
図１２、図１３に示すように、Ｌ１＝２μｍである場合、移動度及び閾値電圧の変化グラフは、安定する傾向があるので、本実施例において、前記Ｌ１は、２μｍであることが好ましい。
第１ソース９１により水蒸気を遮断することで、水蒸気の侵入による駆動薄膜トランジスタ１０１１の耐候性の低下を防止し、駆動薄膜トランジスタ１０１１の使用寿命を延ばし、駆動薄膜トランジスタ１０１１の使用中に劣化による表示品質の低下や故障を防止し、表示パネル１００の表示安定性を向上させることができる。第１ソース９１を頂部遮光層とすることにより、第１活性層６への光の侵入を防止することができる。
図２に示すように、前記スイッチング薄膜トランジスタ１０１２は、前記駆動薄膜トランジスタ１０１１と同層に設けられ、かつ、前記駆動薄膜トランジスタ１０１１に電気的に接続される。前記スイッチング薄膜トランジスタ１０１２は、第２活性層１３と、第２ゲート絶縁層１４と、第２ゲート層１５と、第２ソースドレイン層１６とを含む。ここで、前記第２活性層１３は、前記基板１から離間する前記バッファ層５の一方側の表面に設けられ、かつ、前記第１活性層６と同層に設けられ、かつ、前記第１活性層６と離間して設けられる。前記第２活性層１３は、酸化物半導体又はＩＧＺＯ、ＩＧＴＯ、ＩＧＯ、ＩＺＯ、ＡＩＺＯなどの他のタイプの半導体であってもよい。
ここで、第２ゲート絶縁層１４は、前記基板１から離間する前記第２活性層１３の一方側の表面に設けられ、かつ、前記第１ゲート絶縁層７と同層に設けられ、かつ、前記第１ゲート絶縁層７と離間して設けられる。前記第２ゲート絶縁層１４は、主に前記第２活性層１３と前記第２ゲート層１５との接触による短絡現象を防止するために用いられる。第２ゲート絶縁層１４の材質は、ＳｉＯｘ又はＳｉＮｘ又はＡｌ2Ｏ3又はＳｉＮｘ及びＳｉＯｘの組み合わせ構造、又はＳｉＯｘ、ＳｉＮｘ及びＳｉＯｘの組み合わせ構造などであってもよい。
ここで、第２ゲート層１５は、前記基板１から離間する前記第２ゲート絶縁層１４の一方側の表面に設けられ、かつ、前記第１ゲート層８と同層に設けられ、かつ、前記第１ゲート層８と互いに離間して設けられる。第２ゲート層１５の材質は、Ｍｏ又はＭｏ及びＡｌの組み合わせ構造、又はＭｏ及びＣｕの組み合わせ構造、又はＭｏ、Ｃｕ及びＩＺＯの組み合わせ構造、又はＩＺＯ、Ｃｕ及びＩＺＯの組み合わせ構造、又はＭｏ、Ｃｕ及びＩＴＯの組み合わせ構造、又はＮｉ、Ｃｕ及びＮｉの組み合わせ構造、又はＭｏＴｉＮｉ、Ｃｕ及びＭｏＴｉＮｉの組み合わせ構造、又はＮｉＣｒ、Ｃｕ及びＮｉＣｒの組み合わせ構造、又はＣｕＮｂなどであってもよい。
ここで、前記層間絶縁層１０は、前記基板１から離間する前記第２ゲート層１５の一方側の表面を覆うように延在する。
ここで、第２ソースドレイン層１６は、前記基板１から離間する前記層間絶縁層１０の一方側の表面に設けられ、かつ、前記第１ソースドレイン層９と同層に設けられ、かつ、前記第１ソースドレイン層９と互いに離間して設けられる。前記第２ソースドレイン層１６の材質は、Ｍｏ又はＭｏ及びＡｌの組み合わせ構造、又はＭｏ及びＣｕの組み合わせ構造、又はＭｏ、Ｃｕ及びＩＺＯの組み合わせ構造、又はＩＺＯ、Ｃｕ及びＩＺＯの組み合わせ構造、又はＭｏ、Ｃｕ及びＩＴＯの組み合わせ構造、又はＮｉ、Ｃｕ及びＮｉの組み合わせ構造、又はＭｏＴｉＮｉ、Ｃｕ及びＭｏＴｉＮｉの組み合わせ構造、又はＮｉＣｒ、Ｃｕ及びＮｉＣｒの組み合わせ構造、又はＣｕＮｂなどであってもよい。
図２に示すように、前記第２ソースドレイン層１６は、互いに離間する第２ソース１６１及び第２ドレイン１６２を含む。
図２に示すように、各前記画素ユニット１０１は、いずれも不動態化層１１と、データルーティングユニット１２と、走査ルーティングユニット１７とをさらに含む。
ここで、不動態化層１１は、前記第１ソースドレイン層９を覆い、かつ、前記層間絶縁層１０を覆うように延在する。前記不動態化層１１の材質は、ＳｉＯｘ又はＳｉＮｘ又はＳｉＮＯｘ又はＳｉＮｘ及びＳｉＯｘの組み合わせ構造などであってもよい。
ここで、データルーティングユニット１２は、高圧接続源３と同層に設けられ、かつ、高圧接続源３と互いに離間して設けられ、かつ、前記スイッチング薄膜トランジスタ１０１２に電気的に接続される。前記データルーティングユニット１２の材質は、Ｍｏ又はＭｏ及びＡｌの組み合わせ構造、又はＭｏ及びＣｕの組み合わせ構造、又はＭｏ、Ｃｕ及びＩＺＯの組み合わせ構造、又はＩＺＯ、Ｃｕ及びＩＺＯの組み合わせ構造、又はＭｏ、Ｃｕ及びＩＴＯの組み合わせ構造、又はＮｉ、Ｃｕ及びＮｉの組み合わせ構造、又はＭｏＴｉＮｉ、Ｃｕ及びＭｏＴｉＮｉの組み合わせ構造、又はＮｉＣｒ、Ｃｕ及びＮｉＣｒの組み合わせ構造、又はＣｕＮｂなどであってもよい。
ここで、前記走査ルーティングユニット１７は、前記第２ソースドレイン層１６と同層に設けられ、かつ、前記第２ソース１６１及び前記第２ドレイン１６２と互いに離間して設けられ、かつ、前記第２ゲート層１５に電気的に接続され、かつ、前記第２ゲート層１５に対応して設けられる。
ここで、前記基板１における前記走査ルーティングユニット１７の投影は、前記第２ドレイン１６２に近接する第４側辺を有する。前記基板１における前記第２ゲート層１５の投影は、前記第２ドレイン１６２に近接する第５側辺を有する。前記基板１における前記第２ドレイン１６２の投影は、前記第２ソース１６１に近接する第６側辺を有する。前記第４側辺、前記第５側辺及び前記第６側辺は、互いに平行し、かつ、前記第４側辺は、前記第５側辺と前記第６側辺との間に位置する。ここで、前記第４側辺と前記第５側辺との間隔Ｌ２の範囲は、０．５μｍ～１０μｍである。本実施例において、前記Ｌ２は、２μｍである。前記スイッチング薄膜トランジスタ１０１２の第２ゲート層１５に走査ルーティングユニット１７を設けることにより、走査ルーティングユニット１７とデータルーティングユニット１２との間隔を増加させ、走査ルーティングユニット１７とデータルーティングユニット１２との短絡を防止し、走査ルーティングユニット１７とデータルーティングユニット１２との結合による容量を低減させることができる。走査ルーティングユニット１７により第２ゲート層１５を覆うことで、水蒸気の侵入を防止し、スイッチング薄膜トランジスタ１０１２の安定性を向上させることができる。
図２に示すように、各前記画素ユニット１０１は、いずれも第１電極１８、第２電極１９及び発光ダイオード１０１３をさらに含む。
ここで、第１電極１８は、前記低圧接続源４に電気的に接続される。第２電極１９は、前記第１ソース９１に電気的に接続される。発光ダイオード１０１３は、一端が前記第１電極１８に電気的に接続され、他端が前記第２電極１９に電気的に接続される。
図２、図４に示すように、各前記画素ユニット１０１は、いずれも第１コンデンサＣ１をさらに含む。前記第１コンデンサＣ１は、前記第１ソース９１と前記第１ゲート層８とが結合することによって形成される。図２、図４に示すように、駆動薄膜トランジスタ１０１１（すなわち、図４におけるＴ１）の前記第１ゲート層８は、前記第２ドレイン１６２に電気的に接続され、かつ、前記第１コンデンサＣ１の左端に電気的に接続される。駆動薄膜トランジスタ１０１１（すなわち、図４におけるＴ１）の前記第１ソース９１は、前記低圧接続源４（すなわち、図４におけるＶｓｓ）に電気的に接続され、駆動薄膜トランジスタ１０１１（すなわち、図４におけるＴ１）の第１ドレイン９２は、高圧接続源３（すなわち、図４におけるＶｄｄ）に電気的に接続される。
図２、図４に示すように、スイッチング薄膜トランジスタ１０１２（すなわち、図４におけるＴ２）の第２ゲート層１５は、前記走査ルーティングユニット１７（すなわち、図４におけるＶｇａｔｅ）に電気的に接続される。スイッチング薄膜トランジスタ（すなわち、図４におけるＴ２）の前記第２ソース１６１は、前記データルーティングユニット（すなわち、図４におけるＶｄａｔａ）に電気的に接続される。スイッチング薄膜トランジスタ（すなわち、図４におけるＴ２）の前記第２ドレイン１６２は、第１コンデンサＣ１の左端に電気的に接続される。
図４に示すように、各前記画素ユニット１０１は、いずれも誘導薄膜トランジスタＴ３をさらに含む。前記誘導薄膜トランジスタＴ３は、第３ソースを含む。前記誘導薄膜トランジスタＴ３の前記第３ソースは、前記第１コンデンサＣ１の右端に電気的に接続される。
図５～図１１に示すように、本実施例によれば、本実施例で説明した表示パネルの製造方法がさらに提供され、具体的には、以下のステップを含む。
図５に示すように、前記基板１上に第１遮光層２、高圧接続源３、低圧接続源４及びデータルーティングユニット１２を形成する。ここで、第１遮光層２、高圧接続源３、低圧接続源４及びデータルーティングユニット１２は、同期して形成することができる。これにより、生産効率を向上させ、生産コストを節約することができる。そして、第１遮光層２、高圧接続源３、低圧接続源４及びデータルーティングユニット１２にバッファ層５を形成する。
図６に示すように、前記基板１から離間する前記バッファ層５の一方側の表面に第１活性層６及び第２活性層１３を形成する。ここで、第１活性層６及び第２活性層１３は、同期して形成することができ、これにより、生産効率を向上させ、生産コストを節約することができる。
図７に示すように、前記基板１から離間する第１活性層６の一方側の表面に第１ゲート絶縁層７を形成し、前記基板１から離間する一方側の表面に第２ゲート絶縁層１４を形成する。ここで、第１ゲート絶縁層７及び第２ゲート絶縁層１４は、同期して形成することができる。これにより、生産効率を向上させ、生産コストを節約することができる。そして、基板１から離間する前記第１ゲート絶縁層７の一方側の表面に第１ゲート層８を形成し、前記基板１から離間する第２ゲート絶縁層１４の一方側の表面に第２ゲート層１５を形成する。ここで、第１ゲート層８及び第２ゲート層１５は、同期して形成することができ、これにより、生産効率を向上させ、生産コストを節約することができる。
図８に示すように、前記基板１から離間する前記第１ゲート層８、第２ゲート層１５及びバッファ層５の一方側の表面に層間絶縁層１０を形成する。
図９に示すように、前記基板１から離間する前記層間絶縁層１０の一方側の表面に第１ソースドレイン層９、第２ソースドレイン層１６、走査ルーティングユニット１７を形成する。ここで、第１ソースドレイン層９、第２ソースドレイン層１６、走査ルーティングユニット１７は、同期して形成することができる。これにより、生産効率を向上させ、生産コストを節約することができる。
図１０に示すように、前記基板から離間する前記第１ソースドレイン層９、第２ソースドレイン層１６、走査ルーティングユニット１７の一方側の表面に不動態化層１１を形成する。
図１１に示すように、前記基板１から離間する前記不動態化層１１の一方側の表面に第１電極１８及び第２電極１９を形成する。
図２に示すように、前記発光ダイオード１０１３は、一端が前記第１電極１８に電気的に接続され、他端が前記第２電極１９に電気的に接続される。
以上、本願に係る表示パネル及び電子表示装置について詳細に紹介し、本明細書では、具体的な例を適用して本願の原理及び実施形態について詳述した。上記の実施例の説明は、本願の方法及びそのコア思想の理解を助けるためにのみ用いられるものである。同時に、当業者にとっては、本願の思想に基づき、具体的な実施形態及び適用範囲にいずれも変更箇所があることから、本明細書の内容は、本願の制限として理解すべきではない。
１００、表示パネル、１０１、画素ユニット
１０１１、駆動薄膜トランジスタ、１０１２、スイッチング薄膜トランジスタ
１０１３、発光ダイオード
１、基板、２、第１遮光層
３、高圧接続源、４、低圧接続源
５、バッファ層、６、第１活性層
７、第１ゲート絶縁層、８、第１ゲート層
９、第１ソースドレイン層、１０、層間絶縁層
１１、不動態化層、１２、データルーティングユニット
１３、第２活性層、１４、第２ゲート絶縁層
１５、第２ゲート層、１６、第２ソースドレイン層
１７、走査ルーティングユニット、１８、第１電極
１９、第２電極
９１、第１ソース、９２、第１ドレイン
１６１、第２ソース、１６２、第２ドレイン
９１１、第１側辺、８１、第２側辺
９２１、第３側辺

Claims (18)

  1. 基板と、アレイ状に配列される複数の画素ユニットとを含む表示パネルであって、
    各前記画素ユニットは、いずれも
    前記基板に設けられるバッファ層と、
    前記基板から離間する前記バッファ層の一方側の表面に設けられる駆動薄膜トランジスタと、
    前記駆動薄膜トランジスタと同層に設けられ、かつ、前記駆動薄膜トランジスタに電気的に接続されるスイッチング薄膜トランジスタと、を含み、
    前記駆動薄膜トランジスタは、
    前記基板から離間する前記バッファ層の一方側の表面に設けられる第１活性層と、
    前記基板から離間する前記第１活性層の一方側の表面に設けられる第１ゲート絶縁層と、
    前記基板から離間する前記第１ゲート絶縁層の一方側の表面に設けられる第１ゲート層と、
    前記基板から離間する前記第１ゲート層の一方側の表面を覆い、かつ、前記基板から離間する前記バッファ層の一方側の表面を覆うように延在する層間絶縁層と、
    前記基板から離間する前記層間絶縁層の一方側の表面に設けられる第１ソースドレイン層と、を含み、
    前記第１ソースドレイン層は、互いに離間する第１ソース及び第１ドレインを含み、前記第１ソースは、前記第１ゲート層を覆うように前記第１ドレインに向かって延在する、
    表示パネル。
  2. 前記基板における前記第１ソースの投影は、前記第１ドレインに近接する第１側辺を有し、
    前記基板における前記第１ゲート層の投影は、前記第１ドレインに近接する第２側辺を有し、
    前記基板における前記第１ドレインの投影は、前記第１ソースに近接する第３側辺を有し、
    前記第１側辺、前記第２側辺及び前記第３側辺は、互いに平行し、かつ、前記第１側辺は、前記第２側辺と前記第３側辺との間に位置する、
    請求項１に記載の表示パネル。
  3. 前記第１側辺と前記第２側辺との間隔の範囲は、０．５μｍ～１０μｍである、
    請求項２に記載の表示パネル。
  4. 前記スイッチング薄膜トランジスタは、
    前記第１活性層と同層に設けられ、かつ、前記第１活性層と離間して設けられる第２活性層と、
    前記第１ゲート絶縁層と同層に設けられ、かつ、前記第１ゲート絶縁層と離間して設けられる第２ゲート絶縁層と、
    前記第１ゲート層と同層に設けられ、かつ、前記第１ゲート層と離間して設けられる第２ゲート層と、
    前記第１ソースドレイン層と同層に設けられ、かつ、前記第１ソースドレイン層と離間して設けられる第２ソースドレイン層と、を含み、
    前記第２ソースドレイン層は、互いに離間する第２ソース及び第２ドレインを含み、
    前記層間絶縁層は、前記基板から離間する前記第２ゲート層の一方側の表面を覆うように延在する、
    請求項１に記載の表示パネル。
  5. 各前記画素ユニットは、いずれも
    前記第２ソースドレイン層と同層に設けられ、かつ、前記第２ソース及び前記第２ドレインと互いに離間して設けられ、かつ、前記第２ゲート層に電気的に接続され、かつ、前記第２ゲート層に対応して設けられる走査ルーティングユニットをさらに含む、
    請求項４に記載の表示パネル。
  6. 前記基板における前記走査ルーティングユニットの投影は、前記第２ドレインに近接する第４側辺を有し、
    前記基板における前記第２ゲート層の投影は、前記第２ドレインに近接する第５側辺を有し、
    前記基板における前記第２ドレインの投影は、前記第２ソースに近接する第６側辺を有し、
    前記第４側辺、前記第５側辺及び前記第６側辺は、互いに平行し、かつ、前記第４側辺は、前記第５側辺と前記第６側辺との間に位置する、
    請求項５に記載の表示パネル。
  7. 前記第４側辺と前記第５側辺との間隔の範囲は、０．５μｍ～１０μｍである、
    請求項６に記載の表示パネル。
  8. 各前記画素ユニットは、いずれも
    前記基板と前記バッファ層との間に設けられ、かつ、前記駆動薄膜トランジスタに電気的に接続される高圧接続源と、
    前記高圧接続源と同層に設けられ、かつ、前記高圧接続源と離間して設けられ、かつ、前記駆動薄膜トランジスタに電気的に接続される低圧接続源と、
    前記高圧接続源と同層に設けられ、かつ、前記高圧接続源と離間して設けられ、かつ、前記スイッチング薄膜トランジスタに電気的に接続されるデータルーティングユニットと、をさらに含む、
    請求項５に記載の表示パネル。
  9. 各前記画素ユニットは、いずれも第１コンデンサ及び誘導薄膜トランジスタをさらに含み、
    前記第１ゲート層は、前記第２ドレイン及び前記第１コンデンサに電気的に接続され、前記第１ソースは、前記低圧接続源に電気的に接続され、前記第１ドレインは、前記高圧接続源に電気的に接続され、
    前記第２ゲート層は、前記走査ルーティングユニットに電気的に接続され、前記第２ソースは、前記データルーティングユニットに電気的に接続され、前記第２ドレインは、前記第１コンデンサに電気的に接続され、
    前記誘導薄膜トランジスタは、前記第１コンデンサに電気的に接続される第３ソースを含む、
    請求項８に記載の表示パネル。
  10. 表示パネルを含む電子表示装置であって、
    前記表示パネルは、基板と、アレイ状に配列される複数の画素ユニットとを含み、
    各前記画素ユニットは、いずれも
    前記基板に設けられるバッファ層と、
    前記基板から離間する前記バッファ層の一方側の表面に設けられる駆動薄膜トランジスタと、
    前記駆動薄膜トランジスタと同層に設けられ、かつ、前記駆動薄膜トランジスタに電気的に接続されるスイッチング薄膜トランジスタと、を含み、
    前記駆動薄膜トランジスタは、
    前記基板から離間する前記バッファ層の一方側の表面に設けられる第１活性層と、
    前記基板から離間する前記第１活性層の一方側の表面に設けられる第１ゲート絶縁層と、
    前記基板から離間する前記第１ゲート絶縁層の一方側の表面に設けられる第１ゲート層と、
    前記基板から離間する前記第１ゲート層の一方側の表面を覆い、かつ、前記基板から離間する前記バッファ層の一方側の表面を覆うように延在する層間絶縁層と、
    前記基板から離間する前記層間絶縁層の一方側の表面に設けられる第１ソースドレイン層と、を含み、
    前記第１ソースドレイン層は、互いに離間する第１ソース及び第１ドレインを含み、前記第１ソースは、前記第１ゲート層を覆うように前記第１ドレインに向かって延在する、
    電子表示装置。
  11. 前記基板における前記第１ソースの投影は、前記第１ドレインに近接する第１側辺を有し、
    前記基板における前記第１ゲート層の投影は、前記第１ドレインに近接する第２側辺を有し、
    前記基板における前記第１ドレインの投影は、前記第１ソースに近接する第３側辺を有し、
    前記第１側辺、前記第２側辺及び前記第３側辺は、互いに平行し、かつ、前記第１側辺は、前記第２側辺と前記第３側辺との間に位置する、
    請求項１０に記載の電子表示装置。
  12. 前記第１側辺と前記第２側辺との間隔の範囲は、０．５μｍ～１０μｍである、
    請求項１１に記載の電子表示装置。
  13. 前記スイッチング薄膜トランジスタは、
    前記第１活性層と同層に設けられ、かつ、前記第１活性層と離間して設けられる第２活性層と、
    前記第１ゲート絶縁層と同層に設けられ、かつ、前記第１ゲート絶縁層と離間して設けられる第２ゲート絶縁層と、
    前記第１ゲート層と同層に設けられ、かつ、前記第１ゲート層と離間して設けられる第２ゲート層と、
    前記第１ソースドレイン層と同層に設けられ、かつ、前記第１ソースドレイン層と離間して設けられる第２ソースドレイン層と、を含み、
    前記第２ソースドレイン層は、互いに離間する第２ソース及び第２ドレインを含み、
    前記層間絶縁層は、前記基板から離間する前記第２ゲート層の一方側の表面を覆うように延在する、
    請求項１０に記載の電子表示装置。
  14. 各前記画素ユニットは、いずれも
    前記第２ソースドレイン層と同層に設けられ、かつ、前記第２ソース及び前記第２ドレインと互いに離間して設けられ、かつ、前記第２ゲート層に電気的に接続され、かつ、前記第２ゲート層に対応して設けられる走査ルーティングユニットをさらに含む、
    請求項１３に記載の電子表示装置。
  15. 前記基板における前記走査ルーティングユニットの投影は、前記第２ドレインに近接する第４側辺を有し、
    前記基板における前記第２ゲート層の投影は、前記第２ドレインに近接する第５側辺を有し、
    前記基板における前記第２ドレインの投影は、前記第２ソースに近接する第６側辺を有し、
    前記第４側辺、前記第５側辺及び前記第６側辺は、互いに平行し、かつ、前記第４側辺は、前記第５側辺と前記第６側辺との間に位置する、
    請求項１４に記載の電子表示装置。
  16. 前記第４側辺と前記第５側辺との間隔の範囲は、０．５μｍ～１０μｍである、
    請求項１５に記載の電子表示装置。
  17. 各前記画素ユニットは、いずれも
    前記基板と前記バッファ層との間に設けられ、かつ、前記駆動薄膜トランジスタに電気的に接続される高圧接続源と、
    前記高圧接続源と同層に設けられ、かつ、前記高圧接続源と離間して設けられ、かつ、前記駆動薄膜トランジスタに電気的に接続される低圧接続源と、
    前記高圧接続源と同層に設けられ、かつ、前記高圧接続源と離間して設けられ、かつ、前記スイッチング薄膜トランジスタに電気的に接続されるデータルーティングユニットと、をさらに含む、
    請求項１４に記載の電子表示装置。
  18. 各前記画素ユニットは、いずれも第１コンデンサ及び誘導薄膜トランジスタをさらに含み、
    前記第１ゲート層は、前記第２ドレイン及び前記第１コンデンサに電気的に接続され、前記第１ソースは、前記低圧接続源に電気的に接続され、前記第１ドレインは、前記高圧接続源に電気的に接続され、
    前記第２ゲート層は、前記走査ルーティングユニットに電気的に接続され、前記第２ソースは、前記データルーティングユニットに電気的に接続され、前記第２ドレインは、前記第１コンデンサに電気的に接続され、
    前記誘導薄膜トランジスタは、前記第１コンデンサに電気的に接続される第３ソースを含む、
    請求項１７に記載の電子表示装置。
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