JPWO2020105542A1 - 半導体装置 - Google Patents

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Abstract

半導体装置は、第１半導体素子および第２半導体素子を備えており、各半導体素子は、素子主面および素子裏面を有し、さらに前記素子裏面に配置された素子第１電極と、前記素子主面に配置された素子第２電極とを備える。また、半導体装置は、リード主面およびリード裏面を有する第１リードと、前記第１リード、前記第１半導体素子および前記第２半導体素子を覆う絶縁層と、前記第１半導体素子の前記素子第２電極に導通する第１電極と、前記第１リードに導通する第２電極とを備える。前記第１半導体素子の前記素子裏面と前記リード主面とが対向する姿勢で、前記第１半導体素子と前記第１リードとが接合される。前記第２半導体素子の前記素子裏面と前記リード裏面とが対向する姿勢で、前記第２半導体素子と前記第１リードとが接合される。

Description

本開示は、半導体装置に関する。
ＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor）などのパワー半導体素子を複数搭載し、電源装置などに用いられる電力用の半導体装置の需要が増加している。特許文献１には、従来の半導体装置の一例が開示されている。同文献に開示された半導体装置は、絶縁基板の一方の面に導体パターンを設け、各半導体素子の裏面電極を導体パターンに接合させて、複数の半導体素子を絶縁基板に搭載している。
半導体装置の表面積（厚さ方向に直交する面の面積）は、より狭い領域に搭載できるように、小さくすることが要求されている。したがって、半導体装置に搭載される半導体素子の表面積も小さくする必要がある。ＭＯＳＦＥＴの場合、表面積が小さくなるほどオン抵抗が大きくなるという問題がある。
特開２０１０-２４５２１２号公報
上記した事情に鑑み、本開示は、搭載される半導体素子の表面積が小さくなることを抑制できる半導体装置を提供することを課題とする。
本開示によって提供される半導体装置は、厚さ方向において互いに反対側を向く素子主面および素子裏面と、前記素子裏面に配置された素子第１電極と、前記素子主面に配置された素子第２電極と、をそれぞれ有する第１半導体素子および第２半導体素子を備える。また、半導体装置は、前記厚さ方向において互いに反対側を向くリード主面およびリード裏面を有する第１リードと、前記第１リード、前記第１半導体素子および前記第２半導体素子を覆う絶縁層と、前記第１半導体素子の前記素子第２電極に導通する第１電極と、前記第１リードに導通する第２電極と、を備える。前記第１半導体素子の前記素子裏面と前記リード主面とが対向する姿勢で、前記第１半導体素子と前記第１リードとが接合される。前記第２半導体素子の前記素子裏面と前記リード裏面とが対向する姿勢で前記第２半導体素子と前記第１リードとが接合される。
本開示にかかる半導体装置は、第１半導体素子が第１リードのリード主面に搭載され、第２半導体素子が第１リードのリード裏面に搭載されている。したがって、第１半導体素子および第２半導体素子が第１リードの同じ面に並べて搭載されている場合と比較して、各半導体素子の表面積を大きくすることができる。
本開示のその他の特徴および利点は、添付図面を参照して以下に行う詳細な説明によって、より明らかとなろう。
本開示の第１実施形態にかかる半導体装置を示す斜視図である。 図１に示す半導体装置の回路図である。 図１に示す半導体装置の模式的な断面を示す図である。 図１に示す半導体装置の一部を透過させた平面図である。 図１に示す半導体装置の一部を透過させた平面図である。 図１に示す半導体装置の一部を透過させた平面図である。 図１に示す半導体装置の製造工程を説明する平面図である。 図１に示す半導体装置の製造工程を説明する平面図である。 図１に示す半導体装置の製造工程を説明する模式的な断面を示す図である。 図１に示す半導体装置の製造工程を説明する模式的な断面を示す図である。 図１に示す半導体装置の製造工程を説明する模式的な断面を示す図である。 図１に示す半導体装置の製造工程を説明する模式的な断面を示す図である。 図１に示す半導体装置の製造工程を説明する模式的な断面を示す図である。 図１に示す半導体装置の製造工程を説明する模式的な断面を示す図である。 本開示の第２実施形態にかかる半導体装置の模式的な断面を示す図である。 本開示の第３実施形態にかかる半導体装置の模式的な断面を示す図である。 本開示の第４実施形態にかかる半導体装置の模式的な断面を示す図である。 本開示の第５実施形態にかかる半導体装置を示す回路図である。 図１８に示す半導体装置の模式的な断面を示す図である。 図１８に示す半導体装置の一部を透過させた平面図である。 図１８に示す半導体装置の一部を透過させた平面図である。 本開示の第６実施形態にかかる半導体装置を示す回路図である。 図２２に示す半導体装置の模式的な断面を示す図である。 本開示の第７実施形態にかかる半導体装置を示す回路図である。 本開示の第８実施形態にかかる半導体装置を示す回路図である。 本開示の第９実施形態にかかる半導体装置の模式的な断面を示す図である。
以下、本開示の好ましい実施の形態を、添付図面を参照して具体的に説明する。
図１〜図６に基づき、本開示の第１実施形態にかかる半導体装置Ａ１について説明する。半導体装置Ａ１は、第１リード１１、第３リード１３、第４リード１４、ビアホール２１１〜２１４、２２１〜２２５、配線パターン３１１，３１２、３２１〜３２４、第１電極４１、第２電極４２、第３電極４３、第５電極４５、導電性接合層５１、半導体素子６ａ，６ｂ、絶縁層７、および絶縁膜８を備える。
図１は、半導体装置Ａ１を示す斜視図である。図２は、半導体装置Ａ１を示す回路図である。図３は、半導体装置Ａ１の模式的な断面を示す図であり、導通経路が理解しやすいように各部材が表れるように示している。なお、実際には、各ビアホールと各配線パターンとは一体化しているが、図３においては区別のために、別々の部材として異なるハッチングを付している。図４〜図６は、半導体装置Ａ１を示す平面図であり、それぞれ一部を透過させている。図４においては、上側（図３における上側）の絶縁膜８を透過させている。図５においては、上側の絶縁膜８、配線パターン３１１，３１２、および絶縁層７を透過させている。図６においては、上側の絶縁膜８、配線パターン３１１，３１２、絶縁層７、ビアホール２１１〜２１４、第１リード１１、第３リード１３、および第４リード１４を透過させている。
これらの図に示す半導体装置Ａ１は、様々な機器の回路基板に表面実装される装置である。半導体装置Ａ１の厚さ方向視の形状は矩形状である。説明の便宜上、半導体装置Ａ１の厚さ方向をｚ方向とし、ｚ方向に直交する半導体装置Ａ１の一方の辺に沿う方向をｘ方向、ｚ方向およびｘ方向に直交する方向をｙ方向とする。以下の図においても同様である。半導体装置Ａ１の各寸法は特に限定されず、本実施形態においては、たとえばｘ方向寸法が２〜６ｍｍ程度、ｙ方向寸法が２〜６ｍｍ程度、ｚ方向寸法が０．５〜１ｍｍ程度である。
第１リード１１は、半導体素子６ａ，６ｂを支持するとともに、半導体素子６ａ，６ｂと導通している。第３リード１３は、半導体素子６ａと導通している。第４リード１４は、半導体素子６ａ，６ｂと導通している。第１リード１１、第３リード１３および第４リード１４は、金属板に打ち抜き加工やエッチング処理等を施すことにより形成されている。第１リード１１、第３リード１３および第４リード１４は、金属からなり、好ましくはＣｕおよびＮｉのいずれか、またはこれらの合金や４２アロイなどからなる。本実施形態においては、第１リード１１、第３リード１３および第４リード１４は、Ｃｕからなる。第１リード１１、第３リード１３および第４リード１４の厚さは、たとえば０．０８〜０．３ｍｍであり、本実施形態においては０．１５ｍｍ程度である。なお、第１リード１１、第３リード１３および第４リード１４の材料および厚さは限定されない。
図５に示すように、第１リード１１は、ｚ方向視において、半導体装置Ａ１の中央に配置されている。第３リード１３は、半導体装置Ａ１の図５における左下の端部に、第１リード１１から離間して配置されている。第４リード１４は、半導体装置Ａ１の図５における右上の端部に、第１リード１１から離間して配置されている。なお、第１リード１１、第３リード１３および第４リード１４の配置、形状、大きさは一例であって、これに限定されず、適宜設計される。
第１リード１１は、主面１１１、裏面１１２、および端面１１３を備える。主面１１１および裏面１１２は、ｚ方向において互いに反対側を向いている。主面１１１は、図３の上方を向く面である。主面１１１は、半導体素子６ａが搭載される面である。裏面１１２は、図３の下方を向く面である。裏面１１２は、半導体素子６ｂが搭載される面である。端面１１３は、リードフレームにおいて第１リード１１とフレームとを繋いでいたタイバーを切断して形成された切断面である。端面１１３は、絶縁層７から露出している。
第３リード１３は、主面１３１、裏面１３２、および端面１３３を備える。主面１３１および裏面１３２は、ｚ方向において互いに反対側を向いている。主面１３１は、図３の上方を向く面である。裏面１３２は、図３の下方を向く面である。端面１３３は、リードフレームにおいて第３リード１３とフレームとを繋いでいたタイバーを切断して形成された切断面である。端面１３３は、絶縁層７から露出している。
第４リード１４は、主面１４１、裏面１４２、および端面１４３を備える。主面１４１および裏面１４２は、ｚ方向において互いに反対側を向いている。主面１４１は、図３の上方を向く面である。裏面１４２は、図３の下方を向く面である。端面１４３は、リードフレームにおいて第４リード１４とフレームとを繋いでいたタイバーを切断して形成された切断面である。端面１４３は、絶縁層７から露出している。
図３に示すように、第１リード１１の主面１１１、第３リード１３の主面１３１、および第４リード１４の主面１４１は、面一である。また、第１リード１１の裏面１１２、第３リード１３の裏面１３２、および第４リード１４の裏面１４２は、面一である。
半導体素子６ａ，６ｂは、半導体装置Ａ１の電気的機能を発揮する要素である。なお、以下では、半導体素子６ａ，６ｂを区別しない場合、「半導体素子６」と記載する。図２に示すように、本実施形態では、半導体素子６は、Ｎ型ＭＯＳＦＥＴである。なお、半導体素子６は、その他のトランジスタであってもよいし、その他の半導体素子であってもよい。半導体素子６は、素子主面６１、素子裏面６２、素子第１電極６３、素子第２電極６４、および素子第３電極６５を備える。
素子主面６１および素子裏面６２は、ｚ方向において互いに反対側を向いている。素子第１電極６３は、素子裏面６２に配置されている。素子第２電極６４および素子第３電極６５は、素子主面６１に配置されている。本実施形態においては、素子第１電極６３はドレイン電極であり、素子第２電極６４はソース電極であり、素子第３電極６５はゲート電極である。
図５に示すように、半導体素子６ａは、第１リード１１の主面１１１の中央に搭載されている。また、図３に示すように、半導体素子６ａは、素子裏面６２と主面１１１とが対向する姿勢で、導電性接合層５１を介して、第１リード１１に接合されている。これにより、半導体素子６ａの素子第１電極６３は、導電性接合層５１を介して、第１リード１１に電気的に接続されている。半導体素子６ｂは、第１リード１１の裏面１１２の中央に搭載されている。また、図３に示すように、半導体素子６ｂは、素子裏面６２と裏面１１２とが対向する姿勢で、導電性接合層５１を介して、第１リード１１に接合されている。これにより、半導体素子６ｂの素子第１電極６３は、導電性接合層５１を介して、第１リード１１に電気的に接続されている。半導体素子６ａの素子第１電極６３、および、半導体素子６ｂの素子第１電極６３は、どちらも第１リード１１に電気的に接続されている。つまり、半導体装置Ａ１は、２個の半導体素子６ａ，６ｂのドレイン電極同士が接続されたドレイン共通回路（図２参照）になっている。
導電性接合層５１は、図３に示すように、半導体素子６ａ，６ｂと第１リード１１との間に介在する導電体である。導電性接合層５１によって、半導体素子６ａ，６ｂは第１リード１１に接合され、かつ、半導体素子６ａ，６ｂの素子第１電極６３と第１リード１１との導通が確保される。本実施形態において、導電性接合層５１は、導電性接合材を塗布して熱硬化させることで形成される。導電性接合材は、たとえばＡｇを含むエポキシ樹脂を主剤とした合成樹脂からなる接合材（Ａｇペースト）である。なお、導電性接合材は、シンタリングペーストやはんだなどの他の材料であってもよい。また、導電性接合層５１の形成方法は限定されず、導電性接合層５１は導電性を有する材料からなればよい。
絶縁層７は、第１リード１１、第３リード１３、第４リード１４、および半導体素子６ａ，６ｂを覆っている。絶縁層７は、たとえばプリプレグからなる。プリプレグは、炭素繊維などの繊維状補強材に、エポキシ樹脂などの熱硬化性樹脂を均等に含浸させ、加熱または乾燥して半硬化状態にした強化プラスチック成形材料である。なお、絶縁層７の材料は限定されず、電気絶縁性を有するものであればよい。絶縁層７は、絶縁層主面７１、絶縁層裏面７２および絶縁層側面７３を備える。絶縁層主面７１と絶縁層裏面７２とは、ｚ方向において互いに反対側を向いている。絶縁層主面７１は、図３の上方を向く面であり、絶縁層裏面７２は、図３の下方を向く面である。絶縁層側面７３は、絶縁層主面７１および絶縁層裏面７２を繋ぐ面であり、ｘ方向またはｙ方向を向いている。本実施形態においては、第１リード１１の端面１１３、第３リード１３の端面１３３、および、第４リード１４の端面１４３は、絶縁層側面７３から露出している。第１リード１１の端面１１３、第３リード１３の端面１３３、および、第４リード１４の端面１４３は、絶縁層側面７３と互いに面一である。
ビアホール２１１〜２１４、２２１〜２２５は、絶縁層７に形成された孔の側面にめっきなどによって導電層が形成されたものであり、導電経路になる。導電層はたとえばＣｕなどの金属である。本実施形態では、ビアホール２１１〜２１４、２２１〜２２５は、たとえばレーザによって絶縁層７に孔が形成され、当該孔の側面に無電解めっきによって薄いＣｕの層である下地層が形成され、当該下地層を導電経路とした電解めっきによってＣｕのめっき層が形成されることで形成される。なお、ビアホール２１１〜２１４、２２１〜２２５の形成方法は限定されない。ビアホール２１１〜２１４、２２１〜２２５の構造は限定されず、内部に導電体が充填されていてもよいし、絶縁膜８が充填されていてもよいし、空洞であってもよい。
ビアホール２１１〜２１４は、絶縁層７の絶縁層主面７１に開口しており、ｚ方向に延びている。図３に示すように、ビアホール２１１は、半導体素子６ａの素子第２電極６４に接し導通している。ビアホール２１２は、半導体素子６ａの素子第３電極６５に接し導通している。ビアホール２１３は、第３リード１３の主面１３１に接し、第３リード１３に導通している。ビアホール２１４は、第４リード１４の主面１４１に接し、第４リード１４に導通している。本実施形態では、図５に示すように、ビアホール２１１が２個配置されている。なお、ビアホール２１１〜２１４の配置個数および配置位置は一例であって、これに限定されず、適宜設計される。
ビアホール２２１〜２２５は、絶縁層７の絶縁層裏面７２に開口しており、ｚ方向に延びている。図３に示すように、ビアホール２２１は、半導体素子６ｂの素子第２電極６４に接し導通している。ビアホール２２２は、半導体素子６ｂの素子第３電極６５に接し導通している。ビアホール２２３は、第３リード１３の裏面１３２に接し、第３リード１３に導通している。ビアホール２２４は、第４リード１４の裏面１４２に接し、第４リード１４に導通している。ビアホール２２５は、第１リード１１の裏面１１２に接し、第１リード１１に導通している。本実施形態では、図６に示すように、ビアホール２２１が２個配置されている。なお、ビアホール２２１〜２２５の配置個数および配置位置は一例であって、これに限定されず、適宜設計される。
配線パターン３１１，３１２、３２１〜３２４は、絶縁層７の絶縁層主面７１または絶縁層裏面７２に形成された配線パターンであり、導電経路になる。本実施形態では、配線パターン３１１，３１２、３２１〜３２４は、例えばＣｕなどの金属からなる。本実施形態では、配線パターン３１１，３１２、３２１〜３２４は、無電解めっきによってＣｕ薄膜が形成され、当該Ｃｕ薄膜を導電経路とした電解めっきにより形成される。なお、配線パターン３１１，３１２、３２１〜３２４の形成方法は限定されない。
配線パターン３１１，３１２は、絶縁層主面７１に形成されており、互いに離間して配置されている。図３および図４に示すように、配線パターン３１１は、ビアホール２１１，２１３に接し、ビアホール２１１とビアホール２１３とを電気的に接続している。また、配線パターン３１２は、ビアホール２１２，２１４に接し、ビアホール２１２とビアホール２１４とを電気的に接続している。なお、配線パターン３１１，３１２の形状および配置は一例であって、これに限定されず、適宜設計される。
配線パターン３２１〜３２４は、絶縁層裏面７２に形成されており、互いに離間して配置されている。図３および図６に示すように、配線パターン３２１は、ビアホール２２１に接し導通している。配線パターン３２２は、ビアホール２２２，２２４に接し、ビアホール２２２とビアホール２２４とを電気的に接続している。配線パターン３２３は、ビアホール２２３に接し導通している。配線パターン３２４は、ビアホール２２５に接し導通している。なお、配線パターン３２１〜３２４の形状および配置は一例であって、これに限定されず、適宜設計される。
第１電極４１、第２電極４２、第３電極４３、および第５電極４５は、半導体装置Ａ１を図示しない回路基板に面実装するために用いられる電極パッドであり、半導体装置Ａ１における裏面側（絶縁層７の絶縁層裏面７２側）に配置されている。本実施形態では、図６に示すように、第１電極４１、第２電極４２、第３電極４３、および第５電極４５は、ｚ方向視円形状の導電体である。第１電極４１、第２電極４２、第３電極４３、および第５電極４５は、たとえば互いに積層されたＮｉ層、Ｐｄ層およびＡｕ層によって構成され、無電解めっきによって形成される。なお、第１電極４１、第２電極４２、第３電極４３、および第５電極４５の材料、形状、厚さ、配置位置、および形成方法は限定されない。たとえばはんだボールであってもよい。
第１電極４１は、配線パターン３２３に接し導通している。第２電極４２は、配線パターン３２４に接し導通している。第３電極４３は、配線パターン３２１に接し導通している。第５電極４５は、配線パターン３２２に接し導通している。
第１リード１１、第３リード１３、第４リード１４、ビアホール２１１〜２１４、２２１〜２２５、配線パターン３１１，３１２、３２１〜３２４は、半導体素子６ａ，６ｂの各電極と、第１電極４１、第２電極４２、第３電極４３および第５電極４５との導通経路を形成している。
第１電極４１は、配線パターン３２３、ビアホール２２３、第３リード１３、ビアホール２１３、配線パターン３１１、およびビアホール２１１を介して、半導体素子６ａの素子第２電極６４（ソース電極）に導通している。したがって、第１電極４１は、半導体素子６ａのソース端子として機能する。第２電極４２は、配線パターン３２４、ビアホール２２５、および第１リード１１を介して、半導体素子６ａの素子第１電極６３（ドレイン電極）、および、半導体素子６ｂの素子第１電極６３（ドレイン電極）に導通している。したがって、第２電極４２は、半導体素子６ａおよび半導体素子６ｂのドレイン端子として機能する。半導体装置Ａ１は、２個の半導体素子６ａ，６ｂのドレイン電極同士が接続されたドレイン共通回路（図２参照）になっている。
第３電極４３は、配線パターン３２１およびビアホール２２１を介して、半導体素子６ｂの素子第２電極６４（ソース電極）に導通している。したがって、第３電極４３は、半導体素子６ｂのソース端子として機能する。第５電極４５は、配線パターン３２２、ビアホール２２４、第４リード１４、ビアホール２１４、配線パターン３１２、およびビアホール２１２を介して、半導体素子６ａの素子第３電極６５（ゲート電極）に導通している。また、第５電極４５は、配線パターン３２２およびビアホール２２２を介して、半導体素子６ｂの素子第３電極６５（ゲート電極）に導通している。したがって、第５電極４５は、半導体素子６ａおよび半導体素子６ｂのゲート端子として機能する。半導体装置Ａ１は、２個の半導体素子６ａ，６ｂのゲート電極同士が接続された回路になっている。
絶縁膜８は、絶縁層主面７１および絶縁層裏面７２に形成され、配線パターン３１１，３１２，３２１〜３２４を覆っている。絶縁膜８は、配線パターン３１１，３１２、３２１〜３２４を保護し、かつ、第１電極４１、第２電極４２、第３電極４３、および第５電極４５を互いに電気的に絶縁するために設けられている。絶縁膜８は、絶縁層主面７１の全面、および、配線パターン３１１，３１２の全体を覆っている。また、絶縁膜８は、絶縁層裏面７２の全面を覆っており、配線パターン３２１〜３２４のうち、第１電極４１、第２電極４２、第３電極４３、および第５電極４５が形成される部分以外の全体を覆っている。絶縁膜８は、たとえばソルダーレジストなどの絶縁材料によって、たとえばフォトリソグラフィにより形成されている。なお、絶縁膜８の材料、厚さおよび形成方法は限定されない。
次に、半導体装置Ａ１の製造方法の一例について、図７〜図１４を参照して以下に説明する。図７は、平面図であり、図５に相当する図である。図８〜１４は、模式的な断面を示す図であり、図３に相当する図である。
まず、図７に示すようにリードフレーム９００を用意する。リードフレーム９００は、第１リード１１、第３リード１３および第４リード１４となる板状の材料である。なお、図７においては、１個の第１リード１１、第３リード１３および第４リード１４となる領域のみを示している。リードフレーム９００は、金属板にエッチング処理を行うことで形成される。なお、リードフレーム９００は、金属板に打ち抜き加工処理を行うことで形成されてもよい。図７においては、理解を容易にするために、リードフレーム９００にハッチングを付している。リードフレーム９００は、ｚ方向において互いに反対側を向く主面９０１および裏面９０２を備える。主面９０１は、図８の上方を向く面であり、第１リード１１の主面１１１、第３リード１３の主面１３１、および、第４リード１４の主面１４１になる面である。裏面９０２は、図８の下方を向く面であり、第１リード１１の裏面１１２、第３リード１３の裏面１３２、および、第４リード１４の裏面１４２になる面である。
次いで、図８に示すように、リードフレーム９００に、半導体素子６ａ，６ｂをボンディングする。まず、リードフレーム９００の主面９０１のうち、第１リード１１の主面１１１となる領域の中央にＡｇペーストを塗布して、素子裏面６２をリードフレーム９００の主面９０１に対向させた姿勢で、半導体素子６ａをボンディングする。次いで、リフロー処理を行う。リフロー処理によりＡｇペーストが熱硬化して導電性接合層５１になり、半導体素子６ａが導電性接合層５１を介してリードフレーム９００に接合される。また、半導体素子６ａの素子第１電極６３が、導電性接合層５１を介して、リードフレーム９００に電気的に接続される。次いで、リードフレーム９００の裏面９０２のうち、第１リード１１の裏面１１２となる領域の中央にＡｇペーストを塗布して、素子裏面６２をリードフレーム９００の裏面９０２に対向させた姿勢で、半導体素子６ｂをボンディングする。次いで、リフロー処理を行う。リフロー処理によりＡｇペーストが熱硬化して導電性接合層５１になり、半導体素子６ｂが導電性接合層５１を介してリードフレーム９００に接合される。また、半導体素子６ｂの素子第１電極６３が、導電性接合層５１を介して、リードフレーム９００に電気的に接続される。
次いで、図９に示すように、絶縁層９０３を形成する。本工程では、リードフレーム９００の主面９０１および裏面９０２に、それぞれシート状のプリプレグを貼り付けて積層させることにより、リードフレーム９００、半導体素子６ａ，６ｂを覆う絶縁層９０３を形成する。絶縁層９０３が絶縁層７になる。絶縁層９０３は、ｚ方向において互いに反対側を向く主面９０３ａおよび裏面９０３ｂを備える。主面９０３ａは、図９の上方を向く面であり、絶縁層主面７１になる面である。裏面９０３ｂは、図９の下方を向く面であり、絶縁層裏面７２になる面である。
次いで、図１０に示すように、絶縁層９０３に孔９０４を形成する。本工程では、まず、たとえばレーザによって、絶縁層９０３の主面９０３ａから、ｚ方向に向かう孔９０４を形成する。各孔９０４は、所定の位置において、リードフレーム９００の主面９０１、または、半導体素子６ａの素子主面６１に達するように形成される。次に、たとえばレーザによって、絶縁層９０３の裏面９０３ｂから、ｚ方向に向かう孔９０４を形成する。各孔９０４は、所定の位置において、リードフレーム９００の裏面９０２、または、半導体素子６ｂの素子主面６１に達するように形成される。
次いで、ビアホールおよび配線パターンを形成する。まず、図１１に示すように、無電解メッキにより、孔９０４の側面、および、絶縁層９０３の主面９０３ａおよび裏面９０３ｂの全面に、薄いＣｕの層である下地層９０５を形成する。
次いで、下地層９０５の全面を覆うように感光性ドライフィルムを接合し、露光・現像を行うことによって、パターニングを行う。感光性ドライフィルムのうち露光により除去された部分から下地層９０５が露出する。次いで、図１２に示すように、露出した下地層９０５に接するめっき層９０６を形成する。めっき層９０６は、Ｃｕにより構成され、下地層９０５を導電経路とした電解めっきにより形成される。
次いで、図１３に示すように、めっき層９０６に覆われていない不要な下地層９０５を全て除去する。不要な下地層９０５は、たとえばウェットエッチングにより除去される。下地層９０５が除去された部分から、絶縁層９０３が露出する。互いに積層された下地層９０５およびめっき層９０６は一体となっており、以下では、孔９０４に形成された部分をビアホール９０７ａとし、絶縁層９０３の主面９０３ａおよび裏面９０３ｂに形成された部分を配線パターン９０７ｂとする。ビアホール９０７ａがビアホール２１１〜２１４、２２１〜２２５になり、配線パターン９０７ｂが配線パターン３１１，３１２、３２１〜３２４になる。
次いで、図１４に示すように、絶縁層９０３の主面９０３ａおよび裏面９０３ｂと配線パターン９０７ｂとを覆う絶縁膜９０８を形成する。本実施形態にかかる絶縁膜９０８は、フォトリソグラフィにより形成される。まず、絶縁層９０３の主面９０３ａおよび裏面９０３ｂと配線パターン９０７ｂの全体を覆うように、ソルダーレジストを塗布する。次いで、露光・現像を行うことによって、パターニングを行う。これにより、所定の位置に開口部９０８ａが形成された絶縁膜９０８が形成される。絶縁膜９０８が絶縁膜８になる。
次いで、絶縁膜９０８の開口部９０８ａに無電解めっきにより各電極を形成する。次いで、リードフレーム９００、絶縁層９０３および絶縁膜９０８を、ｘ方向およびｙ方向に平行な図示しない切断線に沿って切断することによって個片に分割する。当該工程において分割された個片が半導体装置Ａ１となる。以上の工程を経ることにより、上述した半導体装置Ａ１が得られる。なお、半導体装置Ａ１の製造方法は、上述したものに限定されない。
次に、半導体装置Ａ１の作用効果について説明する。
本実施形態によると、半導体装置Ａ１において、半導体素子６ａが第１リード１１の主面１１１に搭載され、半導体素子６ｂが第１リード１１の裏面１１２に搭載されている。したがって、半導体素子６ａおよび半導体素子６ｂが第１リード１１の同じ面に並べて搭載されている場合と比較して、半導体素子６ａ，６ｂを表面積（ｚ方向に直交する面の面積）の大きいものとすることができる。これにより、ＭＯＳＦＥＴである半導体素子６ａ，６ｂのオン抵抗を小さくすることができる。また、半導体素子６ａ，６ｂの表面積が同じであれば、半導体素子６ａ，６ｂを同じ面に並べて搭載する場合と比較して、半導体装置Ａ１の表面積を小さくできる。
また、本実施形態によると、半導体素子６ａの素子第１電極６３、および、半導体素子６ｂの素子第１電極６３は、どちらも第１リード１１に電気的に接続されている。したがって、２個の半導体素子６ａ，６ｂのドレイン電極同士が接続されたドレイン共通回路を構成することができる。
また、本実施形態によると、第５電極４５は、配線パターン３２２、ビアホール２２４、第４リード１４、ビアホール２１４、配線パターン３１２、およびビアホール２１２を介して、半導体素子６ａの素子第３電極６５（ゲート電極）に導通し、また、配線パターン３２２およびビアホール２２２を介して、半導体素子６ｂの素子第３電極６５（ゲート電極）に導通している。したがって、制御信号を第５電極４５に入力することで、半導体素子６ａおよび半導体素子６ｂの両方を同時に制御することができる。
図１５に基づき、本開示の第２実施形態にかかる半導体装置Ａ２について説明する。図１５において、先述した半導体装置Ａ１と同一または類似の要素には同一の符号を付して、重複する説明を省略する。図１５は、半導体装置Ａ２の模式的な断面を示す図であり、第１実施形態にかかる半導体装置Ａ１の図３に相当する図である。
本実施形態にかかる半導体装置Ａ２は、半導体素子６ａの素子第３電極６５と半導体素子６ｂの素子第３電極６５とが導通していない点で、第１実施形態にかかる半導体装置Ａ１と異なる。本実施形態にかかる配線パターン３２２は、ビアホール２２４に接していない。また、半導体装置Ａ２は、配線パターン３２５および第６電極４６をさらに備えている。
配線パターン３２５は、配線パターン３２１〜３２４と同様のものであり、絶縁層裏面７２において配線パターン３２１〜３２４から離間して形成されている。配線パターン３２５は、ビアホール２２４および第５電極４５に接し、ビアホール２２４と第５電極４５とを電気的に接続している。第６電極４６は、第５電極４５と同様のものであり、配線パターン３２２に接し導通している。本実施形態において、第５電極４５は、配線パターン３２５、ビアホール２２４、第４リード１４、ビアホール２１４、配線パターン３１２、およびビアホール２１２を介して、半導体素子６ａの素子第３電極６５（ゲート電極）に導通しているが、半導体素子６ｂの素子第３電極６５（ゲート電極）に導通していない。一方、第６電極４６は、配線パターン３２２およびビアホール２２２を介して、半導体素子６ｂの素子第３電極６５（ゲート電極）に導通している。したがって、第５電極４５は半導体素子６ａのゲート端子として機能し、第６電極４６は半導体素子６ｂのゲート端子として機能する。
本実施形態においても、半導体素子６ａが第１リード１１の主面１１１に搭載され、半導体素子６ｂが第１リード１１の裏面１１２に搭載されている。したがって、半導体素子６ａおよび半導体素子６ｂが第１リード１１の同じ面に並べて搭載されている場合と比較して、半導体素子６ａ，６ｂを表面積（ｚ方向に直交する面の面積）の大きいものとすることができる。また、本実施形態においても、半導体素子６ａの素子第１電極６３、および、半導体素子６ｂの素子第１電極６３は、どちらも第１リード１１に電気的に接続されている。したがって、２個の半導体素子６ａ，６ｂのドレイン電極同士が接続されたドレイン共通回路を構成することができる。
また、本実施形態によると、第５電極４５が半導体素子６ａの素子第３電極６５（ゲート電極）に導通し、第６電極４６が半導体素子６ｂの素子第３電極６５（ゲート電極）に導通し、第５電極４５と第６電極４６とは導通していない。したがって、第５電極４５と第６電極４６とで異なる制御信号を入力することができるので、半導体素子６ａおよび半導体素子６ｂは個別に制御可能である。
なお、半導体装置Ａ２は、配線パターン３２１〜３２５を備えず、第１電極４１がビアホール２２３に直接接し、第２電極４２がビアホール２２５に直接接し、第３電極４３がビアホール２２１に直接接し、第５電極４５がビアホール２２４に直接接し、第６電極４６がビアホール２２２に直接接してもよい。この場合、絶縁層裏面７２に配線パターン３２１〜３２５を形成する必要がないので、配線パターン形成のための材料の削減が可能である。
図１６に基づき、本開示の第３実施形態にかかる半導体装置Ａ３について説明する。図１６において、先述した半導体装置Ａ１と同一または類似の要素には同一の符号を付して、重複する説明を省略する。図１６は、半導体装置Ａ３の模式的な断面を示す図であり、第１実施形態にかかる半導体装置Ａ１の図３に相当する図である。
本実施形態にかかる半導体装置Ａ３は、第１リード１１の裏面１１２が凹部１１４を備え、半導体素子６ｂが凹部１１４に配置されている点で、第１実施形態にかかる半導体装置Ａ１と異なる。
凹部１１４は、第１リード１１の裏面１１２に形成され、主面１１１側に凹んだ凹部であり、裏面１１２に平行な底面１１４ａを備える。凹部１１４は、例えばハーフエッチング処理によって形成される。半導体素子６ｂは、凹部１１４に配置されており、素子裏面６２と底面１１４ａとが対向する姿勢で、導電性接合層５１を介して第１リード１１に接合されている。
本実施形態においても、半導体素子６ａが第１リード１１の主面１１１に搭載され、半導体素子６ｂが第１リード１１の裏面１１２に搭載されている。したがって、半導体素子６ａおよび半導体素子６ｂが第１リード１１の同じ面に並べて搭載されている場合と比較して、半導体素子６ａ，６ｂを表面積（ｚ方向に直交する面の面積）の大きいものとすることができる。
また、本実施形態によると、半導体素子６ｂが第１リード１１の裏面１１２に形成された凹部１１４の底面１１４ａに配置されている。したがって、底面１１４ａから絶縁層裏面７２までの距離ｔ１が、第１実施形態における裏面１１２から絶縁層裏面７２までの距離と同じ距離である場合、半導体装置Ａ３の厚さ（ｚ方向の寸法）は半導体装置Ａ１の厚さより薄い。つまり、半導体装置の薄型化に寄与する。また、裏面１１２から絶縁層裏面７２までの距離ｔ２は第１実施形態の場合より小さいので、ビアホール２２３〜２２５の高さ（ｚ方向の寸法）は、第１実施形態の場合より低い。したがって、ビアホール２２３〜２２５の抵抗値が低減される。また、ビアホール２２３〜２２５を形成するための材料の削減が可能である。さらに、ビアホール２２３〜２２５を形成するために絶縁層裏面７２から穿設される孔の深さが浅くなる。これにより、穿設により生じる欠陥が抑制される。
なお、半導体装置Ａ３は、裏面１１２に凹部１１４を備える代わりに、主面１１１に凹部１１５を備えてもよい。この場合、凹部１１５は、第１リード１１の主面１１１に形成され、裏面１１２側に凹んだ凹部であり、主面１１１に平行な底面１１５ａを備える。半導体素子６ａは、凹部１１５に配置されており、素子裏面６２と底面１１５ａとが対向する姿勢で、導電性接合層５１を介して第１リード１１に接合されている。当該変形例においても、底面１１５ａから絶縁層主面７１までの距離が、第１実施形態における主面１１１から絶縁層主面７１までの距離と同じ距離である場合、半導体装置Ａ３の厚さ（ｚ方向の寸法）は半導体装置Ａ１の厚さより薄い。つまり、半導体装置の薄型化に寄与する。また、主面１１１から絶縁層主面７１までの距離は、第１実施形態の場合より小さいので、ビアホール２１３，２１４の高さ（ｚ方向の寸法）は、第１実施形態の場合より低い。したがって、ビアホール２１３，２１４を形成するために絶縁層主面７１から穿設される孔の深さが浅くなる。これにより、穿設のための工程にかかる時間が短縮される。また、ビアホール２１３，２１４を形成するための材料の削減が可能である。なお、半導体装置Ａ３は、裏面１１２が凹部１１４を備え、半導体素子６ｂが凹部１１４に配置され、かつ、主面１１１が凹部１１５を備え、半導体素子６ａが凹部１１５に配置されてもよい。
図１７に基づき、本開示の第４実施形態にかかる半導体装置Ａ４について説明する。図１７において、先述した半導体装置Ａ１と同一または類似の要素には同一の符号を付して、重複する説明を省略する。図１７は、半導体装置Ａ４の模式的な断面を示す図であり、第１実施形態にかかる半導体装置Ａ１の図３に相当する図である。
本実施形態にかかる半導体装置Ａ４は、各電極が裏面側だけでなく、主面側（絶縁層７の絶縁層主面７１側）にも配置されている点で、第１実施形態にかかる半導体装置Ａ１と異なる。半導体装置Ａ４は、第５リード１５と、ビアホール２１５，２１６，２２６と、配線パターン３１３，３１４と、第１電極４１ａ、第２電極４２ａ、第３電極４３ａ、および第５電極４５ａとをさらに備えている。
第５リード１５は、第４リード１４と同様のものであり、第１リード１１、第３リード１３、および第４リード１４から離間して配置されている。第５リード１５は、主面１５１、裏面１５２、および端面１５３（図示なし）を備える。主面１５１および裏面１５２は、ｚ方向において互いに反対側を向いている。主面１５１は、図１７の上方を向く面である。裏面１５２は、図１７の下方を向く面である。端面１５３は、リードフレームにおいて第５リード１５とフレームとを繋いでいたタイバーを切断して形成された切断面である。端面１５３は、絶縁層７から露出している。図１７に示すように、第５リード１５の主面１５１は、第１リード１１の主面１１１、第３リード１３の主面１３１、および第４リード１４の主面１４１と面一である。また、第５リード１５の裏面１５２は、第１リード１１の裏面１１２、第３リード１３の裏面１３２、および第４リード１４の裏面１４２と面一である。
ビアホール２１５，２１６は、ビアホール２１１〜２１４と同様のものであり、絶縁層７の絶縁層主面７１に開口してｚ方向に延びている。図１７に示すように、ビアホール２１５は、第１リード１１の主面１１１に接し、第１リード１１に導通している。ビアホール２１６は、第５リード１５の主面１５１に接し、第５リード１５に導通している。ビアホール２２６は、ビアホール２２１〜２２５と同様のものであり、絶縁層７の絶縁層裏面７２に開口してｚ方向に延びている。図１７に示すように、ビアホール２２６は、第５リード１５の裏面１５２に接し、第５リード１５に導通している。
配線パターン３１３，３１４は、配線パターン３１１，３１２と同様のものであり、絶縁層主面７１に形成され、配線パターン３１１，３１２から離間して配置されている。図１７に示すように、配線パターン３１３は、ビアホール２１５に接し導通している。配線パターン３１４は、ビアホール２１６に接し導通している。図１７においては表れていないが、配線パターン３１１は、ビアホール２１１に接している部分とビアホール２１３に接している部分とが絶縁層主面７１上で繋がっている。同様に、配線パターン３１２は、ビアホール２１２に接している部分とビアホール２１４に接している部分とが絶縁層主面７１上で繋がっている。また、図１７においては表れていないが、配線パターン３２１は、ビアホール２２１に接している部分とビアホール２２６に接している部分とが絶縁層裏面７２上で繋がっている。同様に、配線パターン３２２は、ビアホール２２２に接している部分とビアホール２２４に接している部分とが絶縁層裏面７２上で繋がっている。
第１電極４１ａ、第２電極４２ａ、第３電極４３ａ、および第５電極４５ａは、第１電極４１、第２電極４２、第３電極４３、および第５電極４５と同様のものであり、半導体装置Ａ４における主面側に配置されている。第１電極４１ａは、配線パターン３１１に接し導通している。第２電極４２ａは、配線パターン３１３に接し導通している。第３電極４３ａは、配線パターン３１４に接し導通している。第５電極４５ａは、配線パターン３１２に接し導通している。第１電極４１ａは、配線パターン３１１に導通しているので、第１電極４１と導通し、半導体素子６ａのソース端子として機能する。第２電極４２ａは、配線パターン３１３およびビアホール２１５を介して、第１リード１１に導通している。したがって、第２電極４２ａは、第２電極４２と導通し、半導体素子６ａおよび半導体素子６ｂのドレイン端子として機能する。第３電極４３ａは、配線パターン３１４、ビアホール２１６、第５リード１５、およびビアホール２２６を介して、配線パターン３２１に導通している。したがって、第３電極４３ａは、第３電極４３と導通し、半導体素子６ｂのソース端子として機能する。第５電極４５ａは、配線パターン３１２に導通しているので、第５電極４５に導通し、半導体素子６ａおよび半導体素子６ｂのゲート端子として機能する。
本実施形態においても、半導体素子６ａが第１リード１１の主面１１１に搭載され、半導体素子６ｂが第１リード１１の裏面１１２に搭載されている。したがって、半導体素子６ａおよび半導体素子６ｂが第１リード１１の同じ面に並べて搭載されている場合と比較して、半導体素子６ａ，６ｂを表面積（ｚ方向に直交する面の面積）の大きいものとすることができる。また、本実施形態によると、第１電極４１ａ、第２電極４２ａ、第３電極４３ａ、および第５電極４５ａが半導体装置Ａ４における主面側に配置されている。各電極が主面側および裏面側に配置されているので、半導体装置Ａ４の主面側にパッシブ素子などを実装するなど、回路基板に実装するときの自由度が増加する。なお、第１電極４１ａ、第２電極４２ａ、第３電極４３ａ、および第５電極４５ａは全てが配置されていなくてもよく、必要なものだけが配置されていてもよい。また、第１電極４１、第２電極４２、第３電極４３、および第５電極４５も全てが配置されている必要はない。
図１８〜図２１に基づき、本開示の第５実施形態にかかる半導体装置Ａ５について説明する。図１８〜図２１において、先述した半導体装置Ａ１と同一または類似の要素には同一の符号を付して、重複する説明を省略する。図１８は、半導体装置Ａ５を示す回路図であり、第１実施形態にかかる半導体装置Ａ１の図２に相当する図である。図１９は、半導体装置Ａ５の模式的な断面を示す図であり、第１実施形態にかかる半導体装置Ａ１の図３に相当する図である。図２０〜図２１は、半導体装置Ａ５を示す平面図であり、それぞれ一部を透過させている。図２０は、第１実施形態にかかる半導体装置Ａ１の図５に相当する図である。図２１は、第１実施形態にかかる半導体装置Ａ１の図６に相当する図である。なお、第１実施形態にかかる半導体装置Ａ１の図４に相当する図は、図４と同様なので省略する。
本実施形態にかかる半導体装置Ａ５は、２個の半導体素子６ａ，６ｂのドレイン電極同士が接続されたドレイン共通回路ではなく、ソース電極同士が接続されたソース共通回路である（図１８参照）点で、第１実施形態にかかる半導体装置Ａ１と異なる。半導体装置Ａ５は、図１９〜図２２に示すように、第２リード１２と、絶縁性接合層５２と、ビアホール２２６と、配線パターン３２５と、第４電極４４とをさらに備えている。
本実施形態にかかる第１リード１１は、図２０に示すように、ｚ方向視において、半導体装置Ａ１のｙ方向の中央で、ｘ方向の中央より一方側（図２０においては左側）に配置されている。また、第１リード１１は、半導体素子６ａ，６ｂを支持するとともに、半導体素子６ａと導通し、半導体素子６ｂとは導通していない。
第２リード１２は、第１リード１１と同様のものであり、第１リード１１、第３リード１３、および第４リード１４から離間して配置されている。第２リード１２は、図２０に示すように、ｚ方向視において、半導体装置Ａ１のｙ方向の中央で、ｘ方向の中央より他方側（図２０においては右側）に配置されている。つまり、本実施形態にかかる第１リード１１および第２リード１２は、第１実施形態にかかる第１リード１１を、ｘ方向の中央で２つに分離したものに相当する。また、第２リード１２は、半導体素子６ａ，６ｂを支持するとともに、半導体素子６ｂと導通し、半導体素子６ａとは導通していない。なお、第１リード１１、第２リード１２、第３リード１３および第４リード１４の配置、形状、大きさは一例であって、これに限定されず、適宜設計される。第２リード１２は、主面１２１、裏面１２２、および端面１２３を備える。主面１２１および裏面１２２は、ｚ方向において互いに反対側を向いている。主面１２１は、図１９の上方を向く面である。主面１２１は、半導体素子６ａが搭載される面である。裏面１２２は、図１９の下方を向く面である。裏面１２２は、半導体素子６ｂが搭載される面である。端面１２３は、リードフレームにおいて第２リード１２とフレームとを繋いでいたタイバーを切断して形成された切断面である。端面１２３は、絶縁層７から露出している。図１９に示すように、第２リード１２の主面１２１は、第１リード１１の主面１１１、第３リード１３の主面１３１、および第４リード１４の主面１４１と面一である。また、第２リード１２の裏面１２２は、第１リード１１の裏面１１２、第３リード１３の裏面１３２、および第４リード１４の裏面１４２と面一である。
本実施形態にかかる半導体素子６ａ，６ｂは、図１９に示すように、第１リード１１と第２リード１２とに跨って搭載されている。半導体素子６ａは、素子裏面６２と主面１１１および主面１２１とが対向する姿勢で、導電性接合層５１を介して第１リード１１に接合され、絶縁性接合層５２を介して第２リード１２に接合されている。これにより、半導体素子６ａの素子第１電極６３は、導電性接合層５１を介して、第１リード１１に電気的に接続されている。一方、半導体素子６ａの素子第１電極６３と第２リード１２との間には絶縁性接合層５２が介在しているので、半導体素子６ａの素子第１電極６３と第２リード１２とは導通していない。半導体素子６ｂは、素子裏面６２と裏面１１２および裏面１２２とが対向する姿勢で、導電性接合層５１を介して第２リード１２に接合され、絶縁性接合層５２を介して第１リード１１に接合されている。これにより、半導体素子６ｂの素子第１電極６３は、導電性接合層５１を介して、第２リード１２に電気的に接続されている。一方、半導体素子６ｂの素子第１電極６３と第１リード１１との間には絶縁性接合層５２が介在しているので、半導体素子６ｂの素子第１電極６３と第１リード１１とは導通していない。
絶縁性接合層５２は、図１９に示すように、半導体素子６ａと第２リード１２との間、および、半導体素子６ｂと第１リード１１との間に介在する絶縁体である。導電性接合層５１および絶縁性接合層５２によって、半導体素子６ａ，６ｂは第１リード１１および第２リード１２に接合される。導電性接合層５１によって、半導体素子６ａの素子第１電極６３と第１リード１１との導通が確保され、半導体素子６ｂの素子第１電極６３と第２リード１２との導通が確保される。一方、絶縁性接合層５２によって、半導体素子６ａの素子第１電極６３と第２リード１２との絶縁が確保され、半導体素子６ｂの素子第１電極６３と第１リード１１との絶縁が確保される。絶縁性接合層５２は、絶縁性接合材を塗布して熱硬化させることで形成される。絶縁性接合材は、たとえばソルダーレジストである。なお、絶縁性接合材は、その他の合成樹脂などの材料であってもよい。また、絶縁性接合層５２の形成方法は限定されず、絶縁性接合層５２は絶縁性を有する材料からなればよい。
ビアホール２２６は、ビアホール２２１〜２２５と同様のものであり、絶縁層７の絶縁層裏面７２に開口してｚ方向に延びている。図１９および図２０に示すように、ビアホール２２６は、第２リード１２の裏面１２２に接し、第２リード１２に導通している。
配線パターン３２５は、配線パターン３２１，３２２，３２４と同様のものであり、絶縁層裏面７２に形成され、配線パターン３２１，３２２，３２４から離間して配置されている。図１９および図２１に示すように、配線パターン３２５は、ビアホール２２６に接し導通している。図２１に示すように、本実施形態においては、配線パターン３２３が形成されておらず、配線パターン３２１が、ビアホール２２３に接し導通している。図１９において離れて示されている、配線パターン３２１のビアホール２２１に接している部分とビアホール２２３に接している部分とは、図２１に示すように、絶縁層裏面７２上で繋がっている。同様に、配線パターン３２２のビアホール２２２に接している部分とビアホール２２４に接している部分とは、絶縁層裏面７２上で繋がっている。
第４電極４４は、第１電極４１、第２電極４２、第３電極４３、および第５電極４５と同様のものであり、半導体装置Ａ５における裏面側に配置されている。図１９および図２１に示すように、第４電極４４は、配線パターン３２５に接し導通している。第４電極４４は、配線パターン３２５、ビアホール２２６、第２リード１２を介して、半導体素子６ｂの素子第１電極６３（ドレイン電極）に導通している。したがって、第４電極４４は、半導体素子６ｂのドレイン端子として機能する。
第２電極４２は、配線パターン３２４、ビアホール２２５、および第１リード１１を介して、半導体素子６ａの素子第１電極６３（ドレイン電極）に導通している。したがって、第２電極４２は、半導体素子６ａのドレイン端子として機能する。つまり、本実施形態においては、第１実施形態と異なり、２個の半導体素子６ａ，６ｂのドレイン電極は共通していない。
第１電極４１は、配線パターン３２１、ビアホール２２３、第３リード１３、ビアホール２１３、配線パターン３１１、およびビアホール２１１を介して、半導体素子６ａの素子第２電極６４（ソース電極）に導通している。また、第１電極４１は、配線パターン３２１、ビアホール２２１を介して、半導体素子６ｂの素子第２電極６４（ソース電極）に導通している。したがって、第１電極４１は、半導体素子６ａおよび半導体素子６ｂのソース端子として機能する。半導体装置Ａ１は、２個の半導体素子６ａ，６ｂのソース電極同士が接続されたソース共通回路（図１８参照）になっている。
本実施形態においても、半導体素子６ａが第１リード１１の主面１１１に搭載され、半導体素子６ｂが第１リード１１の裏面１１２に搭載されている。したがって、半導体素子６ａおよび半導体素子６ｂが第１リード１１の同じ面に並べて搭載されている場合と比較して、半導体素子６ａ，６ｂを表面積（ｚ方向に直交する面の面積）の大きいものとすることができる。
また、本実施形態によると、第１電極４１は、配線パターン３２１、ビアホール２２３、第３リード１３、ビアホール２１３、配線パターン３１１、およびビアホール２１１を介して、半導体素子６ａの素子第２電極６４（ソース電極）に導通し、また、配線パターン３２１およびビアホール２２１を介して、半導体素子６ｂの素子第２電極６４（ソース電極）に導通している。半導体素子６ａの素子第１電極６３（ドレイン電極）は、導電性接合層５１によって第１リード１１に導通し、絶縁性接合層５２によって第２リード１２と絶縁される。また、半導体素子６ｂの素子第１電極６３（ドレイン電極）は、導電性接合層５１によって第２リード１２に導通し、絶縁性接合層５２によって第１リード１１と絶縁される。これにより、半導体素子６ａの素子第１電極６３と半導体素子６ｂの素子第１電極６３とは絶縁されて、２個の半導体素子６ａ，６ｂのドレイン電極は共通していない。したがって、２個の半導体素子６ａ，６ｂのソース電極同士が接続されたソース共通回路を構成することができる。図１８に示すように、半導体装置Ａ５において、共通となるソース端子（第１電極４１）がグランドに接続されることで、各ゲート端子（第５電極４５）に入力される制御信号の電圧が低くても、各ＭＯＳＦＥＴ（半導体素子６ａ，６ｂ）は駆動可能になる。したがって、制御信号の電圧を昇圧するための昇圧回路は必要ない。
図２２および図２３に基づき、本開示の第６実施形態にかかる半導体装置Ａ６について説明する。図２２および図２３において、先述した半導体装置Ａ１と同一または類似の要素には同一の符号を付して、重複する説明を省略する。図２２は、半導体装置Ａ６を示す回路図であり、第１実施形態にかかる半導体装置Ａ１の図２に相当する図である。図２３は、半導体装置Ａ６の模式的な断面を示す図であり、第１実施形態にかかる半導体装置Ａ１の図３に相当する図である。
本実施形態にかかる半導体装置Ａ６は、２個の半導体素子６ａ，６ｂのドレイン電極同士が接続されたドレイン共通回路ではなく、半導体素子６ａのソース電極と半導体素子６ｂのドレイン電極とを接続させた回路である（図２２参照）点で、第１実施形態にかかる半導体装置Ａ１と異なる。半導体装置Ａ６は、たとえばインバータのブリッジ回路などに用いられる（図２２参照）。半導体装置Ａ６は、図２３に示すように、絶縁性接合層５２と、配線パターン３２５と、第６電極４６とをさらに備えている。
本実施形態にかかる第３リード１３は、半導体素子６ｂを支持するとともに、半導体素子６ｂと導通している。本実施形態にかかる半導体素子６ｂは、図２３に示すように、第１リード１１と第３リード１３とに跨って搭載されている。半導体素子６ｂは、素子裏面６２と裏面１１２および裏面１３２とが対向する姿勢で、導電性接合層５１を介して第３リード１３に接合され、絶縁性接合層５２を介して第１リード１１に接合されている。これにより、半導体素子６ｂの素子第１電極６３は、導電性接合層５１を介して、第３リード１３に電気的に接続されている。一方、半導体素子６ｂの素子第１電極６３と第１リード１１との間には絶縁性接合層５２が介在しているので、半導体素子６ｂの素子第１電極６３と第１リード１１とは導通していない。絶縁性接合層５２は、第５実施形態にかかる絶縁性接合層５２と同様のものであり、図２３に示すように、半導体素子６ｂと第１リード１１との間に介在する絶縁体である。半導体素子６ｂは導電性接合層５１によって第３リード１３に接合され、導電性接合層５１によって、半導体素子６ｂの素子第１電極６３と第３リード１３との導通が確保される。また、半導体素子６ｂは絶縁性接合層５２によって第１リード１１に接合され、絶縁性接合層５２によって、半導体素子６ｂの素子第１電極６３と第１リード１１との絶縁が確保される。
配線パターン３２５は、配線パターン３２１〜３２４と同様のものであり、絶縁層裏面７２において配線パターン３２１〜３２４から離間して形成されている。配線パターン３２５は、ビアホール２２４および第５電極４５に接し、ビアホール２２４と第５電極４５とを電気的に接続している。第６電極４６は、第１電極４１、第２電極４２、第３電極４３、および第５電極４５と同様のものであり、配線パターン３２２に接し導通している。本実施形態において、第５電極４５は、配線パターン３２５、ビアホール２２４、第４リード１４、ビアホール２１４、配線パターン３１２、およびビアホール２１２を介して、半導体素子６ａの素子第３電極６５（ゲート電極）に導通しているが、半導体素子６ｂの素子第３電極６５（ゲート電極）に導通していない。一方、第６電極４６は、配線パターン３２２およびビアホール２２２を介して、半導体素子６ｂの素子第３電極６５（ゲート電極）に導通している。したがって、第５電極４５は半導体素子６ａのゲート端子として機能し、第６電極４６は半導体素子６ｂのゲート端子として機能する。
第１電極４１は、配線パターン３２３、ビアホール２２３、第３リード１３、ビアホール２１３、配線パターン３１１、およびビアホール２１１を介して、半導体素子６ａの素子第２電極６４（ソース電極）に導通している。また、第１電極４１は、配線パターン３２３、ビアホール２２３、および第３リード１３を介して、半導体素子６ｂの素子第１電極６３（ドレイン電極）に導通している。したがって、第１電極４１は、半導体素子６ａのソース端子として機能し、かつ、半導体素子６ｂのドレイン端子として機能する。半導体装置Ａ６は、半導体素子６ａのソース電極と半導体素子６ｂのドレイン電極とを接続させた回路（図２２参照）になっている。
本実施形態においても、半導体素子６ａが第１リード１１の主面１１１に搭載され、半導体素子６ｂが第１リード１１の裏面１１２に搭載されている。したがって、半導体素子６ａおよび半導体素子６ｂが第１リード１１の同じ面に並べて搭載されている場合と比較して、半導体素子６ａ，６ｂを表面積（ｚ方向に直交する面の面積）の大きいものとすることができる。
また、本実施形態によると、第１電極４１は、配線パターン３２３、ビアホール２２３、第３リード１３、ビアホール２１３、配線パターン３１１、およびビアホール２１１を介して、半導体素子６ａの素子第２電極６４（ソース電極）に導通し、また、配線パターン３２３、ビアホール２２３、および第３リード１３を介して、半導体素子６ｂの素子第１電極６３（ドレイン電極）に導通している。したがって、半導体素子６ａのソース電極と半導体素子６ｂのドレイン電極とを接続させた回路を構成することができる。
また、本実施形態によると、第５電極４５が半導体素子６ａの素子第３電極６５（ゲート電極）に導通し、第６電極４６が半導体素子６ｂの素子第３電極６５（ゲート電極）に導通し、第５電極４５と第６電極４６とは導通していない。したがって、第５電極４５と第６電極４６とで異なる制御信号を入力することができるので、半導体素子６ａおよび半導体素子６ｂは個別に制御可能である。
また、本実施形態によると、半導体素子６ａの素子第２電極６４（ソース電極）と半導体素子６ｂの素子第１電極６３（ドレイン電極）との間の寄生インダクタンスを低減できる。
図２４に基づき、本開示の第７実施形態にかかる半導体装置Ａ７について説明する。図２４において、先述した半導体装置Ａ１と同一または類似の要素には同一の符号を付して、重複する説明を省略する。図２４は、半導体装置Ａ７を示す回路図であり、第１実施形態にかかる半導体装置Ａ１の図２に相当する図である。
本実施形態にかかる半導体装置Ａ７は、２個の半導体素子６ａ，６ｂがＰ型ＭＯＳＦＥＴである点で、第１実施形態にかかる半導体装置Ａ１と異なる。なお、半導体装置Ａ７の構造は第１実施形態にかかる半導体装置Ａ１と同様である。したがって、本実施形態においても、第１実施形態と同様の効果を奏することができる。
図２５に基づき、本開示の第８実施形態にかかる半導体装置Ａ８について説明する。図２５において、先述した半導体装置Ａ２と同一または類似の要素には同一の符号を付して、重複する説明を省略する。図２５は、半導体装置Ａ８を備えるモータ駆動回路を示す回路図である。
本実施形態にかかる半導体装置Ａ８は、半導体素子６ａがＰ型ＭＯＳＦＥＴであり、半導体素子６ｂがＮ型ＭＯＳＦＥＴである点で、第１実施形態にかかる半導体装置Ａ１と異なる。なお、半導体装置Ａ８の構造は第２実施形態にかかる半導体装置Ａ２と同様である。図２５に示すモータ駆動回路は、２個の半導体装置Ａ８を備えている。一方の半導体装置Ａ８の共通ドレイン端子である第２電極４２（図１５参照）と、他方の半導体装置Ａ８の第２電極４２との間にモータが接続されている。各半導体装置Ａ８の半導体素子６ａのソース電極が接続されたソース端子である第１電極４１（図１５３参照）には電圧Ｖｉｎが入力され、各半導体装置Ａ８の半導体素子６ｂのソース電極が接続されたソース端子である第３電極４３（図１５３参照）は接地されている。一方の半導体装置Ａ８の半導体素子６ａのゲート電極が接続されたゲート端子である第５電極４５（図１５参照）、一方の半導体装置Ａ８の半導体素子６ｂのゲート電極が接続されたゲート端子である第６電極４６（図１５参照）、他方の半導体装置Ａ８の半導体素子６ａのゲート電極が接続されたゲート端子である第５電極４５、および、他方の半導体装置Ａ８の半導体素子６ｂのゲート電極が接続されたゲート端子である第６電極４６に、それぞれ駆動信号が入力される。
半導体装置Ａ８の構造は第２実施形態にかかる半導体装置Ａ２と同様なので、本実施形態においても、第２実施形態と同様の効果を奏することができる。
第７実施形態および第８実施形態に示すように、半導体素子６ａ，６ｂは、それぞれ、Ｎ型ＭＯＳＦＥＴであってもよいし、Ｐ型ＭＯＳＦＥＴであってもよい。
図２６に基づき、本開示の第９実施形態にかかる半導体装置Ａ９について説明する。図２６において、先述した半導体装置Ａ１と同一または類似の要素には同一の符号を付して、重複する説明を省略する。図２６は、半導体装置Ａ９の模式的な断面を示す図であり、第１実施形態にかかる半導体装置Ａ１の図３に相当する図である。
本実施形態にかかる半導体装置Ａ９は、２個の半導体素子６ａ，６ｂがダイオードである点で、第１実施形態にかかる半導体装置Ａ１と異なる。半導体装置Ａ９は、図２６に示すように、第４リード１４と、ビアホール２１２，２１４，２２２，２２４と、配線パターン３１２，３２２と、第５電極４５とを備えていない。
半導体素子６ａ，６ｂは、ダイオードであり、カソード電極である素子第１電極６３が素子裏面６２に配置されており、アノード電極である素子第２電極６４が素子主面６１に配置されている。素子第３電極６５は配置されていない。したがって、半導体装置Ａ９は、第１実施形態にかかる半導体装置Ａ１において素子第３電極６５の導電経路として機能したビアホール２１２，２１４，２２２，２２４、配線パターン３１２，３２２、および第５電極４５を備えていない。
第１電極４１は、半導体素子６ａの素子第２電極６４（アノード電極）に導通しているので、半導体素子６ａのアノード端子として機能する。第３電極４３は、半導体素子６ｂの素子第２電極６４（アノード電極）に導通しているので、半導体素子６ｂのアノード端子として機能する。第２電極４２は、半導体素子６ａの素子第１電極６３（カソード電極）、および、半導体素子６ｂの素子第１電極６３（カソード電極）に導通しているので、半導体素子６ａおよび半導体素子６ｂのカソード端子として機能する。半導体装置Ａ９は、２個の半導体素子６ａ，６ｂのカソード電極同士が接続されたカソード共通回路になっている。なお、半導体装置Ａ９は、半導体素子６ａ，６ｂの素子主面６１を第１リード１１に対向させて接合したアノード共通回路であってもよい。
本実施形態においても、半導体素子６ａが第１リード１１の主面１１１に搭載され、半導体素子６ｂが第１リード１１の裏面１１２に搭載されている。したがって、半導体素子６ａおよび半導体素子６ｂが第１リード１１の同じ面に並べて搭載されている場合と比較して、半導体素子６ａ，６ｂを表面積（ｚ方向に直交する面の面積）の大きいものとすることができる。
本開示にかかる半導体装置は、先述した実施形態に限定されるものではない。本開示にかかる半導体装置の各部の具体的な構成は、種々に設計変更自在である。

Claims (16)

  1. 厚さ方向において互いに反対側を向く素子主面および素子裏面と、前記素子裏面に配置された素子第１電極と、前記素子主面に配置された素子第２電極と、をそれぞれ有する第１半導体素子および第２半導体素子と、
    前記厚さ方向において互いに反対側を向くリード主面およびリード裏面を有する第１リードと、
    前記第１リード、前記第１半導体素子および前記第２半導体素子を覆う絶縁層と、
    前記第１半導体素子の前記素子第２電極に導通する第１電極と、
    前記第１リードに導通する第２電極と、
    を備え、
    前記第１半導体素子の前記素子裏面と前記リード主面とが対向する姿勢で前記第１半導体素子と前記第１リードとが接合され、
    前記第２半導体素子の前記素子裏面と前記リード裏面とが対向する姿勢で前記第２半導体素子と前記第１リードとが接合された、半導体装置。
  2. 配線パターンおよびビアホールをさらに備える構成において、
    前記絶縁層は、前記厚さ方向において互いに反対側を向く絶縁層主面および絶縁層裏面を備えており、
    前記配線パターンは、前記絶縁層主面および絶縁層裏面の少なくとも一方に形成されており、
    前記ビアホールは、前記絶縁層主面または絶縁層裏面に開口しており、
    前記第１半導体素子の前記素子第２電極と前記第１電極との導通経路、および、前記第１リードと前記第２電極との導通経路は、前記配線パターンおよび前記ビアホールによって構成されている、請求項１に記載の半導体装置。
  3. 前記第１電極および前記第２電極は、前記絶縁層裏面に配置されている、請求項２に記載の半導体装置。
  4. 前記第２半導体素子の前記素子第２電極に導通する第３電極をさらに備える構成において、
    前記第１半導体素子の前記素子第１電極および前記第２半導体素子の前記素子第１電極は、前記第１リードに電気的に接続されている、請求項１ないし３のいずれか１つに記載の半導体装置。
  5. 前記第２半導体素子の前記素子第１電極と電気的に接続された第２リードと、前記第２リードに導通する第４電極と、をさらに備える構成において、
    前記第１半導体素子の前記素子第１電極は、前記第１リードに電気的に接続されている、請求項１ないし３のいずれか１つに記載の半導体装置。
  6. 前記第１半導体素子は、導電性の接合層を介して前記第１リードに接合され、かつ、絶縁性の接合層を介して前記第２リードに接合されており、
    前記第２半導体素子は、絶縁性の接合層を介して前記第１リードに接合され、かつ、導電性の接合層を介して前記第２リードに接合されている、請求項５に記載の半導体装置。
  7. 前記第２半導体素子の前記素子第２電極は、前記第１電極に導通する、請求項５または６に記載の半導体装置。
  8. 前記第１半導体素子の前記素子第２電極および前記第１電極に導通し、かつ、前記絶縁層に覆われている第３リードをさらに備える、請求項１ないし７のいずれか１つに記載の半導体装置。
  9. 前記第２半導体素子の前記素子第１電極と電気的に接続された第３リードをさらに備える構成において、
    前記第１半導体素子の前記素子第１電極は、前記第１リードに電気的に接続されており、
    前記第３リードは、前記第１電極に導通している、請求項１ないし３のいずれか１つに記載の半導体装置。
  10. 前記第１半導体素子は、導電性の接合層を介して前記第１リードに接合されており、
    前記第２半導体素子は、絶縁性の接合層を介して前記第１リードに接合され、かつ、導電性の接合層を介して前記第３リードに接合されている、請求項９に記載の半導体装置。
  11. 第５電極をさらに備える構成において、
    前記第１半導体素子および前記第２半導体素子は、それぞれ、前記素子主面に配置された素子第３電極を備えており、
    前記第５電極は、前記第１半導体素子の前記素子第３電極に導通している、請求項１ないし１０のいずれか１つに記載の半導体装置。
  12. 前記第２半導体素子の前記素子第３電極は、前記第５電極に導通する、請求項１１に記載の半導体装置。
  13. 前記第１半導体素子および前記第２半導体素子は、トランジスタである、請求項１１または１２に記載の半導体装置。
  14. 前記第１半導体素子の前記素子第３電極および前記第５電極に導通し、かつ、前記絶縁層に覆われている第４リードをさらに備える、請求項１１ないし１３のいずれか１つに記載の半導体装置。
  15. 前記リード主面は主面凹部を備え、前記第１半導体素子は、前記主面凹部に配置されている、請求項１ないし１４のいずれか１つに記載の半導体装置。
  16. 前記リード裏面は裏面凹部を備え、前記第２半導体素子は、前記裏面凹部に配置されている、請求項１ないし１５のいずれか１つに記載の半導体装置。
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