JPWO2019069654A1 - 電力変換装置 - Google Patents

Abstract

電力変換装置１０は、直流電源と並列に直列接続されたフライングキャパシタ回路１１及び１２と、直流電源及び直列接続されたフライングキャパシタ回路１１及び１２と並列に直列接続されたフライングキャパシタ回路１３及び１４と、フライングキャパシタ回路１１及び１２の出力端子間に直列接続されたスイッチング素子Ｓ１及びＳ２と、フライングキャパシタ回路１３及び１４の出力端子間に直列接続されたスイッチング素子Ｓ３及びＳ４と、スイッチング素子Ｓ１及びＳ２の中点に設けられた第１出力端ＯＵＴ１と、スイッチング素子Ｓ３及びＳ４の中点に設けられた第２出力端ＯＵＴ２とを備え、フライングキャパシタ回路１１及び１２の接続点、及びフライングキャパシタ回路１３及び１４の接続点は、直流電源電圧の中点に接続され、第１出力端ＯＵＴ１と第２出力端ＯＵＴ２から交流電力が出力される。

Description

本発明は、電力変換装置に関する。

インバータモータや太陽光発電システム、蓄電池、燃料電池などに接続されるパワーコンディショナーなどにおいて、マルチレベルインバータを含む電力変換装置が利用されている（例えば、特許文献１）。

図１２は、特許文献１の図２に示されたインバータ装置の回路図である。インバータ装置１０１は、直流電源電圧を入力する第１入力端ＩＮ１、第２入力端ＩＮ２、交流電圧を出力する第１出力端ＯＵＴ１及び第２出力端ＯＵＴ２を備える。第１入力端ＩＮ１とグランドとの間に第１の３レベル回路１２１が接続され、第２入力端ＩＮ２とグランドとの間に第２の３レベル回路１２２が接続され、第１の３レベル回路１２１と第２の３レベル回路１２２との間にブリッジクランプ回路１３０が接続される。

第１入力端ＩＮ１にはＶｄｃ／２が印加され、第２入力端ＩＮ２には−Ｖｄｃ／２が印加される。第１の３レベル回路１２１の出力端の電位はＶｄｃ／２〜０の範囲をとり、第２の３レベル回路１２２の出力端の電位は０〜−Ｖｄｃ／２の範囲をとる。したがって、インバータ装置１０１は、第１の３レベル回路１２１及び第２の３レベル回路１２２により、５つの電圧レベルを用いて電圧変換を行う５レベル回路として作用する。

ブリッジクランプ回路１３０は、第１の３レベル回路１２１の出力をインダクタＬ１を介して第１出力端ＯＵＴ１へ接続（クランプ）し、且つ第２の３レベル回路１２２の出力をインダクタＬ２を介して第２出力端ＯＵＴ２へ接続（クランプ）する状態（第１状態）と、第１の３レベル回路１２１の出力をインダクタＬ２を介して第２出力端ＯＵＴ２へ接続（クランプ）し、且つ第２の３レベル回路１２２の出力をインダクタＬ１を介して第１出力端ＯＵＴ１へ接続（クランプ）する状態（第２状態）とを切り替える。第１状態は系統の電源周波数の前半サイクル、第２状態は系統の電源周波数の後半サイクルに対応する。

特許第５６２６２９３号公報

特許文献１に記載されたインバータ装置は、２つのフライングキャパシタ型の３レベル回路を直列に接続しているので、スイッチ素子Ｓ１〜Ｓ８のそれぞれに低耐圧のスイッチ素子を使用することができるが、出力段のブリッジクランプ回路１３０を構成するスイッチ素子Ｓ１Ｕ、Ｓ２Ｕ、Ｓ１Ｗ、Ｓ２Ｗには高耐圧のスイッチ素子を使用する必要がある。本発明者らは、出力段のスイッチ素子にも、より安価で高性能な低耐圧のスイッチング素子を使用可能な電力変換装置を開発することを課題として認識した。

本発明は、前記従来の課題を解決するもので、より安価で高性能な電力変換装置を提供することを目的とする。

上記課題を解決するために、本発明のある態様の電力変換装置は、直流電源と並列に直列接続された第１のフライングキャパシタ回路及び第２のフライングキャパシタ回路と、直流電源及び直列接続された第１のフライングキャパシタ回路及び第２のフライングキャパシタ回路と並列に直列接続された第３のフライングキャパシタ回路及び第４のフライングキャパシタ回路と、第１のフライングキャパシタ回路及び第２のフライングキャパシタ回路の出力端子間に直列接続された第１のスイッチング素子及び第２のスイッチング素子と、第３のフライングキャパシタ回路及び第４のフライングキャパシタ回路の出力端子間に直列接続された第３のスイッチング素子及び第４のスイッチング素子と、直列接続された第１のスイッチング素子及び第２のスイッチング素子の中点に設けられた第１の出力端子と、直列接続された第３のスイッチング素子及び第４のスイッチング素子の中点に設けられた第２の出力端子と、を備え、第１のフライングキャパシタ回路と第２のフライングキャパシタ回路の接続点、及び第３のフライングキャパシタ回路と第４のフライングキャパシタ回路の接続点は、直流電源電圧の中点に接続され、第１の出力端子と第２の出力端子から交流電力を出力する。

本発明の別の態様の電力変換装置は、直流電源と並列に直列接続された第１のフライングキャパシタ回路及び第２のフライングキャパシタ回路と、直流電源及び直列接続された第１のフライングキャパシタ回路及び第２のフライングキャパシタ回路と並列に直列接続された第３のフライングキャパシタ回路及び第４のフライングキャパシタ回路と、第１のフライングキャパシタ回路及び第２のフライングキャパシタ回路の出力端子間に直列接続された第１のスイッチング素子及び第２のスイッチング素子と、第３のフライングキャパシタ回路及び第４のフライングキャパシタ回路の出力端子間に直列接続された第３のスイッチング素子及び第４のスイッチング素子と、直列接続された第１のスイッチング素子及び第２のスイッチング素子の中点に設けられた第１の出力端子と、直列接続された第３のスイッチング素子及び第４のスイッチング素子の中点に設けられた第２の出力端子と、を備え、第１のフライングキャパシタ回路と第２のフライングキャパシタ回路の接続点、及び第３のフライングキャパシタ回路と第４のフライングキャパシタ回路の接続点は、直流電源電圧の中点に接続され、第１の出力端子との第２出力端子から交流電力が出力され、第１のフライングキャパシタ回路の出力電圧と第２のフライングキャパシタ回路の出力電圧の差、及び、第３のフライングキャパシタ回路の出力電圧と第４のフライングキャパシタ回路の出力電圧の差が、直流電源電圧の半分の電圧以下となるように制御され、第１のスイッチング素子、第２のスイッチング素子、第３のスイッチング素子、及び第４のスイッチング素子は、第１の出力端子及び第２の出力端子から出力される交流電力の極性が切り替えられるときに動作するように制御され、第１の出力端子と第２の出力端子から直流電源電圧の半分の電圧を出力するときの、第１のフライングキャパシタ回路、第２のフライングキャパシタ回路、第３のフライングキャパシタ回路、及び第４のフライングキャパシタ回路を構成するスイッチング素子のスイッチングパターンとして、第１のフライングキャパシタ回路、第２のフライングキャパシタ回路、第３のフライングキャパシタ回路、又は第４のフライングキャパシタ回路を構成するフライングキャパシタが充電される第１のスイッチングパターンと放電される第２のスイッチングパターンがある。

本発明によれば、より安価で高性能な電力変換装置を提供することができる。

本発明の第１の実施の形態に係る電力変換装置の回路図である。 本発明の第２の実施の形態に係る電力変換装置の回路図である。 実施の形態に係る電力変換装置の制御方法におけるスイッチングパターンの第１の例において、Ｕ相が＋でＷ相が−である極性の出力電圧を出力する時のスイッチングパターンを示す図である。 実施の形態に係る電力変換装置の制御方法におけるスイッチングパターンの第１の例において、Ｕ相が−でＷ相が＋である極性の出力電圧を出力する時のスイッチングパターンを示す図である。 実施の形態に係る電力変換装置の制御方法におけるスイッチングパターンの第２の例において、Ｕ相が＋でＷ相が−である極性の出力電圧を出力する時のスイッチングパターンを示す図である。 実施の形態に係る電力変換装置の制御方法におけるスイッチングパターンの第２の例において、Ｕ相が−でＷ相が＋である極性の出力電圧を出力する時のスイッチングパターンを示す図である。 図３（ｂ）に示したスイッチングパターン（２）及び図３（ｃ）に示したスイッチングパターン（３）の別の例を示す図である。 実施の形態に係る電力変換装置の制御方法の第１の例を示す図である。 実施の形態に係る電力変換装置の制御方法の第２の例を示す図である。 実施の形態に係る電力変換装置の制御方法の第３の例を示す図である。 実施の形態に係る電力変換装置のフライングキャパシタ回路の別の例を示す図である。 特許文献１の図２に示された電力変換装置の回路図である。

図１は、本発明の第１の実施の形態に係る電力変換装置の回路図である。電力変換装置１０は、直流電源電圧を入力する第１入力端ＩＮ１、第２入力端ＩＮ２と、直流電源と並列に直列接続された第１のフライングキャパシタ回路１１及び第２のフライングキャパシタ回路１２と、直流電源及び直列接続された第１のフライングキャパシタ回路１１及び第２のフライングキャパシタ回路１２と並列に直列接続された第３のフライングキャパシタ回路１３及び第４のフライングキャパシタ回路１４と、第１のフライングキャパシタ回路１１及び第２のフライングキャパシタ回路１２の出力端子間に直列接続された第１のスイッチング素子Ｓ１及び第２のスイッチング素子Ｓ２と、第３のフライングキャパシタ回路１３及び第４のフライングキャパシタ回路１４の出力端子間に直列接続された第３のスイッチング素子Ｓ３及び第４のスイッチング素子Ｓ４と、直列接続された第１のスイッチング素子Ｓ１及び第２のスイッチング素子Ｓ２の中点に設けられた第１出力端ＯＵＴ１と、直列接続された第３つのスイッチング素子Ｓ３及び第４のスイッチング素子Ｓ４の中点に設けられた第２出力端ＯＵＴ２とを備える。

以降の説明では、直流電源電圧を第１入力端ＩＮ１及び第２入力端ＩＮ２から入力し、交流電力を第１出力端ＯＵＴ１及び第２出力端ＯＵＴ２から出力する場合の動作について主に説明するが、この電力変換装置１０は双方向性を有しており、交流側から直流側に電力を送ることも可能である。この場合は、入力と出力が逆転し、第１出力端ＯＵＴ１及び第２出力端ＯＵＴ２は第１入力端ＩＮ１及び第２入力端ＩＮ２となり、第１入力端ＩＮ１及び第２入力端ＩＮ２は第１出力端ＯＵＴ１及び第２出力端ＯＵＴ２となる。

図１に示した電力変換装置１０では、第１〜第４のフライングキャパシタ回路１１〜１４として、３レベルの電圧を出力可能な３レベル回路が使用されているが、後述するように、第１〜第４のフライングキャパシタ回路１１〜１４として、（２Ｎ＋３）レベル（ただし、Ｎは自然数）の電圧を出力可能なマルチレベル回路が使用されてもよい。

第１入力端ＩＮ１と第２入力端ＩＮ２との間には、容量値が同じである２つのキャパシタＣ１及びＣ２が直列接続される。２つのキャパシタＣ１及びＣ２が同じ容量値を有するので、２つのキャパシタＣ１及びＣ２のそれぞれの端子間電圧は直流電源電圧Ｅの半分（Ｅ／２）に等しい。したがって、第１入力端ＩＮ１の電位をＥ［Ｖ］、第２入力端ＩＮ２の電位を０［Ｖ］とすると、キャパシタＣ１とキャパシタＣ２との接続点の電位はＥ／２［Ｖ］となる。このように、図１に示した電力変換装置１０では、２つのキャパシタＣ１及びＣ２により直流電源電圧を分圧しているが、別の例では、２つの抵抗器により直流電源電圧を分圧してもよいし、それぞれＥ／２［Ｖ］である２つの直流電源が接続されてもよい。第１のフライングキャパシタ回路１１と第２のフライングキャパシタ回路１２の接続点、及び第３のフライングキャパシタ回路１３と第４のフライングキャパシタ回路１４の接続点は、２つのキャパシタＣ１及びＣ２により分圧された直流電源電圧の中点に接続される。

第１〜第４のフライングキャパシタ回路１１〜１４は、全て、フライングキャパシタ形の３レベル回路であり、それぞれ、直列接続された４つのスイッチング素子と、１つのフライングキャパシタにより構成される。なお、別の例では、フライングキャパシタ形以外の３レベル回路が使用されてもよいし、３よりも多いレベルのマルチレベル回路が使用されてもよい。

第１のフライングキャパシタ回路１１は、４つのスイッチング素子Ｓ５ａ、Ｓ５ｂ、Ｓ５ｃ、Ｓ５ｄと、１つのフライングキャパシタＦＣ１により構成される。４つのスイッチング素子Ｓ５ａ〜Ｓ５ｄは、ＮチャネルのＭＯＳＦＥＴにより構成され、それぞれのＭＯＳＦＥＴのソース・ドレイン間にボディーダイオードが接続されている。４つのスイッチング素子Ｓ５ａ〜Ｓ５ｄは、Ｓ５ａ、Ｓ５ｂ、Ｓ５ｃ、Ｓ５ｄの順に直列接続され、スイッチング素子Ｓ５ａは第１入力端ＩＮ１に接続され、スイッチング素子Ｓ５ｄはキャパシタＣ１とキャパシタＣ２との接続点に接続される。フライングキャパシタＦＣ１の一端はスイッチング素子Ｓ５ａとスイッチング素子Ｓ５ｂとの接続点に接続され、フライングキャパシタＦＣ１の他端はスイッチング素子Ｓ５ｃとスイッチング素子Ｓ５ｄとの接続点に接続される。したがって、スイッチング素子Ｓ５ｂとスイッチング素子Ｓ５ｃとの接続点に設けられた出力端からは、スイッチング素子Ｓ５ａから入力される電位Ｅ［Ｖ］と、スイッチング素子Ｓ５ｄから入力される電位Ｅ／２［Ｖ］の間の範囲の電位が出力されるが、フライングキャパシタＦＣ１はＥ／４［Ｖ］の電圧になるようにプリチャージされ、Ｅ／４［Ｖ］の電圧を中心として充放電を繰り返されるので、第１のフライングキャパシタ回路１１からは、概ね、Ｅ［Ｖ］、３Ｅ／４［Ｖ］、Ｅ／２［Ｖ］の３レベルの電位が出力されることになる。

第２のフライングキャパシタ回路１２は、４つのスイッチング素子Ｓ６ａ、Ｓ６ｂ、Ｓ６ｃ、Ｓ６ｄと、１つのフライングキャパシタＦＣ２により構成される。４つのスイッチング素子Ｓ６ａ〜Ｓ６ｄは、ＮチャネルのＭＯＳＦＥＴにより構成され、それぞれのＭＯＳＦＥＴのソース・ドレイン間にボディーダイオードが接続されている。４つのスイッチング素子Ｓ６ａ〜Ｓ６ｄは、Ｓ６ａ、Ｓ６ｂ、Ｓ６ｃ、Ｓ６ｄの順に直列接続され、スイッチング素子Ｓ６ａはキャパシタＣ１とキャパシタＣ２との接続点に接続され、スイッチング素子Ｓ６ｄは第２入力端ＩＮ２に接続される。フライングキャパシタＦＣ２の一端はスイッチング素子Ｓ６ａとスイッチング素子Ｓ６ｂとの接続点に接続され、フライングキャパシタＦＣ２の他端はスイッチング素子Ｓ６ｃとスイッチング素子Ｓ６ｄとの接続点に接続される。したがって、スイッチング素子Ｓ６ｂとスイッチング素子Ｓ６ｃとの接続点に設けられた出力端からは、スイッチング素子Ｓ６ａから入力される電位Ｅ／２［Ｖ］と、スイッチング素子Ｓ６ｄから入力される電位０［Ｖ］の間の範囲の電位が出力されるが、フライングキャパシタＦＣ２はＥ／４［Ｖ］の電圧になるようにプリチャージされ、Ｅ／４［Ｖ］の電圧を中心として充放電を繰り返されるので、第２のフライングキャパシタ回路１２からは、概ね、Ｅ／２［Ｖ］、Ｅ／４［Ｖ］、０［Ｖ］の３レベルの電位が出力されることになる。

第３のフライングキャパシタ回路１３は、４つのスイッチング素子Ｓ７ａ、Ｓ７ｂ、Ｓ７ｃ、Ｓ７ｄと、１つのフライングキャパシタＦＣ３により構成される。４つのスイッチング素子Ｓ７ａ〜Ｓ７ｄは、ＮチャネルのＭＯＳＦＥＴにより構成され、それぞれのＭＯＳＦＥＴのソース・ドレイン間にボディーダイオードが接続されている。４つのスイッチング素子Ｓ７ａ〜Ｓ７ｄは、Ｓ７ａ、Ｓ７ｂ、Ｓ７ｃ、Ｓ７ｄの順に直列接続され、スイッチング素子Ｓ７ａは第１入力端ＩＮ１に接続され、スイッチング素子Ｓ７ｄはキャパシタＣ１とキャパシタＣ２との接続点に接続される。フライングキャパシタＦＣ３の一端はスイッチング素子Ｓ７ａとスイッチング素子Ｓ７ｂとの接続点に接続され、フライングキャパシタＦＣ３の他端はスイッチング素子Ｓ７ｃとスイッチング素子Ｓ７ｄとの接続点に接続される。したがって、スイッチング素子Ｓ７ｂとスイッチング素子Ｓ７ｃとの接続点に設けられた出力端からは、スイッチング素子Ｓ７ａから入力される電位Ｅ［Ｖ］と、スイッチング素子Ｓ７ｄから入力される電位Ｅ／２［Ｖ］の間の範囲の電位が出力されるが、フライングキャパシタＦＣ３はＥ／４［Ｖ］の電圧になるようにプリチャージされ、Ｅ／４［Ｖ］の電圧を中心として充放電を繰り返されるので、第３のフライングキャパシタ回路１３からは、概ね、Ｅ［Ｖ］、３Ｅ／４［Ｖ］、Ｅ／２［Ｖ］の３レベルの電位が出力されることになる。

第４のフライングキャパシタ回路１４は、４つのスイッチング素子Ｓ８ａ、Ｓ８ｂ、Ｓ８ｃ、Ｓ８ｄと、１つのフライングキャパシタＦＣ４により構成される。４つのスイッチング素子Ｓ８ａ〜Ｓ８ｄは、ＮチャネルのＭＯＳＦＥＴにより構成され、それぞれのＭＯＳＦＥＴのソース・ドレイン間にボディーダイオードが接続されている。４つのスイッチング素子Ｓ８ａ〜Ｓ８ｄは、Ｓ８ａ、Ｓ８ｂ、Ｓ８ｃ、Ｓ８ｄの順に直列接続され、スイッチング素子Ｓ８ａはキャパシタＣ１とキャパシタＣ２との接続点に接続され、スイッチング素子Ｓ８ｄは第２入力端ＩＮ２に接続される。フライングキャパシタＦＣ４の一端はスイッチング素子Ｓ８ａとスイッチング素子Ｓ８ｂとの接続点に接続され、フライングキャパシタＦＣ４の他端はスイッチング素子Ｓ８ｃとスイッチング素子Ｓ８ｄとの接続点に接続される。したがって、スイッチング素子Ｓ８ｂとスイッチング素子Ｓ８ｃとの接続点に設けられた出力端からは、スイッチング素子Ｓ８ａから入力される電位Ｅ／２［Ｖ］と、スイッチング素子Ｓ８ｄから入力される電位０［Ｖ］の間の範囲の電位が出力されるが、フライングキャパシタＦＣ４はＥ／４［Ｖ］の電圧になるようにプリチャージされ、Ｅ／４［Ｖ］の電圧を中心として充放電を繰り返されるので、第４のフライングキャパシタ回路１４からは、概ね、Ｅ／２［Ｖ］、Ｅ／４［Ｖ］、０［Ｖ］の３レベルの電位が出力されることになる。

本実施の形態に係る電力変換装置１０では、４つの３レベル回路を全てフライングキャパシタ形の３レベル回路により構成するので、４つのフライングキャパシタ回路１１〜１４を構成する全てのスイッチング素子の耐圧をＥ／４［Ｖ］とすることができる。これにより、安価で高性能なＭＯＳＦＥＴなどの低耐圧スイッチング素子を使用することができるので、安価で高性能な電力変換装置を提供することができる。なお、別の例では、４つのフライングキャパシタ回路１１〜１４を構成するスイッチング素子の一部または全部を、ＩＧＢＴ（Insulated Gate Bipolar Transistor）などの他のスイッチング素子により構成してもよい。

後述するように、本実施の形態に係る電力変換装置の制御方法では、直列接続された２つのフライングキャパシタ回路１１及び１２の出力電圧の差がＥ／２［Ｖ］以下となるように、２つのフライングキャパシタ回路１１及び１２を制御する。また、直列接続された２つのフライングキャパシタ回路１３及び１４の出力電圧の差もＥ／２［Ｖ］以下となるように、２つのフライングキャパシタ回路１３及び１４を制御する。したがって、出力段のスイッチング素子Ｓ１〜Ｓ４として、耐圧がＥ／２［Ｖ］であるスイッチング素子を使用することができる。これにより、安価で高性能なＭＯＳＦＥＴなどの低耐圧スイッチング素子を出力段にも使用することができるので、安価で高性能な電力変換装置を提供することができる。また、低耐圧スイッチング素子を使用することにより、スイッチング素子の切り替えの際に生じるリカバリ電流を低減させることができるので、リカバリ電流に起因する素子の損傷を抑えることができる。

また、後述するように、本実施の形態に係る電力変換装置の制御方法では、出力段のスイッチング素子Ｓ１〜Ｓ４は、出力電圧の極性が切り替えられる時のみに動作するように制御する。そのため、スイッチング素子Ｓ１〜Ｓ４のデューティー制御の周波数は、４つのフライングキャパシタ回路１１〜１４を構成するスイッチング素子のデューティー制御の周波数よりもかなり低くなる。したがって、それぞれのスイッチング素子Ｓ１〜Ｓ４に代えて、より耐圧の低い複数のスイッチング素子を直列に接続した構成とすることができる。本実施の形態に係る電力変換装置１０では、出力段のスイッチング素子において、直列に接続された複数のスイッチング素子に入力される制御信号の立ち上がりまたは立ち下がりのタイミングのずれや、スイッチング素子の特性の差異などに起因する、複数のスイッチング素子のオンオフのタイミングの多少のずれが生じても、スナバ回路などにより電圧の急上昇を抑制し、適切に保護することができるからである。なお、後述する制御方法の第２の例におけるスイッチングパターンにおいては、電圧がゼロの状態でスイッチング素子Ｓ１〜Ｓ４をスイッチングすることができるので、更にタイミングのずれが許容される。

図２は、本発明の第２の実施の形態に係る電力変換装置の回路図である。図２に示した電力変換装置１０は、図１に示した電力変換装置１０の出力段のスイッチング素子Ｓ１〜Ｓ４が、それぞれ、直列接続された２つのスイッチング素子に置き換えられている。それ以外の構成は、図１と同様である。

このような構成によれば、出力段のスイッチング素子の耐圧を、図１に示した電力変換装置１０と比べてさらに半分にすることができるので、出力段のスイッチング素子Ｓ１ａ〜Ｓ４ｂの耐圧は全てＥ／４［Ｖ］となる。したがって、図２に示した電力変換装置１０を構成する全てのスイッチング素子として、耐圧がＥ／４［Ｖ］であるスイッチング素子を使用することができる。例えば、直流電源電圧が６００［Ｖ］である場合、全てのスイッチング素子を、より安価で高性能な、耐圧が１５０［Ｖ］であるスイッチング素子により構成することができるので、安価で高性能な電力変換装置を提供することができる。

以下、図２に示した電力変換装置の回路を用いて、本発明の実施の形態に係る電力変換装置の制御方法について説明する。図２に示した電力変換装置１０を構成する全てのスイッチング素子はＭＯＳＦＥＴにより構成され、それぞれのスイッチング素子のゲート端子には、図示しない制御回路からゲート信号が供給されてオンオフが制御されるものとする。

図３は、実施の形態に係る電力変換装置の制御方法におけるスイッチングパターンの第１の例において、Ｕ相が＋でＷ相が−である極性の出力電圧を出力する時のスイッチングパターンを示す。図３では、図を見やすくするために、スイッチング素子を簡略化して図示している。

図３（ａ）は、＋Ｅ［Ｖ］の出力電圧を出力するためのスイッチングパターン（１）を示す。スイッチングパターン（１）においては、第１のフライングキャパシタ回路１１のスイッチング素子Ｓ５ａ及びＳ５ｂをオン、Ｓ５ｃ及びＳ５ｄをオフにして、第１のフライングキャパシタ回路１１からＥ［Ｖ］を出力させるとともに、出力段のスイッチング素子Ｓ１ａ及びＳ１ｂをオン、Ｓ２ａ及びＳ２ｂをオフにして、第１のフライングキャパシタ回路１１から出力されるＥ［Ｖ］を第１出力端ＯＵＴ１から出力させる。また、第４のフライングキャパシタ回路１４のスイッチング素子Ｓ８ｃ及びＳ８ｄをオン、Ｓ８ａ及びＳ８ｂをオフにして、第４のフライングキャパシタ回路１４から０［Ｖ］を出力させるとともに、出力段のスイッチング素子Ｓ４ａ及びＳ４ｂをオン、Ｓ３ａ及びＳ３ｂをオフにして、第４のフライングキャパシタ回路１４から出力される０［Ｖ］を第２出力端ＯＵＴ２から出力させる。これにより、第１出力端ＯＵＴ１及び第２出力端ＯＵＴ２から＋Ｅ［Ｖ］の出力電圧が出力される。

このとき、第１のフライングキャパシタ回路１１と直列接続された第２のフライングキャパシタ回路１２を、第１のフライングキャパシタ回路１１と連動して同じスイッチングパターンで制御すると、第１のフライングキャパシタ回路１１から出力される電位と第２のフライングキャパシタ回路１２から出力される電位の差をＥ／２［Ｖ］とすることができる。具体的には、第２のフライングキャパシタ回路１２のスイッチング素子Ｓ６ａ及びＳ６ｂをオン、Ｓ６ｃ及びＳ６ｄをオフにして、第２のフライングキャパシタ回路１２からＥ／２［Ｖ］を出力させると、第１のフライングキャパシタ回路１１から出力される電位Ｅ［Ｖ］と第２のフライングキャパシタ回路１２から出力される電位Ｅ／２［Ｖ］の差はＥ／２［Ｖ］となる。

同様に、第４のフライングキャパシタ回路１４と直列接続された第３のフライングキャパシタ回路１３を、第４のフライングキャパシタ回路１４と連動して同じスイッチングパターンで制御すると、第３のフライングキャパシタ回路１３から出力される電位と第４のフライングキャパシタ回路１４から出力される電位の差をＥ／２［Ｖ］とすることができる。具体的には、第３のフライングキャパシタ回路１３のスイッチング素子Ｓ７ｃ及びＳ７ｄをオン、Ｓ７ａ及びＳ７ｂをオフにして、第３のフライングキャパシタ回路１３からＥ／２［Ｖ］を出力させると、第３のフライングキャパシタ回路１３から出力される電位Ｅ／２［Ｖ］と第４のフライングキャパシタ回路１４から出力される電位０［Ｖ］の差はＥ／２［Ｖ］となる。

スイッチングパターン（１）において、４つのフライングキャパシタＦＣ１〜ＦＣ４は充電も放電もされず、電荷が維持される。

図３（ｂ）は、＋Ｅ／２［Ｖ］の出力電圧を出力するためのスイッチングパターン（２）を示す。スイッチングパターン（２）においては、第１のフライングキャパシタ回路１１のスイッチング素子Ｓ５ａ及びＳ５ｃをオン、Ｓ５ｂ及びＳ５ｄをオフにして、第１のフライングキャパシタ回路１１から３Ｅ／４［Ｖ］を出力させるとともに、出力段のスイッチング素子Ｓ１ａ及びＳ１ｂをオン、Ｓ２ａ及びＳ２ｂをオフにして、第１のフライングキャパシタ回路１１から出力される３Ｅ／４［Ｖ］を第１出力端ＯＵＴ１から出力させる。また、第４のフライングキャパシタ回路１４のスイッチング素子Ｓ８ｂ及びＳ８ｄをオン、Ｓ８ａ及びＳ８ｃをオフにして、第４のフライングキャパシタ回路１４からＥ／４［Ｖ］を出力させるとともに、出力段のスイッチング素子Ｓ４ａ及びＳ４ｂをオン、Ｓ３ａ及びＳ３ｂをオフにして、第４のフライングキャパシタ回路１４から出力されるＥ／４［Ｖ］を第２出力端ＯＵＴ２から出力させる。これにより、第１出力端ＯＵＴ１及び第２出力端ＯＵＴ２から＋Ｅ／２［Ｖ］の出力電圧が出力される。

このとき、第２のフライングキャパシタ回路１２のスイッチング素子Ｓ６ａ及びＳ６ｃをオン、Ｓ６ｂ及びＳ６ｄをオフにして、第２のフライングキャパシタ回路１２からＥ／４［Ｖ］を出力させると、第１のフライングキャパシタ回路１１から出力される電位３Ｅ／４［Ｖ］と第２のフライングキャパシタ回路１２から出力される電位Ｅ／４［Ｖ］の差はＥ／２［Ｖ］となる。

同様に、第３のフライングキャパシタ回路１３のスイッチング素子Ｓ７ｂ及びＳ７ｄをオン、Ｓ７ａ及びＳ７ｃをオフにして、第３のフライングキャパシタ回路１３から３Ｅ／４［Ｖ］を出力させると、第３のフライングキャパシタ回路１３から出力される電位３Ｅ／４［Ｖ］と第４のフライングキャパシタ回路１４から出力される電位Ｅ／４［Ｖ］の差はＥ／２［Ｖ］となる。

スイッチングパターン（２）において、フライングキャパシタＦＣ１及びＦＣ４は充電され、フライングキャパシタＦＣ２及びＦＣ３は充放電されない。

図３（ｃ）は、＋Ｅ／２［Ｖ］の出力電圧を出力するためのスイッチングパターン（３）を示す。スイッチングパターン（３）においては、第１のフライングキャパシタ回路１１のスイッチング素子Ｓ５ｂ及びＳ５ｄをオン、Ｓ５ａ及びＳ５ｃをオフにして、第１のフライングキャパシタ回路１１から３Ｅ／４［Ｖ］を出力させるとともに、出力段のスイッチング素子Ｓ１ａ及びＳ１ｂをオン、Ｓ２ａ及びＳ２ｂをオフにして、第１のフライングキャパシタ回路１１から出力される３Ｅ／４［Ｖ］を第１出力端ＯＵＴ１から出力させる。また、第４のフライングキャパシタ回路１４のスイッチング素子Ｓ８ａ及びＳ８ｃをオン、Ｓ８ｂ及びＳ８ｄをオフにして、第４のフライングキャパシタ回路１４からＥ／４［Ｖ］を出力させるとともに、出力段のスイッチング素子Ｓ４ａ及びＳ４ｂをオン、Ｓ３ａ及びＳ３ｂをオフにして、第４のフライングキャパシタ回路１４から出力されるＥ／４［Ｖ］を第２出力端ＯＵＴ２から出力させる。これにより、第１出力端ＯＵＴ１及び第２出力端ＯＵＴ２から＋Ｅ／２［Ｖ］の出力電圧が出力される。

このとき、第２のフライングキャパシタ回路１２のスイッチング素子Ｓ６ｂ及びＳ６ｄをオン、Ｓ６ａ及びＳ６ｃをオフにして、第２のフライングキャパシタ回路１２からＥ／４［Ｖ］を出力させると、第１のフライングキャパシタ回路１１から出力される電位３Ｅ／４［Ｖ］と第２のフライングキャパシタ回路１２から出力される電位Ｅ／４［Ｖ］の差はＥ／２［Ｖ］となる。

同様に、第３のフライングキャパシタ回路１３のスイッチング素子Ｓ７ａ及びＳ７ｃをオン、Ｓ７ｂ及びＳ７ｄをオフにして、第３のフライングキャパシタ回路１３から３Ｅ／４［Ｖ］を出力させると、第３のフライングキャパシタ回路１３から出力される電位３Ｅ／４［Ｖ］と第４のフライングキャパシタ回路１４から出力される電位Ｅ／４［Ｖ］の差はＥ／２［Ｖ］となる。

スイッチングパターン（３）において、フライングキャパシタＦＣ１及びＦＣ４は放電され、フライングキャパシタＦＣ２及びＦＣ３は充放電されない。

図３（ｄ）は、＋Ｅ／２［Ｖ］の出力電圧を出力するためのスイッチングパターン（４）を示す。スイッチングパターン（４）においては、第１のフライングキャパシタ回路１１のスイッチング素子Ｓ５ｃ及びＳ５ｄをオン、Ｓ５ａ及びＳ５ｂをオフにして、第１のフライングキャパシタ回路１１からＥ／２［Ｖ］を出力させるとともに、出力段のスイッチング素子Ｓ１ａ及びＳ１ｂをオン、Ｓ２ａ及びＳ２ｂをオフにして、第１のフライングキャパシタ回路１１から出力されるＥ／２［Ｖ］を第１出力端ＯＵＴ１から出力させる。また、第４のフライングキャパシタ回路１４のスイッチング素子Ｓ８ａ及びＳ８ｂをオン、Ｓ８ｃ及びＳ８ｄをオフにして、第４のフライングキャパシタ回路１４からＥ／２［Ｖ］を出力させるとともに、出力段のスイッチング素子Ｓ４ａ及びＳ４ｂをオン、Ｓ３ａ及びＳ３ｂをオフにして、第４のフライングキャパシタ回路１４から出力されるＥ／２［Ｖ］を第２出力端ＯＵＴ２から出力させる。これにより、第１出力端ＯＵＴ１及び第２出力端ＯＵＴ２から＋０［Ｖ］の出力電圧が出力される。

このとき、第２のフライングキャパシタ回路１２のスイッチング素子Ｓ６ｃ及びＳ６ｄをオン、Ｓ６ａ及びＳ６ｂをオフにして、第２のフライングキャパシタ回路１２から０［Ｖ］を出力させると、第１のフライングキャパシタ回路１１から出力される電位Ｅ／２［Ｖ］と第２のフライングキャパシタ回路１２から出力される電位０［Ｖ］の差はＥ／２［Ｖ］となる。

同様に、第３のフライングキャパシタ回路１３のスイッチング素子Ｓ７ａ及びＳ７ｂをオン、Ｓ７ｃ及びＳ７ｄをオフにして、第３のフライングキャパシタ回路１３からＥ［Ｖ］を出力させると、第３のフライングキャパシタ回路１３から出力される電位Ｅ［Ｖ］と第４のフライングキャパシタ回路１４から出力される電位Ｅ／２［Ｖ］の差はＥ／２［Ｖ］となる。

スイッチングパターン（４）において、４つのフライングキャパシタＦＣ１〜ＦＣ４は充電も放電もされず、電荷が維持される。

図４は、実施の形態に係る電力変換装置の制御方法におけるスイッチングパターンの第１の例において、Ｕ相が−でＷ相が＋である極性の出力電圧を出力する時のスイッチングパターンを示す。図４でも、図を見やすくするために、スイッチング素子を簡略化して図示している。

図４（ａ）は、−Ｅ［Ｖ］の出力電圧を出力するためのスイッチングパターン（１）を示す。スイッチングパターン（１）においては、第２のフライングキャパシタ回路１２のスイッチング素子Ｓ６ｃ及びＳ６ｄをオン、Ｓ６ａ及びＳ６ｂをオフにして、第２のフライングキャパシタ回路１２から０［Ｖ］を出力させるとともに、出力段のスイッチング素子Ｓ２ａ及びＳ２ｂをオン、Ｓ１ａ及びＳ１ｂをオフにして、第２のフライングキャパシタ回路１２から出力される０［Ｖ］を第１出力端ＯＵＴ１から出力させる。また、第３のフライングキャパシタ回路１３のスイッチング素子Ｓ７ａ及びＳ７ｂをオン、Ｓ７ｃ及びＳ７ｄをオフにして、第３のフライングキャパシタ回路１３からＥ［Ｖ］を出力させるとともに、出力段のスイッチング素子Ｓ３ａ及びＳ３ｂをオン、Ｓ４ａ及びＳ４ｂをオフにして、第３のフライングキャパシタ回路１３から出力されるＥ［Ｖ］を第２出力端ＯＵＴ２から出力させる。これにより、第１出力端ＯＵＴ１及び第２出力端ＯＵＴ２から−Ｅ［Ｖ］の出力電圧が出力される。

このとき、第１のフライングキャパシタ回路１１のスイッチング素子Ｓ５ｃ及びＳ５ｄをオン、Ｓ５ａ及びＳ５ｂをオフにして、第１のフライングキャパシタ回路１１からＥ／２［Ｖ］を出力させると、第１のフライングキャパシタ回路１１から出力される電位Ｅ／２［Ｖ］と第２のフライングキャパシタ回路１２から出力される電位０［Ｖ］の差はＥ／２［Ｖ］となる。

同様に、第４のフライングキャパシタ回路１４のスイッチング素子Ｓ８ａ及びＳ８ｂをオン、Ｓ８ｃ及びＳ８ｄをオフにして、第４のフライングキャパシタ回路１４からＥ／２［Ｖ］を出力させると、第３のフライングキャパシタ回路１３から出力される電位Ｅ［Ｖ］と第４のフライングキャパシタ回路１４から出力される電位Ｅ／２［Ｖ］の差はＥ／２［Ｖ］となる。

スイッチングパターン（１）において、４つのフライングキャパシタＦＣ１〜ＦＣ４は充電も放電もされず、電荷が維持される。

図４（ｂ）は、−Ｅ／２［Ｖ］の出力電圧を出力するためのスイッチングパターン（２）を示す。スイッチングパターン（２）においては、第２のフライングキャパシタ回路１２のスイッチング素子Ｓ６ｂ及びＳ６ｄをオン、Ｓ６ａ及びＳ６ｃをオフにして、第２のフライングキャパシタ回路１２からＥ／４［Ｖ］を出力させるとともに、出力段のスイッチング素子Ｓ２ａ及びＳ２ｂをオン、Ｓ１ａ及びＳ１ｂをオフにして、第２のフライングキャパシタ回路１２から出力されるＥ／４［Ｖ］を第１出力端ＯＵＴ１から出力させる。また、第３のフライングキャパシタ回路１３のスイッチング素子Ｓ７ａ及びＳ７ｃをオン、Ｓ７ｂ及びＳ７ｄをオフにして、第３のフライングキャパシタ回路１３から３Ｅ／４［Ｖ］を出力させるとともに、出力段のスイッチング素子Ｓ３ａ及びＳ３ｂをオン、Ｓ４ａ及びＳ４ｂをオフにして、第３のフライングキャパシタ回路１３から出力される３Ｅ／４［Ｖ］を第２出力端ＯＵＴ２から出力させる。これにより、第１出力端ＯＵＴ１及び第２出力端ＯＵＴ２から−Ｅ／２［Ｖ］の出力電圧が出力される。

このとき、第１のフライングキャパシタ回路１１のスイッチング素子Ｓ５ｂ及びＳ５ｄをオン、Ｓ５ａ及びＳ５ｃをオフにして、第１のフライングキャパシタ回路１１から３Ｅ／４［Ｖ］を出力させると、第１のフライングキャパシタ回路１１から出力される電位３Ｅ／４［Ｖ］と第２のフライングキャパシタ回路１２から出力される電位Ｅ／４［Ｖ］の差はＥ／２［Ｖ］となる。

同様に、第４のフライングキャパシタ回路１４のスイッチング素子Ｓ８ａ及びＳ８ｃをオン、Ｓ８ｂ及びＳ８ｄをオフにして、第４のフライングキャパシタ回路１４からＥ／４［Ｖ］を出力させると、第３のフライングキャパシタ回路１３から出力される電位３Ｅ／４［Ｖ］と第４のフライングキャパシタ回路１４から出力される電位Ｅ／４［Ｖ］の差はＥ／２［Ｖ］となる。

スイッチングパターン（２）において、フライングキャパシタＦＣ２及びＦＣ３は充電され、フライングキャパシタＦＣ１及びＦＣ４は充放電されない。

図４（ｃ）は、−Ｅ／２［Ｖ］の出力電圧を出力するためのスイッチングパターン（３）を示す。スイッチングパターン（３）においては、第２のフライングキャパシタ回路１２のスイッチング素子Ｓ６ａ及びＳ６ｃをオン、Ｓ６ｂ及びＳ６ｄをオフにして、第２のフライングキャパシタ回路１２からＥ／４［Ｖ］を出力させるとともに、出力段のスイッチング素子Ｓ２ａ及びＳ２ｂをオン、Ｓ１ａ及びＳ１ｂをオフにして、第２のフライングキャパシタ回路１２から出力されるＥ／４［Ｖ］を第１出力端ＯＵＴ１から出力させる。また、第３のフライングキャパシタ回路１３のスイッチング素子Ｓ７ｂ及びＳ７ｄをオン、Ｓ７ａ及びＳ７ｃをオフにして、第３のフライングキャパシタ回路１３から３Ｅ／４［Ｖ］を出力させるとともに、出力段のスイッチング素子Ｓ３ａ及びＳ３ｂをオン、Ｓ４ａ及びＳ４ｂをオフにして、第３のフライングキャパシタ回路１３から出力される３Ｅ／４［Ｖ］を第２出力端ＯＵＴ２から出力させる。これにより、第１出力端ＯＵＴ１及び第２出力端ＯＵＴ２から−Ｅ／２［Ｖ］の出力電圧が出力される。

このとき、第１のフライングキャパシタ回路１１のスイッチング素子Ｓ５ａ及びＳ５ｃをオン、Ｓ５ｂ及びＳ５ｄをオフにして、第１のフライングキャパシタ回路１１から３Ｅ／４［Ｖ］を出力させると、第１のフライングキャパシタ回路１１から出力される電位３Ｅ／４［Ｖ］と第２のフライングキャパシタ回路１２から出力される電位Ｅ／４［Ｖ］の差はＥ／２［Ｖ］となる。

同様に、第４のフライングキャパシタ回路１４のスイッチング素子Ｓ８ｂ及びＳ８ｄをオン、Ｓ８ａ及びＳ８ｃをオフにして、第４のフライングキャパシタ回路１４からＥ／４［Ｖ］を出力させると、第３のフライングキャパシタ回路１３から出力される電位３Ｅ／４［Ｖ］と第４のフライングキャパシタ回路１４から出力される電位Ｅ／４［Ｖ］の差はＥ／２［Ｖ］となる。

スイッチングパターン（３）において、フライングキャパシタＦＣ２及びＦＣ３は放電され、フライングキャパシタＦＣ１及びＦＣ４は充放電されない。

図４（ｄ）は、−０［Ｖ］の出力電圧を出力するためのスイッチングパターン（４）を示す。スイッチングパターン（４）においては、第２のフライングキャパシタ回路１２のスイッチング素子Ｓ６ａ及びＳ６ｂをオン、Ｓ６ｃ及びＳ６ｄをオフにして、第２のフライングキャパシタ回路１２からＥ／２［Ｖ］を出力させるとともに、出力段のスイッチング素子Ｓ２ａ及びＳ２ｂをオン、Ｓ１ａ及びＳ１ｂをオフにして、第２のフライングキャパシタ回路１２から出力されるＥ／２［Ｖ］を第１出力端ＯＵＴ１から出力させる。また、第３のフライングキャパシタ回路１３のスイッチング素子Ｓ７ｃ及びＳ７ｄをオン、Ｓ７ａ及びＳ７ｂをオフにして、第３のフライングキャパシタ回路１３からＥ／２［Ｖ］を出力させるとともに、出力段のスイッチング素子Ｓ３ａ及びＳ３ｂをオン、Ｓ４ａ及びＳ４ｂをオフにして、第３のフライングキャパシタ回路１３から出力されるＥ／２［Ｖ］を第２出力端ＯＵＴ２から出力させる。これにより、第１出力端ＯＵＴ１及び第２出力端ＯＵＴ２から−０［Ｖ］の出力電圧が出力される。

このとき、第１のフライングキャパシタ回路１１のスイッチング素子Ｓ５ａ及びＳ５ｂをオン、Ｓ５ｃ及びＳ５ｄをオフにして、第１のフライングキャパシタ回路１１からＥ［Ｖ］を出力させると、第１のフライングキャパシタ回路１１から出力される電位Ｅ［Ｖ］と第２のフライングキャパシタ回路１２から出力される電位Ｅ／２［Ｖ］の差はＥ／２［Ｖ］となる。

同様に、第４のフライングキャパシタ回路１４のスイッチング素子Ｓ８ｃ及びＳ８ｄをオン、Ｓ８ａ及びＳ８ｂをオフにして、第４のフライングキャパシタ回路１４から０［Ｖ］を出力させると、第３のフライングキャパシタ回路１３から出力される電位Ｅ／２［Ｖ］と第４のフライングキャパシタ回路１４から出力される電位０［Ｖ］の差はＥ／２［Ｖ］となる。

スイッチングパターン（４）において、４つのフライングキャパシタＦＣ１〜ＦＣ４は充電も放電もされず、電荷が維持される。

以上のように、本実施の形態に係る電力変換装置１０は、−Ｅ、−Ｅ／２、０、＋Ｅ／２、＋Ｅの５段階の電圧を出力することができるが、第１の例における全てのスイッチングパターンにおいて、第１のフライングキャパシタ回路１１の出力電圧と第２のフライングキャパシタ回路１２の出力電圧の差はＥ／２［Ｖ］以下であり、第３のフライングキャパシタ回路１３の出力電圧と第４のフライングキャパシタ回路１４の出力電圧の差もＥ／２［Ｖ］以下である。また、図３に示すように、交流電力の半波を生成するために、Ｕ相が＋でＷ相が−である極性の出力電圧を出力する間は、出力段のスイッチング素子Ｓ１ａ、Ｓ１ｂ、Ｓ４ａ、Ｓ４ｂはオンで、Ｓ２ａ、Ｓ２ｂ、Ｓ３ａ、Ｓ３ｂはオフである。また、図４に示すように、交流電力の逆極性の半波を生成するために、Ｕ相が−でＷ相が＋である極性の出力電圧を出力する間は、出力段のスイッチング素子Ｓ２ａ、Ｓ２ｂ、Ｓ３ａ、Ｓ３ｂはオンで、Ｓ１ａ、Ｓ１ｂ、Ｓ４ａ、Ｓ４ｂはオフである。このように、出力段のスイッチング素子は、電力変換装置１０の出力電圧の極性が切り替わる時のみにオンオフが切り替えられる。

図５は、実施の形態に係る電力変換装置の制御方法におけるスイッチングパターンの第２の例において、Ｕ相が＋でＷ相が−である極性の出力電圧を出力する時のスイッチングパターンを示す。図５（ａ）〜（ｄ）に示すスイッチングパターン（１）〜（４）において、第１のフライングキャパシタ回路１１及び第４のフライングキャパシタ回路１４を構成するスイッチング素子と、出力段のスイッチング素子のスイッチングパターンは、図３（ａ）〜（ｄ）に示した第１の例におけるスイッチングパターン（１）〜（４）とそれぞれ同じである。したがって、第１出力端ＯＵＴ１及び第２出力端ＯＵＴ２から出力される電圧と、フライングキャパシタＦＣ１及びＦＣ４の充放電の状態も、図３（ａ）〜（ｄ）に示した第１の例におけるスイッチングパターン（１）〜（４）の場合とそれぞれ同じである。

図５（ａ）〜（ｄ）に示すスイッチングパターン（１）〜（４）において、第２のフライングキャパシタ回路１２及び第３のフライングキャパシタ回路１３を構成するスイッチング素子のスイッチングパターンは全て同じであり、スイッチング素子Ｓ６ａ、Ｓ６ｂ、Ｓ７ｃ、及びＳ７ｄはずっとオンのままであり、スイッチング素子Ｓ６ｃ、Ｓ６ｄ、Ｓ７ａ、及びＳ７ｂはずっとオフのままである。したがって、第２のフライングキャパシタ回路１２の出力電圧も、第３のフライングキャパシタ回路１３の出力電圧も、ずっとＥ／２［Ｖ］のままである。

そうすると、第１のフライングキャパシタ回路１１の出力電圧と第２のフライングキャパシタ回路１２の出力電圧の差は、スイッチングパターン（１）ではＥ／２［Ｖ］、スイッチングパターン（２）及び（３）ではＥ／４［Ｖ］、スイッチングパターン（４）では０［Ｖ］となる。また、第３のフライングキャパシタ回路１３の出力電圧と第４のフライングキャパシタ回路１４の出力電圧の差も、スイッチングパターン（１）ではＥ／２［Ｖ］、スイッチングパターン（２）及び（３）ではＥ／４［Ｖ］、スイッチングパターン（４）では０［Ｖ］となる。したがって、第２の例においても、第１のフライングキャパシタ回路１１の出力電圧と第２のフライングキャパシタ回路１２の出力電圧の差、及び、第３のフライングキャパシタ回路１３の出力電圧と第４のフライングキャパシタ回路１４の出力電圧の差がＥ／２［Ｖ］以下となるように制御することができる。

図６は、実施の形態に係る電力変換装置の制御方法におけるスイッチングパターンの第２の例において、Ｕ相が−でＷ相が＋である極性の出力電圧を出力する時のスイッチングパターンを示す。図６（ａ）〜（ｄ）に示すスイッチングパターン（１）〜（４）において、第２のフライングキャパシタ回路１２及び第３のフライングキャパシタ回路１３を構成するスイッチング素子と、出力段のスイッチング素子のスイッチングパターンは、図４（ａ）〜（ｄ）に示した第１の例におけるスイッチングパターン（１）〜（４）とそれぞれ同じである。したがって、第１出力端ＯＵＴ１及び第２出力端ＯＵＴ２から出力される電圧と、フライングキャパシタＦＣ２及びＦＣ３の充放電の状態も、図４（ａ）〜（ｄ）に示した第１の例におけるスイッチングパターン（１）〜（４）の場合とそれぞれ同じである。

図６（ａ）〜（ｄ）に示すスイッチングパターン（１）〜（４）において、第１のフライングキャパシタ回路１１及び第４のフライングキャパシタ回路１４を構成するスイッチング素子のスイッチングパターンは全て同じであり、スイッチング素子Ｓ５ｃ、Ｓ５ｄ、Ｓ８ａ、及びＳ８ｂはずっとオンのままであり、スイッチング素子Ｓ５ａ、Ｓ５ｂ、Ｓ８ｃ、及びＳ８ｄはずっとオフのままである。したがって、第１のフライングキャパシタ回路１１の出力電圧も、第４のフライングキャパシタ回路１４の出力電圧も、ずっとＥ／２［Ｖ］のままである。

そうすると、第１のフライングキャパシタ回路１１の出力電圧と第２のフライングキャパシタ回路１２の出力電圧の差は、スイッチングパターン（１）ではＥ／２［Ｖ］、スイッチングパターン（２）及び（３）ではＥ／４［Ｖ］、スイッチングパターン（４）では０［Ｖ］となる。また、第３のフライングキャパシタ回路１３の出力電圧と第４のフライングキャパシタ回路１４の出力電圧の差も、スイッチングパターン（１）ではＥ／２［Ｖ］、スイッチングパターン（２）及び（３）ではＥ／４［Ｖ］、スイッチングパターン（４）では０［Ｖ］となる。したがって、第２の例においても、第１のフライングキャパシタ回路１１の出力電圧と第２のフライングキャパシタ回路１２の出力電圧の差、及び、第３のフライングキャパシタ回路１３の出力電圧と第４のフライングキャパシタ回路１４の出力電圧の差がＥ／２［Ｖ］以下となるように制御することができる。

第２の例においては、出力電圧の極性が切り替わる時、すなわち、スイッチングパターン（４）の時には、第１のフライングキャパシタ回路１１の出力電圧と第２のフライングキャパシタ回路１２の出力電圧の差も、第３のフライングキャパシタ回路１３の出力電圧と第４のフライングキャパシタ回路１４の出力電圧の差も、０［Ｖ］となる。したがって、出力段のスイッチング素子を、ゼロ電圧スイッチング（ＺＶＳ）で制御することができるので、スイッチングの際に生じる損失や負荷などを低減させることができる。

本実施の形態に係る電力変換装置の制御方法においては、図３（ｂ）及び図３（ｃ）、図５（ｂ）及び図５（ｃ）に示すように、同じ電圧＋Ｅ／２［Ｖ］を異なるスイッチングパターン（２）及び（３）により出力することができるが、スイッチングパターン（２）ではフライングキャパシタＦＣ１及びＦＣ４が充電され、スイッチングパターン（３）ではフライングキャパシタＦＣ１及びＦＣ４が放電される。したがって、＋Ｅ／２［Ｖ］の出力電圧を出力するためのスイッチングパターン（２）とスイッチングパターン（３）のデューティー比を制御することにより、フライングキャパシタＦＣ１及びＦＣ４の電圧を一定に保つことができる。同様に、図４（ｂ）及び図４（ｃ）、図６（ｂ）及び図６（Ｃ）に示すように、同じ電圧−Ｅ／２［Ｖ］を異なるスイッチングパターン（２）及び（３）により出力することができるが、スイッチングパターン（２）ではフライングキャパシタＦＣ２及びＦＣ３が充電され、スイッチングパターン（３）ではフライングキャパシタＦＣ２及びＦＣ３が放電される。したがって、−Ｅ／２［Ｖ］の出力電圧を出力するスイッチングパターン（２）とスイッチングパターン（３）のデューティー比を制御することにより、フライングキャパシタＦＣ２及びＦＣ３の電圧を一定に保つことができる。これにより、電力変換装置１０の出力電圧をより精確かつ効率的に制御することができる。

なお、図３（ｂ）、図３（ｃ）、図４（ｂ）、図４（ｃ）、図５（ｂ）、図５（ｃ）、図６（ｂ）、及び図６（ｃ）に示したスイッチングパターンでは２つのフライングキャパシタの双方が充電され、または放電されるが、一方を充電しつつ他方を放電するように制御することも可能である。

図７は、図３（ｂ）に示したスイッチングパターン（２）及び図３（ｃ）に示したスイッチングパターン（３）の別の例を示す。図７（ａ）に示すスイッチングパターンは、図３（ｂ）に示したスイッチングパターン（２）と同じであり、図７（ｃ）に示すスイッチングパターンは、図３（ｃ）に示したスイッチングパターン（３）と同じであるが、比較のために再度示している。図７（ｂ）に示すスイッチングパターン（２’）では、Ｕ相側の２つのフライングキャパシタ回路１１及び１２を構成するスイッチング素子のスイッチングパターンは、スイッチングパターン（２）と同じであるが、Ｗ相側の２つのフライングキャパシタ回路１３及び１４を構成するスイッチング素子のスイッチングパターンは、スイッチングパターン（３）と同じであるので、フライングキャパシタＦＣ１は充電される一方、フライングキャパシタＦＣ４は放電される。図７（ｄ）に示すスイッチングパターン（３’）では、Ｕ相側の２つのフライングキャパシタ回路１１及び１２を構成するスイッチング素子のスイッチングパターンは、スイッチングパターン（３）と同じであるが、Ｗ相側の２つのフライングキャパシタ回路１３及び１４を構成するスイッチング素子のスイッチングパターンは、スイッチングパターン（２）と同じであるので、フライングキャパシタＦＣ１は放電される一方、フライングキャパシタＦＣ４は充電される。図４（ｂ）、図５（ｂ）、及び図６（ｂ）に示したスイッチングパターン（２）及び図４（ｃ）、図５（ｃ）、及び図６（ｃ）に示したスイッチングパターン（３）についても同様である。

本実施の形態に係る電力変換装置１０の制御方法におけるスイッチングパターンの第１の例において、スイッチングパターン（２）と（３）のみを用い、スイッチングパターン（２’）及び（３’）を用いない場合には、図３及び図４に示した全てのスイッチングパターンにおいて、直列接続された２つのフライングキャパシタ回路を構成するスイッチング素子のスイッチングパターンは互いに連動しており、並列に接続された対向するアームの直列接続された２つのフライングキャパシタ回路を構成するスイッチング素子のスイッチングパターンは反転となっている。すなわち、第１のフライングキャパシタ回路１１と第２のフライングキャパシタ回路１２とは連動制御され、第３のフライングキャパシタ回路１３と第４のフライングキャパシタ回路１４も連動制御され、第１のフライングキャパシタ回路１１及び第２のフライングキャパシタ回路１２と第３のフライングキャパシタ回路１３及び第４のフライングキャパシタ回路１４とは反転制御される。また、出力段のスイッチング素子Ｓ１ａ及びＳ１ｂとＳ４ａ及びＳ４ｂは連動制御され、スイッチング素子Ｓ２ａ及びＳ２ｂとＳ３ａ及びＳ３ｂも連動制御され、スイッチング素子Ｓ１ａ、Ｓ１ｂ、Ｓ４ａ、及びＳ４ｂと、スイッチング素子Ｓ２ａ、Ｓ２ｂ、Ｓ３ａ、及びＳ３ｂとは反転制御される。したがって、制御回路から電力変換装置１０を構成する各スイッチング素子のゲート端子にゲート信号を供給するための制御線は、フライングキャパシタ回路１１〜１４を構成するスイッチング素子を制御するための４本と、出力段のスイッチング素子により出力電圧の極性を制御するための２本の、計６本でよい。第３のフライングキャパシタ回路１３及び第４のフライングキャパシタ回路１４を構成するスイッチング素子には、第１のフライングキャパシタ回路１１及び第２のフライングキャパシタ回路１２を構成するスイッチング素子に供給される制御信号の反転信号が供給される。このように、本実施の形態に係る電力変換装置１０によれば、制御線の構成を簡略化することができるので、安価で小型な電力変換装置を提供することができる。また、制御を簡略化することができるので、誤動作や故障の発生を低減させることができる。

本実施の形態に係る電力変換装置１０の制御方法におけるスイッチングパターンの第１の例において、スイッチングパターン（２）及び（３）だけでなく、スイッチングパターン（２’）及び（３’）も併用する場合には、フライングキャパシタＦＣ１とＦＣ４、または、ＦＣ２とＦＣ３の電圧にずれが生じた場合であっても、それぞれのフライングキャパシタを独立して充放電することができるので、よりきめ細かくフライングキャパシタの電圧を調整し、一定に保つことができる。この場合も、第１のフライングキャパシタ回路１１と第２のフライングキャパシタ回路１２とは連動制御され、第３のフライングキャパシタ回路１３と第４のフライングキャパシタ回路１４とは連動制御されるので、制御回路から電力変換装置１０を構成する各スイッチング素子のゲート端子にゲート信号を供給するための制御線は、フライングキャパシタ回路１１及び１２を構成するスイッチング素子を制御するための４本と、フライングキャパシタ回路１３及び１４を構成するスイッチング素子を制御するための４本と、出力段のスイッチング素子により出力電圧の極性を制御するための２本の、計１０本でよい。

上記で説明したスイッチングパターンは、全て直流側から交流側に電力を送る場合のスイッチングパターンであるが、前述したように、本実施の形態に係る電力変換装置１０は、交流側から直流側に電力を送ることも可能である。この場合、電流の向きが逆になるので、フライングキャパシタの充電と放電は反対になる。

以下、本実施の形態に係る電力変換装置の制御方法において、フライングキャパシタの電圧を一定に保つための技術について説明する。

図８は、実施の形態に係る電力変換装置の制御方法の第１の例を示す。第１の例では、２つの搬送波を用いてスイッチング素子のデューティー比を制御する。最上段に示すように、制御回路において、三角波である第１の搬送波（実線）と、デューティー制御のための参照信号との比較により、ゲート信号Ｇｕ１及びＧｕ４が生成され、第１の搬送波の位相を反転させた第２の搬送波破線）と、デューティー制御のための参照信号との比較により、ゲート信号Ｇｕ２及びＧｕ３が生成される。生成されるゲート信号Ｇｕ１〜Ｇｕ４を第２〜５段に示す。デューティー制御のための参照信号は、電力変換装置１０が出力すべき電圧に応じて調整される。

生成されたゲート信号Ｇｕ１〜Ｇｕ４は、制御線を介してそれぞれのスイッチング素子へ供給される。第１の例では、スイッチングパターン（２’）及び（３’）は用いず、スイッチングパターン（２）及び（３）が用いられる。したがって、スイッチング素子Ｓ５ａ及びＳ６ａにゲート信号Ｇｕ１が供給され、Ｓ７ａ及びＳ８ａにゲート信号Ｇｕ１の反転信号が供給され、Ｓ５ｂ及びＳ５ｂにゲート信号Ｇｕ２が供給され、Ｓ７ｂ及びＳ８ｂにゲート信号Ｇｕ２の反転信号が供給され、スイッチング素子Ｓ５ｃ及びＳ６ｃにゲート信号Ｇｕ３が供給され、Ｓ７ｃ及びＳ８ｃにゲート信号Ｇｕ３の反転信号が供給され、Ｓ５ｄ及びＳ５ｄにゲート信号Ｇｕ４が供給され、Ｓ７ｄ及びＳ８ｄにゲート信号Ｇｕ４の反転信号が供給される。ゲート信号Ｇｕ１〜Ｇｕ４により実現されるスイッチングパターンを第６段に示し、フライングキャパシタの充放電の状態を第７段に示す。

第１の例では、位相が反転された２つの搬送波を用いてゲート信号を生成し、生成されたゲート信号によりスイッチングパターンのデューティー比を制御するので、第７段に示すように、各周期において、スイッチングパターン（２）においてフライングキャパシタＦＣ１及びＦＣ４（ＦＣ２及びＦＣ３）が充電される期間と、スイッチングパターン（３）においてフライングキャパシタＦＣ１及びＦＣ４（ＦＣ２及びＦＣ３）が放電される期間とを常に等しくすることができる。これにより、簡易な構成及び制御により、フライングキャパシタの充放電の期間を均衡させることができ、フライングキャパシタの電圧を一定に保つことができる。

図９は、実施の形態に係る電力変換装置の制御方法の第２の例を示す。第２の例でも、第１の例と同様に、２つの搬送波を用いてスイッチング素子のデューティー比を制御するが、第２の例では、フライングキャパシタの電圧に応じて搬送波のレベルを調整することにより、デューティー比を調整可能とする。第１の例のように、フライングキャパシタの充電期間と放電期間が常に等しくなるようにデューティー制御していても、素子の特性のばらつきや負荷の状況などに起因して、フライングキャパシタの電圧にばらつきが生じ、所定の電圧からずれることがある。第２の例によれば、フライングキャパシタの電圧が所定の値、例えばＥ／４［Ｖ］からずれたとしても、フライングキャパシタの充電期間と放電期間を調整可能とすることにより、フライングキャパシタの電圧を所定の電圧に保つことができる。

最上段に示すように、第１周期においては、位相が反転された２つの搬送波が同じレベルになっているが、第２周期においては、実線で示す第１の搬送波のレベルが低くなるように調整されている。これにより、第１の搬送波により生成されるゲート信号Ｇｕ２がハイレベルになる期間が第１周期よりも長くなり、第１の搬送波により生成されるゲート信号Ｇｕ３がローレベルになる期間が第１周期よりも長くなるので、スイッチングパターン（３）とされる期間がスイッチングパターン（２）とされる期間よりも長くなる。したがって、フライングキャパシタが充電される期間が放電される期間よりも長くなるので、結果としてフライングキャパシタは充電され、電圧が上昇する。

第２の例においても、第１の例と同様に、スイッチングパターン（２’）及び（３’）を用いず、スイッチングパターン（２）及び（３）を用いて、６本の制御線によりスイッチング素子を制御してもよいが、スイッチングパターン（２’）及び（３’）も併用する方が、Ｕ相側のフライングキャパシタとＷ相側のフライングキャパシタの電圧を独立して調整することができるので、フライングキャパシタの電圧のばらつきをより細かく平滑化し、所定の電圧に保つことができる。スイッチングパターン（２’）及び（３’）に制御するときには、ゲート信号Ｇｕ１〜Ｇｕ４を反転させずに、Ｗ相側の第３のフライングキャパシタ回路１３及び第４のフライングキャパシタ回路１４を構成するスイッチング素子に供給する。

この場合、第１のフライングキャパシタ回路１１を構成するフライングキャパシタＦＣ１または第２のフライングキャパシタ回路１２を構成するフライングキャパシタＦＣ２の電圧を所定の電圧と比較する図示しない第１の比較回路と、第３のフライングキャパシタ回路１３を構成するフライングキャパシタＦＣ３または第４のフライングキャパシタ回路１４を構成するフライングキャパシタＦＣ４の電圧を所定の電圧と比較する図示しない第２の比較回路とがさらに設けられる。

フライングキャパシタＦＣ１またはＦＣ２の電圧がＥ／４［Ｖ］よりも低い場合は、次回以降の周期において、フライングキャパシタＦＣ１またはＦＣ２の充電期間が放電期間よりも長くなるように搬送波のレベルを調整し、レベルが調整された搬送波により生成されたゲート信号を第１のフライングキャパシタ回路１１及び第２のフライングキャパシタ回路１２を構成するスイッチング素子に供給する。フライングキャパシタＦＣ１またはＦＣ２の電圧がＥ／４［Ｖ］よりも高い場合は、次回以降の周期において、フライングキャパシタＦＣ１またはＦＣ２の充電期間が放電期間よりも短くなるように搬送波のレベルを調整し、レベルが調整された搬送波により生成されたゲート信号を第１のフライングキャパシタ回路１１及び第２のフライングキャパシタ回路１２を構成するスイッチング素子に供給する。

フライングキャパシタＦＣ３またはＦＣ４の電圧がＥ／４［Ｖ］よりも低い場合は、次回以降の周期において、フライングキャパシタＦＣ３またはＦＣ４の充電期間が放電期間よりも長くなるように搬送波のレベルを調整し、レベルが調整された搬送波により生成されたゲート信号を第３のフライングキャパシタ回路１３及び第４のフライングキャパシタ回路１４を構成するスイッチング素子に供給する。フライングキャパシタＦＣ３またはＦＣ４の電圧がＥ／４［Ｖ］よりも高い場合は、次回以降の周期において、フライングキャパシタＦＣ３またはＦＣ４の充電期間が放電期間よりも短くなるように搬送波のレベルを調整し、レベルが調整された搬送波により生成されたゲート信号を第３のフライングキャパシタ回路１３及び第４のフライングキャパシタ回路１４を構成するスイッチング素子に供給する。

第１の比較回路において、Ｕ相の出力段のスイッチング素子Ｓ１ａ、Ｓ１ｂ、Ｓ２ａ、及びＳ２ｂのうちオンしているスイッチング素子に接続されている方のフライングキャパシタ回路を構成するフライングキャパシタの電圧が所定の電圧と比較され、第２の比較回路において、Ｗ相の出力段のスイッチング素子Ｓ３ａ、Ｓ３ｂ、Ｓ４ａ、及びＳ４ｂのうちオンしているスイッチング素子に接続されている方のフライングキャパシタ回路を構成するフライングキャパシタの電圧が所定の電圧と比較されてもよい。例えば、ハイサイドのスイッチング素子Ｓ１ａ及びＳ１ｂ、または、Ｓ３ａ及びＳ３ｂがオンしている場合には、上段の第１のフライングキャパシタ回路１１または第３のフライングキャパシタ回路１３を構成するフライングキャパシタＦＣ１またはＦＣ３の電圧が所定の電圧と比較され、ローサイドのスイッチング素子Ｓ２ａ及びＳ２ｂ、または、Ｓ４ａ及びＳ４ｂがオンしている場合には、下段の第２のフライングキャパシタ回路１２または第４のフライングキャパシタ回路１４を構成するフライングキャパシタＦＣ２またはＦＣ４の電圧が所定の電圧と比較されてもよい。これにより、大電流が流れている側の、変化が大きいフライングキャパシタの電圧に基づいて、フライングキャパシタの充放電を制御することができるので、フライングキャパシタの電圧をより精確に均衡させ、一定に保つことができる。

フライングキャパシタＦＣ１〜ＦＣ４のそれぞれの電圧を所定の電圧と比較するための４つの比較回路が設けられ、それぞれのフライングキャパシタの電圧を独立して調整可能としてもよい。また、フライングキャパシタＦＣ１〜ＦＣ４のうち１つの電圧を所定の電圧と比較するための比較回路のみが設けられ、そのフライングキャパシタの電圧に基づいて全てのフライングキャパシタの電圧が調整されてもよい。

図１０は、実施の形態に係る電力変換装置の制御方法の第３の例を示す。第３の例では、第１及び第２の例と異なり、単一の搬送波を用いてスイッチング素子のデューティー比を制御する。

最上段に示す搬送波とデューティー制御のための参照信号により、第２段に示す制御信号Ａ及び第３段に示す制御信号Ｂが生成される。制御信号Ｂは制御信号Ａの反転信号である。第３の例でも、第２の例と同様に、フライングキャパシタの電圧と所定の電圧とを比較するための比較回路が設けられ、比較回路の出力が第４段に示す充放電制御信号として使用される。フライングキャパシタの電圧が所定の電圧よりも低い場合は、次回の周期において充電を示すハイレベルの信号が出力され、フライングキャパシタの電圧が所定の電圧よりも高い場合は、次回の周期において放電を示すローレベルの信号が出力される。

第５〜８段に示すゲート信号Ｇｕ１〜Ｇｕ４には、充放電制御信号の状態に応じて、制御信号Ａと制御信号Ｂのいずれかが振り分けられる。具体的には、充放電制御信号が充電を示すハイレベルである場合には、フライングキャパシタを充電するためのスイッチングパターンとなるようなゲート信号が生成され、充放電制御信号が放電を示すローレベルである場合には、フライングキャパシタを放電するためのスイッチングパターンとなるようなゲート信号が生成される。ゲート信号Ｇｕ１〜Ｇｕ４により実現されるスイッチングパターンを第９段に示し、フライングキャパシタの充放電の状態を第１０段に示す。

第３の例でも、第２の例と同様、スイッチングパターン（２’）及び（３’）を用いずに、フライングキャパシタＦＣ１〜ＦＣ４のいずれかの電圧を基準として第１〜第４のフライングキャパシタ回路を構成する全てのスイッチング素子を連動して制御してもよいし、スイッチングパターン（２’）及び（３’）を併用して、Ｕ相側の第１または第２のフライングキャパシタ回路を構成するフライングキャパシタＦＣ１またはＦＣ２の電圧を基準として第１及び第２のフライングキャパシタ回路を構成するスイッチング素子を連動して制御しつつ、Ｗ相側の第３または第４のフライングキャパシタ回路を構成するフライングキャパシタＦＣ３またはＦＣ４の電圧を基準として第３及び第４のフライングキャパシタ回路を構成するスイッチング素子を連動して制御してもよい。また、フライングキャパシタＦＣ１〜ＦＣ４のそれぞれの電圧を所定の電圧と比較するための４つの比較回路が設けられ、それぞれのフライングキャパシタの電圧を独立して調整可能としてもよいし、フライングキャパシタＦＣ１〜ＦＣ４のうち１つの電圧を所定の電圧と比較するための比較回路のみが設けられ、そのフライングキャパシタの電圧に基づいて全てのフライングキャパシタの電圧が調整されてもよい。

図１１は、実施の形態に係る電力変換装置１０のフライングキャパシタ回路の別の例を示す。上記では、３レベルのフライングキャパシタ回路を使用した電力変換装置１０について説明したが、電力変換装置１０の第１〜第４のフライングキャパシタ回路１１〜１４として、３よりも多いレベルの出力電圧を出力可能なフライングキャパシタ回路が使用されてもよい。例えば、２段のフライングキャパシタ回路を使用する場合、１段のフライングキャパシタ回路を構成する４個のスイッチング素子の高電位側と低電位側にそれぞれ１個ずつのスイッチング素子が更に直列接続され、追加した２個のスイッチング素子と既存のスイッチング素子とのそれぞれの接続点の間に、第２のフライングキャパシタＦＣ（２）が更に接続される。以降同様にして、Ｎ（Ｎは自然数）段のフライングキャパシタ回路は、（２Ｎ＋４）個のスイッチングスイッチング素子と、Ｎ個のフライングキャパシタとにより構成される。

１番目のキャパシタＦＣ（１）の電圧は、直流電源電圧Ｅの（１／（２Ｎ＋２））倍の電圧になるように制御され、２番目のキャパシタＦＣ（２）の電圧は、直流電源電圧Ｅの（２／（２Ｎ＋２））倍の電圧になるように制御され、Ｎ番目のキャパシタＦＣ（Ｎ）の電圧は、直流電源電圧Ｅの（Ｎ／（２Ｎ＋２））倍の電圧になるように制御される。これにより、Ｎ段のフライングキャパシタ回路は、（２Ｎ＋１）レベルの出力電圧を出力可能となるので、Ｎ段のフライングキャパシタ回路４個により構成された電力変換装置１０は、第１出力端ＯＵＴ１と第２出力端ＯＵＴ２から（２Ｎ＋３）レベルの電圧を出力可能となる。

本発明の一態様の概要は、次の通りである。本発明のある態様の電力変換装置は、直流電源と並列に直列接続された第１のフライングキャパシタ回路及び第２のフライングキャパシタ回路と、直流電源及び直列接続された第１のフライングキャパシタ回路及び第２のフライングキャパシタ回路と並列に直列接続された第３のフライングキャパシタ回路及び第４のフライングキャパシタ回路と、第１のフライングキャパシタ回路及び第２のフライングキャパシタ回路の出力端子間に直列接続された第１のスイッチング素子及び第２のスイッチング素子と、第３のフライングキャパシタ回路及び第４のフライングキャパシタ回路の出力端子間に直列接続された第３のスイッチング素子及び第４のスイッチング素子と、直列接続された第１のスイッチング素子及び第２のスイッチング素子の中点に設けられた第１の出力端子と、直列接続された第３のスイッチング素子及び第４のスイッチング素子の中点に設けられた第２の出力端子と、を備え、第１のフライングキャパシタ回路と第２のフライングキャパシタ回路の接続点、及び第３のフライングキャパシタ回路と第４のフライングキャパシタ回路の接続点は、直流電源電圧の中点に接続され、第１の出力端子と第２の出力端子から交流電力を出力する。

この態様によると、出力段の第１〜第４のスイッチング素子の耐圧を下げることができるので、安価で高性能な電力変換装置を実現することができる。

この電力変換装置は、第１のスイッチング素子及び第４のスイッチング素子がオン状態、並びに第２のスイッチング素子及び第３のスイッチング素子がオフ状態で交流電力の半波を生成し、第１のスイッチング素子及び第４のスイッチング素子がオフ状態、並びに第２のスイッチング素子及び第３のスイッチング素子がオン状態で交流電力の逆極性の半波を生成してもよい。

この態様によると、より正弦波に近い出力電圧を出力することができるので、ＬＣフィルタを小型化することができる。

この電力変換装置において、第１のスイッチング素子及び第４のスイッチング素子がオン状態、並びに第２のスイッチング素子及び第３のスイッチング素子がオフ状態である状態と、第１のスイッチング素子及び第４のスイッチング素子がオフ状態、並びに第２のスイッチング素子及び第３のスイッチング素子がオン状態である状態との切替は、第１の出力端子及び第２の出力端子から出力される交流電力の極性が切り替わる時に動作するように制御されてもよい。

この態様によると、第１〜第４のスイッチング素子をゼロクロスの時のみに動作するように制御することができるので、第１〜第４のスイッチング素子を、直接接続された複数のスイッチング素子により構成することができる。

この電力変換装置は、第１のスイッチング素子、第２のスイッチング素子、第３のスイッチング素子、または第４のスイッチング素子に代えて、より耐圧の低い複数のスイッチング素子を直列に接続した構成を有してもよい。

この態様によると、出力段の第１〜第４のスイッチング素子の耐圧をさらに下げることができるので、安価で高性能な電力変換装置を実現することができる。

この電力変換装置において、第１のフライングキャパシタ回路の出力電圧と第２のフライングキャパシタ回路の出力電圧の差、及び、第３のフライングキャパシタ回路の出力電圧と第４のフライングキャパシタ回路の出力電圧の差が、直流電源電圧の半分の電圧以下となるように制御されてもよい。

この態様によると、出力段の第１〜第４のスイッチング素子の耐圧を下げることができるので、安価で高性能な電力変換装置を実現することができる。

この電力変換装置において、第１のフライングキャパシタ回路は、直列接続された第Ｓ５ａスイッチング素子、第Ｓ５ｂスイッチング素子、第Ｓ５ｃスイッチング素子、及び第Ｓ５ｄスイッチング素子と、第Ｓ５ａスイッチング素子と第Ｓ５ｂスイッチング素子との接続点と、第Ｓ５ｃスイッチング素子と第Ｓ５ｄスイッチング素子との接続点との間に接続された第１キャパシタＦＣ１と、を含み、第２のフライングキャパシタ回路は、直列接続された第Ｓ６ａスイッチング素子、第Ｓ６ｂスイッチング素子、第Ｓ６ｃスイッチング素子、及び第Ｓ６ｄスイッチング素子と、第Ｓ６ａスイッチング素子と第Ｓ６ｂスイッチング素子との接続点と、第Ｓ６ｃスイッチング素子と第Ｓ６ｄスイッチング素子との接続点との間に接続された第２キャパシタＦＣ２と、を含み、第３のフライングキャパシタ回路は、直列接続された第Ｓ７ａスイッチング素子、第Ｓ７ｂスイッチング素子、第Ｓ７ｃスイッチング素子、及び第Ｓ７ｄスイッチング素子と、第Ｓ７ａスイッチング素子と第Ｓ７ｂスイッチング素子との接続点と、第Ｓ７ｃスイッチング素子と第Ｓ７ｄスイッチング素子との接続点との間に接続された第３キャパシタＦＣ３と、を含み、第４のフライングキャパシタ回路は、直列接続された第Ｓ８ａスイッチング素子、第Ｓ８ｂスイッチング素子、第Ｓ８ｃスイッチング素子、及び第Ｓ８ｄスイッチング素子と、第Ｓ８ａスイッチング素子と第Ｓ８ｂスイッチング素子との接続点と、第Ｓ８ｃスイッチング素子と第Ｓ８ｄスイッチング素子との接続点との間に接続された第４キャパシタＦＣ４とを含んでもよい。

この態様によると、電力変換装置を構成する全てのスイッチング素子の耐圧を直流電源電圧の１／４に下げることができるので、安価で高性能な電力変換装置を実現することができる。

この電力変換装置において、第１のフライングキャパシタ回路は、１個のキャパシタを含み、第２のフライングキャパシタ回路は、１個のキャパシタを含み、第３のフライングキャパシタ回路は、１個のキャパシタを含み、第４のフライングキャパシタ回路は、１個のキャパシタを含み、キャパシタの電圧は、直流電源電圧の１／４倍の電圧になるように制御され、第１の出力端子と第２の出力端子から、５レベルの電圧が出力されてもよい。

この態様によると、５レベルの出力電圧を出力可能な電力変換装置を、低耐圧のスイッチング素子により構成することができるので、安価で高性能な電力変換装置を実現することができる。

この電力変換装置において、第１のフライングキャパシタ回路は、Ｎ（Ｎは自然数）個のキャパシタを含み、第２のフライングキャパシタ回路は、Ｎ（Ｎは自然数）個のキャパシタを含み、第３のフライングキャパシタ回路は、Ｎ（Ｎは自然数）個のキャパシタを含み、第４のフライングキャパシタ回路は、Ｎ（Ｎは自然数）個のキャパシタを含み、１番目のキャパシタの電圧は、直流電源電圧の（１／（２Ｎ＋２））倍の電圧になるように制御され、２番目のキャパシタの電圧は、直流電源電圧の（２／（２Ｎ＋２））倍の電圧になるように制御され、Ｎ番目のキャパシタの電圧は、直流電源電圧の（Ｎ／（２Ｎ＋２））倍の電圧になるように制御され、第１の出力端子との第２出力端子から、（２Ｎ＋３）レベルの電圧が出力されてもよい。

この態様によると、（２Ｎ＋３）レベルの出力電圧を出力可能な電力変換装置を、低耐圧のスイッチング素子により構成することができるので、安価で高性能な電力変換装置を実現することができる。

この電力変換装置において、第１のフライングキャパシタ回路のスイッチング素子、第２のフライングキャパシタ回路のスイッチング素子、第３のフライングキャパシタ回路のスイッチング素子、及び第４のフライングキャパシタ回路のスイッチング素子には、直流電源電圧より低い耐圧の素子が使用されてもよい。

この態様によると、安価で高性能な電力変換装置を実現することができる。

この電力変換装置において、第１のスイッチング素子、第２のスイッチング素子、第３のスイッチング素子、又は第４のスイッチング素子には、直流電源の電圧より低い耐圧の素子が使用されてもよい。

この態様によると、安価で高性能な電力変換装置を実現することができる。

なお、以上の構成要素の任意の組合せ、本発明の表現を方法、装置、システム、記録媒体、コンピュータプログラムなどの間で変換したものもまた、本発明の態様として有効である。

１０ 電力変換装置、１１ 第１のフライングキャパシタ回路、１２ 第２のフライングキャパシタ回路、１３ 第３のフライングキャパシタ回路、１４ 第４のフライングキャパシタ回路。

本発明は、電力変換装置に利用可能である。

Claims (14)

1. 直流電源と並列に直列接続された第１のフライングキャパシタ回路及び第２のフライングキャパシタ回路と、
   前記直流電源及び前記直列接続された第１のフライングキャパシタ回路及び第２のフライングキャパシタ回路と並列に直列接続された第３のフライングキャパシタ回路及び第４のフライングキャパシタ回路と、
   前記第１のフライングキャパシタ回路及び前記第２のフライングキャパシタ回路の出力端子間に直列接続された第１のスイッチング素子及び第２のスイッチング素子と、
   前記第３のフライングキャパシタ回路及び前記第４のフライングキャパシタ回路の出力端子間に直列接続された第３のスイッチング素子及び第４のスイッチング素子と、
   前記直列接続された第１のスイッチング素子及び第２のスイッチング素子の中点に設けられた第１の出力端子と、
   前記直列接続された第３のスイッチング素子及び第４のスイッチング素子の中点に設けられた第２の出力端子と、
   を備え、
   前記第１のフライングキャパシタ回路と第２のフライングキャパシタ回路の接続点、及び前記第３のフライングキャパシタ回路と第４のフライングキャパシタ回路の接続点は、直流電源電圧の中点に接続され、
   前記第１の出力端子と前記第２の出力端子から交流電力を出力することを特徴とする電力変換装置。
2. 前記第１のスイッチング素子及び前記第４のスイッチング素子がオン状態、並びに前記第２のスイッチング素子及び前記第３のスイッチング素子がオフ状態で前記交流電力の半波を生成し、
   前記第１のスイッチング素子及び前記第４のスイッチング素子がオフ状態、並びに前記第２のスイッチング素子及び前記第３のスイッチング素子がオン状態で前記交流電力の逆極性の半波を生成することを特徴とする請求項１に記載の電力変換装置。
3. 前記第１のスイッチング素子及び前記第４のスイッチング素子がオン状態、並びに前記第２のスイッチング素子及び前記第３のスイッチング素子がオフ状態である状態と、
   前記第１のスイッチング素子及び前記第４のスイッチング素子がオフ状態、並びに前記第２のスイッチング素子及び前記第３のスイッチング素子がオン状態である状態との切替は、
   前記第１の出力端子及び前記第２の出力端子から出力される交流電力の極性が切り替わる時に動作するように制御されることを特徴とする請求項１または２に記載の電力変換装置。
4. 前記第１のスイッチング素子、前記第２のスイッチング素子、前記第３のスイッチング素子、または前記第４のスイッチング素子に代えて、より耐圧の低い複数のスイッチング素子を直列に接続した構成を有することを特徴とする請求項１から３のいずれかに記載の電力変換装置。
5. 前記第１のフライングキャパシタ回路の出力電圧と前記第２のフライングキャパシタ回路の出力電圧の差、及び、前記第３のフライングキャパシタ回路の出力電圧と前記第４のフライングキャパシタ回路の出力電圧の差が、前記直流電源電圧の半分の電圧以下となるように制御されることを特徴とする請求項１から４のいずれかに記載の電力変換装置。
6. 前記第１のフライングキャパシタ回路は、
   直列接続された第Ｓ５ａスイッチング素子、第Ｓ５ｂスイッチング素子、第Ｓ５ｃスイッチング素子、及び第Ｓ５ｄスイッチング素子と、
   前記第Ｓ５ａスイッチング素子と第Ｓ５ｂスイッチング素子との接続点と、第Ｓ５ｃスイッチング素子と第Ｓ５ｄスイッチング素子との接続点との間に接続された第１キャパシタＦＣ１と、を含み、
   前記第２のフライングキャパシタ回路は、
   直列接続された第Ｓ６ａスイッチング素子、第Ｓ６ｂスイッチング素子、第Ｓ６ｃスイッチング素子、及び第Ｓ６ｄスイッチング素子と、
   前記第Ｓ６ａスイッチング素子と第Ｓ６ｂスイッチング素子との接続点と、第Ｓ６ｃスイッチング素子と第Ｓ６ｄスイッチング素子との接続点との間に接続された第２キャパシタＦＣ２と、を含み、
   前記第３のフライングキャパシタ回路は、
   直列接続された第Ｓ７ａスイッチング素子、第Ｓ７ｂスイッチング素子、第Ｓ７ｃスイッチング素子、及び第Ｓ７ｄスイッチング素子と、
   前記第Ｓ７ａスイッチング素子と第Ｓ７ｂスイッチング素子との接続点と、第Ｓ７ｃスイッチング素子と第Ｓ７ｄスイッチング素子との接続点との間に接続された第３キャパシタＦＣ３と、を含み、
   前記第４のフライングキャパシタ回路は、
   直列接続された第Ｓ８ａスイッチング素子、第Ｓ８ｂスイッチング素子、第Ｓ８ｃスイッチング素子、及び第Ｓ８ｄスイッチング素子と、
   前記第Ｓ８ａスイッチング素子と第Ｓ８ｂスイッチング素子との接続点と、第Ｓ８ｃスイッチング素子と第Ｓ８ｄスイッチング素子との接続点との間に接続された第４キャパシタＦＣ４とを含むことを特徴とする請求項１から５のいずれかに記載の電力変換装置。
7. 前記第１のフライングキャパシタ回路は、１個のキャパシタを含み、
   前記第２のフライングキャパシタ回路は、１個のキャパシタを含み、
   前記第３のフライングキャパシタ回路は、１個のキャパシタを含み、
   前記第４のフライングキャパシタ回路は、１個のキャパシタを含み、
   前記キャパシタの電圧は、前記直流電源電圧の１／４倍の電圧になるように制御され、
   前記第１の出力端子と前記第２の出力端子から、５レベルの電圧が出力されることを特徴とする請求項１から６のいずれかに記載の電力変換装置。
8. 前記第１のフライングキャパシタ回路は、Ｎ（Ｎは自然数）個のキャパシタを含み、
   前記第２のフライングキャパシタ回路は、Ｎ（Ｎは自然数）個のキャパシタを含み、
   前記第３のフライングキャパシタ回路は、Ｎ（Ｎは自然数）個のキャパシタを含み、
   前記第４のフライングキャパシタ回路は、Ｎ（Ｎは自然数）個のキャパシタを含み、
   １番目のキャパシタの電圧は、前記直流電源電圧の（１／（２Ｎ＋２））倍の電圧になるように制御され、
   ２番目のキャパシタの電圧は、前記直流電源電圧の（２／（２Ｎ＋２））倍の電圧になるように制御され、
   Ｎ番目のキャパシタの電圧は、前記直流電源電圧の（Ｎ／（２Ｎ＋２））倍の電圧になるように制御され、
   前記第１の出力端子と前記の第２出力端子から、（２Ｎ＋３）レベルの電圧が出力されることを特徴とする請求項１から６のいずれかに記載の電力変換装置。
9. 前記第１のフライングキャパシタ回路のスイッチング素子、前記第２のフライングキャパシタ回路のスイッチング素子、前記第３のフライングキャパシタ回路のスイッチング素子、及び前記第４のフライングキャパシタ回路のスイッチング素子には、前記直流電源電圧より低い耐圧の素子が使用されることを特徴とする請求項１から８のいずれかに記載の電力変換装置。
10. 前記第１のスイッチング素子、前記第２のスイッチング素子、前記第３のスイッチング素子、又は前記第４のスイッチング素子には、前記直流電源の電圧より低い耐圧の素子が使用されることを特徴とする請求項１から９のいずれかに記載の電力変換装置。
11. 直流電源と並列に直列接続された第１のフライングキャパシタ回路及び第２のフライングキャパシタ回路と、
    前記直流電源及び前記直列接続された第１のフライングキャパシタ回路及び第２のフライングキャパシタ回路と並列に直列接続された第３のフライングキャパシタ回路及び第４のフライングキャパシタ回路と、
    前記第１のフライングキャパシタ回路及び前記第２のフライングキャパシタ回路の出力端子間に直列接続された第１のスイッチング素子及び第２のスイッチング素子と、
    前記第３のフライングキャパシタ回路及び前記第４のフライングキャパシタ回路の出力端子間に直列接続された第３のスイッチング素子及び第４のスイッチング素子と、
    前記直列接続された第１のスイッチング素子及び第２のスイッチング素子の中点に設けられた第１の出力端子と、
    前記直列接続された第３のスイッチング素子及び第４のスイッチング素子の中点に設けられた第２の出力端子と、
    を備え、
    前記第１のフライングキャパシタ回路と第２のフライングキャパシタ回路の接続点、及び前記第３のフライングキャパシタ回路と第４のフライングキャパシタ回路の接続点は、直流電源電圧の中点に接続され、
    前記第１の出力端子と前記の第２出力端子から交流電力が出力され、
    前記第１のフライングキャパシタ回路の出力電圧と前記第２のフライングキャパシタ回路の出力電圧の差、及び、前記第３のフライングキャパシタ回路の出力電圧と前記第４のフライングキャパシタ回路の出力電圧の差が、前記直流電源電圧の半分の電圧以下となるように制御され、
    前記第１のスイッチング素子、前記第２のスイッチング素子、前記第３のスイッチング素子、及び前記第４のスイッチング素子は、前記第１の出力端子及び前記第２の出力端子から出力される交流電力の極性が切り替えられるときに動作するように制御され、
    前記第１の出力端子と前記第２の出力端子から前記直流電源電圧の半分の電圧を出力するときの、前記第１のフライングキャパシタ回路、前記第２のフライングキャパシタ回路、前記第３のフライングキャパシタ回路、及び前記第４のフライングキャパシタ回路を構成するスイッチング素子のスイッチングパターンとして、前記第１のフライングキャパシタ回路、前記第２のフライングキャパシタ回路、前記第３のフライングキャパシタ回路、又は前記第４のフライングキャパシタ回路を構成するフライングキャパシタが充電される第１のスイッチングパターンと放電される第２のスイッチングパターンがある
    ことを特徴とする電力変換装置。
12. 前記第１のスイッチングパターンとされる時間と前記第２のスイッチングパターンとされる時間とが均衡するように制御され、
    前記第１のフライングキャパシタ回路を構成するスイッチング素子及び前記第２のフライングキャパシタ回路を構成するスイッチング素子には、第１の制御信号が同様に供給され、
    前記第３のフライングキャパシタ回路を構成するスイッチング素子及び前記第４のフライングキャパシタ回路を構成するスイッチング素子には、前記第１の制御信号を反転させた第２の制御信号が同様に供給される
    ことを特徴とする請求項１１に記載の電力変換装置。
13. 前記第１のフライングキャパシタ回路又は前記第２のフライングキャパシタ回路を構成するフライングキャパシタの電圧を所定の電圧と比較する第１の比較回路と、前記第３のフライングキャパシタ回路又は前記第４のフライングキャパシタ回路を構成するフライングキャパシタの電圧を前記所定の電圧と比較する第２の比較回路とを更に備え、
    前記第１のフライングキャパシタ回路又は前記第２のフライングキャパシタ回路を構成するフライングキャパシタの電圧が前記所定の電圧よりも低い場合は、前記第１のスイッチングパターンとされる期間が前記第２のスイッチングパターンとされる期間よりも長くなるように、前記第１のフライングキャパシタ回路及び前記第２のフライングキャパシタ回路を構成するスイッチング素子に制御信号が同様に供給され、前記第１のフライングキャパシタ回路又は前記第２のフライングキャパシタ回路を構成するフライングキャパシタの電圧が前記所定の電圧よりも高い場合は、前記第１のスイッチングパターンとされる期間が前記第２のスイッチングパターンとされる期間よりも短くなるように、前記第１のフライングキャパシタ回路及び前記第２のフライングキャパシタ回路を構成するスイッチング素子に制御信号が同様に供給され、
    前記第３のフライングキャパシタ回路又は前記第４のフライングキャパシタ回路を構成するフライングキャパシタの電圧が前記所定の電圧よりも低い場合は、前記第１のスイッチングパターンとされる期間が前記第２のスイッチングパターンとされる期間よりも長くなるように、前記第３のフライングキャパシタ回路及び前記第４のフライングキャパシタ回路を構成するスイッチング素子に制御信号が同様に供給され、前記第３のフライングキャパシタ回路又は前記第４のフライングキャパシタ回路を構成するフライングキャパシタの電圧が前記所定の電圧よりも高い場合は、前記第１のスイッチングパターンとされる期間が前記第２のスイッチングパターンとされる期間よりも短くなるように、前記第３のフライングキャパシタ回路及び前記第４のフライングキャパシタ回路を構成するスイッチング素子に制御信号が同様に供給される
    ことを特徴とする請求項１１に記載の電力変換装置。
14. 前記第１の比較回路において、前記第１のスイッチング素子及び前記第２のスイッチング素子のうちオンしているスイッチング素子に接続されている方のフライングキャパシタ回路を構成するフライングキャパシタの電圧が前記所定の電圧と比較され、
    前記第２の比較回路において、前記第３のスイッチング素子及び前記第４のスイッチング素子のうちオンしているスイッチング素子に接続されている方のフライングキャパシタ回路を構成するフライングキャパシタの電圧が前記所定の電圧と比較される
    ことを特徴とする請求項１３に記載の電力変換装置。

Images