JP7186378B2 - 電力変換装置 - Google Patents

Description

本発明は、直流電力を交流電力に変換する電力変換装置に関する。

太陽電池、蓄電池、燃料電池などに接続されるパワーコンディショナは、高効率な電力変換と小型設計が望まれる。それを実現する電力変換装置の１つに、フライングキャパシタを用いたマルチレベル電力変換装置がある（例えば、特許文献１参照）。マルチベル電力変換装置におけるフライングキャパシタの電圧は、部品パラメータのばらつきのない理想的な状態では一定の電圧値にバランスされる。

特開２０１５－９１１７９号公報

しかしながら、実際には回路を構成する部品パラメータのばらつきにより、理想とする電圧値にバランスしないことが多い。フライングキャパシタの電圧バランスが崩れると、スイッチング素子に印加される電圧バランスも崩れる。その場合、デバイスの耐圧超過による不具合や、Ｕ相とＷ相の出力端子の対地間電位のずれによるアースへの漏洩電流などが発生する。

本開示はこうした状況に鑑みなされたものであり、その目的は、フライングキャパシタの電圧バランスが安定したマルチレベル電力変換装置を提供することにある。

上記課題を解決するために、本開示のある態様の電力変換装置は、直列に接続される第１スイッチング素子、第２スイッチング素子、第３スイッチング素子及び第４スイッチング素子と、前記第１スイッチング素子と前記第２スイッチング素子の接続点と前記第３スイッチング素子と前記第４スイッチング素子の接続点との間に接続された第１フライングキャパシタを有する第１フライングキャパシタ回路と、直列に接続される第５スイッチング素子、第６スイッチング素子、第７スイッチング素子及び第８スイッチング素子と、前記第５スイッチング素子と前記第６スイッチング素子の接続点と前記第７スイッチング素子と前記第８スイッチング素子の接続点との間に接続された第２フライングキャパシタを有する第２フライングキャパシタ回路と、直列に接続される第９スイッチング素子、第１０スイッチング素子、第１１スイッチング素子及び第１２スイッチング素子と、前記第９スイッチング素子と前記第１０スイッチング素子の接続点と前記第１１スイッチング素子と前記第１２スイッチング素子の接続点との間に接続された第３フライングキャパシタを有する第３フライングキャパシタ回路と、直列に接続される第１３スイッチング素子、第１４スイッチング素子、第１５スイッチング素子及び第１６スイッチング素子と、前記第１３スイッチング素子と前記第１４スイッチング素子の接続点と前記第１５スイッチング素子と前記第１６スイッチング素子の接続点との間に接続された第４フライングキャパシタを有する第４フライングキャパシタ回路と、前記第１フライングキャパシタ回路の中点と前記第２フライングキャパシタ回路の中点との間に直列に接続される第１スイッチ部と第２スイッチ部を有し、前記第１スイッチ部と前記第２スイッチ部との間の接続点が、系統電源または交流負荷に接続された交流経路の一端に接続される第１出力回路と、前記第３フライングキャパシタ回路の中点と前記第４フライングキャパシタ回路の中点との間に直列に接続される第３スイッチ部と第４スイッチ部を有し、前記第３スイッチ部と前記第４スイッチ部との間の接続点が、前記交流経路の他端に接続される第２出力回路と、を備える。前記第１フライングキャパシタ回路及び前記第２フライングキャパシタ回路は直流電源の両端間に直列に接続され、前記第３フライングキャパシタ回路及び前記第４フライングキャパシタ回路は前記直流電源の両端間に直列に接続され、前記第１フライングキャパシタ回路と前記第２フライングキャパシタ回路との接続点と、前記第３フライングキャパシタ回路と前記第４フライングキャパシタ回路との接続点との間が中間配線で接続され、本電力変換装置は、前記直流電源の正極に接続された正側直流バスと、前記中間配線との間に接続された第１分割コンデンサと、前記中間配線と、前記直流電源の負極に接続された負側直流バスとの間に接続された第２分割コンデンサと、前記第１出力回路の両端間に接続された第１出力コンデンサと、をさらに備える。

本開示によれば、フライングキャパシタの電圧バランスが安定したマルチレベル電力変換装置を実現することができる。

比較例に係る電力変換装置の構成を説明するための図である。 ５レベル（＋Ｅ、＋１／２Ｅ、０、－１／２Ｅ、－Ｅ）の電圧で生成される擬似正弦波を示す図である。 図１の電力変換装置における第１スイッチング素子－第２４スイッチング素子のスイッチングパターンをまとめた図である。 図４（ａ）－（ｄ）は、図３に示すスイッチングパターンの正の半周期のスイッチングパターンを示す回路図である。 図５（ａ）－（ｄ）は、図３に示すスイッチングパターンの負の半周期のスイッチングパターンを示す回路図である。 実施の形態に係る電力変換装置の構成を説明するための図である。 図７（ａ）－（ｄ）は、第１出力コンデンサ及び第２出力コンデンサが追加された構成における＋１／２Ｅ出力時の電流経路を説明するための図である。 図８（ａ）－（ｄ）は、第１出力コンデンサ及び第２出力コンデンサが追加された構成における－１／２Ｅ出力時の電流経路を説明するための図である。 図９（ａ）－（ｄ）は、図２の区間（４、６）の状態（１）－状態（４）の電流経路を説明するための図である。 図１０（ａ）－（ｄ）は、区間（４、６）の状態（５）－状態（８）の電流経路を説明するための図である。 図１１（ａ）－（ｄ）は、図２の区間（５）の状態（１）－状態（４）の電流経路を説明するための図である。 図１２（ａ）－（ｄ）は、区間（５）の状態（５）－状態（８）の電流経路を説明するための図である。

図１は、比較例に係る電力変換装置１の構成を説明するための図である。電力変換装置１は、直流電源２から供給される直流電力を交流電力に変換し、変換した交流電力を商用電力系統（以下、単に系統３という）又は交流負荷に出力する。直流電源２は例えば、分散型電源（太陽電池、蓄電池、燃料電池など）と、当該分散型電源の出力を制御可能なＤＣ／ＤＣコンバータにより構成される。当該ＤＣ／ＤＣコンバータと電力変換装置１との間は、直流バスで接続される。なお直流電源２は、分散型電源とＤＣ／ＤＣコンバータの組が複数、並列接続されて構成されていてもよい。

電力変換装置１は、インバータ回路１０、フィルタ回路２０及び制御回路３０を備える。インバータ回路１０は、直流電源２から供給される直流電圧をもとに、マルチレベル（本実施の形態では５レベル）の電圧を有する疑似正弦波を生成する。インバータ回路１０は、複数のフライングキャパシタ回路を含み、５レベル以上の電位を出力可能なマルチレベル出力部と、マルチレベル出力部の２点間に流れる電流の向きを制御する極性切替部を有する。図１に示す例では、マルチレベル出力部は、第１フライングキャパシタ回路１１、第２フライングキャパシタ回路１２、第３フライングキャパシタ回路１３及び第４フライングキャパシタ回路１４を含む。極性切替部は、第１出力回路１５及び第２出力回路１６を含む。

第１フライングキャパシタ回路１１及び第２フライングキャパシタ回路１２は直流電源２の両端間に直列に接続される。第３フライングキャパシタ回路１３及び第４フライングキャパシタ回路１４は直流電源２の両端間に直列に接続される。第１フライングキャパシタ回路１１と第２フライングキャパシタ回路１２との接続点と、第３フライングキャパシタ回路１３と第４フライングキャパシタ回路１４との接続点との間が中間配線で接続される。

第１フライングキャパシタ回路１１は、第１スイッチング素子Ｑ１、第２スイッチング素子Ｑ２、第３スイッチング素子Ｑ３、第４スイッチング素子Ｑ４及び第１フライングキャパシタＣ１を含む。第１スイッチング素子Ｑ１、第２スイッチング素子Ｑ２、第３スイッチング素子Ｑ３及び第４スイッチング素子Ｑ４は直列に接続され、直流電源２の正側バスと中間配線の間に接続される。第１フライングキャパシタＣ１は、第１スイッチング素子Ｑ１と第２スイッチング素子Ｑ２との接続点と、第３スイッチング素子Ｑ３と第４スイッチング素子Ｑ４との接続点との間に接続され、第１スイッチング素子Ｑ１－第４スイッチング素子Ｑ４により充放電される。

第２フライングキャパシタ回路１２は、第５スイッチング素子Ｑ５、第６スイッチング素子Ｑ６、第７スイッチング素子Ｑ７、第８スイッチング素子Ｑ８及び第２フライングキャパシタＣ２を含む。第５スイッチング素子Ｑ５、第６スイッチング素子Ｑ６、第７スイッチング素子Ｑ７及び第８スイッチング素子Ｑ８は直列に接続され、中間配線と、直流電源２の負側バスの間に接続される。第２フライングキャパシタＣ２は、第５スイッチング素子Ｑ５と第６スイッチング素子Ｑ６との接続点と、第７スイッチング素子Ｑ７と第８スイッチング素子Ｑ８との接続点との間に接続され、第５スイッチング素子Ｑ５－第８スイッチング素子Ｑ８により充放電される。

第３フライングキャパシタ回路１３は、第９スイッチング素子Ｑ９、第１０スイッチング素子Ｑ１０、第１１スイッチング素子Ｑ１１、第１２スイッチング素子Ｑ１２及び第３フライングキャパシタＣ３を含む。第９スイッチング素子Ｑ９、第１０スイッチング素子Ｑ１０、第１１スイッチング素子Ｑ１１及び第１２スイッチング素子Ｑ１２は直列に接続され、直流電源２の正側バスと中間配線の間に接続される。第３フライングキャパシタＣ３は、第９スイッチング素子Ｑ９と第１０スイッチング素子Ｑ１０との接続点と、第１１スイッチング素子Ｑ１１と第１２スイッチング素子Ｑ１２との接続点との間に接続され、第９スイッチング素子Ｑ９－第１２スイッチング素子Ｑ１２により充放電される。

第４フライングキャパシタ回路１４は、第１３スイッチング素子Ｑ１３、第１４スイッチング素子Ｑ１４、第１５スイッチング素子Ｑ１５、第１６スイッチング素子Ｑ１６及び第４フライングキャパシタＣ４を含む。第１３スイッチング素子Ｑ１３、第１４スイッチング素子Ｑ１４、第１５スイッチング素子Ｑ１５及び第１６スイッチング素子Ｑ１６は直列に接続され、中間配線と直流電源２の負側バスの間に接続される。第４フライングキャパシタＣ４は、第１３スイッチング素子Ｑ１３と第１４スイッチング素子Ｑ１４との接続点と、第１５スイッチング素子Ｑ１５と第１６スイッチング素子Ｑ１６との接続点との間に接続され、第１３スイッチング素子Ｑ１３－第１６スイッチング素子Ｑ１６により充放電される。

第１出力回路１５は、第１フライングキャパシタ回路１１の中点（具体的には、第２スイッチング素子Ｑ２と第３スイッチング素子Ｑ３との接続点）と、第２フライングキャパシタ回路１２の中点（具体的には、第６スイッチング素子Ｑ６と第７スイッチング素子Ｑ７との接続点）との間に接続される。第１出力回路１５は、直列に接続された第１７スイッチング素子Ｑ１７、第１８スイッチング素子Ｑ１８、第１９スイッチング素子Ｑ１９及び第２０スイッチング素子Ｑ２０を含む。第１出力回路１５の中点（具体的には、第１８スイッチング素子Ｑ１８と第１９スイッチング素子Ｑ１９との接続点）は、フィルタ回路２０を介して、系統３または交流負荷に接続された交流経路の一端に接続される。

第２出力回路１６は、第３フライングキャパシタ回路１３の中点（具体的には、第１０スイッチング素子Ｑ１０と第１１スイッチング素子Ｑ１１との接続点）と、第４フライングキャパシタ回路１４の中点（具体的には、第１４スイッチング素子Ｑ１４と第１５スイッチング素子Ｑ１５との接続点）との間に接続される。第２出力回路１６は、直列に接続された第２１スイッチング素子Ｑ２１、第２２スイッチング素子Ｑ２２、第２３スイッチング素子Ｑ２３及び第２４スイッチング素子Ｑ２４を含む。第２出力回路１６の中点（具体的には、第２２スイッチング素子Ｑ２２と第２３スイッチング素子Ｑ２３との接続点）は、フィルタ回路２０を介して上記交流経路の他端に接続される。

直流電源２の正側バスと負側バスの間に、第１分割コンデンサＣ５及び第２分割コンデンサＣ６が直列に接続される。具体的には、正側バスと中間配線の間に第１分割コンデンサＣ５が接続され、中間配線と負側バスの間に第２分割コンデンサＣ６が接続される。第１分割コンデンサＣ５及び第２分割コンデンサＣ６は、直流電源２の電圧Ｅを１／２に分圧する作用、インバータ回路１０内で発生するサージ電圧を抑制するためのスナバコンデンサとしての作用を有する。

第１フライングキャパシタ回路１１の中点からは、第１スイッチング素子Ｑ１の上側端子に印加されるＥ［Ｖ］と、第４スイッチング素子Ｑ４の下側端子に印加される１／２Ｅ［Ｖ］の間の範囲の電位が出力される。第１フライングキャパシタＣ１は１／４Ｅ［Ｖ］の電圧になるように初期充電（プリチャージ）され、１／４Ｅ［Ｖ］の電圧を中心として充放電が繰り返される。従って、第１フライングキャパシタ回路１１からは、概ね、Ｅ［Ｖ］、３／４Ｅ［Ｖ］、１／２Ｅ［Ｖ］の３レベルの電位が出力される。

第２フライングキャパシタ回路１２の中点からは、第５スイッチング素子Ｑ５の上側端子に印加される１／２Ｅ［Ｖ］と、第８スイッチング素子Ｑ８の下側端子に印加される０［Ｖ］の間の範囲の電位が出力される。第２フライングキャパシタＣ２は１／４Ｅ［Ｖ］の電圧になるように初期充電され、１／４Ｅ［Ｖ］の電圧を中心として充放電が繰り返される。従って、第２フライングキャパシタ回路１２からは、概ね、１／２Ｅ［Ｖ］、１／４Ｅ［Ｖ］、０［Ｖ］の３レベルの電位が出力される。

第３フライングキャパシタ回路１３の中点からは、第９スイッチング素子Ｑ９の上側端子に印加されるＥ［Ｖ］と、第１２スイッチング素子Ｑ１２の下側端子に印加される１／２Ｅ［Ｖ］の間の範囲の電位が出力される。第３フライングキャパシタＣ３は１／４Ｅ［Ｖ］の電圧になるように初期充電され、１／４Ｅ［Ｖ］の電圧を中心として充放電が繰り返される。従って、第３フライングキャパシタ回路１３からは、概ね、Ｅ［Ｖ］、３／４Ｅ［Ｖ］、１／２Ｅ［Ｖ］の３レベルの電位が出力される。

第４フライングキャパシタ回路１４の中点からは、第１３スイッチング素子Ｑ１３の上側端子に印加される１／２Ｅ［Ｖ］と、第１６スイッチング素子Ｑ１６の下側端子に印加される０［Ｖ］の間の範囲の電位が出力される。第４フライングキャパシタＣ４は１／４Ｅ［Ｖ］の電圧になるように初期充電され、１／４Ｅ［Ｖ］の電圧を中心として充放電が繰り返される。従って、第４フライングキャパシタ回路１４からは、概ね、１／２Ｅ［Ｖ］、１／４Ｅ［Ｖ］、０［Ｖ］の３レベルの電位が出力される。

上記の第１スイッチング素子Ｑ１－第２４スイッチング素子Ｑ２４にはそれぞれ、第１ダイオードＤ１－第２４ダイオードＤ２４が逆並列に形成／接続される。以下、本実施の形態では第１スイッチング素子Ｑ１－第２４スイッチング素子Ｑ２４に、ＮチャネルＭＯＳＦＥＴを使用する例を想定する。ＮチャネルＭＯＳＦＥＴでは、ソースからドレイン方向に寄生ダイオードが形成される。

なお、第１スイッチング素子Ｑ１－第２４スイッチング素子Ｑ２４にＩＧＢＴ（Insulated Gate Bipolar Transistor）やバイポーラトランジスタを使用してもよい。その場合、第１スイッチング素子Ｑ１－第２４スイッチング素子Ｑ２４に寄生ダイオードは形成されず、第１スイッチング素子Ｑ１－第２４スイッチング素子Ｑ２４にそれぞれ外付けダイオードが逆並列に接続される。

第１出力回路１５の中点（具体的には、第１８スイッチング素子Ｑ１８と第１９スイッチング素子Ｑ１９との接続点）と、第２出力回路１６の中点（具体的には、第２２スイッチング素子Ｑ２２と第２３スイッチング素子Ｑ２３との接続点）から、マルチレベルの電圧（本実施の形態では５レベルの電圧）がフィルタ回路２０に出力される。レベル数が多いほど、より正規の正弦波に近い擬似正弦波となる。なお、本実施の形態では第１出力回路１５の中点からＵ相の電力を出力し、第２出力回路１６の中点からＷ相の電力を出力する。

フィルタ回路２０は、第１リアクトルＬ１、第２リアクトルＬ２及び第３出力コンデンサＣ９を含み、第１出力回路１５及び第２出力回路１６から出力される電圧及び電流の高調波成分を減衰させて、系統３の正弦波と同期した正弦波に近づける。

制御回路３０は、第１スイッチング素子Ｑ１－第２４スイッチング素子Ｑ２４のオン／オフを制御して、インバータ回路１０に、直流電源２から供給される直流電力を交流電力に変換させる。また制御回路３０は、第１スイッチング素子Ｑ１－第２４スイッチング素子Ｑ２４のオン／オフを制御して、インバータ回路１０に、系統３から供給される交流電力を直流電力に変換させる。制御回路３０は、ハードウェア資源とソフトウェア資源の協働、またはハードウェア資源のみにより実現できる。ハードウェア資源としてアナログ素子、マイクロコンピュータ、ＤＳＰ、ＲＯＭ、ＲＡＭ、ＦＰＧＡ、ＡＳＩＣ、ＦＰＧＡ、その他のＬＳＩを利用できる。ソフトウェア資源としてファームウェア等のプログラムを利用できる。

図２は、５レベル（＋Ｅ、＋１／２Ｅ、０、－１／２Ｅ、－Ｅ）の電圧で生成される擬似正弦波を示す図である。区間（１）では＋１／２Ｅと０を交互に出力し、区間（２）では＋Ｅと＋１／２Ｅを交互に出力し、区間（３）では＋１／２Ｅと０を交互に出力し、区間（４）では０と－１／２Ｅを交互に出力し、区間（５）では－１／２Ｅと－Ｅを交互に出力し、区間（６）では０と－１／２Ｅを交互に出力する。これにより、１周期の疑似正弦波が生成される。インバータ回路１０の出力電圧Ｖｉｎｖ（疑似正弦波）が高品位に生成されると、フィルタ回路２０を通過後の出力電流Ｉｏｕｔは滑らかな正弦波になる。

図３は、図１の電力変換装置１における第１スイッチング素子Ｑ１－第２４スイッチング素子Ｑ２４のスイッチングパターンをまとめた図である。

図３に示すスイッチングパターンでは、第１スイッチング素子Ｑ１、第５スイッチング素子Ｑ５、第１２スイッチング素子Ｑ１２、第１６スイッチング素子Ｑ１６のグループと、第４スイッチング素子Ｑ４、第８スイッチング素子Ｑ８、第９スイッチング素子Ｑ９、第１３スイッチング素子Ｑ１３のグループが相補関係となる。第２スイッチング素子Ｑ２、第６スイッチング素子Ｑ６、第１１スイッチング素子Ｑ１１、第１５スイッチング素子Ｑ１５のグループと、第３スイッチング素子Ｑ３、第７スイッチング素子Ｑ７、第１０スイッチング素子Ｑ１０、第１４スイッチング素子Ｑ１４のグループが相補関係となる。

また、第１スイッチング素子Ｑ１、第５スイッチング素子Ｑ５、第１２スイッチング素子Ｑ１２、第１６スイッチング素子Ｑ１６のグループと、第２スイッチング素子Ｑ２、第６スイッチング素子Ｑ６、第１１スイッチング素子Ｑ１１、第１５スイッチング素子Ｑ１５のグループが半周期（１８０°）の位相差を持つ関係となる。第３スイッチング素子Ｑ３、第７スイッチング素子Ｑ７、第１０スイッチング素子Ｑ１０、第１４スイッチング素子Ｑ１４のグループと、第４スイッチング素子Ｑ４、第８スイッチング素子Ｑ８、第９スイッチング素子Ｑ９、第１３スイッチング素子Ｑ１３のグループが半周期の位相差を持つ関係となる。

また、第１７スイッチング素子Ｑ１７、第１８スイッチング素子Ｑ１８、第２３スイッチング素子Ｑ２３、第２４スイッチング素子Ｑ２４のグループは、基本波の正の半周期の期間に常時オンし、負の半周期の期間に常時オフする。第１９スイッチング素子Ｑ１９、第２０スイッチング素子Ｑ２０、第２１スイッチング素子Ｑ２１、第２２スイッチング素子Ｑ２２のグループは、基本波の負の半周期の期間に常時オンし、正の半周期の期間に常時オフする。日本では、基本波は５０Ｈｚ／６０Ｈｚの正弦波である。

図４（ａ）－（ｄ）は、図３に示すスイッチングパターンの正の半周期のスイッチングパターンを示す回路図である。図５（ａ）－（ｄ）は、図３に示すスイッチングパターンの負の半周期のスイッチングパターンを示す回路図である。なお、図面の簡略化のためＭＯＳＦＥＴを単純なスイッチ記号で描いている。

図４（ａ）に示すように、インバータ回路１０から＋０を出力する場合、制御回路３０は、第３スイッチング素子Ｑ３、第４スイッチング素子Ｑ４、第７スイッチング素子Ｑ７、第８スイッチング素子Ｑ８、第９スイッチング素子Ｑ９、第１０スイッチング素子Ｑ１０、第１３スイッチング素子Ｑ１３、第１４スイッチング素子Ｑ１４、第１７スイッチング素子Ｑ１７、第１８スイッチング素子Ｑ１８、第２３スイッチング素子Ｑ２３及び第２４スイッチング素子Ｑ２４をオン状態に制御し、第１スイッチング素子Ｑ１、第２スイッチング素子Ｑ２、第５スイッチング素子Ｑ５、第６スイッチング素子Ｑ６、第１１スイッチング素子Ｑ１１、第１２スイッチング素子Ｑ１２、第１５スイッチング素子Ｑ１５、第１６スイッチング素子Ｑ１６、第１９スイッチング素子Ｑ１９、第２０スイッチング素子Ｑ２０、第２１スイッチング素子Ｑ２１及び第２２スイッチング素子Ｑ２２をオフ状態に制御する。

図４（ｂ）に示すように、直流電源２から第１フライングキャパシタＣ１及び第４フライングキャパシタＣ４を充電しつつ、インバータ回路１０から＋１／２Ｅを出力する場合、制御回路３０は、第１スイッチング素子Ｑ１、第３スイッチング素子Ｑ３、第５スイッチング素子Ｑ５、第７スイッチング素子Ｑ７、第１０スイッチング素子Ｑ１０、第１２スイッチング素子Ｑ１２、第１４スイッチング素子Ｑ１４、第１６スイッチング素子Ｑ１６、第１７スイッチング素子Ｑ１７、第１８スイッチング素子Ｑ１８、第２３スイッチング素子Ｑ２３及び第２４スイッチング素子Ｑ２４をオン状態に制御し、第２スイッチング素子Ｑ２、第４スイッチング素子Ｑ４、第６スイッチング素子Ｑ６、第８スイッチング素子Ｑ８、第９スイッチング素子Ｑ９、第１１スイッチング素子Ｑ１１、第１３スイッチング素子Ｑ１３、第１５スイッチング素子Ｑ１５、第１９スイッチング素子Ｑ１９、第２０スイッチング素子Ｑ２０、第２１スイッチング素子Ｑ２１及び第２２スイッチング素子Ｑ２２をオフ状態に制御する。

図４（ｃ）に示すように、第１フライングキャパシタＣ１及び第４フライングキャパシタＣ４から交流経路に放電しつつ、インバータ回路１０から＋１／２Ｅを出力する場合、制御回路３０は、第２スイッチング素子Ｑ２、第４スイッチング素子Ｑ４、第６スイッチング素子Ｑ６、第８スイッチング素子Ｑ８、第９スイッチング素子Ｑ９、第１１スイッチング素子Ｑ１１、第１３スイッチング素子Ｑ１３、第１５スイッチング素子Ｑ１５、第１７スイッチング素子Ｑ１７、第１８スイッチング素子Ｑ１８、第２３スイッチング素子Ｑ２３及び第２４スイッチング素子Ｑ２４をオン状態に制御し、第１スイッチング素子Ｑ１、第３スイッチング素子Ｑ３、第５スイッチング素子Ｑ５、第７スイッチング素子Ｑ７、第１０スイッチング素子Ｑ１０、第１２スイッチング素子Ｑ１２、第１４スイッチング素子Ｑ１４、第１６スイッチング素子Ｑ１６、第１９スイッチング素子Ｑ１９、第２０スイッチング素子Ｑ２０、第２１スイッチング素子Ｑ２１及び第２２スイッチング素子Ｑ２２をオフ状態に制御する。

制御回路３０は、図４（ｂ）に示すスイッチングパターンと、図４（ｃ）に示すスイッチングパターンを交互に繰り返すことにより、インバータ回路１０から＋１／２Ｅを出力させることができる。

図４（ｄ）に示すように、インバータ回路１０から＋Ｅを出力する場合、制御回路３０は、第１スイッチング素子Ｑ１、第２スイッチング素子Ｑ２、第５スイッチング素子Ｑ５、第６スイッチング素子Ｑ６、第１１スイッチング素子Ｑ１１、第１２スイッチング素子Ｑ１２、第１５スイッチング素子Ｑ１５、第１６スイッチング素子Ｑ１６、第１７スイッチング素子Ｑ１７、第１８スイッチング素子Ｑ１８、第２３スイッチング素子Ｑ２３及び第２４スイッチング素子Ｑ２４をオン状態に制御し、第３スイッチング素子Ｑ３、第４スイッチング素子Ｑ４、第７スイッチング素子Ｑ７、第８スイッチング素子Ｑ８、第９スイッチング素子Ｑ９、第１０スイッチング素子Ｑ１０、第１３スイッチング素子Ｑ１３、第１４スイッチング素子Ｑ１４、第１９スイッチング素子Ｑ１９、第２０スイッチング素子Ｑ２０、第２１スイッチング素子Ｑ２１及び第２２スイッチング素子Ｑ２２をオフ状態に制御する。

図５（ａ）に示すように、インバータ回路１０から－０を出力する場合、制御回路３０は、第１スイッチング素子Ｑ１、第２スイッチング素子Ｑ２、第５スイッチング素子Ｑ５、第６スイッチング素子Ｑ６、第１１スイッチング素子Ｑ１１、第１２スイッチング素子Ｑ１２、第１５スイッチング素子Ｑ１５、第１６スイッチング素子Ｑ１６、第１９スイッチング素子Ｑ１９、第２０スイッチング素子Ｑ２０、第２１スイッチング素子Ｑ２１及び第２２スイッチング素子Ｑ２２をオン状態に制御し、第３スイッチング素子Ｑ３、第４スイッチング素子Ｑ４、第７スイッチング素子Ｑ７、第８スイッチング素子Ｑ８、第９スイッチング素子Ｑ９、第１０スイッチング素子Ｑ１０、第１３スイッチング素子Ｑ１３、第１４スイッチング素子Ｑ１４、第１７スイッチング素子Ｑ１７、第１８スイッチング素子Ｑ１８、第２３スイッチング素子Ｑ２３及び第２４スイッチング素子Ｑ２４をオフ状態に制御する。

図５（ｂ）に示すように、直流電源２から第２フライングキャパシタＣ２及び第３フライングキャパシタＣ３を充電しつつ、インバータ回路１０から－１／２Ｅを出力する場合、制御回路３０は、第２スイッチング素子Ｑ２、第４スイッチング素子Ｑ４、第６スイッチング素子Ｑ６、第８スイッチング素子Ｑ８、第９スイッチング素子Ｑ９、第１１スイッチング素子Ｑ１１、第１３スイッチング素子Ｑ１３、第１５スイッチング素子Ｑ１５、第１９スイッチング素子Ｑ１９、第２０スイッチング素子Ｑ２０、第２１スイッチング素子Ｑ２１及び第２２スイッチング素子Ｑ２２をオン状態に制御し、第１スイッチング素子Ｑ１、第３スイッチング素子Ｑ３、第５スイッチング素子Ｑ５、第７スイッチング素子Ｑ７、第１０スイッチング素子Ｑ１０、第１２スイッチング素子Ｑ１２、第１４スイッチング素子Ｑ１４、第１６スイッチング素子Ｑ１６、第１７スイッチング素子Ｑ１７、第１８スイッチング素子Ｑ１８、第２３スイッチング素子Ｑ２３及び第２４スイッチング素子Ｑ２４をオフ状態に制御する。

図５（ｃ）に示すように、第２フライングキャパシタＣ２及び第３フライングキャパシタＣ３から交流経路に放電しつつ、インバータ回路１０から－１／２Ｅを出力する場合、制御回路３０は、第１スイッチング素子Ｑ１、第３スイッチング素子Ｑ３、第５スイッチング素子Ｑ５、第７スイッチング素子Ｑ７、第１０スイッチング素子Ｑ１０、第１２スイッチング素子Ｑ１２、第１４スイッチング素子Ｑ１４、第１６スイッチング素子Ｑ１６、第１９スイッチング素子Ｑ１９、第２０スイッチング素子Ｑ２０、第２１スイッチング素子Ｑ２１及び第２２スイッチング素子Ｑ２２をオン状態に制御し、第２スイッチング素子Ｑ２、第４スイッチング素子Ｑ４、第６スイッチング素子Ｑ６、第８スイッチング素子Ｑ８、第９スイッチング素子Ｑ９、第１１スイッチング素子Ｑ１１、第１３スイッチング素子Ｑ１３、第１５スイッチング素子Ｑ１５、第１７スイッチング素子Ｑ１７、第１８スイッチング素子Ｑ１８、第２３スイッチング素子Ｑ２３及び第２４スイッチング素子Ｑ２４をオフ状態に制御する。

制御回路３０は、図５（ｂ）に示すスイッチングパターンと、図５（ｃ）に示すスイッチングパターンを交互に繰り返すことにより、インバータ回路１０から－１／２Ｅを出力させることができる。

図５（ｄ）に示すように、インバータ回路１０から－Ｅを出力する場合、制御回路３０は、第３スイッチング素子Ｑ３、第４スイッチング素子Ｑ４、第７スイッチング素子Ｑ７、第８スイッチング素子Ｑ８、第９スイッチング素子Ｑ９、第１０スイッチング素子Ｑ１０、第１３スイッチング素子Ｑ１３、第１４スイッチング素子Ｑ１４、第１９スイッチング素子Ｑ１９、第２０スイッチング素子Ｑ２０、第２１スイッチング素子Ｑ２１及び第２２スイッチング素子Ｑ２２をオン状態に制御し、第１スイッチング素子Ｑ１、第２スイッチング素子Ｑ２、第５スイッチング素子Ｑ５、第６スイッチング素子Ｑ６、第１１スイッチング素子Ｑ１１、第１２スイッチング素子Ｑ１２、第１５スイッチング素子Ｑ１５、第１６スイッチング素子Ｑ１６、第１７スイッチング素子Ｑ１７、第１８スイッチング素子Ｑ１８、第２３スイッチング素子Ｑ２３及び第２４スイッチング素子Ｑ２４をオフ状態に制御する。

図６は、実施の形態に係る電力変換装置１の構成を説明するための図である。実施の形態に係る電力変換装置１は、図１に示した比較例に係る電力変換装置１に、第１出力コンデンサＣ７及び第２出力コンデンサＣ８が追加された構成である。第１出力コンデンサＣ７は、第１出力回路１５の両端間に接続される。第２出力コンデンサＣ８は、第２出力回路１６の両端間に接続される。

第１出力コンデンサＣ７の容量値及び第２出力コンデンサＣ８の容量値には、任意の値を設定することができるが、第１分割コンデンサＣ５の容量値及び第２分割コンデンサＣ６の容量値より、低い値に設定することが好ましい。第１出力コンデンサＣ７の容量値及び第２出力コンデンサＣ８の容量値が第１分割コンデンサＣ５の容量値及び第２分割コンデンサＣ６の容量値より大きい場合、第１分割コンデンサＣ５及び第２分割コンデンサＣ６にとって相対的に大きな電流が流れることになり、中間配線の電位（１／２Ｅ）の安定性が低下する。これに対して、第１出力コンデンサＣ７の容量値及び第２出力コンデンサＣ８の容量値が第１分割コンデンサＣ５の容量値及び第２分割コンデンサＣ６の容量値より低い場合、第１分割コンデンサＣ５及び第２分割コンデンサＣ６にとって相対的に小さな電流が流れることになり、中間配線の電位（１／２Ｅ）が安定する。

図７（ａ）－（ｄ）は、第１出力コンデンサＣ７及び第２出力コンデンサＣ８が追加された構成における＋１／２Ｅ出力時の電流経路を説明するための図である。図８（ａ）－（ｄ）は、第１出力コンデンサＣ７及び第２出力コンデンサＣ８が追加された構成における－１／２Ｅ出力時の電流経路を説明するための図である。

図７（ａ）は、図４（ｂ）に示した＋１／２Ｅ（充電）の状態において、第１出力コンデンサＣ７及び第２出力コンデンサＣ８が追加されたことにより、新たに形成される電流経路を示す図である。図７（ｂ）は、図４（ｂ）に示したメインの電流経路と、新たに形成された電流経路を併記した図である。第１出力コンデンサＣ７及び第２出力コンデンサＣ８のそれぞれに印加される電圧は、回路トポロジ上、フライングキャパシタによる電圧変動分を除き、１／２Ｅである。

図４（ｂ）に示したように、第１フライングキャパシタＣ１及び第４フライングキャパシタＣ４を充電しつつ、＋１／２Ｅを出力している状態において、図７（ａ）に示すように、第１フライングキャパシタＣ１から放電された電荷が、第１出力コンデンサＣ７と第１分割コンデンサＣ５を介して、第２フライングキャパシタＣ２に充電される電流経路が形成される。メイン電流により第１フライングキャパシタＣ１が充電されているため、第１フライングキャパシタＣ１の電圧が増加し、第１フライングキャパシタＣ１＋第１出力コンデンサＣ７から、第２フライングキャパシタＣ２＋第１分割コンデンサＣ５に電流経路が発生する。第１出力コンデンサＣ７の電圧≒１／２Ｅ＝第１分割コンデンサＣ５の電圧であるため、第１フライングキャパシタＣ１の電圧と第２フライングキャパシタＣ２の電圧との差分が０に収束する。

同様に、第４フライングキャパシタＣ４から放電された電荷が、第２出力コンデンサＣ８と第２分割コンデンサＣ６を介して、第３フライングキャパシタＣ３に充電される電流経路が形成される。メイン電流により第４フライングキャパシタＣ４が充電されているため、第４フライングキャパシタＣ４の電圧が増加し、第４フライングキャパシタＣ４＋第２出力コンデンサＣ８から、第３フライングキャパシタＣ３＋第２分割コンデンサＣ６に電流経路が発生する。第２出力コンデンサＣ８の電圧≒１／２Ｅ＝第２分割コンデンサＣ６の電圧であるため、第３フライングキャパシタＣ３の電圧と第４フライングキャパシタＣ４の電圧との差分が０に収束する。

図７（ｃ）は、図４（ｃ）に示した＋１／２Ｅ（放電）の状態において、第１出力コンデンサＣ７及び第２出力コンデンサＣ８が追加されたことにより、新たに形成される電流経路を示す図である。図７（ｄ）は、図４（ｃ）に示したメインの電流経路と、新たに形成された電流経路を併記した図である。

図４（ｃ）に示したように、第１フライングキャパシタＣ１及び第４フライングキャパシタＣ４から放電しつつ、＋１／２Ｅを出力している状態において、図７（ｃ）に示すように、第２フライングキャパシタＣ２から放電された電荷が、第１出力コンデンサＣ７と第２分割コンデンサＣ６を介して、第１フライングキャパシタＣ１に充電される電流経路が形成される。メイン電流により第１フライングキャパシタＣ１が放電されているため、第１フライングキャパシタＣ１の電圧が減少し、第２フライングキャパシタＣ２＋第１出力コンデンサＣ７から、第１フライングキャパシタＣ１＋第２分割コンデンサＣ６に電流経路が発生する。第１出力コンデンサＣ７の電圧≒１／２Ｅ＝第２分割コンデンサＣ６の電圧であるため、第１フライングキャパシタＣ１の電圧と第２フライングキャパシタＣ２の電圧との差分が０に収束する。

同様に、第３フライングキャパシタＣ３から放電された電荷が、第２出力コンデンサＣ８と第１分割コンデンサＣ５を介して、第４フライングキャパシタＣ４に充電される電流経路が形成される。メイン電流により第４フライングキャパシタＣ４が放電されているため、第４フライングキャパシタＣ４の電圧が減少し、第３フライングキャパシタＣ３＋第２出力コンデンサＣ８から、第４フライングキャパシタＣ４＋第１分割コンデンサＣ５に電流経路が発生する。第２出力コンデンサＣ８の電圧≒１／２Ｅ＝第１分割コンデンサＣ５の電圧であるため、第３フライングキャパシタＣ３の電圧と第４フライングキャパシタＣ４の電圧との差分が０に収束する。

図７（ｂ）に示した状態と図７（ｄ）に示した状態が１：１で繰り返されることにより、第１フライングキャパシタＣ１と第２フライングキャパシタＣ２が交互に充放電を繰り返し、第３フライングキャパシタＣ３と第４フライングキャパシタＣ４が交互に充放電を繰り返す。これにより、第１フライングキャパシタＣ１の電圧と第２フライングキャパシタＣ２の電圧がバランスし、第３フライングキャパシタＣ３の電圧と第４フライングキャパシタＣ４の電圧がバランスする。

図８（ａ）は、図５（ｂ）に示した－１／２Ｅ（充電）の状態において、第１出力コンデンサＣ７及び第２出力コンデンサＣ８が追加されたことにより、新たに形成される電流経路を示す図である。図８（ｂ）は、図５（ｂ）に示したメインの電流経路と、新たに形成された電流経路を併記した図である。

図５（ｂ）に示したように、第２フライングキャパシタＣ２及び第３フライングキャパシタＣ３を充電しつつ、－１／２Ｅを出力している状態において、図８（ａ）に示すように、第２フライングキャパシタＣ２から放電された電荷が、第１出力コンデンサＣ７と第２分割コンデンサＣ６を介して、第１フライングキャパシタＣ１に充電される電流経路が形成される。メイン電流により第２フライングキャパシタＣ２が充電されているため、第２フライングキャパシタＣ２の電圧が増加し、第２フライングキャパシタＣ２＋第１出力コンデンサＣ７から、第１フライングキャパシタＣ１＋第２分割コンデンサＣ６に電流経路が発生する。第１出力コンデンサＣ７の電圧≒１／２Ｅ＝第２分割コンデンサＣ６の電圧であるため、第１フライングキャパシタＣ１の電圧と第２フライングキャパシタＣ２の電圧との差分が０に収束する。

同様に、第３フライングキャパシタＣ３から放電された電荷が、第２出力コンデンサＣ８と第１分割コンデンサＣ５を介して、第４フライングキャパシタＣ４に充電される電流経路が形成される。メイン電流により第３フライングキャパシタＣ３が充電されているため、第３フライングキャパシタＣ３の電圧が増加し、第３フライングキャパシタＣ３＋第２出力コンデンサＣ８から、第４フライングキャパシタＣ４＋第１分割コンデンサＣ５に電流経路が発生する。第２出力コンデンサＣ８の電圧≒１／２Ｅ＝第１分割コンデンサＣ５の電圧であるため、第３フライングキャパシタＣ３の電圧と第４フライングキャパシタＣ４の電圧との差分が０に収束する。

図８（ｃ）は、図５（ｃ）に示した－１／２Ｅ（放電）の状態において、第１出力コンデンサＣ７及び第２出力コンデンサＣ８が追加されたことにより、新たに形成される電流経路を示す図である。図８（ｄ）は、図５（ｃ）に示したメインの電流経路と、新たに形成された電流経路を併記した図である。

図５（ｃ）に示したように、第２フライングキャパシタＣ２及び第３フライングキャパシタＣ３から放電しつつ、－１／２Ｅを出力している状態において、図８（ｃ）に示すように、第１フライングキャパシタＣ１から放電された電荷が、第１出力コンデンサＣ７と第１分割コンデンサＣ５を介して、第２フライングキャパシタＣ２に充電される電流経路が形成される。メイン電流により第２フライングキャパシタＣ２が放電されているため、第２フライングキャパシタＣ２の電圧が減少し、第１フライングキャパシタＣ１＋第１出力コンデンサＣ７から、第２フライングキャパシタＣ２＋第１分割コンデンサＣ５に電流経路が発生する。第１出力コンデンサＣ７の電圧≒１／２Ｅ＝第１分割コンデンサＣ５の電圧であるため、第１フライングキャパシタＣ１の電圧と第２フライングキャパシタＣ２の電圧との差分が０に収束する。

同様に、第４フライングキャパシタＣ４から放電された電荷が、第２出力コンデンサＣ８と第２分割コンデンサＣ６を介して、第３フライングキャパシタＣ３に充電される電流経路が形成される。メイン電流により第３フライングキャパシタＣ３が放電されているため、第３フライングキャパシタＣ３の電圧が減少し、第４フライングキャパシタＣ４＋第２出力コンデンサＣ８から、第３フライングキャパシタＣ３＋第２分割コンデンサＣ６に電流経路が発生する。第２出力コンデンサＣ８の電圧≒１／２Ｅ＝第２分割コンデンサＣ６の電圧であるため、第３フライングキャパシタＣ３の電圧と第４フライングキャパシタＣ４の電圧との差分が０に収束する。

図８（ｂ）に示した状態と図８（ｄ）に示した状態が１：１で繰り返されることにより、第１フライングキャパシタＣ１と第２フライングキャパシタＣ２が交互に充放電を繰り返し、第３フライングキャパシタＣ３と第４フライングキャパシタＣ４が交互に充放電を繰り返す。これにより、第１フライングキャパシタＣ１の電圧と第２フライングキャパシタＣ２の電圧がバランスし、第３フライングキャパシタＣ３の電圧と第４フライングキャパシタＣ４の電圧がバランスする。

以下、上記図２の区間（４、６）（０～－１／２Ｅ）及び区間（５）（－１／２Ｅ～－Ｅ）の動作について詳細に説明する。区間（１、３）（０～＋１／２Ｅ）及び区間（２）（＋１／２Ｅ～＋Ｅ）は、区間（４、６）（０～－１／２Ｅ）及び区間（５）（－１／２Ｅ～－Ｅ）と対称の動作となるため、説明を割愛する。

図９（ａ）－（ｄ）は、図２の区間（４、６）の状態（１）－状態（４）の電流経路を説明するための図である。図１０（ａ）－（ｄ）は、区間（４、６）の状態（５）－状態（８）の電流経路を説明するための図である。

図９（ａ）は、図２の区間（４、６）の状態（１）を示す図である。状態（１）では、それぞれ相補関係にある第２スイッチング素子Ｑ２と第３スイッチング素子Ｑ３、第６スイッチング素子Ｑ６と第７スイッチング素子Ｑ７、第１０スイッチング素子Ｑ１０と第１１スイッチング素子Ｑ１１、及び第１４スイッチング素子Ｑ１４と第１５スイッチング素子Ｑ１５がデッドタイム期間にあり、両方ともオフの状態にある。第６スイッチング素子Ｑ６の両端は第６ダイオードＤ６（図９（ａ）不図示、図６参照）を介して導通しており、第１１スイッチング素子Ｑ１１の両端は第１１ダイオードＤ１１（図９（ａ）不図示、図６参照）を介して導通している。

状態（１）では、第１出力コンデンサＣ７の電圧は（１／２Ｅ－ΔＶ）となる。第１出力コンデンサＣ７の電圧は、第１出力コンデンサＣ７の放電電流を考慮しない場合、３／８Ｅとなるが、第１出力コンデンサＣ７の放電電流を考慮する場合、１／２Ｅになる。

第１出力コンデンサＣ７が接続されていない場合、第２スイッチング素子Ｑ２、第３スイッチング素子Ｑ３の各電圧は、バランス抵抗（不図示）に流れる電流により１／８Ｅとなる。バランス抵抗は、第１スイッチング素子Ｑ１－第８スイッチング素子Ｑ８とそれぞれ並列に接続された８個の抵抗、及び第９スイッチング素子Ｑ９－第１６スイッチング素子Ｑ１６とそれぞれ並列に接続された８個の抵抗である。

第１出力コンデンサＣ７が接続される場合、正側の直流バスの電位（Ｅ）から第２スイッチング素子Ｑ２の電圧が減算された電位と、中間配線の電位（１／２Ｅ）との電位差は、（１／２Ｅ－ΔＶ）となる。そのため第２スイッチング素子Ｑ２に、１／２Ｅとの差分（ΔＶ）が発生せざるを得ない。バランス抵抗（不図示）に流れる電流は、第１出力コンデンサＣ７の放電電流と比較して極小さいため、第２スイッチング素子Ｑ２の電圧は１／８Ｅから容易に変動する。

第２スイッチング素子Ｑ２の電圧と第３スイッチング素子Ｑ３の電圧の合計電圧は、第１フライングキャパシタＣ１の電圧（１／４Ｅ）と等価であり、第２スイッチング素子Ｑ２の電圧がΔＶであるため、第７スイッチング素子Ｑ７の電圧は（１／４Ｅ－ΔＶ）となる。

図９（ｂ）は、図２の区間（４、６）の状態（２）を示す図である。状態（２）のスイッチングパターンは、図５（ａ）に示したスイッチングパターンと同じである。状態（２）では、第１出力コンデンサＣ７の電圧は（１／２Ｅ－ΔＶ）から１／２Ｅ（状態電位）に変動する。第１出力コンデンサＣ７の両端電位はそれぞれ、正側の直流バスの電位（Ｅ）、中間配線の電位（１／２Ｅ）であるため、第１出力コンデンサＣ７の電圧は１／２Ｅに収束する。そのため、ΔＶを相殺するための瞬時電流が発生する。この瞬時電流の大きさは、第１出力コンデンサＣ７のＥＳＲ（Equivalent Series Resistance）、容量、第１フライングキャパシタＣ１及び第２フライングキャパシタＣ２の容量（電圧変動分）によって決定される。

図９（ｃ）は、図２の区間（４、６）の状態（３）を示す図である。状態（３）では、それぞれ相補関係にある第１スイッチング素子Ｑ１と第４スイッチング素子Ｑ４、第５スイッチング素子Ｑ５と第８スイッチング素子Ｑ８、第９スイッチング素子Ｑ９と第１２スイッチング素子Ｑ１２、及び第１３スイッチング素子Ｑ１３と第１６スイッチング素子Ｑ１６がデッドタイム期間にあり、両方ともオフの状態にある。第５スイッチング素子Ｑ５の両端は第５ダイオードＤ５（図９（ｃ）不図示、図６参照）を介して導通しており、第１２スイッチング素子Ｑ１２の両端は第１２ダイオードＤ１２（図９（ｃ）不図示、図６参照）を介して導通している。

状態（３）では、第１出力コンデンサＣ７の電圧は１／２Ｅとなる。第１出力コンデンサＣ７の両端電位はそれぞれ、正側の直流バスの電位（Ｅ）から第１スイッチング素子Ｑ１の電圧が減算された電位、中間配線の電位（１／２Ｅ）である。第１出力コンデンサＣ７が接続されていない場合、第１スイッチング素子Ｑ１の電圧は１／８Ｅである。第１出力コンデンサＣ７の放電電流を考慮しない場合、第１出力コンデンサＣ７の電圧は３／８Ｅとなる。しかしながら、バランス抵抗（不図示）に流れる電流は、第１出力コンデンサＣ７の放電電流と比較して極小さいため、第１スイッチング素子Ｑ１の電圧は１／８Ｅから容易に変動する。

第１出力コンデンサＣ７の電圧は１／２Ｅであり、第１出力コンデンサＣ７の両端電位が１／２Ｅとなるためには、第１スイッチング素子Ｑ１の電圧が０となる必要がある。状態（１）と異なり、状態（３）では、第１出力コンデンサＣ７の電圧が１／２Ｅであるため、ΔＶの差がなく、第１スイッチング素子Ｑ１に見た目上、電圧が印加されない。第１スイッチング素子Ｑ１と対となる第４スイッチング素子Ｑ４の電圧は１／４Ｅになる。

図９（ｄ）は、図２の区間（４、６）の状態（４）を示す図である。状態（４）のスイッチングパターンは、図５（ｂ）に示したスイッチングパターンと同じである。状態（４）では、第１出力コンデンサＣ７の電圧は１／２Ｅとなる。第１出力コンデンサＣ７の正側の電位は、中間配線の電位（１／２Ｅ）に第１フライングキャパシタＣ１の電圧が加算された電位から、中間配線の電位（１／２Ｅ）に１／４Ｅが加算された電位に変動する。第１出力コンデンサＣ７の負側の電位は、負側の直流バスの電位（０）に第２フライングキャパシタＣ２の電圧が加算された電位から、中間配線の電位（１／２Ｅ）に１／４Ｅが加算され、ΔＶが減算された電位に変動する。

したがって、第１出力コンデンサＣ７の電圧は、１／２Ｅから（１／２Ｅ＋ΔＶ）に増加し、その後、（１／２Ｅ－ΔＶ）に減少する。第１出力コンデンサＣ７の電圧は、正側の電位につられて、ΔＶ分の充電電流が瞬時に流れ込むことにより、（１／２Ｅ＋ΔＶ）まで増加する。この状態において、メインの電流経路により第２フライングキャパシタＣ２が充電されるため、第２フライングキャパシタＣ２の電圧は、（１／２Ｅ－ΔＶ）から（１／２Ｅ＋ΔＶ）に増加する。その間、第１出力コンデンサＣ７の電圧は、（１／２Ｅ＋ΔＶ）から（１／２Ｅ－ΔＶ）に減少する。

図１０（ａ）は、図２の区間（４、６）の状態（５）を示す図である。状態（５）では、それぞれ相補関係にある第１スイッチング素子Ｑ１と第４スイッチング素子Ｑ４、第５スイッチング素子Ｑ５と第８スイッチング素子Ｑ８、第９スイッチング素子Ｑ９と第１２スイッチング素子Ｑ１２、及び第１３スイッチング素子Ｑ１３と第１６スイッチング素子Ｑ１６がデッドタイム期間にあり、両方ともオフの状態にある。第５スイッチング素子Ｑ５の両端は第５ダイオードＤ５（図１０（ａ）不図示、図６参照）を介して導通しており、第１２スイッチング素子Ｑ１２の両端は第１２ダイオードＤ１２（図１０（ａ）不図示、図６参照）を介して導通している。

状態（５）では、第１出力コンデンサＣ７の電圧は（１／２Ｅ－ΔＶ）となる。第１出力コンデンサＣ７の両端電位はそれぞれ、正側の直流バスの電位（Ｅ）から第１スイッチング素子Ｑ１の電圧が減算された電位、中間配線の電位（１／２Ｅ）である。

第１出力コンデンサＣ７が接続されていない場合、第１スイッチング素子Ｑ１、第４スイッチング素子Ｑ４の各電圧は、バランス抵抗（不図示）に流れる電流により１／８Ｅとなる。第１出力コンデンサＣ７が接続される場合、正側の直流バスの電位（Ｅ）から第１スイッチング素子Ｑ１の電圧が減算された電位と、中間配線の電位（１／２Ｅ）との電位差は、（１／２Ｅ－ΔＶ）となる。そのため第１スイッチング素子Ｑ１に、１／２Ｅとの差分（ΔＶ）が発生せざるを得ない。バランス抵抗（不図示）に流れる電流は、第１出力コンデンサＣ７の放電電流と比較して極小さいため、第１スイッチング素子Ｑ１の電圧は１／８Ｅから容易に変動する。

第１スイッチング素子Ｑ１の電圧と第４スイッチング素子Ｑ４の電圧の合計電圧は、第３スイッチング素子Ｑ３の電圧（１／４Ｅ）と等価であり、第１スイッチング素子Ｑ１の電圧がΔＶであるため、第４スイッチング素子Ｑ４の電圧は（１／４Ｅ－ΔＶ）となる。

図１０（ｂ）は、図２の区間（４、６）の状態（６）を示す図である。状態（６）は図９（ｂ）に示した状態（２）と同様であるため、説明を割愛する。

図１０（ｃ）は、図２の区間（４、６）の状態（７）を示す図である。状態（７）では、それぞれ相補関係にある第２スイッチング素子Ｑ２と第３スイッチング素子Ｑ３、第６スイッチング素子Ｑ６と第７スイッチング素子Ｑ７、第１０スイッチング素子Ｑ１０と第１１スイッチング素子Ｑ１１、及び第１４スイッチング素子Ｑ１４と第１５スイッチング素子Ｑ１５がデッドタイム期間にあり、両方ともオフの状態にある。第６スイッチング素子Ｑ６の両端は第６ダイオードＤ６（図１０（ｃ）不図示、図６参照）を介して導通しており、第１１スイッチング素子Ｑ１１の両端は第１１ダイオードＤ１１（図１０（ｃ）不図示、図６参照）を介して導通している。

状態（７）では、第１出力コンデンサＣ７の電圧は１／２Ｅとなる。第１出力コンデンサＣ７の両端電位はそれぞれ、正側の直流バスの電位（Ｅ）から第２スイッチング素子Ｑ２の電圧が減算された電位、中間配線の電位（１／２Ｅ）である。第１出力コンデンサＣ７が接続されていない場合、第２スイッチング素子Ｑ２の電圧は１／８Ｅである。第１出力コンデンサＣ７の放電電流を考慮しない場合、第１出力コンデンサＣ７の電圧は３／８Ｅとなる。しかしながら、バランス抵抗（不図示）に流れる電流は、第１出力コンデンサＣ７の放電電流と比較して極小さいため、第２スイッチング素子Ｑ２の電圧は１／８Ｅから容易に変動する。

第１出力コンデンサＣ７の電圧は１／２Ｅであり、第１出力コンデンサＣ７の両端電位が１／２Ｅとなるためには、第２スイッチング素子Ｑ２の電圧が０となる必要がある。状態（１）と異なり、状態（７）では、第１出力コンデンサＣ７の電圧が１／２Ｅであるため、ΔＶの差がなく、第２スイッチング素子Ｑ２に見た目上、電圧が印加されない。第２スイッチング素子Ｑ２と対となる第３スイッチング素子Ｑ３の電圧は１／４Ｅになる。

図１０（ｄ）は、図２の区間（４、６）の状態（８）を示す図である。状態（８）のスイッチングパターンは、図５（ｃ）に示したスイッチングパターンと同じである。状態（８）では、第１出力コンデンサＣ７の電圧は１／２Ｅとなる。第１出力コンデンサＣ７の正側の電位は、正側の直流バスの電位（Ｅ）から第１フライングキャパシタＣ１の電圧が減算された電位から、正側の直流バスの電位（Ｅ）から１／４Ｅが減算された電位に変動する。第１出力コンデンサＣ７の負側の電位は、中間配線の電位（１／２Ｅ）から第２フライングキャパシタＣ２の電圧が減算された電位から、中間配線の電位（１／２Ｅ）から１／４ＥとΔＶが減算された電位に変動する。

したがって、第１出力コンデンサＣ７の電圧は、１／２Ｅから（１／２Ｅ＋ΔＶ）に増加し、その後、（１／２Ｅ－ΔＶ）に減少する。第１出力コンデンサＣ７の電圧は、正側の電位につられて、ΔＶ分の充電電流が瞬時に流れ込むことにより、（１／２Ｅ＋ΔＶ）まで増加する。この状態において、メインの電流経路により第２フライングキャパシタＣ２が放電されるため、第２フライングキャパシタＣ２の電圧は、（１／２Ｅ＋ΔＶ）から（１／２Ｅ－ΔＶ）に減少する。その間、第１出力コンデンサＣ７の電圧は、（１／２Ｅ＋ΔＶ）から（１／２Ｅ－ΔＶ）に減少する。

図２の区間（４、６）では、以上に説明した状態（１）－状態（８）の動作が繰り返される。以上の説明はＵ相についてのものであるが、Ｗ相も同じ原理であるため、説明を割愛する。

図１１（ａ）－（ｄ）は、図２の区間（５）の状態（１）－状態（４）の電流経路を説明するための図である。図１２（ａ）－（ｄ）は、区間（５）の状態（５）－状態（８）の電流経路を説明するための図である。以下の説明では、第２フライングキャパシタＣ２の最大電圧変動幅をΔＶ１、デッドタイム突入時の変動幅をΔＶ２とする。

図１１（ａ）は、図２の区間（５）の状態（１）を示す図である。状態（１）では、それぞれ相補関係にある第１スイッチング素子Ｑ１と第４スイッチング素子Ｑ４、第５スイッチング素子Ｑ５と第８スイッチング素子Ｑ８、第９スイッチング素子Ｑ９と第１２スイッチング素子Ｑ１２、及び第１３スイッチング素子Ｑ１３と第１６スイッチング素子Ｑ１６がデッドタイム期間にあり、両方ともオフの状態にある。第５スイッチング素子Ｑ５の両端は第５ダイオードＤ５（図１１（ａ）不図示、図６参照）を介して導通しており、第１２スイッチング素子Ｑ１２の両端は第１２ダイオードＤ１２（図１１（ａ）不図示、図６参照）を介して導通しており、第１スイッチング素子Ｑ１の両端は第１ダイオードＤ１（図１１（ａ）不図示、図６参照）を介して導通しており、第１６スイッチング素子Ｑ１６の両端は第１６ダイオードＤ１６（図１１（ａ）不図示、図６参照）を介して導通している。

状態（１）では、第１出力コンデンサＣ７の電圧は（１／２Ｅ－ΔＶ２）となる。ここで、ΔＶ２は下限より手前の値をとる。第１出力コンデンサＣ７の正側の電位は、正側の直流バスの電位（Ｅ）から第１フライングキャパシタＣ１の電圧と第１フライングキャパシタＣ１の電圧が減算された電位となる。第１出力コンデンサＣ７の負側の電位は、中間配線の電位（１／２Ｅ）から第２フライングキャパシタＣ２の電圧が減算された電位となる。したがって、第１出力コンデンサＣ７の電圧は、１／２Ｅから第１スイッチング素子Ｑ１の電圧とΔＶ２が減算された電圧となる。

第１スイッチング素子Ｑ１の電圧に応じて第１出力コンデンサＣ７の電圧が変化する可能性があるが、現条件の下ではバランス抵抗（不図示）くらいしか第１スイッチング素子Ｑ１の電圧を決める要素がなく、第１出力コンデンサＣ７の電圧は保たれる。したがって、第１スイッチング素子Ｑ１の電圧は０になり、第１出力コンデンサＣ７の電圧は、（１／２Ｅ－ΔＶ２）に保たれる。また、第２フライングキャパシタＣ２の放電によりΔＶ２がΔＶ１となるため、第１出力コンデンサＣ７の電圧も減少を続け、（１／２Ｅ－ΔＶ１）となる。

また、上下の第１フライングキャパシタＣ１と第２フライングキャパシタＣ２間にバランス電流が流れる。メイン電流の経路上のスイッチング素子は、オン状態でなくともボディダイオード（還流ダイオード）を経由して電流が疑似的に流れる。状態（１）では、第５スイッチング素子Ｑ５及び第１２スイッチング素子Ｑ１２が疑似的にオン状態となっている。なお、ボディダイオードの逆向きには電流が流れないが、その場合はバランス電流分が差し引かれる。

図１１（ｂ）は、図２の区間（５）の状態（２）を示す図である。状態（２）のスイッチングパターンは、図５（ｄ）に示したスイッチングパターンと同じである。状態（２）では、第１出力コンデンサＣ７の電圧は（１／２Ｅ－ΔＶ１）となる。ここで、ΔＶ１は下限値をとる。第１出力コンデンサＣ７の両端電位はそれぞれ、正側の直流バスの電位（Ｅ）、負側の直流バスの電位（０）である。したがって、第１出力コンデンサＣ７の電圧は、１／２Ｅに収束する。ΔＶ１を相殺するため、第１出力コンデンサＣ７に充電電流が瞬時的に流れる。この電流の大きさは、ΔＶ１、第１出力コンデンサＣ７の容量、ＥＳＲにより決まる。

図１１（ｃ）は、図２の区間（５）の状態（３）を示す図である。状態（３）では、それぞれ相補関係にある第２スイッチング素子Ｑ２と第３スイッチング素子Ｑ３、第６スイッチング素子Ｑ６と第７スイッチング素子Ｑ７、第１０スイッチング素子Ｑ１０と第１１スイッチング素子Ｑ１１、及び第１４スイッチング素子Ｑ１４と第１５スイッチング素子Ｑ１５がデッドタイム期間にあり、両方ともオフの状態にある。第７スイッチング素子Ｑ７の両端は第７ダイオードＤ７（図１１（ｃ）不図示、図６参照）を介して導通しており、第１０スイッチング素子Ｑ１０の両端は第１０ダイオードＤ１０（図１１（ｃ）不図示、図６参照）を介して導通している。

状態（３）では、第１出力コンデンサＣ７の電圧は１／２Ｅとなる。第１出力コンデンサＣ７の正側の電位は、中間配線の電位（１／２Ｅ）に第１フライングキャパシタＣ１の電圧が加算され、第２スイッチング素子Ｑ２の電圧が減算された電位となる。第１出力コンデンサＣ７の負側の電位は、負側の直流バスの電位（０）に第２フライングキャパシタＣ２の電圧が加算された電位となる。したがって、第１出力コンデンサＣ７の電圧は、１／２ＥにΔＶ１が加算され、第２スイッチング素子Ｑ２の電圧が減算された電圧となる。

第２スイッチング素子Ｑ２の電圧は、バランス抵抗（不図示）以外で電圧を固定する要素がないため、ΔＶ１となる。したがって、第１出力コンデンサＣ７の電圧は１／２Ｅを維持する。

図１１（ｄ）は、図２の区間（５）の状態（４）を示す図である。状態（４）のスイッチングパターンは、図５（ｂ）に示したスイッチングパターンと同じである。状態（４）では、第１出力コンデンサＣ７の電圧は１／２Ｅとなる。第１出力コンデンサＣ７の正側の電位は、中間配線の電位（１／２Ｅ）に第１フライングキャパシタＣ１の電圧が加算された電位となる。第１出力コンデンサＣ７の負側の電位は、負側の直流バスの電位（０）に第２フライングキャパシタＣ２の電圧が加算された電位となる。

したがって、第１出力コンデンサＣ７の電圧は、１／２Ｅから（１／２Ｅ＋ΔＶ２）に増加し、第２フライングキャパシタＣ２の充電により、最終的に（１／２Ｅ－ΔＶ２）に減少する。ΔＶ２を相殺するため、充電方向に瞬時電流が発生する。また、上下の第１フライングキャパシタＣ１と第２フライングキャパシタＣ２間にバランス電流が流れる。

図１２（ａ）は、図２の区間（５）の状態（５）を示す図である。状態（５）では、それぞれ相補関係にある第２スイッチング素子Ｑ２と第３スイッチング素子Ｑ３、第６スイッチング素子Ｑ６と第７スイッチング素子Ｑ７、第１０スイッチング素子Ｑ１０と第１１スイッチング素子Ｑ１１、及び第１４スイッチング素子Ｑ１４と第１５スイッチング素子Ｑ１５がデッドタイム期間にあり、両方ともオフの状態にある。第６スイッチング素子Ｑ６の両端は第６ダイオードＤ６（図１２（ａ）不図示、図６参照）を介して導通しており、第１１スイッチング素子Ｑ１１の両端は第１１ダイオードＤ１１（図１２（ａ）不図示、図６参照）を介して導通しており、第２スイッチング素子Ｑ２の両端は第２ダイオードＤ２（図１２（ａ）不図示、図６参照）を介して導通しており、第１５スイッチング素子Ｑ１５の両端は第１５ダイオードＤ１５（図１２（ａ）不図示、図６参照）を介して導通している。

状態（５）では、第１出力コンデンサＣ７の電圧は（１／２Ｅ－ΔＶ２）となる。ここで、ΔＶ２は下限より手前の値をとる。第１出力コンデンサＣ７の正側の電位は、中間配線の電位（１／２Ｅ）に第１フライングキャパシタＣ１の電圧が加算され、第２スイッチング素子Ｑ２の電圧が減算された電位となる。第１出力コンデンサＣ７の負側の電位は、負側の直流バスの電位（０）に第２フライングキャパシタＣ２の電圧が加算された電位となる。したがって、第１出力コンデンサＣ７の電圧は、１／２Ｅから第２スイッチング素子Ｑ２の電圧とΔＶ２が減算された電圧となる。

第２スイッチング素子Ｑ２の電圧に応じて第１出力コンデンサＣ７の電圧が変化する可能性があるが、現条件の下ではバランス抵抗（不図示）くらいしか第２スイッチング素子Ｑ２の電圧を決める要素がなく、第１出力コンデンサＣ７の電圧は保たれる。したがって、第２スイッチング素子Ｑ２の電圧は０になり、第１出力コンデンサＣ７の電圧は、（１／２Ｅ－ΔＶ２）に保たれる。また、第２フライングキャパシタＣ２の放電によりΔＶ２がΔＶ１となるため、第１出力コンデンサＣ７の電圧も減少を続け、（１／２Ｅ－ΔＶ１）となる。

また、上下の第１フライングキャパシタＣ１と第２フライングキャパシタＣ２間にバランス電流が流れる。メイン電流の経路上のスイッチング素子は、オン状態でなくともボディダイオード（還流ダイオード）を経由して電流が疑似的に流れる。状態（５）では、第６スイッチング素子Ｑ６及び第１１スイッチング素子Ｑ１１が疑似的にオン状態となっている。なお、ボディダイオードの逆向きには電流が流れないが、その場合はバランス電流分が差し引かれる。

図１２（ｂ）は、図２の区間（５）の状態（６）を示す図である。状態（６）は図１１（ｂ）に示した状態（２）と同様であるため、説明を割愛する。

図１２（ｃ）は、図２の区間（５）の状態（７）を示す図である。状態（７）では、それぞれ相補関係にある第１スイッチング素子Ｑ１と第４スイッチング素子Ｑ４、第５スイッチング素子Ｑ５と第８スイッチング素子Ｑ８、第９スイッチング素子Ｑ９と第１２スイッチング素子Ｑ１２、及び第１３スイッチング素子Ｑ１３と第１６スイッチング素子Ｑ１６がデッドタイム期間にあり、両方ともオフの状態にある。第８スイッチング素子Ｑ８の両端は第８ダイオードＤ８（図１２（ｃ）不図示、図６参照）を介して導通しており、第９スイッチング素子Ｑ９の両端は第９ダイオードＤ９（図１２（ｃ）不図示、図６参照）を介して導通している。

状態（７）では、第１出力コンデンサＣ７の電圧は１／２Ｅとなる。第１出力コンデンサＣ７の正側の電位は、中間配線の電位（１／２Ｅ）に第４スイッチング素子Ｑ４の電圧が加算された電位となる。第１出力コンデンサＣ７の負側の電位は、中間配線の電位（１／２Ｅ）から第２フライングキャパシタＣ２の電圧が減算された電位となる。したがって、第１出力コンデンサＣ７の電圧は、１／４Ｅに、ΔＶ１と第４スイッチング素子Ｑ４の電圧が加算された電圧となる。

第４スイッチング素子Ｑ４の電圧は、バランス抵抗（不図示）以外で電圧を固定する要素がないため、（１／４Ｅ－ΔＶ１）となる。したがって、第１出力コンデンサＣ７の電圧は１／２Ｅを維持する。

図１２（ｄ）は、図２の区間（５）の状態（８）を示す図である。状態（８）のスイッチングパターンは、図５（ｃ）に示したスイッチングパターンと同じである。状態（８）では、第１出力コンデンサＣ７の電圧は１／２Ｅとなる。第１出力コンデンサＣ７の正側の電位は、正側の直流バスの電位（Ｅ）から第１フライングキャパシタＣ１の電圧が減算された電位となる。第１出力コンデンサＣ７の負側の電位は、中間配線の電位（１／２Ｅ）から第２フライングキャパシタＣ２の電圧が減算された電位となる。

したがって、第１出力コンデンサＣ７の電圧は、１／２Ｅから（１／２Ｅ＋ΔＶ２）に増加し、第２フライングキャパシタＣ２の放電により、最終的に（１／２Ｅ－ΔＶ２）に減少する。ΔＶ２を相殺するため、充電方向に瞬時電流が発生する。また、上下の第１フライングキャパシタＣ１と第２フライングキャパシタＣ２間にバランス電流が流れる。

以上説明したように本実施の形態によれば、第１出力コンデンサＣ７及び第２出力コンデンサＣ８を追加することにより、＋１／２Ｅまたは－１／２Ｅの出力時において、第１フライングキャパシタＣ１の電圧値と第２フライングキャパシタＣ２の電圧値が同値に収束しやすくなり、第３フライングキャパシタＣ３の電圧値と第４フライングキャパシタＣ４の電圧値が同値に収束しやすくなる。

これにより、フライングキャパシタの電圧バランスの崩れに起因するスイッチング素子の耐圧超過、アースへの漏洩電流などの発生を抑制することができ、電力変換装置１の動作の安全性が向上する。

また、＋１／２Ｅまたは－１／２Ｅを出力すべき区間のデッドタイム期間中に、出力電圧が＋３／８Ｅ、＋５／８Ｅ、－３／８Ｅ、－５／８Ｅなどと、大きくずれることを防止し、＋１／２Ｅまたは－１／２Ｅに近い電圧を出力することができる。

以上、本発明を実施の形態をもとに説明した。実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。

上記の実施の形態において、第１７スイッチング素子Ｑ１７と第１８スイッチング素子Ｑ１８を、耐圧の大きい１つのスイッチング素子に置き換えることが可能である。第１９スイッチング素子Ｑ１９と第２０スイッチング素子Ｑ２０、第２１スイッチング素子Ｑ２１と第２２スイッチング素子Ｑ２２、及び第２３スイッチング素子Ｑ２３と第２４スイッチング素子Ｑ２４も同様である。

上記の実施の形態において、単相交流方式の電力変換装置１を説明したが、本開示は三相交流方式の電力変換装置１にも拡張可能である。Ｕ相－Ｖ相間、Ｕ相－Ｗ相間、Ｖ相－Ｗ相間のそれぞれについて、上述した構成と制御を適用可能である。

なお、実施の形態は、以下の項目によって特定されてもよい。

［項目１］
直列に接続される第１スイッチング素子（Ｑ１）、第２スイッチング素子（Ｑ２）、第３スイッチング素子（Ｑ３）及び第４スイッチング素子（Ｑ４）と、前記第１スイッチング素子（Ｑ１）と前記第２スイッチング素子（Ｑ２）の接続点と前記第３スイッチング素子（Ｑ３）と前記第４スイッチング素子（Ｑ４）の接続点との間に接続された第１フライングキャパシタ（Ｃ１）を有する第１フライングキャパシタ回路（１１）と、
直列に接続される第５スイッチング素子（Ｑ５）、第６スイッチング素子（Ｑ６）、第７スイッチング素子（Ｑ７）及び第８スイッチング素子（Ｑ８）と、前記第５スイッチング素子（Ｑ５）と前記第６スイッチング素子（Ｑ６）の接続点と前記第７スイッチング素子（Ｑ７）と前記第８スイッチング素子（Ｑ８）の接続点との間に接続された第２フライングキャパシタ（Ｃ２）を有する第２フライングキャパシタ回路（１２）と、
直列に接続される第９スイッチング素子（Ｑ９）、第１０スイッチング素子（Ｑ１０）、第１１スイッチング素子（Ｑ１１）及び第１２スイッチング素子（Ｑ１２）と、前記第９スイッチング素子（Ｑ９）と前記第１０スイッチング素子（Ｑ１０）の接続点と前記第１１スイッチング素子（Ｑ１１）と前記第１２スイッチング素子（Ｑ１２）の接続点との間に接続された第３フライングキャパシタ（Ｃ３）を有する第３フライングキャパシタ回路（１３）と、
直列に接続される第１３スイッチング素子（Ｑ１３）、第１４スイッチング素子（Ｑ１４）、第１５スイッチング素子（Ｑ１５）及び第１６スイッチング素子（Ｑ１６）と、前記第１３スイッチング素子（Ｑ１３）と前記第１４スイッチング素子（Ｑ１４）の接続点と前記第１５スイッチング素子（Ｑ１５）と前記第１６スイッチング素子（Ｑ１６）の接続点との間に接続された第４フライングキャパシタ（Ｃ４）を有する第４フライングキャパシタ回路（１４）と、
前記第１フライングキャパシタ回路（１１）の中点と前記第２フライングキャパシタ回路（１２）の中点との間に直列に接続される第１スイッチ部（Ｑ１７、Ｑ１８）と第２スイッチ部（Ｑ１９、Ｑ２０）を有し、前記第１スイッチ部（Ｑ１７、Ｑ１８）と前記第２スイッチ部（Ｑ１９、Ｑ２０）との間の接続点が、系統電源（３）または交流負荷に接続された交流経路の一端に接続される第１出力回路（１５）と、
前記第３フライングキャパシタ回路（１３）の中点と前記第４フライングキャパシタ回路（１４）の中点との間に直列に接続される第３スイッチ部（Ｑ２１、Ｑ２２）と第４スイッチ部（Ｑ２３、Ｑ２４）を有し、前記第３スイッチ部（Ｑ２１、Ｑ２２）と前記第４スイッチ部（Ｑ２３、Ｑ２４）との間の接続点が、前記交流経路の他端に接続される第２出力回路（１６）と、を備え、
前記第１フライングキャパシタ回路（１１）及び前記第２フライングキャパシタ回路（１２）は直流電源（２）の両端間に直列に接続され、
前記第３フライングキャパシタ回路（１３）及び前記第４フライングキャパシタ回路（１４）は前記直流電源（２）の両端間に直列に接続され、
前記第１フライングキャパシタ回路（１１）と前記第２フライングキャパシタ回路（１２）との接続点と、前記第３フライングキャパシタ回路（１３）と前記第４フライングキャパシタ回路（１４）との接続点との間が中間配線で接続され、
本電力変換装置（１）は、
前記直流電源（２）の正極に接続された正側直流バスと、前記中間配線との間に接続された第１分割コンデンサ（Ｃ５）と、
前記中間配線と、前記直流電源（２）の負極に接続された負側直流バスとの間に接続された第２分割コンデンサ（Ｃ６）と、
前記第１出力回路（１５）の両端間に接続された第１出力コンデンサ（Ｃ７）と、
をさらに備えることを特徴とする電力変換装置（１）。
これによれば、第１フライングキャパシタ（Ｃ１）と第２フライングキャパシタ（Ｃ２）間の電圧バランスの崩れを抑制することができる。
［項目２］
前記第１出力コンデンサ（Ｃ７）の容量値は、前記第１分割コンデンサ（Ｃ５）および前記第２分割コンデンサ（Ｃ６）の容量値より低く設定されていることを特徴とする項目１に記載の電力変換装置（１）。
これによれば、第１分割コンデンサ（Ｃ５）と第２分割コンデンサ（Ｃ６）との間の中間電位の安定性が低下することを抑制できる。
［項目３］
前記第２出力回路（１６）の両端間に接続された第２出力コンデンサ（Ｃ８）を、
さらに備えることを特徴とする項目１または２に記載の電力変換装置（１）。
これによれば、第３フライングキャパシタ（Ｃ３）と第４フライングキャパシタ（Ｃ４）間の電圧バランスの崩れを抑制することができる。
［項目４］
前記第２出力コンデンサ（Ｃ８）の容量値は、前記第１分割コンデンサ（Ｃ５）および前記第２分割コンデンサ（Ｃ６）の容量値より低く設定されていることを特徴とする項目３に記載の電力変換装置（１）。
これによれば、第１分割コンデンサ（Ｃ５）と第２分割コンデンサ（Ｃ６）との間の中間電位の安定性が低下することを抑制できる。

１ 電力変換装置、 ２ 直流電源、 ３ 系統、 １０ インバータ回路、 １１－１４ フライングキャパシタ回路、 １５，１６ 出力回路、 ２０ フィルタ回路、 ３０ 制御回路、 Ｑ１－Ｑ２４ スイッチング素子、 Ｄ１－Ｄ２４ ダイオード、 Ｃ１－Ｃ４ フライングキャパシタ、 Ｃ５，Ｃ６ 分割コンデンサ、 Ｃ７－Ｃ９ 出力コンデンサ、 Ｌ１，Ｌ２ リアクトル。

Claims (4)

1. 直列に接続される第１スイッチング素子、第２スイッチング素子、第３スイッチング素子及び第４スイッチング素子と、前記第１スイッチング素子と前記第２スイッチング素子の接続点と前記第３スイッチング素子と前記第４スイッチング素子の接続点との間に接続された第１フライングキャパシタを有する第１フライングキャパシタ回路と、
   直列に接続される第５スイッチング素子、第６スイッチング素子、第７スイッチング素子及び第８スイッチング素子と、前記第５スイッチング素子と前記第６スイッチング素子の接続点と前記第７スイッチング素子と前記第８スイッチング素子の接続点との間に接続された第２フライングキャパシタを有する第２フライングキャパシタ回路と、
   直列に接続される第９スイッチング素子、第１０スイッチング素子、第１１スイッチング素子及び第１２スイッチング素子と、前記第９スイッチング素子と前記第１０スイッチング素子の接続点と前記第１１スイッチング素子と前記第１２スイッチング素子の接続点との間に接続された第３フライングキャパシタを有する第３フライングキャパシタ回路と、
   直列に接続される第１３スイッチング素子、第１４スイッチング素子、第１５スイッチング素子及び第１６スイッチング素子と、前記第１３スイッチング素子と前記第１４スイッチング素子の接続点と前記第１５スイッチング素子と前記第１６スイッチング素子の接続点との間に接続された第４フライングキャパシタを有する第４フライングキャパシタ回路と、
   前記第１フライングキャパシタ回路の中点と前記第２フライングキャパシタ回路の中点との間に直列に接続される第１スイッチ部と第２スイッチ部を有し、前記第１スイッチ部と前記第２スイッチ部との間の接続点が、系統電源または交流負荷に接続された交流経路の一端に接続される第１出力回路と、
   前記第３フライングキャパシタ回路の中点と前記第４フライングキャパシタ回路の中点との間に直列に接続される第３スイッチ部と第４スイッチ部を有し、前記第３スイッチ部と前記第４スイッチ部との間の接続点が、前記交流経路の他端に接続される第２出力回路と、を備え、
   前記第１フライングキャパシタ回路及び前記第２フライングキャパシタ回路は直流電源の両端間に直列に接続され、
   前記第３フライングキャパシタ回路及び前記第４フライングキャパシタ回路は前記直流電源の両端間に直列に接続され、
   前記第１フライングキャパシタ回路と前記第２フライングキャパシタ回路との接続点と、前記第３フライングキャパシタ回路と前記第４フライングキャパシタ回路との接続点との間が中間配線で接続され、
   本電力変換装置は、
   前記直流電源の正極に接続された正側直流バスと、前記中間配線との間に接続された第１分割コンデンサと、
   前記中間配線と、前記直流電源の負極に接続された負側直流バスとの間に接続された第２分割コンデンサと、
   前記第１出力回路の両端間に接続された第１出力コンデンサと、
   をさらに備えることを特徴とする電力変換装置。
2. 前記第１出力コンデンサの容量値は、前記第１分割コンデンサおよび前記第２分割コンデンサの容量値より低く設定されていることを特徴とする請求項１に記載の電力変換装置。
3. 前記第２出力回路の両端間に接続された第２出力コンデンサを、
   さらに備えることを特徴とする請求項１または２に記載の電力変換装置。
4. 前記第２出力コンデンサの容量値は、前記第１分割コンデンサおよび前記第２分割コンデンサの容量値より低く設定されていることを特徴とする請求項３に記載の電力変換装置。

Images