JPWO2019049741A1 - 不揮発性半導体記憶素子を用いたニューラルネットワーク演算回路 - Google Patents
不揮発性半導体記憶素子を用いたニューラルネットワーク演算回路 Download PDFInfo
- Publication number
- JPWO2019049741A1 JPWO2019049741A1 JP2019540910A JP2019540910A JPWO2019049741A1 JP WO2019049741 A1 JPWO2019049741 A1 JP WO2019049741A1 JP 2019540910 A JP2019540910 A JP 2019540910A JP 2019540910 A JP2019540910 A JP 2019540910A JP WO2019049741 A1 JPWO2019049741 A1 JP WO2019049741A1
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor memory
- memory element
- value
- neural network
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 146
- 238000013528 artificial neural network Methods 0.000 title claims abstract description 131
- 230000008878 coupling Effects 0.000 claims abstract description 109
- 238000010168 coupling process Methods 0.000 claims abstract description 109
- 238000005859 coupling reaction Methods 0.000 claims abstract description 109
- 230000008859 change Effects 0.000 claims description 106
- 238000004364 calculation method Methods 0.000 claims description 58
- 210000004027 cell Anatomy 0.000 description 74
- 210000002569 neuron Anatomy 0.000 description 73
- 238000010586 diagram Methods 0.000 description 59
- 230000006870 function Effects 0.000 description 36
- 230000004913 activation Effects 0.000 description 21
- 238000005516 engineering process Methods 0.000 description 8
- 230000010354 integration Effects 0.000 description 8
- 238000000034 method Methods 0.000 description 8
- 238000009792 diffusion process Methods 0.000 description 7
- 238000012545 processing Methods 0.000 description 7
- 238000013473 artificial intelligence Methods 0.000 description 5
- 238000006243 chemical reaction Methods 0.000 description 4
- 238000010606 normalization Methods 0.000 description 4
- 230000005540 biological transmission Effects 0.000 description 3
- 230000001186 cumulative effect Effects 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 238000012827 research and development Methods 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- 241000168004 Thrichomys apereoides Species 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000007667 floating Methods 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000011017 operating method Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000011165 process development Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 210000000225 synapse Anatomy 0.000 description 1
- 238000012549 training Methods 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/0023—Address circuits or decoders
- G11C13/0028—Word-line or row circuits
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
- G06N3/00—Computing arrangements based on biological models
- G06N3/02—Neural networks
- G06N3/06—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons
- G06N3/063—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons using electronic means
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/544—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices for evaluating functions by calculation
- G06F7/5443—Sum of products
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
- G06N3/00—Computing arrangements based on biological models
- G06N3/02—Neural networks
- G06N3/04—Architecture, e.g. interconnection topology
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
- G06N3/00—Computing arrangements based on biological models
- G06N3/02—Neural networks
- G06N3/06—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons
- G06N3/063—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons using electronic means
- G06N3/065—Analogue means
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
- G11C11/165—Auxiliary circuits
- G11C11/1653—Address circuits or decoders
- G11C11/1657—Word-line or row circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
- G11C11/165—Auxiliary circuits
- G11C11/1673—Reading or sensing circuits or methods
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/54—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using elements simulating biological cells, e.g. neuron
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/004—Reading or sensing circuits or methods
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
- G11C11/225—Auxiliary circuits
- G11C11/2253—Address circuits or decoders
- G11C11/2257—Word-line or row circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
- G11C11/225—Auxiliary circuits
- G11C11/2273—Reading or sensing circuits or methods
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/004—Reading or sensing circuits or methods
- G11C2013/0042—Read using differential sensing, e.g. bit line [BL] and bit line bar [BLB]
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
- G11C2213/70—Resistive array aspects
- G11C2213/79—Array wherein the access device being a transistor
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Health & Medical Sciences (AREA)
- Life Sciences & Earth Sciences (AREA)
- Biomedical Technology (AREA)
- General Physics & Mathematics (AREA)
- Biophysics (AREA)
- General Engineering & Computer Science (AREA)
- Computing Systems (AREA)
- Molecular Biology (AREA)
- General Health & Medical Sciences (AREA)
- Evolutionary Computation (AREA)
- Data Mining & Analysis (AREA)
- Computational Linguistics (AREA)
- Artificial Intelligence (AREA)
- Mathematical Physics (AREA)
- Software Systems (AREA)
- Neurology (AREA)
- Computer Hardware Design (AREA)
- Computational Mathematics (AREA)
- Mathematical Analysis (AREA)
- Mathematical Optimization (AREA)
- Pure & Applied Mathematics (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Semiconductor Memories (AREA)
Abstract
Description
始めに、ニューラルネットワーク演算の基礎理論について説明する。
図6は、実施形態に係る不揮発性半導体記憶素子を用いたニューラルネットワーク演算回路の全体構成を示す図である。本発明のニューラルネットワーク演算回路は、メモリセルアレイ20、ワード線選択回路30、カラムゲート40、判定回路50、書き込み回路60、制御回路70を備えている。
図7A〜図7Cは、実施形態に係る不揮発性半導体記憶素子の回路図、断面図、及び各動作における印加電圧を示す図である。
図1A及び図1Bは、実施形態に係る不揮発性半導体記憶素子を用いたニューラルネットワーク演算回路の詳細構成を示す図である。
図8A及び図8Bは、実施形態に係るニューラルネットワーク演算回路の動作原理を示す計算、及び演算ユニットの動作を示す図である。
前述にて本発明の不揮発性半導体記憶素子を用いたニューラルネットワーク演算回路の動作原理について説明した。以下では具体的な実施形態について説明する。
図13A〜図13Dは、第2の実施形態に係るニューラルネットワーク回路の構成、真理値表、結合重み係数の値、及び入力層、隠れ層、出力層の演算動作を示す図である。
以上のように、本発明の不揮発性半導体記憶素子を用いたニューラルネットワーク演算回路は、不揮発性半導体記憶素子に流れる電流値を用いてニューラルネットワーク回路の積和演算動作を行う。これにより、従来のデジタル回路で構成される大容量のメモリ回路やレジスタ回路、大規模な乗算回路や累積回路(アキュムレータ回路)、及び複雑な制御回路を搭載することなく、積和演算動作を行うことが可能となるため、ニューラルネットワーク演算回路の低消費電力化、及び半導体集積回路のチップ面積縮小化が可能となる。また、ニューロンの入力データと出力データが0データ、あるいは1データの2値のデジタルデータを取り得るニューラルネットワーク回路であるため、ニューロン間の情報伝達をデジタル伝送することが可能となり、複数のニューロンを用いた大規模なニューラルネットワーク回路の実装が容易となり、大規模なニューラルネットワーク回路の半導体集積化が可能となる。すなわち、本発明の不揮発性半導体記憶素子を用いたニューラルネットワーク演算回路は、低消費電力化と大規模集積化を実現することが可能である。
2 隠れ層
3 出力層
10 ニューロン
11 結合重み
20 メモリセルアレイ
30 ワード線選択回路
40 カラムゲート
50 判定回路
60 書き込み回路
70 制御回路
80 半導体基板
81a、81b 拡散領域
82 酸化膜
83 ゲート電極(ワード線)
84a、84b、86、88、92 ビア
85a、85b 第1配線層
87 第2配線層
89 下部電極
90 抵抗変化層
91 上部電極
93 第3配線層
x0〜xn 入力
w0〜wn 結合重み係数
b バイアス係数
f 活性化関数
y 出力
PU0〜PUn 演算ユニット
MC メモリセル
T0、T1 セルトランジスタ
RP、RN 抵抗変化素子
YT0、YT1 カラムゲートトランジスタ
DT0、DT1 ディスチャージトランジスタ
WL0〜WLn ワード線
BL0〜BLm ビット線
SL0〜SLm ソース線
YG カラムゲート選択信号
DIS ディスチャージ制御信号
Vbl ビット線電圧
Rpi、Rni 抵抗変化素子の抵抗値
Ipi、Ini 抵抗変化素子に流れる電流値
Claims (10)
- 第1の論理値、あるいは第2の論理値のデータを取り得る複数の入力データと、
複数の入力データに各々対応する複数の結合重み係数と、
複数の入力データと、対応する結合重み係数との積和演算結果に応じて第1の論理値、あるいは第2の論理値の出力データを出力するニューラルネットワーク演算回路であって、
複数のワード線と、
第1のデータ線と、
第2のデータ線と、
第3のデータ線と、
第4のデータ線と、
第1の不揮発性半導体記憶素子と第1のセルトランジスタとの直列接続で構成され、
第1の不揮発性半導体記憶素子の一端が第1のデータ線に、第1のセルトランジスタの一端が第2のデータ線に、第1のセルトランジスタのゲートがワード線に接続され、
第2の不揮発性半導体記憶素子と第2のセルトランジスタとの直列接続で構成され、
第2の不揮発性半導体記憶素子の一端が第3のデータ線に、第2のセルトランジスタの一端が第4のデータ線に、第2のセルトランジスタのゲートがワード線に接続される複数の演算ユニットと、
複数のワード線を選択状態あるいは非選択状態とするワード線選択回路と、
第1のデータ線と第3のデータ線、あるいは第2のデータ線と第4のデータ線に生じる電圧値あるいは電流値の大小関係を判定して第1の論理値、あるいは第2の論理値のデータを出力する判定回路とを備え、
複数の演算ユニットの第1の不揮発性半導体記憶素子と第2の不揮発性半導体記憶素子に複数の結合重み係数を格納し、
ワード線選択回路が、複数の入力データに応じて複数のワード線を選択状態あるいは非選択状態とし、
判定回路が出力データを出力する、
不揮発性半導体記憶素子を用いたニューラルネットワーク演算回路。 - 前記複数の演算ユニットの第1の不揮発性半導体記憶素子と第2の不揮発性半導体記憶素子への前記複数の結合重み係数の格納において、
前記結合重み係数が正の値の場合、前記第1の不揮発性半導体記憶素子に流れる電流値が前記結合重み係数の値に比例した電流値となるように、前記第1の不揮発性半導体記憶素子に書き込みを行い、
前記結合重み係数が負の値の場合、前記第2の不揮発性半導体記憶素子に流れる電流値が前記結合重み係数の値に比例した電流値となるように、前記第2の不揮発性半導体記憶素子に書き込みを行う、
請求項1記載の不揮発性半導体記憶素子を用いたニューラルネットワーク演算回路。 - 前記複数の演算ユニットの第1の不揮発性半導体記憶素子と第2の不揮発性半導体記憶素子への前記複数の結合重み係数の格納において、
前記結合重み係数が正の値の場合、前記第1の不揮発性半導体記憶素子に流れる電流値が前記第2の不揮発性半導体記憶素子に流れる電流値よりも大きくなり、且つその電流差が前記結合重み係数の値に比例した電流値となるように、前記第1の不揮発性半導体記憶素子と第2の不揮発性半導体記憶素子に書き込みを行い、
前記結合重み係数が負の値の場合、前記第2の不揮発性半導体記憶素子に流れる電流値が前記第1の不揮発性半導体記憶素子に流れる電流値よりも大きくなり、且つその電流差が前記結合重み係数の値に比例した電流値となるように、前記第1の不揮発性半導体記憶素子と第2の不揮発性半導体記憶素子に書き込みを行う、
請求項1記載の不揮発性半導体記憶素子を用いたニューラルネットワーク演算回路。 - 前記ワード線選択回路は、
前記入力データが第1の論理値の場合、対応するワード線を非選択状態とし、
前記入力データが第2の論理値の場合、対応するワード線を選択状態とする、
請求項1記載の不揮発性半導体記憶素子を用いたニューラルネットワーク演算回路。 - 前記第1のデータ線あるいは前記第2のデータ線に、結合重み係数が正の値である複数の入力データと、対応する正の値の結合重み係数との積和演算結果に対応した電流値が流れ、
前記第3のデータ線あるいは前記第4のデータ線に、結合重み係数が負の値である複数の入力データと、対応する負の値の結合重み係数との積和演算結果に対応した電流値が流れる、
請求項1記載の不揮発性半導体記憶素子を用いたニューラルネットワーク演算回路。 - 前記判定回路は、
前記第1のデータ線あるいは第2のデータ線に流れる電流値が前記第3のデータ線あるいは第4のデータ線に流れる電流値よりも小さい場合、第1の論理値を出力し、
前記第1のデータ線あるいは第2のデータ線に流れる電流値が前記第3のデータ線あるいは第4のデータ線に流れる電流値よりも大きい場合、第2の論理値を出力する、
請求項1記載の不揮発性半導体記憶素子を用いたニューラルネットワーク演算回路。 - 前記第1の不揮発性半導体記憶素子と前記第2の不揮発性半導体記憶素子は、抵抗変化型素子で形成される抵抗変化型記憶素子である、
請求項1記載の不揮発性半導体記憶素子を用いたニューラルネットワーク演算回路。 - 前記第1の不揮発性半導体記憶素子と前記第2の不揮発性半導体記憶素子は、磁気抵抗変化型素子で形成される磁気抵抗変化型記憶素子である、
請求項1記載の不揮発性半導体記憶素子を用いたニューラルネットワーク演算回路。 - 前記第1の不揮発性半導体記憶素子と前記第2の不揮発性半導体記憶素子は、相変化型素子で形成される相変化型記憶素子である、
請求項1記載の不揮発性半導体記憶素子を用いたニューラルネットワーク演算回路。 - 前記第1の不揮発性半導体記憶素子と前記第2の不揮発性半導体記憶素子は、強誘電体型素子で形成される強誘電体型記憶素子である、
請求項1記載の不揮発性半導体記憶素子を用いたニューラルネットワーク演算回路。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2017171846 | 2017-09-07 | ||
JP2017171846 | 2017-09-07 | ||
PCT/JP2018/031899 WO2019049741A1 (ja) | 2017-09-07 | 2018-08-29 | 不揮発性半導体記憶素子を用いたニューラルネットワーク演算回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPWO2019049741A1 true JPWO2019049741A1 (ja) | 2020-07-30 |
JP6858870B2 JP6858870B2 (ja) | 2021-04-14 |
Family
ID=65634088
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2019540910A Active JP6858870B2 (ja) | 2017-09-07 | 2018-08-29 | 不揮発性半導体記憶素子を用いたニューラルネットワーク演算回路 |
Country Status (6)
Country | Link |
---|---|
US (1) | US11604974B2 (ja) |
EP (1) | EP3680907A4 (ja) |
JP (1) | JP6858870B2 (ja) |
CN (1) | CN111095417B (ja) |
TW (1) | TWI674534B (ja) |
WO (1) | WO2019049741A1 (ja) |
Families Citing this family (22)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11514300B2 (en) | 2019-06-14 | 2022-11-29 | Macronix International Co., Ltd. | Resistor circuit, artificial intelligence chip and method for manufacturing the same |
US11233049B2 (en) | 2019-06-14 | 2022-01-25 | Macronix International Co., Ltd. | Neuromorphic computing device |
TWI698810B (zh) * | 2019-06-14 | 2020-07-11 | 旺宏電子股份有限公司 | 類神經計算裝置 |
US20210011732A1 (en) * | 2019-07-09 | 2021-01-14 | MemryX Inc. | Matrix Data Reuse Techniques in Processing Systems |
US10915248B1 (en) | 2019-08-07 | 2021-02-09 | Macronix International Co., Ltd. | Memory device |
CN110751279B (zh) * | 2019-09-02 | 2022-10-14 | 北京大学 | 一种铁电电容耦合神经网络电路结构及神经网络中向量与矩阵的乘法运算方法 |
JP2021057446A (ja) * | 2019-09-30 | 2021-04-08 | ソニーセミコンダクタソリューションズ株式会社 | 半導体素子、不揮発性記憶装置、積和演算装置、及び半導体素子の製造方法 |
US20210125049A1 (en) * | 2019-10-29 | 2021-04-29 | Taiwan Semiconductor Manufacturing Co., Ltd. | System for executing neural network |
US11663455B2 (en) * | 2020-02-12 | 2023-05-30 | Ememory Technology Inc. | Resistive random-access memory cell and associated cell array structure |
CN111681696B (zh) * | 2020-05-28 | 2022-07-08 | 中国科学院微电子研究所 | 基于非易失存储器的存储和数据处理方法、装置及设备 |
JP7150787B2 (ja) | 2020-07-31 | 2022-10-11 | ウィンボンド エレクトロニクス コーポレーション | 抵抗変化型クロスバーアレイ装置 |
TWI782574B (zh) * | 2021-01-28 | 2022-11-01 | 旺宏電子股份有限公司 | 乘加運算裝置以及其乘加運算的控制方法 |
JP2022144993A (ja) | 2021-03-19 | 2022-10-03 | キオクシア株式会社 | 半導体集積回路及び情報処理装置 |
KR102582800B1 (ko) * | 2021-04-09 | 2023-09-26 | 광운대학교 산학협력단 | 분할된 비트라인 기반 계산 메모리 장치를 이용한 곱의 합 연산을 수행하는 방법 |
KR20220141652A (ko) | 2021-04-13 | 2022-10-20 | 삼성전자주식회사 | 멀티-비트 연산 장치 및 방법 |
KR20220148558A (ko) * | 2021-04-29 | 2022-11-07 | 삼성전자주식회사 | 뉴로모픽 컴퓨팅 장치 및 그 설계 방법 |
US12063786B2 (en) | 2021-07-23 | 2024-08-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | Compute-in-memory device and method |
US12051474B2 (en) | 2021-08-23 | 2024-07-30 | Cornell University | Resistive electrodes on ferroelectric devices for linear piezoelectric programming |
WO2023171683A1 (ja) * | 2022-03-11 | 2023-09-14 | ヌヴォトンテクノロジージャパン株式会社 | ニューラルネットワーク演算回路 |
WO2023171406A1 (ja) * | 2022-03-11 | 2023-09-14 | ヌヴォトンテクノロジージャパン株式会社 | 演算回路ユニット、ニューラルネットワーク演算回路、および、ニューラルネットワーク演算回路の駆動方法 |
US20230326499A1 (en) * | 2022-04-12 | 2023-10-12 | Stmicroelectronics S.R.L. | Signed and binary weighted computation for an in-memory computation system |
CN115019856B (zh) * | 2022-08-09 | 2023-05-16 | 之江实验室 | 一种基于rram多值存储的存内计算方法与系统 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003283003A (ja) * | 2002-03-27 | 2003-10-03 | Sharp Corp | 集積回路装置及びニューロ素子 |
JP2010146514A (ja) * | 2008-12-22 | 2010-07-01 | Sharp Corp | 情報処理装置及びこれを用いたニューラルネットワーク回路 |
US20140122402A1 (en) * | 2011-06-30 | 2014-05-01 | Commissariat A L'energie Atomique Et Aux Energies Alternatives | Network of artificial neurons based on complementary memristive devices |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02161556A (ja) | 1988-12-14 | 1990-06-21 | Sumitomo Electric Ind Ltd | ニューラルネットワークシステム |
JPH0676582A (ja) * | 1992-08-27 | 1994-03-18 | Hitachi Ltd | 半導体装置 |
JPH06259585A (ja) | 1993-03-10 | 1994-09-16 | Toyota Central Res & Dev Lab Inc | ニューラルネットワーク装置 |
TW318933B (en) * | 1996-03-08 | 1997-11-01 | Hitachi Ltd | Semiconductor IC device having a memory and a logic circuit implemented with a single chip |
JP2001188767A (ja) | 1999-12-28 | 2001-07-10 | Fuji Xerox Co Ltd | ニューラルネットワーク演算装置及びニューラルネットワークの演算方法 |
JP3940570B2 (ja) * | 2001-07-06 | 2007-07-04 | 株式会社東芝 | 半導体記憶装置 |
US7302513B2 (en) * | 2006-04-03 | 2007-11-27 | Blaise Laurent Mouttet | Programmable crossbar signal processor |
US8018758B2 (en) * | 2009-07-06 | 2011-09-13 | Magic Technologies, Inc. | Gate drive voltage boost schemes for memory array |
JP5948667B2 (ja) * | 2012-03-07 | 2016-07-06 | パナソニックIpマネジメント株式会社 | 不揮発性半導体記憶装置 |
US10474948B2 (en) * | 2015-03-27 | 2019-11-12 | University Of Dayton | Analog neuromorphic circuit implemented using resistive memories |
CN105404925A (zh) * | 2015-11-02 | 2016-03-16 | 上海新储集成电路有限公司 | 一种三维神经网络芯片 |
JP6602279B2 (ja) * | 2016-09-20 | 2019-11-06 | 株式会社東芝 | メムキャパシタ、ニューロ素子およびニューラルネットワーク装置 |
-
2018
- 2018-08-29 JP JP2019540910A patent/JP6858870B2/ja active Active
- 2018-08-29 EP EP18854563.6A patent/EP3680907A4/en active Pending
- 2018-08-29 WO PCT/JP2018/031899 patent/WO2019049741A1/ja unknown
- 2018-08-29 CN CN201880057229.5A patent/CN111095417B/zh active Active
- 2018-09-03 TW TW107130812A patent/TWI674534B/zh active
-
2020
- 2020-03-03 US US16/808,290 patent/US11604974B2/en active Active
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003283003A (ja) * | 2002-03-27 | 2003-10-03 | Sharp Corp | 集積回路装置及びニューロ素子 |
JP2010146514A (ja) * | 2008-12-22 | 2010-07-01 | Sharp Corp | 情報処理装置及びこれを用いたニューラルネットワーク回路 |
US20140122402A1 (en) * | 2011-06-30 | 2014-05-01 | Commissariat A L'energie Atomique Et Aux Energies Alternatives | Network of artificial neurons based on complementary memristive devices |
Also Published As
Publication number | Publication date |
---|---|
JP6858870B2 (ja) | 2021-04-14 |
EP3680907A4 (en) | 2020-10-28 |
CN111095417A (zh) | 2020-05-01 |
US20200202204A1 (en) | 2020-06-25 |
US11604974B2 (en) | 2023-03-14 |
CN111095417B (zh) | 2023-08-29 |
TWI674534B (zh) | 2019-10-11 |
WO2019049741A1 (ja) | 2019-03-14 |
EP3680907A1 (en) | 2020-07-15 |
TW201921282A (zh) | 2019-06-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP6858870B2 (ja) | 不揮発性半導体記憶素子を用いたニューラルネットワーク演算回路 | |
JP6956191B2 (ja) | 不揮発性半導体記憶素子を用いたニューラルネットワーク演算回路 | |
US11663457B2 (en) | Neural network circuits having non-volatile synapse arrays | |
Sun et al. | XNOR-RRAM: A scalable and parallel resistive synaptic architecture for binary neural networks | |
CN110782028A (zh) | 具有差分二进制非易失性存储器单元结构的可配置精密神经网络 | |
US11354569B2 (en) | Neural network computation circuit including semiconductor storage elements | |
TWI699711B (zh) | 記憶體裝置及其製造方法 | |
CN111656371B (zh) | 具有非易失性突触阵列的神经网络电路 | |
US20230059091A1 (en) | Neuromorphic circuit based on 2t2r rram cells | |
US11881260B2 (en) | Neuromorphic computing device and method of designing the same | |
US20220101142A1 (en) | Neural network accelerators resilient to conductance drift | |
WO2023171683A1 (ja) | ニューラルネットワーク演算回路 | |
Li et al. | A neuromorphic computing system for bitwise neural networks based on ReRAM synaptic array | |
US20220164638A1 (en) | Methods and apparatus for neural network arrays | |
KR20230078024A (ko) | 삼항 정밀도 xor 논리 연산을 기반으로 하는 반도체 소자 및 이를 포함하는 뉴로모픽 컴퓨팅 시스템 | |
JP2023505178A (ja) | 容量性処理ユニット |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20200117 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20210316 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20210324 |
|
R151 | Written notification of patent or utility model registration |
Ref document number: 6858870 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |