JPWO2019044103A1 - 撮像素子、積層型撮像素子及び固体撮像装置 - Google Patents

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Abstract

固体撮像素子は、第１撮像素子と第２撮像素子と第３撮像素子とオンチップ・マイクロ・レンズ９０とを備えた画素を有し、第１撮像素子は第１電極１１と第３電極１２と第２電極１６とを備え、画素は、第３電極１２に接続した第３電極制御線ＶOAと、第２撮像素子及び第３撮像素子に備えられた各種トランジスタのそれぞれに接続され、第３電極制御線ＶOAとは異なる複数本の制御線６２Ｂとを更に備え、画素は、画素に備わるオンチップ・マイクロ・レンズ９０の中心と、該画素に備わる前記複数本の制御線６２Ｂのいずれかとの間の距離が、該画素に備わるオンチップ・マイクロ・レンズ９０の中心と該画素に備わる前記第３電極制御線ＶOAとの間の距離よりも小さい。

Description

本開示は、撮像素子、積層型撮像素子及び固体撮像装置に関する。
光電変換層に有機半導体材料を用いる撮像素子は、特定の色（波長帯）を光電変換することが可能である。そして、このような特徴を有するが故に、固体撮像装置における撮像素子として用いる場合、オンチップ・カラーフィルタ（ＯＣＣＦ）と撮像素子との組合せから副画素が成り、副画素が２次元配列されている、従来の固体撮像装置では不可能な、副画素を積層した構造（積層型撮像素子）を得ることが可能である（例えば、特開２０１１−１３８９２７参照）。また、デモザイク処理を必要としないことから、偽色が発生しないといった利点がある。尚、以下の説明において、半導体基板の上あるいは上方に設けられた光電変換部を備えた撮像素子を、便宜上、『第１タイプの撮像素子』と呼び、第１タイプの撮像素子を構成する光電変換部を、便宜上、『第１タイプの光電変換部』と呼び、半導体基板内に設けられた撮像素子を、便宜上、『第２タイプの撮像素子』と呼び、第２タイプの撮像素子を構成する光電変換部を、便宜上、『第２タイプの光電変換部』と呼ぶ場合がある。
図６０に従来の積層型撮像素子（積層型固体撮像装置）の構造例を示す。図６０に示す例では、半導体基板３７０内に、第２タイプの撮像素子である第３撮像素子３３０及び第２撮像素子３２０を構成する第２タイプの光電変換部である第３光電変換部３３１及び第２光電変換部３２１が積層され、形成されている。また、半導体基板３７０の上方（具体的には、第２撮像素子３２０の上方）には、第１タイプの光電変換部である第１光電変換部３１１が配置されている。ここで、第１光電変換部３１１は、第１電極３１１、有機材料から成る光電変換層３１５、第２電極３１６を備えており、第１タイプの撮像素子である第１撮像素子３１０を構成する。第２光電変換部３２１及び第３光電変換部３３１においては、吸収係数の違いにより、それぞれ、例えば、青色及び赤色の光が光電変換される。また、第１光電変換部３１１においては、例えば、緑色の光が光電変換される。
第２光電変換部３２１及び第３光電変換部３３１において光電変換によって生成した電荷は、これらの第２光電変換部３２１及び第３光電変換部３３１に一旦蓄積された後、それぞれ、縦型トランジスタ（ゲート部３２２を図示する）と転送トランジスタ（ゲート部３３２を図示する）によって第２浮遊拡散層（Floating Diffusion）ＦＤ2及び第３浮遊拡散層ＦＤ3に転送され、更に、外部の読み出し回路（図示せず）に出力される。これらのトランジスタ及び浮遊拡散層ＦＤ2，ＦＤ3も半導体基板３７０に形成されている。
第１光電変換部３１１において光電変換によって生成した電荷は、コンタクトホール部３６１、配線層３６２を介して、半導体基板３７０に形成された第１浮遊拡散層ＦＤ1に蓄積される。また、第１光電変換部３１１は、コンタクトホール部３６１、配線層３６２を介して、電荷量を電圧に変換する増幅トランジスタのゲート部３１８にも接続されている。そして、第１浮遊拡散層ＦＤ1は、リセット・トランジスタ（ゲート部３１７を図示する）の一部を構成している。尚、参照番号３７１は素子分離領域であり、参照番号３７２は半導体基板３７０の表面に形成された酸化膜であり、参照番号３７６，３８１は層間絶縁層であり、参照番号３８３は保護層であり、参照番号３９０はオンチップ・マイクロ・レンズである。
特開２０１１−１３８９２７
ところで、第２光電変換部３２１及び第３光電変換部３３１において光電変換によって生成した電荷は、第２光電変換部３２１及び第３光電変換部３３１に一旦蓄積された後、第２浮遊拡散層ＦＤ2及び第３浮遊拡散層ＦＤ3に転送される。それ故、第２光電変換部３２１及び第３光電変換部３３１を完全空乏化することができる。しかしながら、第１光電変換部３１１において光電変換によって生成した電荷は、直接、第１浮遊拡散層ＦＤ1に蓄積される。それ故、第１光電変換部３１１を完全空乏化することは困難である。そして、以上の結果、ｋＴＣノイズが大きくなり、ランダムノイズが悪化し、撮像画質の低下をもたらす。また、第１光電変換部３１１において光電変換によって生成した電荷を、一層容易に、且つ、確実に転送することに対する強い要望もある。更には、複数の撮像素子が配列された画素領域における構成、構造の簡素化、微細化に対する強い要望もある。
従って、本開示の第１の目的は、半導体基板の上あるいは上方に光電変換部が配置された撮像素子であって、撮像画質の低下を抑制することができ、しかも、光電変換によって生成した電荷を、一層容易に、且つ、確実に転送することを可能とする構成、構造の撮像素子、係る撮像素子から構成された積層型撮像素子、係る撮像素子あるいは積層型撮像素子を備えた固体撮像装置を提供することにある。また、本開示の第２の目的は、半導体基板の上あるいは上方に光電変換部が配置された撮像素子であって、撮像画質の低下を抑制することができる撮像素子を複数有し、しかも、撮像素子が複数配列された画素領域における構成、構造を簡素化、微細化し得る固体撮像装置を提供することにある。
上記の第１の目的を達成するための本開示の第１の態様〜第６の態様に係る撮像素子は、
第１電極、光電変換層及び第２電極が積層されて成る光電変換部を備えており、
光電変換部は、更に、第１電極と離間して配置され、且つ、絶縁層を介して光電変換層と対向して配置された電荷蓄積用電極を備えており、
光電変換部は、Ｎ個（但し、Ｎ≧２）の光電変換部セグメントから構成されており、
光電変換層は、Ｎ個の光電変換層セグメントから構成されており、
絶縁層は、Ｎ個の絶縁層セグメントから構成されており、
本開示の第１の態様〜第３の態様に係る撮像素子にあっては、電荷蓄積用電極は、Ｎ個の電荷蓄積用電極セグメントから構成されており、
本開示の第４の態様〜第５の態様に係る撮像素子にあっては、電荷蓄積用電極は、相互に離間されて配置された、Ｎ個の電荷蓄積用電極セグメントから構成されており、
第ｎ番目（但し、ｎ＝１，２，３・・・Ｎ）の光電変換部セグメントは、第ｎ番目の電荷蓄積用電極セグメント、第ｎ番目の絶縁層セグメント及び第ｎ番目の光電変換層セグメントから構成されており、
ｎの値が大きい光電変換部セグメントほど、第１電極から離れて位置する。
そして、本開示の第１の態様に係る撮像素子にあっては、第１番目の光電変換部セグメントから第Ｎ番目の光電変換部セグメントに亙り、絶縁層セグメントの厚さが、漸次、変化している。
また、本開示の第２の態様に係る撮像素子にあっては、第１番目の光電変換部セグメントから第Ｎ番目の光電変換部セグメントに亙り、光電変換層セグメントの厚さが、漸次、変化している。
また、本開示の第３の態様に係る撮像素子にあっては、隣接する光電変換部セグメントにおいて、絶縁層セグメントを構成する材料が異なる。
また、本開示の第４の態様に係る撮像素子にあっては、隣接する光電変換部セグメントにおいて、電荷蓄積用電極セグメントを構成する材料が異なる。
また、本開示の第５の態様に係る撮像素子にあっては、第１番目の光電変換部セグメントから第Ｎ番目の光電変換部セグメントに亙り、電荷蓄積用電極セグメントの面積が、漸次、小さくなっている。尚、面積は、連続的に小さくなっていてもよいし、階段状に小さくなっていてもよい。
上記の第１の目的を達成するための本開示の第６の態様は、
第１電極、光電変換層及び第２電極が積層されて成る光電変換部を備えており、
光電変換部は、更に、第１電極と離間して配置され、且つ、絶縁層を介して光電変換層と対向して配置された電荷蓄積用電極を備えており、
電荷蓄積用電極と絶縁層と光電変換層の積層方向をＺ方向、第１電極から離れる方向をＸ方向としたとき、ＹＺ仮想平面で電荷蓄積用電極と絶縁層と光電変換層が積層された積層部分を切断したときの積層部分の断面積は、第１電極からの距離に依存して変化する。尚、断面積の変化は、連続的な変化であってもよいし、階段状の変化であってもよい。
上記の第１の目的を達成するための本開示の積層型撮像素子は、本開示の第１の態様〜第６の態様に係る撮像素子を少なくとも１つ有する。
上記の第２の目的を達成するための本開示の第１の態様に係る固体撮像装置は、
第１電極、光電変換層及び第２電極が積層されて成る光電変換部を備えており、
光電変換部は、更に、第１電極と離間して配置され、且つ、絶縁層を介して光電変換層と対向して配置された電荷蓄積用電極を備えた撮像素子を、複数、有しており、
複数の撮像素子から撮像素子ブロックが構成されており、
撮像素子ブロックを構成する複数の撮像素子において第１電極が共有されている。
上記の第２の目的を達成するための本開示の第２の態様に係る固体撮像装置は、本開示の第１の態様〜第７の態様に係る撮像素子を、複数、有しており、
複数の撮像素子から撮像素子ブロックが構成されており、
撮像素子ブロックを構成する複数の撮像素子において第１電極が共有されている。
上記の第１の目的を達成するための本開示の第３の態様に係る固体撮像装置は、本開示の第１の態様〜第６の態様に係る撮像素子を、複数、備えている。また、上記の第１の目的を達成するための本開示の第４の態様に係る固体撮像装置は、本開示の積層型撮像素子を、複数、備えている。
また、本開示の固体撮像素子は、
第１撮像素子と、
第２撮像素子と、
前記第２撮像素子へ電気的に接続した、第１転送トランジスタおよび第１リセットトランジスタおよび第１選択トランジスタと、
第３撮像素子と、
前記第３撮像素子へ電気的に接続した、第２転送トランジスタおよび第２リセットトランジスタおよび第２選択トランジスタと、
オンチップ・マイクロ・レンズと、
を備えた画素を有し、
前記第１撮像素子は、第１電極と、第３電極と、前記第１及び第３電極に対向する第２電極とを備え、
前記画素は、
前記第３電極に接続した第３電極制御線と、
前記第１転送トランジスタと、前記第１リセットトランジスタと、前記第１選択トランジスタと、前記第２転送トランジスタと、前記第２リセットトランジスタと、前記第２選択トランジスタと、のそれぞれに接続し、前記第３電極制御線とは異なる、複数本の制御線と、
をさらに備え、
かつ、前記画素は、
該画素に備わるオンチップ・マイクロ・レンズの中心と、該画素に備わる前記複数本の制御線のいずれかとの間の距離が、該画素に備わるオンチップ・マイクロ・レンズの中心と該画素に備わる前記第３電極制御線との間の距離よりも小さい。これによって、第３電極制御線を、オンチップ・マイクロ・レンズ中心から出来るだけ離れた領域に配置することで、この構造を備えない固体撮像装置よりも、 第３電極制御線による第２撮像素子と第３撮像素子への光の入射の阻害が起きにくく、固体撮像装置の感度を高くすることができる。
また、本開示の固体撮像装置において、
画素は、
第１撮像素子と、
第２撮像素子と、
第３撮像素子と、
オンチップ・マイクロ・レンズと、
を備え、
第１電極内接円中心とオンチップ・マイクロ・レンズ中心との間の距離ｄ4、または、浮遊拡散領域内接円中心とオンチップ・マイクロ・レンズ中心との間の距離ｄ5よりも、 電荷蓄積用電極内接円中心とオンチップ・マイクロ・レンズ中心との間の距離ｄ1と、第２撮像素子内接円中心とオンチップ・マイクロ・レンズ中心との間の距離ｄ2と、第３撮像素子内接円中心とオンチップ・マイクロ・レンズ中心との間の距離ｄ3とが小さい。このように、浮遊拡散領域あるいは第１電極をオンチップ・マイクロ・レンズ中心から出来るだけ離れた領域に配置することで、この構造を備えない固体撮像装置よりも第２撮像素子、第３撮像素子の面積を大きくすることができ、固体撮像装置の感度を高くすることができる。
また、本開示の固体撮像素子は、
第１撮像素子と、
前記第１撮像素子へ電気的に接続した第１浮遊拡散領域と、
第２撮像素子と、
前記第２撮像素子へ電気的に接続した第２浮遊拡散領域と、
第３撮像素子と、
前記第３撮像素子へ電気的に接続した第３浮遊拡散領域と、
オンチップ・マイクロ・レンズと、
を備えた画素を有し、
前記第１撮像素子は、第１電極と、第３電極と、前記第１及び第３電極に対向する第２電極とを備え、
前記第１乃至第３浮遊拡散層のそれぞれの中心のいずれをも、
前記第３電極の内接円よりも外側、あるいは、
前記第３電極の外形線よりも外側、もしくは、
前記第３電極の外接円よりも外側に配置している。このように、浮遊拡散領域をオンチップ・マイクロ・レンズL中心から出来るだけ離れた領域に配置することで、この構造を備えない固体撮像装置よりも、第３電極と第２撮像素子と第３撮像素子の面積を大きくでき、固体撮像装置の感度を高くすることができる。
また、本開示の固体撮像素子は、
第１撮像素子と、
第２撮像素子と、
前記第２撮像素子へ電気的に接続した、第１転送トランジスタおよび第１リセットトランジスタおよび第１選択トランジスタと、
第３撮像素子と、
前記第３撮像素子へ電気的に接続した、第２転送トランジスタおよび第２リセットトランジスタおよび第２選択トランジスタと、
オンチップ・マイクロ・レンズと、
を備えた画素を有し、
前記第１撮像素子は、第１電極と、第３電極と、前記第１及び第３電極に対向する第２電極とを備え、
前記第３電極と前記第１電極との間の最小距離よりも、前記第１および第２転送トランジスタと前記第１および第２リセットトランジスタと前記第１および第２選択トランジスタとにおいて最小となるチャネル長のほうが短い。このように、浮遊拡散領域をオンチップ・マイクロ・レンズ中心から出来るだけ離れた領域に配置することで、この構造を備えない固体撮像装置よりも、 第３電極と第２撮像素子と第３撮像素子の面積を大きくでき、固体撮像装置の感度を高くすることができる。
また、本開示の固体撮像装置は、
画素内に、
第１撮像素子と、
第２撮像素子と、
第３撮像素子と、
オンチップ・マイクロ・レンズと、
を備え、
前記第１撮像素子は、
第１電極と、第３電極と、前記第１及び第３電極に対向する第２電極とを備え、
前記第３電極の面積は、前記第３撮像素子よりも大きい。このように、第３電極の面積を、第３撮像素子の面積よりも大きくすることで、この構造を備えない固体撮像装置よりも、緑光への感度を高くすることができる。尚、前記第３電極の面積は、前記第２撮像素子よりも小さいことが好ましい。
本開示の第１の態様〜第６の態様に係る撮像素子、本開示の積層型撮像素子を構成する本開示の撮像素子、本開示の第１の態様〜第４の態様に係る固体撮像装置を構成する本開示の撮像素子にあっては、第１電極と離間して配置され、且つ、絶縁層を介して光電変換層と対向して配置された電荷蓄積用電極が備えられているので、光電変換部に光が照射され、光電変換部において光電変換されるとき、光電変換層の電荷を蓄えることができる。それ故、露光開始時、電荷蓄積部を完全空乏化し、電荷を消去することが可能となる。その結果、ｋＴＣノイズが大きくなり、ランダムノイズが悪化し、撮像画質の低下をもたらすといった現象の発生を抑制することができる。また、本開示の第１の態様〜第６の態様に係る撮像素子、係る撮像素子を適用した本開示の積層型撮像素子や本開示の第１の態様〜第４の態様に係る固体撮像装置にあっては、絶縁層セグメントの厚さが規定され、あるいは又、光電変換層セグメントの厚さが規定され、あるいは又、絶縁層セグメントを構成する材料が異なり、あるいは又、電荷蓄積用電極セグメントを構成する材料が異なり、あるいは又、電荷蓄積用電極セグメントの面積が規定され、あるいは又、積層部分の断面積が規定されているので、一種の電荷転送勾配が形成され、光電変換によって生成した電荷を、一層容易に、且つ、確実に、第１電極へ転送することが可能となる。そして、その結果、残像の発生や転送残しの発生を防止することができる。更には、本開示の第１の態様〜第２の態様に係る固体撮像装置にあっては、撮像素子ブロックを構成する複数の撮像素子において第１電極が共有されているので、撮像素子が複数配列された画素領域における構成、構造を簡素化、微細化することができる。尚、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また、付加的な効果があってもよい。
図１は、実施例１の撮像素子、積層型撮像素子の模式的な一部断面図である。 図２は、実施例１の撮像素子における電荷蓄積用電極、光電変換層及び第２電極が積層された部分を拡大した模式的な一部断面図である。 図３は、実施例１の撮像素子、積層型撮像素子の等価回路図である。 図４は、実施例１の撮像素子、積層型撮像素子の等価回路図である。 図５は、実施例１の撮像素子を構成する第１電極及び電荷蓄積用電極並びに制御部を構成するトランジスタの模式的な配置図である。 図６は、実施例１の撮像素子の動作時の各部位における電位の状態を模式的に示す図である。 図７は、実施例１の撮像素子を構成する第１電極及び電荷蓄積用電極の模式的な配置図である。 図８は、実施例１の撮像素子を構成する第１電極、電荷蓄積用電極、第２電極及びコンタクトホール部の模式的な透視斜視図である。 図９は、実施例１の固体撮像装置の概念図である。 図１０は、実施例１の撮像素子、積層型撮像素子の変形例の等価回路図である。 図１１は、図１０に示した実施例１の撮像素子の変形例を構成する第１電極及び電荷蓄積用電極並びに制御部を構成するトランジスタの模式的な配置図である。 図１２は、実施例２の撮像素子における電荷蓄積用電極、光電変換層及び第２電極が積層された部分を拡大した模式的な一部断面図である。 図１３は、実施例３の撮像素子、積層型撮像素子の模式的な一部断面図である。 図１４は、実施例４及び実施例５の撮像素子、積層型撮像素子の模式的な一部断面図である。 図１５Ａ及び図１５Ｂは、実施例５における電荷蓄積用電極セグメントの模式的な平面図である。 図１６Ａ及び図１６Ｂは、実施例５における電荷蓄積用電極セグメントの模式的な平面図である。 図１７は、実施例５の撮像素子、積層型撮像素子の等価回路図である。 図１８は、実施例５の撮像素子、積層型撮像素子の等価回路図である。 図１９は、実施例５の撮像素子を構成する第１電極及び電荷蓄積用電極並びに制御部を構成するトランジスタの模式的な配置図である。 図２０は、実施例５の撮像素子の動作時の各部位における電位の状態を模式的に示す図である。 図２１は、実施例５の撮像素子の別の動作時（転送時）の各部位における電位の状態を模式的に示す図である。 図２２は、実施例５の撮像素子の変形例を構成する第１電極及び電荷蓄積用電極の模式的な配置図である。 図２３は、実施例６及び実施例５の撮像素子、積層型撮像素子の模式的な一部断面図である。 図２４Ａ及び図２４Ｂは、実施例６における電荷蓄積用電極セグメントの模式的な平面図である。 図２５は、実施例７の固体撮像装置における第１電極及び電荷蓄積用電極セグメントの模式的な平面図である。 図２６は、実施例７の固体撮像装置の第１変形例における第１電極及び電荷蓄積用電極セグメントの模式的な平面図である。 図２７は、実施例７の固体撮像装置の第２変形例における第１電極及び電荷蓄積用電極セグメントの模式的な平面図である。 図２８は、実施例７の固体撮像装置の第３変形例における第１電極及び電荷蓄積用電極セグメントの模式的な平面図である。 図２９は、実施例７の固体撮像装置の第４変形例における第１電極及び電荷蓄積用電極セグメントの模式的な平面図である。 図３０は、実施例７の固体撮像装置の第５変形例における第１電極及び電荷蓄積用電極セグメントの模式的な平面図である。 図３１は、実施例７の固体撮像装置の第６変形例における第１電極及び電荷蓄積用電極セグメントの模式的な平面図である。 図３２は、実施例７の固体撮像装置の第７変形例における第１電極及び電荷蓄積用電極セグメントの模式的な平面図である。 図３３は、実施例７の固体撮像装置の第８変形例における第１電極及び電荷蓄積用電極セグメントの模式的な平面図である。 図３４は、実施例７の固体撮像装置の第９変形例における第１電極及び電荷蓄積用電極セグメントの模式的な平面図である。 図３５Ａ、図３５Ｂ及び図３５Ｃは、実施例７の撮像素子ブロックにおける読み出し駆動例を示すチャートである。 図３６は、実施例８の固体撮像装置における第１電極及び電荷蓄積用電極セグメントの模式的な平面図である。 図３７は、実施例８の固体撮像装置の変形例における第１電極及び電荷蓄積用電極セグメントの模式的な平面図である。 図３８は、実施例８の固体撮像装置の変形例における第１電極及び電荷蓄積用電極セグメントの模式的な平面図である。 図３９は、実施例８の固体撮像装置の変形例における第１電極及び電荷蓄積用電極セグメントの模式的な平面図である。 図４０は、実施例９の撮像素子、積層型撮像素子の模式的な一部断面図である。 図４１は、実施例１０の撮像素子、積層型撮像素子の模式的な一部断面図である。 図４２は、実施例１０の撮像素子、積層型撮像素子の変形例の模式的な一部断面図である。 図４３は、実施例１０の撮像素子の別の変形例の模式的な一部断面図である。 図４４は、実施例１０の撮像素子の更に別の変形例の模式的な一部断面図である。 図４５は、実施例１１の撮像素子、積層型撮像素子の一部分の模式的な一部断面図である。 図４６は、実施例１１の撮像素子を構成する第１電極、電荷蓄積用電極及び電荷排出電極の模式的な配置図である。 図４７は、実施例１１の撮像素子を構成する第１電極、電荷蓄積用電極、電荷排出電極、第２電極及びコンタクトホール部の模式的な透視斜視図である。 図４８は、実施例１の撮像素子、積層型撮像素子の別の変形例の模式的な一部断面図である。 図４９は、実施例１の撮像素子、積層型撮像素子の更に別の変形例の模式的な一部断面図である。 図５０Ａ、図５０Ｂ及び図５０Ｃは、実施例１の撮像素子、積層型撮像素子の更に別の変形例の第１電極の部分等の拡大された模式的な一部断面図である。 図５１は、実施例１１の撮像素子、積層型撮像素子の別の変形例の電荷排出電極の部分等の拡大された模式的な一部断面図である。 図５２は、実施例１の撮像素子、積層型撮像素子の更に別の変形例の模式的な一部断面図である。 図５３は、実施例１の撮像素子、積層型撮像素子の更に別の変形例の模式的な一部断面図である。 図５４は、実施例１の撮像素子、積層型撮像素子の更に別の変形例の模式的な一部断面図である。 図５５は、実施例１の撮像素子、積層型撮像素子の更に別の変形例の模式的な一部断面図である。 図５６は、実施例１の撮像素子、積層型撮像素子の更に別の変形例の模式的な一部断面図である。 図５７は、実施例１の撮像素子の変形例における電荷蓄積用電極、光電変換層及び第２電極が積層された部分を拡大した模式的な一部断面図である。 図５８は、実施例２の撮像素子の変形例における電荷蓄積用電極、光電変換層及び第２電極が積層された部分を拡大した模式的な一部断面図である。 図５９は、本開示の撮像素子、積層型撮像素子から構成された固体撮像装置を電子機器（カメラ）を用いた例の概念図である。 図６０は、従来の積層型撮像素子（積層型固体撮像装置）の概念図である。 図６１は、実施例１２の積層型撮像素子の模式的な一部断面図である。 図６２は、実施例１２における４画素分の積層型撮像素子の等価回路図である。 図６３は、実施例１２の固体撮像装置に備わる画素アレイの一部の平面構造を表す図である。 図６４は、図６３と同様の図において繰り返し単位１個の外形線を太線で示すと共に、繰り返し単位１個備わる各トランジスタの位置を示した図である。 図６５は、図６３と同様の図において、図６４に記載の繰り返し単位が、画素アレイ１１１のロウ方向とカラム方向の双方へ、どのように繰り返して配置されるかを示した図である。 図６６は、図６４と同様の図において、第３撮像素子に備わるフォトダイオードの平面形状を太線で追加記載した図である。 図６７は、図６５に太線で記載した繰り返し単位に含まれるトランジスタを用いて、図６３に記載したどの位置の画素に備わる４個のフォトダイオードの電荷を読み出すかを示した図である。 図６８は、図６４と同様の図において、第１撮像素子に備わる光電変換部が有する電荷蓄積用電極の平面形状を太線で追加記載した図である。 図６９は、図６５に太線で記載した繰り返し単位に含まれるトランジスタを用いて、図６３に記載したどの位置の画素に備わる４個の光電変換部の電荷を読み出すかを示した図である。 図７０は、図６４と同様の図において、第２撮像素子に備わるフォトダイオードの平面形状を太線で追加記載した図である。 図７１は、図６５に太線で記載した繰り返し単位に含まれるトランジスタを用いて、図６３に記載したどの位置の画素に備わる４個のフォトダイオードの電荷を読み出すかを示した図である。 図７２は、図６３と同様の画素の位置において、各画素に備わる電荷蓄積用電極へ接続し、電荷蓄積用電極を駆動するための制御信号線ＶOAの配置を表す図である。 図７３は、細線破線で囲んだ領域の２組の制御信号線ＶOAを、１層の配線層とそこへの接続構造だけで配置した例示する図である。 図７４は、図６２に記載の構成を実現するために、図６３と同様の画素の位置において、積層型撮像素子に備わる配線を用いて図６４に記載の各素子へ接続する配線の一部を記載した図である。 図７５は、図６２に記載の構成を実現するために、図６３と同様の画素の位置において、積層型撮像素子に備わる配線を用いて図６４に記載の各素子へ接続する配線の一部を記載した図である。 図７６は、図６２に記載の構成を実現するために、図６３と同様の画素の位置において、積層型撮像素子に備わる配線を用いて図６４に記載の各素子へ接続する配線の一部を記載した図である。 図７７は、実施例１２の固体撮像装置の構成の概要を表す図である。 図７８は、実施例１２の固体撮像装置の構成の概要を表す図である。 図７９は、実施例１２の固体撮像装置の構成の概要を表す図である。 図８０は、実施例１２の固体撮像装置の構成の概要を表す図である。 図８１は、図７５を再掲し、かつ、該図において実線で示した制御配線のうち、制御部を共有する４画素分の積層型撮像素子を駆動するために必要な制御配線のみを太線実線で残し、残りの制御配線は点線で記載したものである。 図８２は、図７２を再掲し、かつ、該図に記載のオンチップ・マイクロ・レンズの中心と、該図に記載の第１の撮像素子に備わる電荷蓄積用電極を駆動する配線ＶOAとの間の距離ｄ１を図中に書き加えたものである。 図８３は、図６８を再掲し、かつ、該図に記載のオンチップ・マイクロ・レンズの中心と、該図に記載の第１の撮像素子に備わる電荷蓄積用電極に内接する最大の円の中心と、の間の距離ｄ２を図中に書き加えたものである。 図８４は、図７０を再掲し、かつ、該図に記載のオンチップ・マイクロ・レンズの中心と、該図に記載の第２の撮像素子に備わるフォトダイオードに内接する最大の円の中心と、の間の距離ｄ３を図中に書き加えたものである。 図８５は、図６６を再掲し、かつ、該図に記載のオンチップ・マイクロ・レンズの中心と、該図に記載の第３の撮像素子に備わるフォトダイオードに内接する最大の円の中心と、の間の距離ｄ４を図中に書き加えたものである。 図８６は、図６８を再掲し、かつ、該図に記載のオンチップ・マイクロ・レンズの中心と、該図に記載の第１の撮像素子に備わる第１電極に内接する最大の円の中心との間の距離ｄ２を図中に書き加えたものである。 図８７は、図６８を再掲し、かつ、該図に記載の第１電極と電荷蓄積用電極を削除する一方、該図に記載の貫通電極に内接する最大の円の中心と、オンチップ・マイクロ・レンズの中心を書き加え、さらに、前記貫通電極に内接する最大の円の中心と、前記オンチップ・マイクロ・レンズの中心との間の距離ｄ３を図中に書き加えたものである。 図８８は、図６８を再掲し、第１の撮像素子に備わる貫通電極と第１浮遊拡散層以外の符号を削除したものである。 図８９は、図７０を再掲し、第２の撮像素子に備わる第２浮遊拡散層以外の符号を削除したものである。 図９０は、図６６を再掲し、第３の撮像素子に備わる第３浮遊拡散層３以外の符号を削除したものである。 図９１は、図６８を再掲し、第１の撮像素子に備わる電荷蓄積用電極と、図８８乃至図９１に記載の貫通電極、第１浮遊拡散層、第２浮遊拡散層、第３浮遊拡散層との位置関係を示す図である。 図９２は、図６８を再掲し、制御部を構成するトランジスタの繰り返し配置単位を示す枠線を除去すると共に、第１電極１１と電荷蓄積用電極との間の最小となる距離ｄ７を書き加えたものである。 図９３は、図６４を再掲し、制御部を構成するトランジスタの繰り返し配置単位を示す枠線を除去したものである。 図９４は、単画素構造について、図６２と同様の図である。 図９５は、単画素構造について、図６６と同様の図である。 図９６は、単画素構造について、図７０と同様の図である。 図９７は、単画素構造について、図６８と同様の図である。 図９８は、単画素構造について、図７４と同様の図である。 図９９は、単画素構造について、図７５と同様の図である。 図１００は、単画素構造について、図７６と同様の図である。 図１０１は、単画素構造について、図８２と同様の図である。 図１０２は、単画素構造について、図８５と同様の図である。 図１０３は、単画素構造について、図８４と同様の図である。 図１０４は、単画素構造について、図８３と同様の図である。 図１０５は、単画素構造について、図９１と同様の図である。 図１０６は、単画素構造について、図９２と同様の図である。 図１０７は、単画素構造について、図９３と同様の図である。
以下、図面を参照して、実施例に基づき本開示を説明するが、本開示は実施例に限定されるものではなく、実施例における種々の数値や材料は例示である。尚、説明は、以下の順序で行う。
１．本開示の第１の態様〜第６の態様に係る撮像素子、本開示の積層型撮像素子及び本開示の第１の態様〜第４の態様に係る固体撮像装置、全般に関する説明
２．実施例１（本開示の第１の態様及び本開示の第６の態様に係る撮像素子、本開示の積層型撮像素子及び本開示の第４の態様に係る固体撮像装置）
３．実施例２（本開示の第２の態様及び本開示の第６の態様に係る撮像素子）
４．実施例３（本開示の第３の態様に係る撮像素子）
５．実施例４（本開示の第４の態様に係る撮像素子）
６．実施例５（本開示の第５の態様に係る撮像素子）
７．実施例６（本開示の第６の態様に係る撮像素子）
８．実施例７（本開示の第１の態様〜第２の態様に係る固体撮像装置）
９．実施例８（実施例７の変形）
１０．実施例９（実施例１〜実施例６の変形）
１１．実施例１０（実施例１〜実施例６、実施例９の変形）
１２．実施例１１（実施例１〜実施例６、実施例９〜実施例１０の変形）
１３．実施例１２
１４．その他
〈本開示の第１の態様〜第６の態様に係る撮像素子、本開示の積層型撮像素子及び本開示の第１の態様〜第４の態様に係る固体撮像装置、全般に関する説明〉
本開示の第１の態様〜第２の態様に係る固体撮像装置において、撮像素子ブロックを構成する複数の撮像素子の間には転送制御用電極が配設されている形態とすることができる。転送制御用電極は、第１電極側に、第１電極あるいは電荷蓄積用電極と同じレベルに形成されていてもよいし、異なるレベルに形成されていてもよい。あるいは又、転送制御用電極は、第２電極側に、第２電極と同じレベルに形成されていてもよいし、異なるレベルに形成されていてもよい。更には、この好ましい形態を含む本開示の第１の態様〜第２の態様に係る固体撮像装置にあっては、１つの撮像素子の上方に１つのオン・チップ・マイクロ・レンズが配設されている形態とすることができるし、あるいは又、２つの撮像素子から撮像素子ブロックが構成されており、撮像素子ブロックの上方に１つのオン・チップ・マイクロ・レンズが配設されている形態とすることができる。
本開示の第１の態様〜第２の態様に係る固体撮像装置にあっては、複数の撮像素子に対して１つの浮遊拡散層が設けられる。ここで、１つの浮遊拡散層に対して設けられる複数の撮像素子は、後述する第１タイプの撮像素子の複数から構成されていてもよいし、少なくとも１つの第１タイプの撮像素子と、１又は２以上の後述する第２タイプの撮像素子とから構成されていてもよい。そして、電荷転送期間のタイミングを適切に制御することで、複数の撮像素子が１つの浮遊拡散層を共有することが可能となる。複数の撮像素子は連係して動作させられ、後述する駆動回路には撮像素子ブロックとして接続されている。即ち、撮像素子ブロックを構成する複数の撮像素子が１つの駆動回路に接続されている。但し、電荷蓄積用電極の制御は、撮像素子毎に行われる。また、複数の撮像素子が１つのコンタクトホール部を共有することが可能である。複数の撮像素子で共有された第１電極と、各撮像素子の電荷蓄積用電極の配置関係は、第１電極が、各撮像素子の電荷蓄積用電極に隣接して配置されている場合もある。あるいは又、第１電極が、複数の撮像素子の一部の電荷蓄積用電極に隣接して配置されており、複数の撮像素子の残りの電荷蓄積用電極とは隣接して配置されてはいない場合もあり、この場合には、複数の撮像素子の残りから第１電極への電荷の移動は、複数の撮像素子の一部を経由した移動となる。撮像素子を構成する電荷蓄積用電極と撮像素子を構成する電荷蓄積用電極との間の距離（便宜上、『距離Ａ』と呼ぶ）は、第１電極に隣接した撮像素子における第１電極と電荷蓄積用電極との間の距離（便宜上、『距離Ｂ』と呼ぶ）よりも長いことが、各撮像素子から第１電極への電荷の移動を確実なものとするために好ましい。また、第１電極から離れて位置する撮像素子ほど、距離Ａの値を大きくすることが好ましい。
本開示の第１の態様〜第５の態様に係る撮像素子にあっては、ｎの値が大きい光電変換部セグメントほど第１電極から離れて位置するが、第１電極から離れて位置するか否かは、Ｘ方向を基準として判断する。また、本開示の第６の態様に係る撮像素子にあっては、第１電極から離れる方向をＸ方向としているが、『Ｘ方向』を以下のとおり、定義する。即ち、撮像素子あるいは積層型撮像素子が複数配列された画素領域は、２次元アレイ状に、即ち、Ｘ方向及びＹ方向に規則的に複数配列された画素から構成される。画素の平面形状を矩形とした場合、第１電極に最も近い辺が延びる方向をＹ方向とし、Ｙ方向と直交する方向をＸ方向とする。あるいは又、画素の平面形状を任意の形状とした場合、第１電極に最も近い線分や曲線が含まれる全体的な方向をＹ方向とし、Ｙ方向と直交する方向をＸ方向とする。
光入射側に位置する第２電極は、複数の撮像素子において共通化されていることが好ましい。即ち、第２電極を所謂ベタ電極とすることができる。光電変換層は、複数の撮像素子において共通化されていてもよいし、即ち、複数の撮像素子において１層の光電変換層が形成されていてもよいし、撮像素子毎に設けられていてもよい。
本開示の第１の態様〜第２の態様に係る撮像素子において、Ｎ個の光電変換層セグメントは連続して設けられており、Ｎ個の絶縁層セグメントも連続して設けられており、Ｎ個の電荷蓄積用電極セグメントも連続して設けられている。本開示の第３の態様〜第５の態様に係る撮像素子において、Ｎ個の光電変換層セグメントは連続して設けられている。また、本開示の第４の態様、第５の態様に係る撮像素子において、Ｎ個の絶縁層セグメントは連続して設けられている一方、本開示の第３の態様に係る撮像素子において、Ｎ個の絶縁層セグメントは、光電変換部セグメントのそれぞれに対応して設けられている。更には、本開示の第４の態様〜第５の態様に係る撮像素子において、場合によっては、本開示の第３の態様に係る撮像素子において、Ｎ個の電荷蓄積用電極セグメントは、光電変換部セグメントのそれぞれに対応して設けられている。そして本開示の第１の態様〜第６の態様に係る撮像素子にあっては、電荷蓄積用電極セグメントの全てに同じ電位が加えられる。あるいは又、本開示の第４の態様〜第５の態様に係る撮像素子において、場合によっては、本開示の第３の態様に係る撮像素子において、Ｎ個の電荷蓄積用電極セグメントのそれぞれに、異なる電位を加えてもよい。
本開示の第１の態様〜第６の態様に係る撮像素子、あるいは、本開示の積層型撮像素子を構成する第１の態様〜第６の態様に係る撮像素子、上記の好ましい形態を含む本開示の第１の態様〜第２の態様に係る固体撮像装置、本開示の第３の態様〜第４の態様に係る固体撮像装置を構成する撮像素子（以下、これらの撮像素子を総称して、『本開示の撮像素子等』と呼ぶ）にあっては、
半導体基板を更に備えており、
光電変換部は、半導体基板の上方に配置されている形態とすることができる。尚、第１電極、電荷蓄積用電極及び第２電極は、後述する駆動回路に接続されている。
更には、以上に説明した各種の好ましい形態を含む本開示の撮像素子等において、第１電極は、絶縁層に設けられた開口部内を延在し、光電変換層と接続されている形態とすることができる。あるいは又、光電変換層は、絶縁層に設けられた開口部内を延在し、第１電極と接続されている形態とすることができ、この場合、
第１電極の頂面の縁部は絶縁層で覆われており、
開口部の底面には第１電極が露出しており、
第１電極の頂面と接する絶縁層の面を第１面、電荷蓄積用電極と対向する光電変換層の部分と接する絶縁層の面を第２面としたとき、開口部の側面は、第１面から第２面に向かって広がる傾斜を有する形態とすることができ、更には、第１面から第２面に向かって広がる傾斜を有する開口部の側面は、電荷蓄積用電極側に位置する形態とすることができる。尚、光電変換層と第１電極との間に他の層が形成されている形態（例えば、光電変換層と第１電極との間に電荷蓄積に適した材料層が形成されている形態）を包含する。
更には、以上に説明した各種の好ましい形態を含む本開示の撮像素子等において、
半導体基板に設けられ、駆動回路を有する制御部を更に備えており、
第１電極及び電荷蓄積用電極は、駆動回路に接続されており、
電荷蓄積期間において、駆動回路から、第１電極に電位Ｖ11が印加され、電荷蓄積用電極に電位Ｖ12が印加され、光電変換層に電荷が蓄積され、
電荷転送期間において、駆動回路から、第１電極に電位Ｖ21が印加され、電荷蓄積用電極に電位Ｖ22が印加され、光電変換層に蓄積された電荷が第１電極を経由して制御部に読み出される構成とすることができる。但し、第１電極の電位が第２電極の電位よりも高い場合、
Ｖ12≧Ｖ11、且つ、Ｖ22＜Ｖ21
であり、第１電極の電位が第２電極の電位よりも低い場合、
Ｖ12≦Ｖ11、且つ、Ｖ22＞Ｖ21
である。
以下、第１電極の電位が第２電極の電位よりも高い場合についての説明を行うが、第１電極の電位が第２電極の電位よりも低い場合は、電位の高低を逆にすればよい。
本開示の第１の態様に係る撮像素子にあっては、第１番目の光電変換部セグメントから第Ｎ番目の光電変換部セグメントに亙り、絶縁層セグメントの厚さが、漸次、変化しているが、絶縁層セグメントの厚さは、漸次、厚くなっていってもよいし、薄くなっていってもよく、これによって、一種の電荷転送勾配が形成される。
蓄積すべき電荷を電子とする場合、絶縁層セグメントの厚さが、漸次、厚くなる構成を採用すればよいし、蓄積すべき電荷を正孔とする場合、絶縁層セグメントの厚さが、漸次、薄くなる構成を採用すればよい。そして、これらの場合、電荷蓄積期間において、｜Ｖ12｜≧｜Ｖ11|といった状態になると、第ｎ番目の光電変換部セグメントの方が、第（ｎ＋１）番目の光電変換部セグメントよりも、多くの電荷を蓄積することができるし、強い電界が加わり、第１番目の光電変換部セグメントから第１電極への電荷の流れを確実に防止することができる。そして、電荷転送期間において、｜Ｖ22｜＜｜Ｖ21｜といった状態になると、第１番目の光電変換部セグメントから第１電極への電荷の流れ、第（ｎ＋１）番目の光電変換部セグメントから第ｎ番目の光電変換部セグメントへの電荷の流れを、確実に確保することができる。
本開示の第２の態様に係る撮像素子にあっては、第１番目の光電変換部セグメントから第Ｎ番目の光電変換部セグメントに亙り、光電変換層セグメントの厚さが、漸次、変化しているが、光電変換層セグメントの厚さは、漸次、厚くなっていってもよいし、薄くなっていってもよく、これによって、一種の電荷転送勾配が形成される。
蓄積すべき電荷を電子とする場合、光電変換層セグメントの厚さが、漸次、厚くなる構成を採用すればよいし、蓄積すべき電荷を正孔とする場合、光電変換層セグメントの厚さが、漸次、薄くなる構成を採用すればよい。そして、光電変換層セグメントの厚さが、漸次、厚くなる場合、電荷蓄積期間においてＶ12≧Ｖ11といった状態になると、また、光電変換層セグメントの厚さが、漸次、薄くなる場合、電荷蓄積期間においてＶ12≦Ｖ11といった状態になると、第ｎ番目の光電変換部セグメントの方が、第（ｎ＋１）番目の光電変換部セグメントよりも強い電界が加わり、第１番目の光電変換部セグメントから第１電極への電荷の流れを確実に防止することができる。そして、電荷転送期間において、光電変換層セグメントの厚さが、漸次、厚くなる場合、Ｖ22＜Ｖ21といった状態になると、また、光電変換層セグメントの厚さが、漸次、薄くなる場合、Ｖ22＞Ｖ21といった状態になると、第１番目の光電変換部セグメントから第１電極への電荷の流れ、第（ｎ＋１）番目の光電変換部セグメントから第ｎ番目の光電変換部セグメントへの電荷の流れを、確実に確保することができる。
本開示の第３の態様に係る撮像素子にあっては、隣接する光電変換部セグメントにおいて、絶縁層セグメントを構成する材料が異なり、これによって、一種の電荷転送勾配が形成されるが、第１番目の光電変換部セグメントから第Ｎ番目の光電変換部セグメントに亙り、絶縁層セグメントを構成する材料の比誘電率の値が、漸次、小さくなることが好ましい。そして、このような構成を採用することで、電荷蓄積期間において、Ｖ12≧Ｖ11といった状態になると、第ｎ番目の光電変換部セグメントの方、が第（ｎ＋１）番目の光電変換部セグメントよりも多くの電荷を蓄積することができる。そして、電荷転送期間において、Ｖ22＜Ｖ21といった状態になると、第１番目の光電変換部セグメントから第１電極への電荷の流れ、第（ｎ＋１）番目の光電変換部セグメントから第ｎ番目の光電変換部セグメントへの電荷の流れを、確実に確保することができる。
本開示の第４の態様に係る撮像素子にあっては、隣接する光電変換部セグメントにおいて、電荷蓄積用電極セグメントを構成する材料が異なり、これによって、一種の電荷転送勾配が形成されるが、第１番目の光電変換部セグメントから第Ｎ番目の光電変換部セグメントに亙り、絶縁層セグメントを構成する材料の仕事関数の値が、漸次、大きくなることが好ましい。そして、このような構成を採用することで、電圧の正負に依存すること無く、信号電荷転送に有利な電位勾配を形成することができる。
本開示の第５の態様に係る撮像素子にあっては、第１番目の光電変換部セグメントから第Ｎ番目の光電変換部セグメントに亙り、電荷蓄積用電極セグメントの面積が、漸次、小さくなっており、これによって、一種の電荷転送勾配が形成されるので、電荷蓄積期間において、Ｖ12≧Ｖ11といった状態になると、第ｎ番目の光電変換部セグメントの方が、第（ｎ＋１）番目の光電変換部セグメントよりも多くの電荷を蓄積することができる。そして、電荷転送期間において、Ｖ22＜Ｖ21といった状態になると、第１番目の光電変換部セグメントから第１電極への電荷の流れ、第（ｎ＋１）番目の光電変換部セグメントから第ｎ番目の光電変換部セグメントへの電荷の流れを、確実に確保することができる。
本開示の第６の態様に係る撮像素子において、積層部分の断面積は第１電極からの距離に依存して変化し、これによって、一種の電荷転送勾配が形成される。具体的には、積層部分の断面の厚さを一定とし、積層部分の断面の幅を第１電極から離れるほど狭くする構成を採用すれば、本開示の第５の態様に係る撮像素子において説明したと同様に、電荷蓄積期間において、Ｖ12≧Ｖ11といった状態になると、第１電極に近い領域の方が、遠い領域よりも多くの電荷を蓄積することができる。従って、電荷転送期間において、Ｖ22＜Ｖ21といった状態になると、第１電極に近い領域から第１電極への電荷の流れ、遠い領域から近い領域への電荷の流れを、確実に確保することができる。一方、積層部分の断面の幅を一定とし、積層部分の断面の厚さ、具体的には、絶縁層セグメントの厚さを、漸次、厚くする構成を採用すれば、本開示の第１の態様に係る撮像素子において説明したと同様に、電荷蓄積期間において、Ｖ12≧Ｖ11といった状態になると、第１電極に近い領域の方が、遠い領域よりも、多くの電荷を蓄積することができるし、強い電界が加わり、第１電極に近い領域から第１電極への電荷の流れを確実に防止することができる。そして、電荷転送期間において、Ｖ22＜Ｖ21といった状態になると、第１電極に近い領域から第１電極への電荷の流れ、遠い領域から近い領域への電荷の流れを、確実に確保することができる。また、光電変換層セグメントの厚さを、漸次、厚くする構成を採用すれば、本開示の第２の態様に係る撮像素子において説明したと同様に、電荷蓄積期間において、Ｖ12≧Ｖ11といった状態になると、第１電極に近い領域の方が、遠い領域よりも強い電界が加わり、第１電極に近い領域から第１電極への電荷の流れを確実に防止することができる。そして、電荷転送期間において、Ｖ22＜Ｖ21といった状態になると、第１電極に近い領域から第１電極への電荷の流れ、遠い領域から近い領域への電荷の流れを、確実に確保することができる。
尚、本開示の第４の態様〜第５の態様に係る撮像素子、場合によっては、本開示の第３の態様に係る撮像素子において、Ｎ個の電荷蓄積用電極セグメントのそれぞれに、異なる電位を加える場合、
第１電極の電位が第２電極の電位よりも高い場合、電荷転送期間において、第１電極に最も近い所に位置する電荷蓄積用電極セグメント（第１番目の光電変換部セグメント）に印加される電位は、第１電極に最も遠い所に位置する電荷蓄積用電極セグメント（第Ｎ番目の光電変換部セグメント）に印加される電位よりも高く、
第１電極の電位が第２電極の電位よりも低い場合、電荷転送期間において、第１電極に最も近い所に位置する電荷蓄積用電極セグメント（第１番目の光電変換部セグメント）に印加される電位は、第１電極に最も遠い所に位置する電荷蓄積用電極セグメント（第Ｎ番目の光電変換部セグメント）に印加される電位よりも低い形態とすることができる。
更には、以上に説明した各種の好ましい形態、構成を含む本開示の撮像素子等にあっては、光電変換層に接続され、第１電極及び電荷蓄積用電極と離間して配置された電荷排出電極を更に備えている形態とすることができる。尚、このような形態の本開示の撮像素子等を、便宜上、『電荷排出電極を備えた本開示の撮像素子等』と呼ぶ。そして、電荷排出電極を備えた本開示の撮像素子等において、電荷排出電極は、第１電極及び電荷蓄積用電極を取り囲むように（即ち、額縁状に）配置されている形態とすることができる。電荷排出電極は、複数の撮像素子において共有化（共通化）することができる。そして、この場合、
光電変換層は、絶縁層に設けられた第２開口部内を延在し、電荷排出電極と接続されており、
電荷排出電極の頂面の縁部は絶縁層で覆われており、
第２開口部の底面には電荷排出電極が露出しており、
電荷排出電極の頂面と接する絶縁層の面を第３面、電荷蓄積用電極と対向する光電変換層の部分と接する絶縁層の面を第２面としたとき、第２開口部の側面は、第３面から第２面に向かって広がる傾斜を有する形態とすることができる。
更には、電荷排出電極を備えた本開示の撮像素子等にあっては、
半導体基板に設けられ、駆動回路を有する制御部を更に備えており、
第１電極、電荷蓄積用電極及び電荷排出電極は、駆動回路に接続されており、
電荷蓄積期間において、駆動回路から、第１電極に電位Ｖ11が印加され、電荷蓄積用電極に電位Ｖ12が印加され、電荷排出電極に電位Ｖ14が印加され、光電変換層に電荷が蓄積され、
電荷転送期間において、駆動回路から、第１電極に電位Ｖ21が印加され、電荷蓄積用電極に電位Ｖ22が印加され、電荷排出電極に電位Ｖ24が印加され、光電変換層に蓄積された電荷が第１電極を介して制御部に読み出される構成とすることができる。但し、第１電極の電位が第２電極の電位よりも高い場合、
Ｖ14＞Ｖ11、且つ、Ｖ24＜Ｖ21
であり、第１電極の電位が第２電極の電位よりも低い場合、
Ｖ14＜Ｖ11、且つ、Ｖ24＞Ｖ21
である。
以上に説明した各種の好ましい形態、構成を含む本開示の撮像素子等において、
半導体基板には、制御部を構成する少なくとも浮遊拡散層及び増幅トランジスタが設けられており、
第１電極は、浮遊拡散層及び増幅トランジスタのゲート部に接続されている構成とすることができる。そして、この場合、更には、
半導体基板には、更に、制御部を構成するリセット・トランジスタ及び選択トランジスタが設けられており、
浮遊拡散層は、リセット・トランジスタの一方のソース／ドレイン領域に接続されており、
増幅トランジスタの一方のソース／ドレイン領域は、選択トランジスタの一方のソース／ドレイン領域に接続されており、選択トランジスタの他方のソース／ドレイン領域は信号線に接続されている構成とすることができる。
更には、以上に説明した各種の好ましい形態、構成を含む本開示の撮像素子等において、電荷蓄積用電極の大きさは第１電極よりも大きい形態とすることができる。電荷蓄積用電極の面積をＳ1’、第１電極の面積をＳ1としたとき、限定するものではないが、
４≦Ｓ1’／Ｓ1
を満足することが好ましい。
更には、以上に説明した各種の好ましい形態、構成を含む本開示の撮像素子等において、第２電極側から光が入射し、第２電極よりの光入射側には遮光層が形成されている形態とすることができる。あるいは又、第２電極側から光が入射し、第１電極には光が入射しない形態とすることができ、この場合、第２電極よりの光入射側であって、第１電極の上方には遮光層が形成されている構成とすることができ、あるいは又、
電荷蓄積用電極及び第２電極の上方にはオンチップ・マイクロ・レンズが設けられており、
オンチップ・マイクロ・レンズに入射する光は、電荷蓄積用電極に集光される構成とすることができる。ここで、遮光層は、第２電極の光入射側の面よりも上方に配設されてもよいし、第２電極の光入射側の面の上に配設されてもよい。場合によっては、第２電極に遮光層が形成されていてもよい。遮光層を構成する材料として、クロム（Ｃｒ）や銅（Ｃｕ）、アルミニウム（Ａｌ）、タングステン（Ｗ）、光を通さない樹脂（例えば、ポリイミド樹脂）を例示することができる。
本開示の撮像素子として、具体的には、青色の光（４２５ｎｍ乃至４９５ｎｍの光）を吸収する光電変換層（便宜上、『第１タイプの青色光電変換層』と呼ぶ）を備えた青色に感度を有する撮像素子（便宜上、『第１タイプの青色用撮像素子』と呼ぶ）、緑色の光（４９５ｎｍ乃至５７０ｎｍの光）を吸収する光電変換層（便宜上、『第１タイプの緑色光電変換層』と呼ぶ）を備えた緑色に感度を有する撮像素子（便宜上、『第１タイプの緑色用撮像素子』と呼ぶ）、赤色の光（６２０ｎｍ乃至７５０ｎｍの光）を吸収する光電変換層（便宜上、『第１タイプの赤色光電変換層』と呼ぶ）を備えた赤色に感度を有する撮像素子（便宜上、『第１タイプの赤色用撮像素子』と呼ぶ）を挙げることができる。また、電荷蓄積用電極を備えていない従来の撮像素子であって、青色に感度を有する撮像素子を、便宜上、『第２タイプの青色用撮像素子』と呼び、緑色に感度を有する撮像素子を、便宜上、『第２タイプの緑色用撮像素子』と呼び、赤色に感度を有する撮像素子を、便宜上、『第２タイプの赤色用撮像素子』と呼び、第２タイプの青色用撮像素子を構成する光電変換層を、便宜上、『第２タイプの青色光電変換層』と呼び、第２タイプの緑色用撮像素子を構成する光電変換層を、便宜上、『第２タイプの緑色光電変換層』と呼び、第２タイプの赤色用撮像素子を構成する光電変換層を、便宜上、『第２タイプの赤色光電変換層』と呼ぶ。
本開示の積層型撮像素子は、少なくとも本開示の撮像素子（光電変換素子）を１つ有するが、具体的には、例えば、
［Ａ］第１タイプの青色用光電変換部、第１タイプの緑色用光電変換部及び第１タイプの赤色用光電変換部が、垂直方向に積層され、
第１タイプの青色用撮像素子、第１タイプの緑色用撮像素子及び第１タイプの赤色用撮像素子の制御部のそれぞれが、半導体基板に設けられた構成、構造
［Ｂ］第１タイプの青色用光電変換部及び第１タイプの緑色用光電変換部が、垂直方向に積層され、
これらの２層の第１タイプの光電変換部の下方に、第２タイプの赤色用光電変換部が配置され、
第１タイプの青色用撮像素子、第１タイプの緑色用撮像素子及び第２タイプの赤色用撮像素子の制御部のそれぞれが、半導体基板に設けられた構成、構造
［Ｃ］第１タイプの緑色用光電変換部の下方に、第２タイプの青色用光電変換部及び第２タイプの赤色用光電変換部が配置され、
第１タイプの緑色用撮像素子、第２タイプの青色用撮像素子及び第２タイプの赤色用撮像素子の制御部のそれぞれが、半導体基板に設けられた構成、構造
［Ｄ］第１タイプの青色用光電変換部の下方に、第２タイプの緑色用光電変換部及び第２タイプの赤色用光電変換部が配置され、
第１タイプの青色用撮像素子、第２タイプの緑色用撮像素子及び第２タイプの赤色用撮像素子の制御部のそれぞれが、半導体基板に設けられた構成、構造
を挙げることができる。尚、これらの撮像素子の光電変換部の垂直方向における配置順は、光入射方向から青色用光電変換部、緑色用光電変換部、赤色用光電変換部の順、あるいは、光入射方向から緑色用光電変換部、青色用光電変換部、赤色用光電変換部の順であることが好ましい。これは、より短い波長の光がより入射表面側において効率良く吸収されるからである。赤色は３色の中では最も長い波長であるので、光入射面から見て赤色用光電変換部を最下層に位置させることが好ましい。これらの撮像素子の積層構造によって、１つの画素が構成される。また、第１タイプの赤外線用光電変換部を備えていてもよい。ここで、第１タイプの赤外線用光電変換部の光電変換層は、例えば、有機系材料から構成され、第１タイプの撮像素子の積層構造の最下層であって、第２タイプの撮像素子よりも上に配置することが好ましい。あるいは又、第１タイプの光電変換部の下方に、第２タイプの赤外線用光電変換部を備えていてもよい。
第１タイプの撮像素子にあっては、例えば、第１電極が、半導体基板の上に設けられた層間絶縁層上に形成されている。半導体基板に形成された撮像素子は、裏面照射型とすることもできるし、表面照射型とすることもできる。
光電変換層を有機系材料から構成する場合、光電変換層を、
（１）ｐ型有機半導体から構成する。
（２）ｎ型有機半導体から構成する。
（３）ｐ型有機半導体層／ｎ型有機半導体層の積層構造から構成する。ｐ型有機半導体層／ｐ型有機半導体とｎ型有機半導体との混合層（バルクヘテロ構造）／ｎ型有機半導体層の積層構造から構成する。ｐ型有機半導体層／ｐ型有機半導体とｎ型有機半導体との混合層（バルクヘテロ構造）の積層構造から構成する。ｎ型有機半導体層／ｐ型有機半導体とｎ型有機半導体との混合層（バルクヘテロ構造）の積層構造から構成する。
（４）ｐ型有機半導体とｎ型有機半導体の混合（バルクヘテロ構造）から構成する。
の４態様のいずれかとすることができる。但し、積層順は任意に入れ替えた構成とすることができる。
ｐ型有機半導体として、ナフタレン誘導体、アントラセン誘導体、フェナントレン誘導体、ピレン誘導体、ペリレン誘導体、テトラセン誘導体、ペンタセン誘導体、キナクリドン誘導体、チオフェン誘導体、チエノチオフェン誘導体、ベンゾチオフェン誘導体、ベンゾチエノベンゾチオフェン誘導体、トリアリルアミン誘導体、カルバゾール誘導体、ペリレン誘導体、ピセン誘導体、クリセン誘導体、フルオランテン誘導体、フタロシアニン誘導体、サブフタロシアニン誘導体、サブポルフィラジン誘導体、複素環化合物を配位子とする金属錯体、ポリチオフェン誘導体、ポリベンゾチアジアゾール誘導体、ポリフルオレン誘導体等を挙げることができる。ｎ型有機半導体として、フラーレン及びフラーレン誘導体〈例えば、Ｃ６０や、Ｃ７０，Ｃ７４等のフラーレン（高次フラーレン）、内包フラーレン等）又はフラーレン誘導体（例えば、フラーレンフッ化物やＰＣＢＭフラーレン化合物、フラーレン多量体等）〉、ｐ型有機半導体よりもＨＯＭＯ及びＬＵＭＯが大きい（深い）有機半導体、透明な無機金属酸化物を挙げることができる。ｎ型有機半導体として、具体的には、窒素原子、酸素原子、硫黄原子を含有する複素環化合物、例えば、ピリジン誘導体、ピラジン誘導体、ピリミジン誘導体、トリアジン誘導体、キノリン誘導体、キノキサリン誘導体、イソキノリン誘導体、アクリジン誘導体、フェナジン誘導体、フェナントロリン誘導体、テトラゾール誘導体、ピラゾール誘導体、イミダゾール誘導体、チアゾール誘導体、オキサゾール誘導体、イミダゾール誘導体、ベンゾイミダゾール誘導体、ベンゾトリアゾール誘導体、ベンゾオキサゾール誘導体、ベンゾオキサゾール誘導体、カルバゾール誘導体、ベンゾフラン誘導体、ジベンゾフラン誘導体、サブポルフィラジン誘導体、ポリフェニレンビニレン誘導体、ポリベンゾチアジアゾール誘導体、ポリフルオレン誘導体等を分子骨格の一部に有する有機分子、有機金属錯体やサブフタロシアニン誘導体を挙げることができる。フラーレン誘導体に含まれる基等として、ハロゲン原子；直鎖、分岐若しくは環状のアルキル基若しくはフェニル基；直鎖若しくは縮環した芳香族化合物を有する基；ハロゲン化物を有する基；パーシャルフルオロアルキル基；パーフルオロアルキル基；シリルアルキル基；シリルアルコキシ基；アリールシリル基；アリールスルファニル基；アルキルスルファニル基；アリールスルホニル基；アルキルスルホニル基；アリールスルフィド基；アルキルスルフィド基；アミノ基；アルキルアミノ基；アリールアミノ基；ヒドロキシ基；アルコキシ基；アシルアミノ基；アシルオキシ基；カルボニル基；カルボキシ基；カルボキソアミド基；カルボアルコキシ基；アシル基；スルホニル基；シアノ基；ニトロ基；カルコゲン化物を有する基；ホスフィン基；ホスホン基；これらの誘導体を挙げることができる。有機系材料から構成された光電変換層（『有機光電変換層』と呼ぶ場合がある）の厚さは、限定するものではないが、例えば、１×１０-8ｍ乃至５×１０-7ｍ、好ましくは２．５×１０-8ｍ乃至３×１０-7ｍ、より好ましくは２．５×１０-8ｍ乃至２×１０-7ｍ、一層好ましくは１×１０-7ｍ乃至１．８×１０-7ｍを例示することができる。尚、有機半導体は、ｐ型、ｎ型と分類されることが多いが、ｐ型とは正孔を輸送し易いという意味であり、ｎ型とは電子を輸送し易いという意味であり、無機半導体のように熱励起の多数キャリアとして正孔又は電子を有しているという解釈に限定されない。
あるいは又、緑色の波長の光を光電変換する有機光電変換層を構成する材料として、例えば、ローダミン系色素、メラシアニン系色素、キナクリドン誘導体、サブフタロシアニン系色素（サブフタロシアニン誘導体）等を挙げることができるし、青色の光を光電変換する有機光電変換層を構成する材料として、例えば、クマリン酸色素、トリス−８−ヒドリキシキノリアルミニウム（Ａｌｑ３）、メラシアニン系色素等を挙げることができるし、赤色の光を光電変換する有機光電変換層を構成する材料として、例えば、フタロシアニン系色素、サブフタロシアニン系色素（サブフタロシアニン誘導体）を挙げることができる。
あるいは又、光電変換層を構成する無機系材料として、結晶シリコン、アモルファスシリコン、微結晶シリコン、結晶セレン、アモルファスセレン、及び、カルコパライト系化合物であるＣＩＧＳ（ＣｕＩｎＧａＳｅ）、ＣＩＳ（ＣｕＩｎＳｅ2）、ＣｕＩｎＳ2、ＣｕＡｌＳ2、ＣｕＡｌＳｅ2、ＣｕＧａＳ2、ＣｕＧａＳｅ2、ＡｇＡｌＳ2、ＡｇＡｌＳｅ2、ＡｇＩｎＳ2、ＡｇＩｎＳｅ2、あるいは又、ＩＩＩ−Ｖ族化合物であるＧａＡｓ、ＩｎＰ、ＡｌＧａＡｓ、ＩｎＧａＰ、ＡｌＧａＩｎＰ、ＩｎＧａＡｓＰ、更には、ＣｄＳｅ、ＣｄＳ、Ｉｎ2Ｓｅ3、Ｉｎ2Ｓ3、Ｂｉ2Ｓｅ3、Ｂｉ2Ｓ3、ＺｎＳｅ、ＺｎＳ、ＰｂＳｅ、ＰｂＳ等の化合物半導体を挙げることができる。加えて、これらの材料から成る量子ドットを光電変換層に使用することも可能である。
あるいは又、光電変換層を、下層半導体層と、上層光電変換層の積層構造とすることができる。このように下層半導体層を設けることで、電荷蓄積時の再結合を防止することができ、光電変換層に蓄積した電荷の第１電極への転送効率を増加させることができるし、暗電流の生成を抑制することができる。上層光電変換層を構成する材料は、上記の光電変換層を構成する各種材料から、適宜、選択すればよい。一方、下層半導体層を構成する材料として、バンドギャップエネルギーの値が大きく（例えば、３．０ｅＶ以上のバンドギャップエネルギーの値）、しかも、光電変換層を構成する材料よりも高い移動度を有する材料を用いることが好ましい。具体的には、ＩＧＺＯ等の酸化物半導体材料；遷移金属ダイカルコゲナイド；シリコンカーバイド；ダイヤモンド；グラフェン；カーボンナノチューブ；縮合多環炭化水素化合物や縮合複素環化合物等の有機半導体材料を挙げることができる。あるいは又、下層半導体層を構成する材料として、蓄積すべき電荷が電子である場合、光電変換層を構成する材料のイオン化ポテンシャルよりも大きなイオン化ポテンシャルを有する材料を挙げることができるし、蓄積すべき電荷が正孔である場合、光電変換層を構成する材料の電子親和力よりも小さな電子親和力を有する材料を挙げることができる。あるいは又、下層半導体層を構成する材料における不純物濃度は１×１０18ｃｍ-3以下であることが好ましい。下層半導体層は、単層構成であってもよいし、多層構成であってもよい。また、電荷蓄積用電極の上方に位置する下層半導体層を構成する材料と、第１電極の上方に位置する下層半導体層を構成する材料とを、異ならせてもよい。
本開示の第１の態様〜第４の態様に係る固体撮像装置によって、単板式カラー固体撮像装置を構成することができる。
積層型撮像素子を備えた本開示の第２の態様あるいは第４の態様に係る固体撮像装置にあっては、ベイヤ配列の撮像素子を備えた固体撮像装置と異なり（即ち、カラーフィルタを用いて青色、緑色、赤色の分光を行うのではなく）、同一画素内で光の入射方向において、複数種の波長の光に対して感度を有する撮像素子を積層して１つの画素を構成するので、感度の向上及び単位体積当たりの画素密度の向上を図ることができる。また、有機系材料は吸収係数が高いため、有機光電変換層の膜厚を従来のＳｉ系光電変換層と比較して薄くすることができ、隣接画素からの光漏れや、光の入射角の制限が緩和される。更には、従来のＳｉ系撮像素子では３色の画素間で補間処理を行って色信号を作成するために偽色が生じるが、積層型撮像素子を備えた本開示の第２の態様あるいは第４の態様に係る固体撮像装置にあっては、偽色の発生が抑えられる。有機光電変換層それ自体がカラーフィルタとしても機能するので、カラーフィルタを配設しなくとも色分離が可能である。
一方、本開示の第１の態様、第２の態様あるいは第３の態様に係る固体撮像装置にあっては、カラーフィルタを用いることで、青色、緑色、赤色の分光特性への要求を緩和することができるし、また、高い量産性を有する。本開示の第１の態様、第２の態様あるいは第３の態様に係る固体撮像装置における撮像素子の配列として、ベイヤ配列の他、インターライン配列、ＧストライプＲＢ市松配列、ＧストライプＲＢ完全市松配列、市松補色配列、ストライプ配列、斜めストライプ配列、原色色差配列、フィールド色差順次配列、フレーム色差順次配列、ＭＯＳ型配列、改良ＭＯＳ型配列、フレームインターリーブ配列、フィールドインターリーブ配列を挙げることができる。ここで、１つの撮像素子によって１つの画素（あるいは副画素）が構成される。
本開示の撮像素子あるいは本開示の積層型撮像素子が複数配列された画素領域は、２次元アレイ状に規則的に複数配列された画素から構成される。画素領域は、通常、実際に光を受光し光電変換によって生成された信号電荷を増幅して駆動回路に読み出す有効画素領域と、黒レベルの基準になる光学的黒を出力するための黒基準画素領域とから構成されている。黒基準画素領域は、通常は、有効画素領域の外周部に配置されている。
以上に説明した各種の好ましい形態、構成を含む本開示の撮像素子等において、光が照射され、光電変換層で光電変換が生じ、正孔（ホール）と電子がキャリア分離される。そして、正孔が取り出される電極を陽極、電子が取り出される電極を陰極とする。第１電極が陽極を構成し、第２電極が陰極を構成する形態もあるし、逆に、第１電極が陰極を構成し、第２電極が陽極を構成する形態もある。
積層型撮像素子を構成する場合、第１電極、電荷蓄積用電極、転送制御用電極、電荷排出電極及び第２電極は透明導電材料から成る構成とすることができる。尚、第１電極、電荷蓄積用電極、転送制御用電極及び電荷排出電極を総称して、『第１電極等』と呼ぶ場合がある。あるいは又、本開示の撮像素子等が、例えばベイヤ配列のように平面に配される場合には、第２電極は透明導電材料から成り、第１電極等は金属材料から成る構成とすることができ、この場合、具体的には、光入射側に位置する第２電極は透明導電材料から成り、第１電極等は、例えば、Ａｌ−Ｎｄ（アルミニウム及びネオジウムの合金）又はＡＳＣ（アルミニウム、サマリウム及び銅の合金）から成る構成とすることができる。尚、透明導電材料から成る電極を『透明電極』と呼ぶ場合がある。ここで、透明導電材料のバンドギャップエネルギーは、２．５ｅＶ以上、好ましくは３．１ｅＶ以上であることが望ましい。透明電極を構成する透明導電材料として、導電性のある金属酸化物を挙げることができ、具体的には、酸化インジウム、インジウム−錫酸化物（ＩＴＯ，Indium Tin Oxide，ＳｎドープのＩｎ2Ｏ3、結晶性ＩＴＯ及びアモルファスＩＴＯを含む）、酸化亜鉛にドーパントとしてインジウムを添加したインジウム−亜鉛酸化物（ＩＺＯ，Indium Zinc Oxide）、酸化ガリウムにドーパントとしてインジウムを添加したインジウム−ガリウム酸化物（ＩＧＯ）、酸化亜鉛にドーパントとしてインジウムとガリウムを添加したインジウム−ガリウム−亜鉛酸化物（ＩＧＺＯ，Ｉｎ−ＧａＺｎＯ4）、酸化亜鉛にドーパントとしてインジウムと錫を添加したインジウム−錫−亜鉛酸化物（ＩＴＺＯ）、ＩＦＯ（ＦドープのＩｎ2Ｏ3）、酸化錫（ＳｎＯ2）、ＡＴＯ（ＳｂドープのＳｎＯ2）、ＦＴＯ（ＦドープのＳｎＯ2）、酸化亜鉛（他元素をドープしたＺｎＯを含む）、酸化亜鉛にドーパントとしてアルミニウムを添加したアルミニウム−亜鉛酸化物（ＡＺＯ）、酸化亜鉛にドーパントとしてガリウムを添加したガリウム−亜鉛酸化物（ＧＺＯ）、酸化チタン（ＴｉＯ2）、酸化チタンにドーパントとしてニオブを添加したニオブ−チタン酸化物(ＴＮＯ)、酸化アンチモン、スピネル型酸化物、ＹｂＦｅ2Ｏ4構造を有する酸化物を例示することができる。あるいは又、ガリウム酸化物、チタン酸化物、ニオブ酸化物、ニッケル酸化物等を母層とする透明電極を挙げることができる。透明電極の厚さとして、２×１０-8ｍ乃至２×１０-7ｍ、好ましくは３×１０-8ｍ乃至１×１０-7ｍを挙げることができる。第１電極が透明性を要求される場合、製造プロセスの簡素化といった観点から、電荷排出電極も透明導電材料から構成することが好ましい。
あるいは又、透明性が不要である場合、正孔を取り出す電極としての機能を有する陽極を構成する導電材料として、高仕事関数（例えば、φ＝４．５ｅＶ〜５．５ｅＶ）を有する導電材料から構成することが好ましく、具体的には、金（Ａｕ）、銀（Ａｇ）、クロム（Ｃｒ）、ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、鉄（Ｆｅ）、イリジウム（Ｉｒ）、ゲルマニウム（Ｇｅ）、オスミウム（Ｏｓ）、レニウム（Ｒｅ）、テルル（Ｔｅ）を例示することができる。一方、電子を取り出す電極としての機能を有する陰極を構成する導電材料として、低仕事関数（例えば、φ＝３．５ｅＶ〜４．５ｅＶ）を有する導電材料から構成することが好ましく、具体的には、アルカリ金属（例えばＬｉ、Ｎａ、Ｋ等）及びそのフッ化物又は酸化物、アルカリ土類金属（例えばＭｇ、Ｃａ等）及びそのフッ化物又は酸化物、アルミニウム（Ａｌ）、亜鉛（Ｚｎ）、錫（Ｓｎ）、タリウム（Ｔｌ）、ナトリウム−カリウム合金、アルミニウム−リチウム合金、マグネシウム−銀合金、インジウム、イッテリビウム等の希土類金属、あるいは、これらの合金を挙げることができる。あるいは又、陽極や陰極を構成する材料として、白金（Ｐｔ）、金（Ａｕ）、パラジウム（Ｐｄ）、クロム（Ｃｒ）、ニッケル（Ｎｉ）、アルミニウム（Ａｌ）、銀（Ａｇ）、タンタル（Ｔａ）、タングステン（Ｗ）、銅（Ｃｕ）、チタン（Ｔｉ）、インジウム（Ｉｎ）、錫（Ｓｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、モリブデン（Ｍｏ）等の金属、あるいは、これらの金属元素を含む合金、これらの金属から成る導電性粒子、これらの金属を含む合金の導電性粒子、不純物を含有したポリシリコン、炭素系材料、酸化物半導体、カーボン・ナノ・チューブ、グラフェン等の導電性材料を挙げることができるし、これらの元素を含む層の積層構造とすることもできる。更には、陽極や陰極を構成する材料として、ポリ（３，４−エチレンジオキシチオフェン）／ポリスチレンスルホン酸［ＰＥＤＯＴ／ＰＳＳ］といった有機材料（導電性高分子）を挙げることもできる。また、これらの導電性材料をバインダー（高分子）に混合してペースト又はインクとしたものを硬化させ、電極として用いてもよい。
第１電極等や第２電極（陽極や陰極）の成膜方法として、乾式法あるいは湿式法を用いることが可能である。乾式法として、物理的気相成長法（ＰＶＤ法）及び化学的気相成長法（ＣＶＤ法）を挙げることができる。ＰＶＤ法の原理を用いた成膜方法として、抵抗加熱あるいは高周波加熱を用いた真空蒸着法、ＥＢ（電子ビーム）蒸着法、各種スパッタリング法（マグネトロンスパッタリング法、ＲＦ−ＤＣ結合形バイアススパッタリング法、ＥＣＲスパッタリング法、対向ターゲットスパッタリング法、高周波スパッタリング法）、イオンプレーティング法、レーザーアブレーション法、分子線エピタキシー法、レーザー転写法を挙げることができる。また、ＣＶＤ法として、プラズマＣＶＤ法、熱ＣＶＤ法、有機金属（ＭＯ）ＣＶＤ法、光ＣＶＤ法を挙げることができる。一方、湿式法として、電解メッキ法や無電解メッキ法、スピンコート法、インクジェット法、スプレーコート法、スタンプ法、マイクロコンタクトプリント法、フレキソ印刷法、オフセット印刷法、グラビア印刷法、ディップ法等の方法を挙げることができる。パターニング法として、シャドーマスク、レーザー転写、フォトリソグラフィー等の化学的エッチング、紫外線やレーザー等による物理的エッチング等を挙げることができる。第１電極等や第２電極の平坦化技術として、レーザー平坦化法、リフロー法、ＣＭＰ（Chemical Mechanical Polishing）法等を用いることができる。
絶縁層を構成する材料として、酸化ケイ素系材料；窒化ケイ素（ＳｉＮY）；酸化アルミニウム（Ａｌ2Ｏ3）等の金属酸化物高誘電絶縁材料に例示される無機系絶縁材料だけでなく、ポリメチルメタクリレート（ＰＭＭＡ）；ポリビニルフェノール（ＰＶＰ）；ポリビニルアルコール（ＰＶＡ）；ポリイミド；ポリカーボネート（ＰＣ）；ポリエチレンテレフタレート（ＰＥＴ）；ポリスチレン；Ｎ−２（アミノエチル）３−アミノプロピルトリメトキシシラン（ＡＥＡＰＴＭＳ）、３−メルカプトプロピルトリメトキシシラン（ＭＰＴＭＳ）、オクタデシルトリクロロシラン（ＯＴＳ）等のシラノール誘導体（シランカップリング剤）；ノボラック型フェノール樹脂;フッ素系樹脂；オクタデカンチオール、ドデシルイソシアネイト等の一端に制御電極と結合可能な官能基を有する直鎖炭化水素類にて例示される有機系絶縁材料（有機ポリマー）を挙げることができるし、これらの組み合わせを用いることもできる。尚、酸化ケイ素系材料として、酸化シリコン（ＳｉＯX）、ＢＰＳＧ、ＰＳＧ、ＢＳＧ、ＡｓＳＧ、ＰｂＳＧ、酸化窒化シリコン（ＳｉＯＮ）、ＳＯＧ（スピンオングラス）、低誘電率材料（例えば、ポリアリールエーテル、シクロパーフルオロカーボンポリマー及びベンゾシクロブテン、環状フッ素樹脂、ポリテトラフルオロエチレン、フッ化アリールエーテル、フッ化ポリイミド、アモルファスカーボン、有機ＳＯＧ）を例示することができる。各種層間絶縁層や絶縁膜を構成する材料も、これらの材料から適宜選択すればよい。
制御部を構成する浮遊拡散層、増幅トランジスタ、リセット・トランジスタ及び選択トランジスタの構成、構造は、従来の浮遊拡散層、増幅トランジスタ、リセット・トランジスタ及び選択トランジスタの構成、構造と同様とすることができる。駆動回路も周知の構成、構造とすることができる。
第１電極は、浮遊拡散層及び増幅トランジスタのゲート部に接続されているが、第１電極と浮遊拡散層及び増幅トランジスタのゲート部との接続のためにコンタクトホール部を形成すればよい。コンタクトホール部を構成する材料として、不純物がドーピングされたポリシリコンや、タングステン、Ｔｉ、Ｐｔ、Ｐｄ、Ｃｕ、ＴｉＷ、ＴｉＮ、ＴｉＮＷ、ＷＳｉ2、ＭｏＳｉ2等の高融点金属や金属シリサイド、これらの材料から成る層の積層構造（例えば、Ｔｉ／ＴｉＮ／Ｗ）を例示することができる。
有機光電変換層と第１電極との間に、第１キャリアブロッキング層を設けてもよいし、有機光電変換層と第２電極との間に、第２キャリアブロッキング層を設けてもよい。また、第１キャリアブロッキング層と第１電極との間に第１電荷注入層を設けてもよいし、第２キャリアブロッキング層と第２電極との間に第２電荷注入層を設けてもよい。例えば、電子注入層を構成する材料として、例えば、リチウム（Ｌｉ）、ナトリウム（Ｎａ）、カリウム（Ｋ）といったアルカリ金属及びそのフッ化物や酸化物、マグネシウム（Ｍｇ）、カルシウム（Ｃａ）といったアルカリ土類金属及びそのフッ化物や酸化物を挙げることができる。
各種有機層の成膜方法として、乾式成膜法及び湿式成膜法を挙げることができる。乾式成膜法として、抵抗加熱あるいは高周波加熱、電子ビーム加熱を用いた真空蒸着法、フラッシュ蒸着法、プラズマ蒸着法、ＥＢ蒸着法、各種スパッタリング法（２極スパッタリング法、直流スパッタリング法、直流マグネトロンスパッタリング法、高周波スパッタリング法、マグネトロンスパッタリング法、ＲＦ−ＤＣ結合形バイアススパッタリング法、ＥＣＲスパッタリング法、対向ターゲットスパッタリング法、高周波スパッタリング法、イオンビームスパッタリング法）、ＤＣ（Direct Current）法、ＲＦ法、多陰極法、活性化反応法、電界蒸着法、高周波イオンプレーティング法や反応性イオンプレーティング法等の各種イオンプレーティング法、レーザーアブレーション法、分子線エピタキシー法、レーザー転写法、分子線エピタキシー法（ＭＢＥ法）を挙げることができる。また、ＣＶＤ法として、プラズマＣＶＤ法、熱ＣＶＤ法、ＭＯＣＶＤ法、光ＣＶＤ法を挙げることができる。一方、湿式法として、具体的には、スピンコート法；浸漬法；キャスト法；マイクロコンタクトプリント法；ドロップキャスト法；スクリーン印刷法やインクジェット印刷法、オフセット印刷法、グラビア印刷法、フレキソ印刷法といった各種印刷法；スタンプ法；スプレー法；エアドクタコーター法、ブレードコーター法、ロッドコーター法、ナイフコーター法、スクイズコーター法、リバースロールコーター法、トランスファーロールコーター法、グラビアコーター法、キスコーター法、キャストコーター法、スプレーコーター法、スリットオリフィスコーター法、カレンダーコーター法といった各種コーティング法を例示することができる。尚、塗布法においては、溶媒として、トルエン、クロロホルム、ヘキサン、エタノールといった無極性又は極性の低い有機溶媒を例示することができる。パターニング法として、シャドーマスク、レーザー転写、フォトリソグラフィー等の化学的エッチング、紫外線やレーザー等による物理的エッチング等を挙げることができる。各種有機層の平坦化技術として、レーザー平坦化法、リフロー法等を用いることができる。
撮像素子あるいは固体撮像装置には、前述したとおり、必要に応じて、オンチップ・マイクロ・レンズや遮光層を設けてもよいし、撮像素子を駆動するための駆動回路や配線が設けられている。必要に応じて、撮像素子への光の入射を制御するためのシャッターを配設してもよいし、固体撮像装置の目的に応じて光学カットフィルタを具備してもよい。
例えば、固体撮像装置を読出し用集積回路（ＲＯＩＣ）と積層する場合、読出し用集積回路及び銅（Ｃｕ）から成る接続部が形成された駆動用基板と、接続部が形成された撮像素子とを、接続部同士が接するように重ね合わせ、接続部同士を接合することで、積層することができるし、接続部同士をハンダバンプ等を用いて接合することもできる。
実施例１は、本開示の第１の態様及び本開示の第６の態様に係る撮像素子、本開示の積層型撮像素子、及び、本開示の第４の態様に係る固体撮像装置に関する。
実施例１の撮像素子、積層型撮像素子の模式的な一部断面図を図１に示し、電荷蓄積用電極、光電変換層及び第２電極が積層された部分を拡大した模式的な一部断面図を図２に示し、実施例１の撮像素子、積層型撮像素子の等価回路図を図３及び図４に示し、実施例１の撮像素子を構成する第１電極及び電荷蓄積用電極並びに制御部を構成するトランジスタの模式的な配置図を図５に示し、実施例１の撮像素子の動作時の各部位における電位の状態を模式的に図６に示す。また、実施例１の撮像素子を構成する第１電極及び電荷蓄積用電極の模式的な配置図を図７に示し、実施例１の撮像素子を構成する第１電極、電荷蓄積用電極、第２電極及びコンタクトホール部の模式的な透視斜視図を図８に示し、実施例１の固体撮像装置の概念図を図９に示す。尚、図３及び図４においては、図面の簡素化のために、絶縁層セグメントの厚さを一定の厚さにて図示している。
実施例１の撮像素子（例えば、後述する緑色用撮像素子）、あるいは又、後述する実施例２〜実施例６、実施例９〜実施例１１の撮像素子は、第１電極１１、光電変換層１５及び第２電極１６が積層されて成る光電変換部を備えており、光電変換部は、更に、第１電極１１と離間して配置され、且つ、絶縁層８２を介して光電変換層１５と対向して配置された電荷蓄積用電極１２を備えている。
また、実施例１の積層型撮像素子は、実施例１〜実施例６の撮像素子を少なくとも１つ、実施例１〜実施例６にあっては実施例１の撮像素子を１つ、有する。
更には、実施例１の固体撮像装置は、実施例１の積層型撮像素子を、複数、備えている。
ここで、実施例１の撮像素子あるいは後述する実施例２〜実施例６、実施例９〜実施例１１の撮像素子において、
光電変換部は、Ｎ個（但し、Ｎ≧２）の光電変換部セグメント（具体的には、各実施例にあっては、３つの光電変換部セグメント１０1，１０2，１０3）から構成されており、
光電変換層１５は、Ｎ個の光電変換層セグメント（具体的には、各実施例にあっては、３つの光電変換層セグメント１５1，１５2，１５3）から構成されており、
絶縁層８２は、Ｎ個の絶縁層セグメント（具体的には、各実施例にあっては、３つの絶縁層セグメント８２1，８２2，８２3）から構成されており、
実施例１〜実施例３において、電荷蓄積用電極１２は、Ｎ個の電荷蓄積用電極セグメント（具体的には、各実施例にあっては、３つの電荷蓄積用電極セグメント１２1，１２2，１２3）から構成されており、
実施例４〜実施例５において、場合によっては、実施例３において、電荷蓄積用電極１２は、相互に離間されて配置された、Ｎ個の電荷蓄積用電極セグメント（具体的には、各実施例にあっては、３つの電荷蓄積用電極セグメント１２1，１２2，１２3）から構成されており、
第ｎ番目（但し、ｎ＝１，２，３・・・Ｎ）の光電変換部セグメント１０nは、第ｎ番目の電荷蓄積用電極セグメント１２n、第ｎ番目の絶縁層セグメント８２n及び第ｎ番目の光電変換層セグメント１５nから構成されており、
ｎの値が大きい光電変換部セグメントほど、第１電極１１から離れて位置する。
あるいは又、実施例１の撮像素子あるいは後述する実施例２、実施例５の撮像素子は、
第１電極１１、光電変換層１５及び第２電極１６が積層されて成る光電変換部を備えており、
光電変換部は、更に、第１電極１１と離間して配置され、且つ、絶縁層８２を介して光電変換層１５と対向して配置された電荷蓄積用電極１２を備えており、
電荷蓄積用電極１２と絶縁層８２と光電変換層１５の積層方向をＺ方向、第１電極１１から離れる方向をＸ方向としたとき、ＹＺ仮想平面で電荷蓄積用電極１２と絶縁層８２と光電変換層１５が積層された積層部分を切断したときの積層部分の断面積は、第１電極からの距離に依存して変化する。
更に、実施例１の撮像素子にあっては、第１番目の光電変換部セグメント１０1から第Ｎ番目の光電変換部セグメント１０Nに亙り、絶縁層セグメントの厚さが、漸次、変化している。具体的には、絶縁層セグメントの厚さは、漸次、厚くなっている。あるいは又、実施例１の撮像素子にあっては、積層部分の断面の幅は一定であり、積層部分の断面の厚さ、具体的には、絶縁層セグメントの厚さは、第１電極１１からの距離に依存して、漸次、厚くなっている。尚、絶縁層セグメントの厚さは、階段状に厚くなっている。第ｎ番目の光電変換部セグメント１０n内における絶縁層セグメント８２nの厚さは一定とした。第ｎ番目の光電変換部セグメント１０nにおける絶縁層セグメント８２nの厚さを「１」としたとき、第（ｎ＋１）番目の光電変換部セグメント１０(n+1)における絶縁層セグメント８２(n+1)の厚さとして、２乃至１０を例示することができるが、このような値に限定するものではない。実施例１にあっては、電荷蓄積用電極セグメント１２1，１２2，１２3の厚さを漸次薄くすることで、絶縁層セグメント８２1，８２2，８２3の厚さを漸次厚くしている。光電変換層セグメント１５1，１５2，１５3の厚さは一定である。
そして、実施例１あるいは後述する実施例２〜実施例６、実施例９〜実施例１１の撮像素子において、半導体基板（より具体的には、シリコン半導体層）７０を更に備えており、光電変換部は、半導体基板７０の上方に配置されている。また、半導体基板７０に設けられ、第１電極１１が接続された駆動回路を有する制御部を更に備えている。ここで、半導体基板７０における光入射面を上方とし、半導体基板７０の反対側を下方とする。半導体基板７０の下方には複数の配線から成る配線層６２が設けられている。また、半導体基板７０には、制御部を構成する少なくとも浮遊拡散層ＦＤ1及び増幅トランジスタＴＲ１ampが設けられており、第１電極１１は、浮遊拡散層ＦＤ1及び増幅トランジスタＴＲ１ampのゲート部に接続されている。半導体基板７０には、更に、制御部を構成するリセット・トランジスタＴＲ１rst及び選択トランジスタＴＲ１selが設けられている。また、浮遊拡散層ＦＤ1は、リセット・トランジスタＴＲ１rstの一方のソース／ドレイン領域に接続されており、増幅トランジスタＴＲ１ampの一方のソース／ドレイン領域は、選択トランジスタＴＲ１selの一方のソース／ドレイン領域に接続されており、選択トランジスタＴＲ１selの他方のソース／ドレイン領域は信号線ＶＳＬ1に接続されている。これらの増幅トランジスタＴＲ１amp、リセット・トランジスタＴＲ１rst及び選択トランジスタＴＲ１selは、駆動回路を構成する。
具体的には、実施例１の撮像素子、積層型撮像素子は、裏面照射型の撮像素子、積層型撮像素子であり、緑色の光を吸収する第１タイプの緑色光電変換層を備えた緑色に感度を有する第１タイプの実施例１の緑色用撮像素子（以下、『第１撮像素子』と呼ぶ）、青色の光を吸収する第２タイプの青色光電変換層を備えた青色に感度を有する第２タイプの従来の青色用撮像素子（以下、『第２撮像素子』と呼ぶ）、赤色の光を吸収する第２タイプの赤色光電変換層を備えた赤色に感度を有する第２タイプの従来の赤色用撮像素子（以下、『第３撮像素子』と呼ぶ）の３つの撮像素子が積層された構造を有する。ここで赤色用撮像素子（第３撮像素子）及び青色用撮像素子（第２撮像素子）は、半導体基板７０内に設けられており、第２撮像素子の方が、第３撮像素子よりも光入射側に位置する。また、緑色用撮像素子（第１撮像素子）は、青色用撮像素子（第２撮像素子）の上方に設けられている。第１撮像素子、第２撮像素子及び第３撮像素子の積層構造によって、１画素が構成される。カラーフィルタは設けられていない。
第１撮像素子にあっては、層間絶縁層８１上に、第１電極１１及び電荷蓄積用電極１２が、離間して形成されている。層間絶縁層８１及び電荷蓄積用電極１２は、絶縁層８２によって覆われている。絶縁層８２上には光電変換層１５が形成され、光電変換層１５上には第２電極１６が形成されている。第２電極１６を含む全面には、保護層８３が形成されており、保護層８３上にオンチップ・マイクロ・レンズ９０が設けられている。第１電極１１、電荷蓄積用電極１２及び第２電極１６は、例えば、ＩＴＯ（仕事関数：約４．４ｅＶ）から成る透明電極から構成されている。光電変換層１５は、少なくとも緑色に感度を有する周知の有機光電変換材料（例えば、ローダミン系色素、メラシアニン系色素、キナクリドン等の有機系材料）を含む層から構成されている。また、光電変換層１５は、更に、電荷蓄積に適した材料層を含む構成であってもよい。即ち、光電変換層１５と第１電極１１との間に（例えば、接続部６７内に）、更に、電荷蓄積に適した材料層が形成されていてもよい。層間絶縁層８１や絶縁層８２、保護層８３は、周知の絶縁材料（例えば、ＳｉＯ2やＳｉＮ）から構成されている。光電変換層１５と第１電極１１とは、絶縁層８２に設けられた接続部６７によって接続されている。接続部６７内には、光電変換層１５が延在している。即ち、光電変換層１５は、絶縁層８２に設けられた開口部８４内を延在し、第１電極１１と接続されている。
電荷蓄積用電極１２は駆動回路に接続されている。具体的には、電荷蓄積用電極１２は、層間絶縁層８１内に設けられた接続孔６６、パッド部６４及び配線ＶOAを介して、駆動回路を構成する垂直駆動回路１１２に接続されている。
電荷蓄積用電極１２の大きさは第１電極１１よりも大きい。電荷蓄積用電極１２の面積をＳ1’、第１電極１１の面積をＳ1としたとき、限定するものではないが、
４≦Ｓ1’／Ｓ1
を満足することが好ましく、実施例１にあっては、限定するものではないが、例えば、
Ｓ1’／Ｓ1＝８
とした。尚、実施例１あるいは後述する実施例２〜実施例４にあっては、３つの光電変換部セグメント１０1，１０2，１０3）の大きさを同じ大きさとし、平面形状も同じとした。
半導体基板７０の第１面（おもて面）７０Ａの側には素子分離領域７１が形成され、また、半導体基板７０の第１面７０Ａには酸化膜７２が形成されている。更には、半導体基板７０の第１面側には、第１撮像素子の制御部を構成するリセット・トランジスタＴＲ１rst、増幅トランジスタＴＲ１amp及び選択トランジスタＴＲ１selが設けられ、更に、第１浮遊拡散層ＦＤ1が設けられている。
リセット・トランジスタＴＲ１rstは、ゲート部５１、チャネル形成領域５１Ａ、及び、ソース／ドレイン領域５１Ｂ，５１Ｃから構成されている。リセット・トランジスタＴＲ１rstのゲート部５１はリセット線ＲＳＴ1に接続され、リセット・トランジスタＴＲ１rstの一方のソース／ドレイン領域５１Ｃは、第１浮遊拡散層ＦＤ1を兼ねており、他方のソース／ドレイン領域５１Ｂは、電源ＶDDに接続されている。
第１電極１１は、層間絶縁層８１内に設けられた接続孔６５、パッド部６３、半導体基板７０及び層間絶縁層７６に形成されたコンタクトホール部６１、層間絶縁層７６に形成された配線層６２を介して、リセット・トランジスタＴＲ１rstの一方のソース／ドレイン領域５１Ｃ（第１浮遊拡散層ＦＤ1）に接続されている。
増幅トランジスタＴＲ１ampは、ゲート部５２、チャネル形成領域５２Ａ、及び、ソース／ドレイン領域５２Ｂ，５２Ｃから構成されている。ゲート部５２は配線層６２を介して、第１電極１１及びリセット・トランジスタＴＲ１rstの一方のソース／ドレイン領域５１Ｃ（第１浮遊拡散層ＦＤ1）に接続されている。また、一方のソース／ドレイン領域５２Ｂは、リセット・トランジスタＴＲ１rstを構成する他方のソース／ドレイン領域５１Ｂと、領域を共有しており、電源ＶDDに接続されている。
選択トランジスタＴＲ１selは、ゲート部５３、チャネル形成領域５３Ａ、及び、ソース／ドレイン領域５３Ｂ，５３Ｃから構成されている。ゲート部５３は、選択線ＳＥＬ1に接続されている。また、一方のソース／ドレイン領域５３Ｂは、増幅トランジスタＴＲ１ampを構成する他方のソース／ドレイン領域５２Ｃと、領域を共有しており、他方のソース／ドレイン領域５３Ｃは、信号線（データ出力線）ＶＳＬ1（１１７）に接続されている。
第２撮像素子は、半導体基板７０に設けられたｎ型半導体領域４１を光電変換層として備えている。縦型トランジスタから成る転送トランジスタＴＲ２trsのゲート部４５が、ｎ型半導体領域４１まで延びており、且つ、転送ゲート線ＴＧ2に接続されている。また、転送トランジスタＴＲ２trsのゲート部４５の近傍の半導体基板７０の領域４５Ｃには、第２浮遊拡散層ＦＤ2が設けられている。ｎ型半導体領域４１に蓄積された電荷は、ゲート部４５に沿って形成される転送チャネルを介して第２浮遊拡散層ＦＤ2に読み出される。
第２撮像素子にあっては、更に、半導体基板７０の第１面側に、第２撮像素子の制御部を構成するリセット・トランジスタＴＲ２rst、増幅トランジスタＴＲ２amp及び選択トランジスタＴＲ２selが設けられている。
リセット・トランジスタＴＲ２rstは、ゲート部、チャネル形成領域、及び、ソース／ドレイン領域から構成されている。リセット・トランジスタＴＲ２rstのゲート部はリセット線ＲＳＴ2に接続され、リセット・トランジスタＴＲ２rstの一方のソース／ドレイン領域は電源ＶDDに接続され、他方のソース／ドレイン領域は、第２浮遊拡散層ＦＤ2を兼ねている。
増幅トランジスタＴＲ２ampは、ゲート部、チャネル形成領域、及び、ソース／ドレイン領域から構成されている。ゲート部は、リセット・トランジスタＴＲ２rstの他方のソース／ドレイン領域（第２浮遊拡散層ＦＤ2）に接続されている。また、一方のソース／ドレイン領域は、リセット・トランジスタＴＲ２rstを構成する一方のソース／ドレイン領域と、領域を共有しており、電源ＶDDに接続されている。
選択トランジスタＴＲ２selは、ゲート部、チャネル形成領域、及び、ソース／ドレイン領域から構成されている。ゲート部は、選択線ＳＥＬ2に接続されている。また、一方のソース／ドレイン領域は、増幅トランジスタＴＲ２ampを構成する他方のソース／ドレイン領域と、領域を共有しており、他方のソース／ドレイン領域は、信号線（データ出力線）ＶＳＬ2に接続されている。
第３撮像素子は、半導体基板７０に設けられたｎ型半導体領域４３を光電変換層として備えている。転送トランジスタＴＲ３trsのゲート部４６は転送ゲート線ＴＧ3に接続されている。また、転送トランジスタＴＲ３trsのゲート部４６の近傍の半導体基板７０の領域４６Ｃには、第３浮遊拡散層ＦＤ3が設けられている。ｎ型半導体領域４３に蓄積された電荷は、ゲート部４６に沿って形成される転送チャネル４６Ａを介して第３浮遊拡散層ＦＤ3に読み出される。
第３撮像素子にあっては、更に、半導体基板７０の第１面側に、第３撮像素子の制御部を構成するリセット・トランジスタＴＲ３rst、増幅トランジスタＴＲ３amp及び選択トランジスタＴＲ３selが設けられている。
リセット・トランジスタＴＲ３rstは、ゲート部、チャネル形成領域、及び、ソース／ドレイン領域から構成されている。リセット・トランジスタＴＲ３rstのゲート部はリセット線ＲＳＴ3に接続され、リセット・トランジスタＴＲ３rstの一方のソース／ドレイン領域は電源ＶDDに接続され、他方のソース／ドレイン領域は、第３浮遊拡散層ＦＤ3を兼ねている。
増幅トランジスタＴＲ３ampは、ゲート部、チャネル形成領域、及び、ソース／ドレイン領域から構成されている。ゲート部は、リセット・トランジスタＴＲ３rstの他方のソース／ドレイン領域（第３浮遊拡散層ＦＤ3）に接続されている。また、一方のソース／ドレイン領域は、リセット・トランジスタＴＲ３rstを構成する一方のソース／ドレイン領域と、領域を共有しており、電源ＶDDに接続されている。
選択トランジスタＴＲ３selは、ゲート部、チャネル形成領域、及び、ソース／ドレイン領域から構成されている。ゲート部は、選択線ＳＥＬ3に接続されている。また、一方のソース／ドレイン領域は、増幅トランジスタＴＲ３ampを構成する他方のソース／ドレイン領域と、領域を共有しており、他方のソース／ドレイン領域は、信号線（データ出力線）ＶＳＬ3に接続されている。
リセット線ＲＳＴ1，ＲＳＴ2，ＲＳＴ3、選択線ＳＥＬ1，ＳＥＬ2，ＳＥＬ3、転送ゲート線ＴＧ2，ＴＧ3は、駆動回路を構成する垂直駆動回路１１２に接続され、信号線（データ出力線）ＶＳＬ1，ＶＳＬ2，ＶＳＬ3は、駆動回路を構成するカラム信号処理回路１１３に接続されている。
ｎ型半導体領域４３と半導体基板７０の表面７０Ａとの間にはｐ+層４４が設けられており、暗電流発生を抑制している。ｎ型半導体領域４１とｎ型半導体領域４３との間には、ｐ+層４２が形成されており、更には、ｎ型半導体領域４３の側面の一部はｐ+層４２によって囲まれている。半導体基板７０の裏面７０Ｂの側には、ｐ+層７３が形成されており、ｐ+層７３から半導体基板７０の内部のコンタクトホール部６１を形成すべき部分には、ＨｆＯ2膜７４及び絶縁膜７５が形成されている。層間絶縁層７６には、複数の層に亙り配線が形成されているが、図示は省略した。
ＨｆＯ2膜７４は、負の固定電荷を有する膜であり、このような膜を設けることによって、暗電流の発生を抑制することができる。尚、ＨｆＯ2膜の代わりに、酸化アルミニウム（Ａｌ2Ｏ3）膜、酸化ジルコニウム（ＺｒＯ2）膜、酸化タンタル（Ｔａ2Ｏ5）膜、酸化チタン（ＴｉＯ2）膜、酸化ランタン（Ｌａ2Ｏ3）膜、酸化プラセオジム（Ｐｒ2Ｏ3）膜、酸化セリウム（ＣｅＯ2）膜、酸化ネオジム（Ｎｄ2Ｏ3）膜、酸化プロメチウム（Ｐｍ2Ｏ3）膜、酸化サマリウム（Ｓｍ2Ｏ3）膜、酸化ユウロピウム（Ｅｕ2Ｏ3）膜、酸化ガドリニウム（（Ｇｄ2Ｏ3）膜、酸化テルビウム（Ｔｂ2Ｏ3）膜、酸化ジスプロシウム（Ｄｙ2Ｏ3）膜、酸化ホルミウム（Ｈｏ2Ｏ3）膜、酸化ツリウム（Ｔｍ2Ｏ3）膜、酸化イッテルビウム（Ｙｂ2Ｏ3）膜、酸化ルテチウム（Ｌｕ2Ｏ3）膜、酸化イットリウム（Ｙ2Ｏ3）膜、窒化ハフニウム膜、窒化アルミニウム膜、酸窒化ハフニウム膜、酸窒化アルミニウム膜を用いることもできる。これらの膜の成膜方法として、例えば、ＣＶＤ法、ＰＶＤ法、ＡＬＤ法が挙げることができる。
以下、図６を参照して、実施例１の撮像素子（第１撮像素子）の動作を説明する。ここで、第１電極１１の電位を第２電極の電位よりも高くした。即ち、例えば、第１電極１１を正の電位とし、第２電極を負の電位とし、光電変換層１５において光電変換され、電子が浮遊拡散層に読み出される。他の実施例においても同様とする。尚、第１電極１１を負の電位とし、第２電極を正の電位とし、光電変換層１５において光電変換に基づき生成した正孔が浮遊拡散層に読み出される形態にあっては、以下の述べる電位の高低を逆にすればよい。
図６、後述する実施例５における図２０、図２１中で使用している符号は、以下のとおりである。
ＰＡ・・・・・・・電荷蓄積用電極１２と対向した光電変換層１５の領域の点ＰＡにおける電位、あるいは、電荷蓄積用電極セグメント１２3と対向した光電変換層１５の領域の点ＰＡにおける電位
ＰＢ・・・・・・・電荷蓄積用電極１２と第１電極１１の中間に位置する領域と対向した光電変換層１５の領域の点ＰＢにおける電位、又は、あるいは、電荷蓄積用電極セグメント１２2と対向した光電変換層１５の領域の点ＰＢにおける電位
ＰＣ・・・・・・・第１電極１１と対向した光電変換層１５の領域の点ＰＣにおける電位、あるいは、電荷蓄積用電極セグメント１２1と対向した光電変換層１５の領域の点ＰＣにおける電位
ＰＤ・・・・・・・電荷蓄積用電極セグメント１２3と第１電極１１の中間に位置する領域と対向した光電変換層１５の領域の点ＰＤにおける電位
ＦＤ・・・・・・・第１浮遊拡散層ＦＤ1における電位
ＶＯＡ・・・・・・電荷蓄積用電極１２における電位
ＶＯＡ１・・・・・第１番目の電荷蓄積用電極セグメント１２1における電位
ＶＯＡ２・・・・・第２番目の電荷蓄積用電極セグメント１２2における電位
ＶＯＡ３・・・・・第３番目の電荷蓄積用電極セグメント１２3における電位
ＲＳＴ・・・・・・リセット・トランジスタＴＲ１rstのゲート部５１における電位
ＶＤＤ・・・・・・電源の電位
ＶＳＬ＿１・・・・信号線（データ出力線）ＶＳＬ1
ＴＲ１＿ｒｓｔ・・リセット・トランジスタＴＲ１rst
ＴＲ１＿ａｍｐ・・増幅トランジスタＴＲ１amp
ＴＲ１＿ｓｅｌ・・選択トランジスタＴＲ１sel
電荷蓄積期間においては、駆動回路から、第１電極１１に電位Ｖ11が印加され、電荷蓄積用電極１２に電位Ｖ12が印加される。光電変換層１５に入射された光によって光電変換層１５において光電変換が生じる。光電変換によって生成した正孔は、第２電極１６から配線ＶOUを介して駆動回路へと送出される。一方、第１電極１１の電位を第２電極１６の電位よりも高くしたので、即ち、例えば、第１電極１１に正の電位が印加され、第２電極１６に負の電位が印加されるとしたので、Ｖ12≧Ｖ11、好ましくは、Ｖ12＞Ｖ11とする。これによって、光電変換によって生成した電子は、電荷蓄積用電極１２に引き付けられ、電荷蓄積用電極１２と対向した光電変換層１５の領域に止まる。即ち、光電変換層１５に電荷が蓄積される。Ｖ12＞Ｖ11であるが故に、光電変換層１５の内部に生成した電子が、第１電極１１に向かって移動することはない。光電変換の時間経過に伴い、電荷蓄積用電極１２と対向した光電変換層１５の領域における電位は、より負側の値となる。
実施例１の撮像素子にあっては、絶縁層セグメントの厚さが、漸次、厚くなる構成を採用しているので、電荷蓄積期間において、Ｖ12≧Ｖ11といった状態になると、第ｎ番目の光電変換部セグメント１０nの方が、第（ｎ＋１）番目の光電変換部セグメント１０(n+1)よりも、多くの電荷を蓄積することができるし、強い電界が加わり、第１番目の光電変換部セグメント１０1から第１電極１１への電荷の流れを確実に防止することができる。
電荷蓄積期間の後期において、リセット動作がなされる。これによって、第１浮遊拡散層ＦＤ1の電位がリセットされ、第１浮遊拡散層ＦＤ1の電位は電源の電位ＶDDとなる。
リセット動作の完了後、電荷の読み出しを行う。即ち、電荷転送期間において、駆動回路から、第１電極１１に電位Ｖ21が印加され、電荷蓄積用電極１２に電位Ｖ22が印加される。ここで、Ｖ22＜Ｖ21とする。これによって、電荷蓄積用電極１２と対向した光電変換層１５の領域に止まっていた電子は、第１電極１１、更には、第１浮遊拡散層ＦＤ1へと読み出される。即ち、光電変換層１５に蓄積された電荷が制御部に読み出される。
より具体的には、電荷転送期間において、Ｖ22＜Ｖ21といった状態になると、第１番目の光電変換部セグメント１０1から第１電極１１への電荷の流れ、第（ｎ＋１）番目の光電変換部セグメント１０(n+1)から第ｎ番目の光電変換部セグメント１０nへの電荷の流れを、確実に確保することができる。
以上で、電荷蓄積、リセット動作、電荷転送といった一連の動作が完了する。
第１浮遊拡散層ＦＤ1へ電子が読み出された後の増幅トランジスタＴＲ１amp、選択トランジスタＴＲ１selの動作は、従来のこれらのトランジスタの動作と同じである。また、第２撮像素子、第３撮像素子の電荷蓄積、リセット動作、電荷転送といった一連の動作は、従来の電荷蓄積、リセット動作、電荷転送といった一連の動作と同様である。また、第１浮遊拡散層ＦＤ1のリセットノイズは、従来と同様に、相関２重サンプリング（ＣＤＳ，Correlated Double Sampling）処理によって除去することができる。
以上のとおり、実施例１にあっては、あるいは、後述する実施例１〜実施例６、実施例９〜実施例１１の撮像素子にあっては、第１電極と離間して配置され、且つ、絶縁層を介して光電変換層と対向して配置された電荷蓄積用電極が備えられているので、光電変換部に光が照射され、光電変換部において光電変換されるとき、光電変換層と絶縁層と電荷蓄積用電極とによって一種のキャパシタが形成され、光電変換層の電荷を蓄えることができる。それ故、露光開始時、電荷蓄積部を完全空乏化し、電荷を消去することが可能となる。その結果、ｋＴＣノイズが大きくなり、ランダムノイズが悪化し、撮像画質の低下をもたらすといった現象の発生を抑制することができる。また、全画素を一斉にリセットすることができるので、所謂グローバルシャッター機能を実現することができる。
しかも、実施例１の撮像素子にあっては、第１番目の光電変換部セグメントから第Ｎ番目の光電変換部セグメントに亙り、絶縁層セグメントの厚さが、漸次、変化しているので、あるいは又、ＹＺ仮想平面で電荷蓄積用電極と絶縁層と光電変換層が積層された積層部分を切断したときの積層部分の断面積は、第１電極からの距離に依存して変化するので、一種の電荷転送勾配が形成され、光電変換によって生成した電荷を、一層容易に、且つ、確実に転送することが可能となる。
図９に、実施例１の固体撮像装置の概念図を示す。実施例１の固体撮像装置１００は、積層型撮像素子１０１が２次元アレイ状に配列された撮像領域１１１、並びに、その駆動回路（周辺回路）としての垂直駆動回路１１２、カラム信号処理回路１１３、水平駆動回路１１４、出力回路１１５及び駆動制御回路１１６等から構成されている。尚、これらの回路は周知の回路から構成することができるし、また、他の回路構成（例えば、従来のＣＣＤ型固体撮像装置やＣＭＯＳ型固体撮像装置にて用いられる各種の回路）を用いて構成することができることは云うまでもない。尚、図９において、積層型撮像素子１０１における参照番号「１０１」の表示は、１行のみとした。
駆動制御回路１１６は、垂直同期信号、水平同期信号及びマスター・クロックに基づいて、垂直駆動回路１１２、カラム信号処理回路１１３及び水平駆動回路１１４の動作の基準となるクロック信号や制御信号を生成する。そして、生成されたクロック信号や制御信号は、垂直駆動回路１１２、カラム信号処理回路１１３及び水平駆動回路１１４に入力される。
垂直駆動回路１１２は、例えば、シフトレジスタによって構成され、撮像領域１１１の各積層型撮像素子１０１を行単位で順次垂直方向に選択走査する。そして、各積層型撮像素子１０１における受光量に応じて生成した電流（信号）に基づく画素信号（画像信号）は、信号線（データ出力線）１１７，ＶＳＬを介してカラム信号処理回路１１３に送られる。
カラム信号処理回路１１３は、例えば、積層型撮像素子１０１の列毎に配置されており、１行分の積層型撮像素子１０１から出力される画像信号を撮像素子毎に黒基準画素（図示しないが、有効画素領域の周囲に形成される）からの信号によって、ノイズ除去や信号増幅の信号処理を行う。カラム信号処理回路１１３の出力段には、水平選択スイッチ（図示せず）が水平信号線１１８との間に接続されて設けられる。
水平駆動回路１１４は、例えばシフトレジスタによって構成され、水平走査パルスを順次出力することによって、カラム信号処理回路１１３の各々を順次選択し、カラム信号処理回路１１３の各々から信号を水平信号線１１８に出力する。
出力回路１１５は、カラム信号処理回路１１３の各々から水平信号線１１８を介して順次供給される信号に対して、信号処理を行って出力する。
実施例１の撮像素子、積層型撮像素子の変形例の等価回路図を図１０に示し、実施例１の撮像素子の変形例を構成する第１電極及び電荷蓄積用電極並びに制御部を構成するトランジスタの模式的な配置図を図１１に示すように、リセット・トランジスタＴＲ１rstの他方のソース／ドレイン領域５１Ｂを、電源ＶDDに接続する代わりに、接地してもよい。
実施例１の撮像素子、積層型撮像素子は、例えば、以下の方法で作製することができる。即ち、先ず、ＳＯＩ基板を準備する。そして、ＳＯＩ基板の表面に第１シリコン層をエピタキシャル成長法に基づき形成し、この第１シリコン層に、ｐ+層７３、ｎ型半導体領域４１を形成する。次いで、第１シリコン層上に第２シリコン層をエピタキシャル成長法に基づき形成し、この第２シリコン層に、素子分離領域７１、酸化膜７２、ｐ+層４２、ｎ型半導体領域４３、ｐ+層４４を形成する。また、第２シリコン層に、撮像素子の制御部を構成する各種トランジスタ等を形成し、更にその上に、配線層６２や層間絶縁層７６、各種配線を形成した後、層間絶縁層７６と支持基板（図示せず）とを貼り合わせる。その後、ＳＯＩ基板を除去して第１シリコン層を露出させる。尚、第２シリコン層の表面が半導体基板７０の表面７０Ａに該当し、第１シリコン層の表面が半導体基板７０の裏面７０Ｂに該当する。また、第１シリコン層と第２シリコン層を纏めて半導体基板７０と表現している。次いで、半導体基板７０の裏面７０Ｂの側に、コンタクトホール部６１を形成するための開口部を形成し、ＨｆＯ2膜７４、絶縁膜７５及びコンタクトホール部６１を形成し、更に、パッド部６３，６４、層間絶縁層８１、接続孔６５，６６、第１電極１１、電荷蓄積用電極１２、絶縁層８２を形成する。次に、接続部６７を開口し、光電変換層１５、第２電極１６、保護層８３及びオンチップ・マイクロ・レンズ９０を形成する。以上によって、実施例１の撮像素子、積層型撮像素子を得ることができる。
実施例１の撮像素子にあっては、第１電極１１、電荷蓄積用電極１２及び絶縁層８２の形成において、先ず、層間絶縁層８１上に、電荷蓄積用電極１２3を形成するための導電材料層を成膜し、導電材料層をパターニングして光電変換部セグメント１０1，１０2，１０3及び第１電極１１を形成すべき領域に導電材料層を残すことで、第１電極１１の一部及び電荷蓄積用電極１２3を得ることができる。次に、全面に、絶縁層セグメント８２3を形成するための絶縁層を成膜し、絶縁層をパターニングし、平坦化処理を行うことで、絶縁層セグメント８２3を得ることができる。次に、全面に、電荷蓄積用電極１２2を形成するための導電材料層を成膜し、導電材料層をパターニングして、光電変換部セグメント１０1，１０2及び第１電極１１を形成すべき領域に導電材料層を残すことで、第１電極１１の一部及び電荷蓄積用電極１２2を得ることができる。次に、全面に絶縁層セグメント８２2を形成するための絶縁層を成膜し、絶縁層をパターニングし、平坦化処理を行うことで、絶縁層セグメント８２2を得ることができる。次に、全面に、電荷蓄積用電極１２1を形成するための導電材料層を成膜し、導電材料層をパターニングして、光電変換部セグメント１０1及び第１電極１１を形成すべき領域に導電材料層を残すことで、第１電極１１及び電荷蓄積用電極１２1を得ることができる。次に、全面に絶縁層を成膜し、平坦化処理を行うことで、絶縁層セグメント８２1（絶縁層８２）を得ることができる。そして、絶縁層８２上に光電変換層１５を形成する。こうして、光電変換部セグメント１０1，１０2，１０3を得ることができる。
実施例２の撮像素子は、本開示の第２の態様及び第６の態様に係る撮像素子に関する。電荷蓄積用電極、光電変換層及び第２電極が積層された部分を拡大した模式的な一部断面図を図１２に示すように、実施例２の撮像素子にあっては、第１番目の光電変換部セグメント１０1から第Ｎ番目の光電変換部セグメント１０Nに亙り、光電変換層セグメントの厚さが、漸次、変化している。あるいは又、実施例２の撮像素子にあっては、積層部分の断面の幅は一定であり、積層部分の断面の厚さ、具体的には、光電変換層セグメントの厚さを、第１電極１１からの距離に依存して漸次、厚くする。より具体的には、光電変換層セグメントの厚さは、漸次、厚くなっている。尚、光電変換層セグメントの厚さは、階段状に厚くなっている。第ｎ番目の光電変換部セグメント１０n内における光電変換層セグメント１５nの厚さは一定とした。第ｎ番目の光電変換部セグメント１０nにおける光電変換層セグメント１５nの厚さを「１」としたとき、第（ｎ＋１）番目の光電変換部セグメント１０(n+1)における光電変換層セグメント１５(n+1)の厚さとして、２乃至１０を例示することができるが、このような値に限定するものではない。実施例２にあっては、電荷蓄積用電極セグメント１２1，１２2，１２3の厚さを漸次薄くすることで、光電変換層セグメント１５1，１５2，１５3の厚さを漸次厚くしている。絶縁層セグメント８２1，８２2，８２3の厚さは一定である。
実施例２の撮像素子にあっては、光電変換層セグメントの厚さが、漸次、厚くなるので、電荷蓄積期間において、Ｖ12≧Ｖ11といった状態になると、第ｎ番目の光電変換部セグメント１０nの方が、第（ｎ＋１）番目の光電変換部セグメント１０(n+1)よりも強い電界が加わり、第１番目の光電変換部セグメント１０1から第１電極１１への電荷の流れを確実に防止することができる。そして、電荷転送期間において、Ｖ22＜Ｖ21といった状態になると、第１番目の光電変換部セグメント１０1から第１電極１１への電荷の流れ、第（ｎ＋１）番目の光電変換部セグメント１０(n+1)から第ｎ番目の光電変換部セグメント１０nへの電荷の流れを、確実に確保することができる。
このように、実施例２の撮像素子にあっては、第１番目の光電変換部セグメントから第Ｎ番目の光電変換部セグメントに亙り、光電変換層セグメントの厚さが、漸次、変化しているので、あるいは又、ＹＺ仮想平面で電荷蓄積用電極と絶縁層と光電変換層が積層された積層部分を切断したときの積層部分の断面積は、第１電極からの距離に依存して変化するので、一種の電荷転送勾配が形成され、光電変換によって生成した電荷を、一層容易に、且つ、確実に転送することが可能となる。
実施例２の撮像素子にあっては、第１電極１１、電荷蓄積用電極１２、絶縁層８２及び光電変換層１５の形成において、先ず、層間絶縁層８１上に、電荷蓄積用電極１２3を形成するための導電材料層を成膜し、導電材料層をパターニングして、光電変換部セグメント１０1，１０2，１０3及び第１電極１１を形成すべき領域に導電材料層を残すことで、第１電極１１の一部及び電荷蓄積用電極１２3を得ることができる。次いで、全面に、電荷蓄積用電極１２2を形成するための導電材料層を成膜し、導電材料層をパターニングして、光電変換部セグメント１０1，１０2及び第１電極１１を形成すべき領域に導電材料層を残すことで、第１電極１１の一部及び電荷蓄積用電極１２2を得ることができる。次いで、全面に、電荷蓄積用電極１２1を形成するための導電材料層を成膜し、導電材料層をパターニングして、光電変換部セグメント１０1及び第１電極１１を形成すべき領域に導電材料層を残すことで、第１電極１１及び電荷蓄積用電極１２1を得ることができる。次に、全面に絶縁層８２をコンフォーマルに成膜する。そして、絶縁層８２の上に光電変換層１５を形成し、光電変換層１５に平坦化処理を施す。こうして、光電変換部セグメント１０1，１０2，１０3を得ることができる。
実施例３は、本開示の第３の態様に係る撮像素子に関する。実施例３の撮像素子、積層型撮像素子の模式的な一部断面図を図１３に示す。実施例３の撮像素子にあっては、隣接する光電変換部セグメントにおいて、絶縁層セグメントを構成する材料が異なる。ここで、第１番目の光電変換部セグメント１０1から第Ｎ番目の光電変換部セグメント１０Nに亙り、絶縁層セグメントを構成する材料の比誘電率の値を、漸次、小さくしている。実施例３の撮像素子にあっては、Ｎ個の電荷蓄積用電極セグメントの全てに同じ電位を加えてもよいし、Ｎ個の電荷蓄積用電極セグメントのそれぞれに、異なる電位を加えてもよい。後者の場合、実施例４において説明すると同様に、相互に離間されて配置された電荷蓄積用電極セグメント１２1，１２2，１２3を、パッド部６４1，６４2，６４3を介して、駆動回路を構成する垂直駆動回路１１２に接続すればよい。
そして、このような構成を採用することで、一種の電荷転送勾配が形成され、電荷蓄積期間において、Ｖ12≧Ｖ11といった状態になると、第ｎ番目の光電変換部セグメントの方が、第（ｎ＋１）番目の光電変換部セグメントよりも多くの電荷を蓄積することができる。そして、電荷転送期間において、Ｖ22＜Ｖ21といった状態になると、第１番目の光電変換部セグメントから第１電極への電荷の流れ、第（ｎ＋１）番目の光電変換部セグメントから第ｎ番目の光電変換部セグメントへの電荷の流れを、確実に確保することができる。
実施例４は、本開示の第４の態様に係る撮像素子に関する。実施例４の撮像素子、積層型撮像素子の模式的な一部断面図を図１４に示す。実施例４の撮像素子にあっては、隣接する光電変換部セグメントにおいて、電荷蓄積用電極セグメントを構成する材料が異なる。ここで、第１番目の光電変換部セグメント１０1から第Ｎ番目の光電変換部セグメント１０Nに亙り、絶縁層セグメントを構成する材料の仕事関数の値を、漸次、大きくしている。実施例４の撮像素子にあっては、Ｎ個の電荷蓄積用電極セグメントの全てに同じ電位を加えてもよいし、Ｎ個の電荷蓄積用電極セグメントのそれぞれに、異なる電位を加えてもよい。後者の場合、電荷蓄積用電極セグメント１２1，１２2，１２3は、パッド部６４1，６４2，６４3を介して、駆動回路を構成する垂直駆動回路１１２に接続されている。
実施例５の撮像素子は、本開示の第５の態様に係る撮像素子に係る撮像素子に関する。実施例５における電荷蓄積用電極セグメントの模式的な平面図を図１５Ａ、図１５Ｂ、図１６Ａ及び図１６Ｂに示す。また、実施例５の撮像素子、積層型撮像素子の等価回路図を図１７及び図１８に示し、実施例５の撮像素子を構成する第１電極及び電荷蓄積用電極並びに制御部を構成するトランジスタの模式的な配置図を図１９に示し、実施例５の撮像素子の動作時の各部位における電位の状態を模式的に図２０、図２１に示す。実施例５の撮像素子、積層型撮像素子の模式的な一部断面図は、図１４あるいは図２３に示すと同様である。実施例５の撮像素子にあっては、第１番目の光電変換部セグメント１０1から第Ｎ番目の光電変換部セグメント１０Nに亙り、電荷蓄積用電極セグメントの面積が、漸次、小さくなっている。実施例５の撮像素子にあっては、Ｎ個の電荷蓄積用電極セグメントの全てに同じ電位を加えてもよいし、Ｎ個の電荷蓄積用電極セグメントのそれぞれに、異なる電位を加えてもよい。後者の場合、実施例４において説明したと同様に、相互に離間されて配置された電荷蓄積用電極セグメント１２1，１２2，１２3を、パッド部６４1，６４2，６４3を介して、駆動回路を構成する垂直駆動回路１１２に接続すればよい。
実施例５において、電荷蓄積用電極１２は、複数の電荷蓄積用電極セグメント１２1，１２2，１２3から構成されている。電荷蓄積用電極セグメントの数は、２以上であればよく、実施例５においては「３」とした。そして、実施例５の撮像素子、積層型撮像素子にあっては、第１電極１１の電位が第２電極１６の電位よりも高いので、即ち、例えば、第１電極１１に正の電位が印加され、第２電極１６に負の電位が印加されるので、電荷転送期間において、第１電極１１に最も近い所に位置する電荷蓄積用電極セグメント１２1に印加される電位は、第１電極１１に最も遠い所に位置する電荷蓄積用電極セグメント１２3に印加される電位よりも高い。このように、電荷蓄積用電極１２に電位勾配を付与することで、電荷蓄積用電極１２と対向した光電変換層１５の領域に止まっていた電子は、第１電極１１、更には、第１浮遊拡散層ＦＤ1へと一層確実に読み出される。即ち、光電変換層１５に蓄積された電荷が制御部に読み出される。
図２０に示す例では、電荷転送期間において、電荷蓄積用電極セグメント１２3の電位＜電荷蓄積用電極セグメント１２2の電位＜電荷蓄積用電極セグメント１２1の電位とすることで、光電変換層１５の領域に止まっていた電子を、一斉に、第１浮遊拡散層ＦＤ1へと読み出す。一方、図２１に示す例では、電荷転送期間において、電荷蓄積用電極セグメント１２3の電位、電荷蓄積用電極セグメント１２2の電位、電荷蓄積用電極セグメント１２1の電位を段々と変化させることで（即ち、階段状あるいはスロープ状に変化させることで）、電荷蓄積用電極セグメント１２3と対向する光電変換層１５の領域に止まっていた電子を、電荷蓄積用電極セグメント１２2と対向する光電変換層１５の領域に移動させ、次いで、電荷蓄積用電極セグメント１２2と対向する光電変換層１５の領域に止まっていた電子を、電荷蓄積用電極セグメント１２1と対向する光電変換層１５の領域に移動させ、次いで、電荷蓄積用電極セグメント１２1と対向する光電変換層１５の領域に止まっていた電子を、第１浮遊拡散層ＦＤ1へと確実に読み出す。
実施例５の撮像素子の変形例を構成する第１電極及び電荷蓄積用電極並びに制御部を構成するトランジスタの模式的な配置図を図２２に示すように、リセット・トランジスタＴＲ１rstの他方のソース／ドレイン領域５１Ｂを、電源ＶDDに接続する代わりに、接地してもよい。
実施例５の撮像素子にあっても、このような構成を採用することで、一種の電荷転送勾配が形成される。即ち、第１番目の光電変換部セグメント１０1から第Ｎ番目の光電変換部セグメント１０Nに亙り、電荷蓄積用電極セグメントの面積が、漸次、小さくなっているので、電荷蓄積期間において、Ｖ12≧Ｖ11といった状態になると、第ｎ番目の光電変換部セグメントの方が、第（ｎ＋１）番目の光電変換部セグメントよりも多くの電荷を蓄積することができる。そして、電荷転送期間において、Ｖ22＜Ｖ21といった状態になると、第１番目の光電変換部セグメントから第１電極への電荷の流れ、第（ｎ＋１）番目の光電変換部セグメントから第ｎ番目の光電変換部セグメントへの電荷の流れを、確実に確保することができる。
実施例６は、本開示の第６の態様に係る撮像素子に関する。実施例６の撮像素子、積層型撮像素子の模式的な一部断面図を、図２３に示す。また、実施例６における電荷蓄積用電極セグメントの模式的な平面図を図２４Ａ及び図２４Ｂに示す。実施例６の撮像素子は、第１電極１１、光電変換層１５及び第２電極１６が積層されて成る光電変換部を備えており、光電変換部は、更に、第１電極１１と離間して配置され、且つ、絶縁層８２を介して光電変換層１５と対向して配置された電荷蓄積用電極１２を備えている。そして、電荷蓄積用電極１２と絶縁層８２と光電変換層１５の積層方向をＺ方向、第１電極１１から離れる方向をＸ方向としたとき、ＹＺ仮想平面で電荷蓄積用電極１２と絶縁層８２と光電変換層１５が積層された積層部分を切断したときの積層部分の断面積は、第１電極１１からの距離に依存して変化する。
具体的には、実施例６の撮像素子にあっては、積層部分の断面の厚さは一定であり、積層部分の断面の幅は、第１電極１１から離れるほど狭くなっている。尚、幅は、連続的に狭くなっていてもよいし（図２４Ａ参照）、階段状に狭くなっていてもよい（図２４Ｂ参照）。
このように、実施例５の撮像素子にあっては、ＹＺ仮想平面で電荷蓄積用電極１２と絶縁層８２と光電変換層１５が積層された積層部分を切断したときの積層部分の断面積は、第１電極からの距離に依存して変化するので、一種の電荷転送勾配が形成され、光電変換によって生成した電荷を、一層容易に、且つ、確実に転送することが可能となる。
実施例７は、本開示の第１の態様及び第２の態様に係る固体撮像装置に関する。
実施例７の固体撮像装置は、
第１電極１１’、光電変換層１５及び第２電極１６が積層されて成る光電変換部を備えており、
光電変換部は、更に、第１電極１１’と離間して配置され、且つ、絶縁層８２を介して光電変換層１５と対向して配置された電荷蓄積用電極１２’を備えた撮像素子を、複数、有しており、
複数の撮像素子から撮像素子ブロックが構成されており、
撮像素子ブロックを構成する複数の撮像素子において第１電極１１’が共有されている。
あるいは又、実施例７の固体撮像装置は、実施例１〜実施例６において説明した撮像素子を、複数、備えている。
実施例７にあっては、複数の撮像素子に対して１つの浮遊拡散層が設けられる。そして、電荷転送期間のタイミングを適切に制御することで、複数の撮像素子が１つの浮遊拡散層を共有することが可能となる。そして、この場合、複数の撮像素子が１つのコンタクトホール部を共有することが可能である。
尚、撮像素子ブロックを構成する複数の撮像素子において第１電極１１’が共有されている点を除き、実施例７の固体撮像装置は、実質的に、実施例１〜実施例６において説明した固体撮像装置と同様の構成、構造を有する。
実施例７の固体撮像装置における第１電極１１’及び電荷蓄積用電極１２’の配置状態を、模式的に図２５（実施例７）、図２６（実施例７の第１変形例）、図２７（実施例７の第２変形例）、図２８（実施例７の第３変形例）及び図２９（実施例７の第４変形例）に示す。図２５、図２６、図２９及び図３０には、１６個の撮像素子を図示しており、図２７及び図２８には、１２個の撮像素子を図示している。そして、２個の撮像素子から撮像素子ブロックが構成されている。撮像素子ブロックを点線で囲んで示している。第１電極１１’、電荷蓄積用電極１２’に付した添え字は、第１電極１１’、電荷蓄積用電極１２’を区別するためのものである。以下の説明においても同様である。また、１つの撮像素子の上方に１つのオン・チップ・マイクロ・レンズ（図２５〜図３４には図示せず）が配設されている。そして、１つの撮像素子ブロックにおいては、第１電極１１’を挟んで、２つの電荷蓄積用電極１２’が配置されている（図２５、図２６参照）。あるいは又、並置された２つの電荷蓄積用電極１２’に対向して１つの第１電極１１’が配置されている（図２９、図３０参照）。即ち、第１電極は、各撮像素子の電荷蓄積用電極に隣接して配置されている。あるいは又、第１電極が、複数の撮像素子の一部の電荷蓄積用電極に隣接して配置されており、複数の撮像素子の残りの電荷蓄積用電極とは隣接して配置されてはおらず（図２７、図２８参照）、この場合には、複数の撮像素子の残りから第１電極への電荷の移動は、複数の撮像素子の一部を経由した移動となる。撮像素子を構成する電荷蓄積用電極と撮像素子を構成する電荷蓄積用電極との間の距離Ａは、第１電極に隣接した撮像素子における第１電極と電荷蓄積用電極との間の距離Ｂよりも長いことが、各撮像素子から第１電極への電荷の移動を確実なものとするために好ましい。また、第１電極から離れて位置する撮像素子ほど、距離Ａの値を大きくすることが好ましい。また、図２６、図２８及び図３０に示す例では、撮像素子ブロックを構成する複数の撮像素子の間には転送制御用電極１３’が配設されている。転送制御用電極１３’を配設することで、転送制御用電極１３’を挟んでの撮像素子ブロックにおける電荷の移動を確実に抑制することができる。尚、転送制御用電極１３’に印加される電位をＶ13としたとき、Ｖ12＞Ｖ13（例えば、Ｖ12-2＞Ｖ13）とすればよい。
転送制御用電極１３’は、第１電極側に、第１電極１１’あるいは電荷蓄積用電極１２’と同じレベルに形成されていてもよいし、異なるレベル（具体的には、第１電極１１’あるいは電荷蓄積用電極１２’よりも下方のレベル）に形成されていてもよい。前者の場合、転送制御用電極１３’と光電変換層との間の距離を短くできるので、ポテンシャルを制御し易い。一方、後者の場合、転送制御用電極１３’と電荷蓄積用電極１２’との間の距離を短くすることができるため、微細化に有利である。
以下、第１電極１１’2及び２個の２つの電荷蓄積用電極１２’21，１２’22によって構成される撮像素子ブロックの動作を説明する。
電荷蓄積期間においては、駆動回路から、第１電極１１’2に電位Ｖaが印加され、電荷蓄積用電極１２’21，１２’22に電位ＶAが印加される。光電変換層１５に入射された光によって光電変換層１５において光電変換が生じる。光電変換によって生成した正孔は、第２電極１６から配線ＶOUを介して駆動回路へと送出される。一方、第１電極１１’2の電位を第２電極１６の電位よりも高くしたので、即ち、例えば、第１電極１１’2に正の電位が印加され、第２電極１６に負の電位が印加されるとしたので、ＶA≧Ｖa、好ましくは、ＶA＞Ｖaとする。これによって、光電変換によって生成した電子は、電荷蓄積用電極１２’21，１２’22に引き付けられ、電荷蓄積用電極１２’21，１２’22と対向した光電変換層１５の領域に止まる。即ち、光電変換層１５に電荷が蓄積される。ＶA≧Ｖaであるが故に、光電変換層１５の内部に生成した電子が、第１電極１１’2に向かって移動することはない。光電変換の時間経過に伴い、電荷蓄積用電極１２’21，１２’22と対向した光電変換層１５の領域における電位は、より負側の値となる。
電荷蓄積期間の後期において、リセット動作がなされる。これによって、第１浮遊拡散層の電位がリセットされ、第１浮遊拡散層の電位は電源の電位ＶDDとなる。
リセット動作の完了後、電荷の読み出しを行う。即ち、電荷転送期間において、駆動回路から、第１電極１１’2に電位Ｖbが印加され、電荷蓄積用電極１２’21に電位Ｖ21-Bが印加され、電荷蓄積用電極１２’22に電位Ｖ22-Bが印加される。ここで、Ｖ21-B＜Ｖb＜Ｖ22-Bとする。これによって、電荷蓄積用電極１２’21と対向した光電変換層１５の領域に止まっていた電子は、第１電極１１’2、更には、第１浮遊拡散層へと読み出される。即ち、電荷蓄積用電極１２’21に対向した光電変換層１５の領域に蓄積された電荷が制御部に読み出される。読み出しが完了したならば、Ｖ22-B≦Ｖ21-B＜Ｖbとする。尚、図２９、図３０に示した例にあっては、Ｖ22-B＜Ｖb＜Ｖ21-Bとしてもよい。これによって、電荷蓄積用電極１２’22と対向した光電変換層１５の領域に止まっていた電子は、第１電極１１’2、更には、第１浮遊拡散層へと読み出される。また、図２７、図２８に示した例にあっては、電荷蓄積用電極１２’22と対向した光電変換層１５の領域に止まっていた電子を、電荷蓄積用電極１２’22が隣接している第１電極１１’3を経由して、第１浮遊拡散層へと読み出してもよい。このように、電荷蓄積用電極１２’22に対向した光電変換層１５の領域に蓄積された電荷が制御部に読み出される。尚、電荷蓄積用電極１２’21に対向した光電変換層１５の領域に蓄積された電荷の制御部への読み出しが完了したならば、第１浮遊拡散層の電位をリセットしてもよい。
図３５Ａに、実施例７の撮像素子ブロックにおける読み出し駆動例を示すが、
［ステップ−Ａ］
コンパレータへのオートゼロ信号入力
［ステップ−Ｂ］
共有された１つの浮遊拡散層のリセット動作
［ステップ−Ｃ］
電荷蓄積用電極１２’21に対応した撮像素子におけるＰ相読み出し及び第１電極１１’2への電荷の移動
［ステップ−Ｄ］
電荷蓄積用電極１２’21に対応した撮像素子におけるＤ相読み出し及び第１電極１１’2への電荷の移動
［ステップ−Ｅ］
共有された１つの浮遊拡散層のリセット動作
［ステップ−Ｆ］
コンパレータへのオートゼロ信号入力
［ステップ−Ｇ］
電荷蓄積用電極１２’22に対応した撮像素子におけるＰ相読み出し及び第１電極１１’2への電荷の移動
［ステップ−Ｈ］
電荷蓄積用電極１２’22に対応した撮像素子におけるＤ相読み出し及び第１電極１１’2への電荷の移動
という流れで、電荷蓄積用電極１２’21及び電荷蓄積用電極１２’22に対応した２つの撮像素子からの信号を読み出す。相関２重サンプリング（ＣＤＳ）処理に基づき、［ステップ−Ｃ］におけるＰ相読み出しと［ステップ−Ｄ］におけるＤ相読み出しとの差分が、電荷蓄積用電極１２’21に対応した撮像素子からの信号であり、［ステップ−Ｇ］におけるＰ相読み出しと［ステップ−Ｈ］におけるＤ相読み出しとの差分が、電荷蓄積用電極１２’22に対応した撮像素子からの信号である。
尚、［ステップ−Ｅ］の動作を省略してもよい（図３５Ｂ参照）。また、［ステップ−Ｆ］の動作を省略してもよく、この場合、更には、［ステップ−Ｇ］を省略することができ（図３５Ｃ参照）、［ステップ−Ｃ］におけるＰ相読み出しと［ステップ−Ｄ］におけるＤ相読み出しとの差分が、電荷蓄積用電極１２’21に対応した撮像素子からの信号であり、［ステップ−Ｄ］におけるＤ相読み出しと［ステップ−Ｈ］におけるＤ相読み出しとの差分が、電荷蓄積用電極１２’22に対応した撮像素子からの信号となる。
第１電極１１’及び電荷蓄積用電極１２’の配置状態を模式的に図３１（実施例７の第６変形例）及び図３２（実施例７の第７変形例）に示す変形例では、４個の撮像素子から撮像素子ブロックが構成されている。これらの固体撮像装置の動作は、実質的に、図２５〜図３０に示す固体撮像装置の動作と同様とすることができる。
第１電極１１’及び電荷蓄積用電極１２’の配置状態を模式的に図３３及び図３４に示す第８変形例及び第９変形例では、１６個の撮像素子から撮像素子ブロックが構成されている。図３３及び図３４に示すように、電荷蓄積用電極１２’11と電荷蓄積用電極１２’12との間、電荷蓄積用電極１２’12と電荷蓄積用電極１２’13との間、電荷蓄積用電極１２’13と電荷蓄積用電極１２’14との間には、転送制御用電極１３’Ａ1，１３’Ａ2，１３’Ａ3が配設されている。また、図３４に示すように、電荷蓄積用電極１２’21，１２’31，１３’41と電荷蓄積用電極１２’22，１２’32，１３’42との間、電荷蓄積用電極１２’22，１２’32，１３’42と電荷蓄積用電極１２’23，１２’33，１３’43との間、電荷蓄積用電極１２’23，１２’33，１３’43と電荷蓄積用電極１２’24，１２’34，１３’44との間には、転送制御用電極１３’Ｂ1，１３’Ｂ2，１３’Ｂ3が配設されている。更には、撮像素子ブロックと撮像素子ブロックとの間には、転送制御用電極１３’Ｃが配設されている。そして、これらの固体撮像装置においては、１６個の電荷蓄積用電極１２’を制御することで、光電変換層１５に蓄積された電荷を第１電極１１’から読み出すことができる。
［ステップ−１０］
具体的には、先ず、電荷蓄積用電極１２’11に対向する光電変換層１５の領域に蓄積された電荷を第１電極１１’から読み出す。次に、電荷蓄積用電極１２’12に対向する光電変換層１５の領域に蓄積された電荷を、電荷蓄積用電極１２’11に対向する光電変換層１５の領域を経由して、第１電極１１’から読み出す。次に、電荷蓄積用電極１２’13に対向する光電変換層１５の領域に蓄積された電荷を、電荷蓄積用電極１２’12及び電荷蓄積用電極１２’11に対向する光電変換層１５の領域を経由して、第１電極１１’から読み出す。
［ステップ−２０］
その後、電荷蓄積用電極１２’21に対向する光電変換層１５の領域に蓄積された電荷を電荷蓄積用電極１２’11に対向する光電変換層１５の領域に移動させる。電荷蓄積用電極１２’22に対向する光電変換層１５の領域に蓄積された電荷を電荷蓄積用電極１２’12に対向する光電変換層１５の領域に移動させる。電荷蓄積用電極１２’23に対向する光電変換層１５の領域に蓄積された電荷を電荷蓄積用電極１２’13に対向する光電変換層１５の領域に移動させる。電荷蓄積用電極１２’24に対向する光電変換層１５の領域に蓄積された電荷を電荷蓄積用電極１２’14に対向する光電変換層１５の領域に移動させる。
［ステップ−２１］
電荷蓄積用電極１２’31に対向する光電変換層１５の領域に蓄積された電荷を電荷蓄積用電極１２’21に対向する光電変換層１５の領域に移動させる。電荷蓄積用電極１２’32に対向する光電変換層１５の領域に蓄積された電荷を電荷蓄積用電極１２’22に対向する光電変換層１５の領域に移動させる。電荷蓄積用電極１２’33に対向する光電変換層１５の領域に蓄積された電荷を電荷蓄積用電極１２’23に対向する光電変換層１５の領域に移動させる。電荷蓄積用電極１２’34に対向する光電変換層１５の領域に蓄積された電荷を電荷蓄積用電極１２’24に対向する光電変換層１５の領域に移動させる。
［ステップ−２２］
電荷蓄積用電極１２’41に対向する光電変換層１５の領域に蓄積された電荷を電荷蓄積用電極１２’31に対向する光電変換層１５の領域に移動させる。電荷蓄積用電極１２’42に対向する光電変換層１５の領域に蓄積された電荷を電荷蓄積用電極１２’32に対向する光電変換層１５の領域に移動させる。電荷蓄積用電極１２’43に対向する光電変換層１５の領域に蓄積された電荷を電荷蓄積用電極１２’33に対向する光電変換層１５の領域に移動させる。電荷蓄積用電極１２’44に対向する光電変換層１５の領域に蓄積された電荷を電荷蓄積用電極１２’34に対向する光電変換層１５の領域に移動させる。
［ステップ−３０］
そして、［ステップ−１０］を再び実行することで、電荷蓄積用電極１２’21に対向する光電変換層１５の領域に蓄積された電荷、電荷蓄積用電極１２’22に対向する光電変換層１５の領域に蓄積された電荷、電荷蓄積用電極１２’23に対向する光電変換層１５の領域に蓄積された電荷、及び、電荷蓄積用電極１２’24に対向する光電変換層１５の領域に蓄積された電荷を、第１電極１１’を経由して読み出すことができる。
［ステップ−４０］
その後、電荷蓄積用電極１２’21に対向する光電変換層１５の領域に蓄積された電荷を電荷蓄積用電極１２’11に対向する光電変換層１５の領域に移動させる。電荷蓄積用電極１２’22に対向する光電変換層１５の領域に蓄積された電荷を電荷蓄積用電極１２’12に対向する光電変換層１５の領域に移動させる。電荷蓄積用電極１２’23に対向する光電変換層１５の領域に蓄積された電荷を電荷蓄積用電極１２’13に対向する光電変換層１５の領域に移動させる。電荷蓄積用電極１２’24に対向する光電変換層１５の領域に蓄積された電荷を電荷蓄積用電極１２’14に対向する光電変換層１５の領域に移動させる。
［ステップ−４１］
電荷蓄積用電極１２’31に対向する光電変換層１５の領域に蓄積された電荷を電荷蓄積用電極１２’21に対向する光電変換層１５の領域に移動させる。電荷蓄積用電極１２’32に対向する光電変換層１５の領域に蓄積された電荷を電荷蓄積用電極１２’22に対向する光電変換層１５の領域に移動させる。電荷蓄積用電極１２’33に対向する光電変換層１５の領域に蓄積された電荷を電荷蓄積用電極１２’23に対向する光電変換層１５の領域に移動させる。電荷蓄積用電極１２’34に対向する光電変換層１５の領域に蓄積された電荷を電荷蓄積用電極１２’24に対向する光電変換層１５の領域に移動させる。
［ステップ−５０］
そして、［ステップ−１０］を再び実行することで、電荷蓄積用電極１２’31に対向する光電変換層１５の領域に蓄積された電荷、電荷蓄積用電極１２’32に対向する光電変換層１５の領域に蓄積された電荷、電荷蓄積用電極１２’33に対向する光電変換層１５の領域に蓄積された電荷、及び、電荷蓄積用電極１２’34に対向する光電変換層１５の領域に蓄積された電荷を、第１電極１１’を経由して読み出すことができる。
［ステップ−６０］
その後、電荷蓄積用電極１２’21に対向する光電変換層１５の領域に蓄積された電荷を電荷蓄積用電極１２’11に対向する光電変換層１５の領域に移動させる。電荷蓄積用電極１２’22に対向する光電変換層１５の領域に蓄積された電荷を電荷蓄積用電極１２’12に対向する光電変換層１５の領域に移動させる。電荷蓄積用電極１２’23に対向する光電変換層１５の領域に蓄積された電荷を電荷蓄積用電極１２’13に対向する光電変換層１５の領域に移動させる。電荷蓄積用電極１２’24に対向する光電変換層１５の領域に蓄積された電荷を電荷蓄積用電極１２’14に対向する光電変換層１５の領域に移動させる。
［ステップ−７０］
そして、［ステップ−１０］を再び実行することで、電荷蓄積用電極１２’41に対向する光電変換層１５の領域に蓄積された電荷、電荷蓄積用電極１２’42に対向する光電変換層１５の領域に蓄積された電荷、電荷蓄積用電極１２’43に対向する光電変換層１５の領域に蓄積された電荷、及び、電荷蓄積用電極１２’44に対向する光電変換層１５の領域に蓄積された電荷を、第１電極１１’を経由して読み出すことができる。
実施例７の固体撮像装置にあっては、撮像素子ブロックを構成する複数の撮像素子において第１電極が共有されているので、撮像素子が複数配列された画素領域における構成、構造を簡素化、微細化することができる。尚、１つの浮遊拡散層に対して設けられる複数の撮像素子は、第１タイプの撮像素子の複数から構成されていてもよいし、少なくとも１つの第１タイプの撮像素子と、１又は２以上の第２タイプの撮像素子とから構成されていてもよい。
実施例８は、実施例７の変形である。第１電極１１’及び電荷蓄積用電極１２’の配置状態を模式的に図３６、図３７、図３８及び図３９に示す実施例８の固体撮像装置にあっては、２個の撮像素子から撮像素子ブロックが構成されている。そして、撮像素子ブロックの上方に１つのオン・チップ・マイクロ・レンズ９０が配設されている。尚、図３７及び図３９に示した例では、撮像素子ブロックを構成する複数の撮像素子の間に転送制御用電極１３’が配設されている。
例えば、撮像素子ブロックを構成する電荷蓄積用電極１２’11，１２’21，１２’31，１２’41に対応する光電変換層は、図面、右斜め上からの入射光に対して高い感度を有する。また、撮像素子ブロックを構成する電荷蓄積用電極１２’12，１２’22，１２’32，１２’42に対応する光電変換層は、図面、左斜め上からの入射光に対して高い感度を有する。従って、例えば、電荷蓄積用電極１２’11を有する撮像素子と電荷蓄積用電極１２’12を有する撮像素子と組み合わせることで、像面位相差信号の取得が可能となる。また、電荷蓄積用電極１２’11を有する撮像素子からの信号と電荷蓄積用電極１２’12を有する撮像素子からの信号を加算すれば、これらの撮像素子との組合せによって、１つの撮像素子を構成することができる。図３６に示した例では、電荷蓄積用電極１２’11と電荷蓄積用電極１２’12との間に第１電極１１’1を配置しているが、図３８に示した例のように、並置された２つの電荷蓄積用電極１２’11，１２’12に対向して１つの第１電極１１’1を配置することで、感度の一層の向上を図ることができる。
実施例９は、実施例１〜実施例６の変形である。図４０に模式的な一部断面図を示す実施例９の撮像素子、積層型撮像素子は、表面照射型の撮像素子、積層型撮像素子であり、緑色の光を吸収する第１タイプの緑色光電変換層を備えた緑色に感度を有する第１タイプの実施例１〜実施例６の緑色用撮像素子（第１撮像素子）、青色の光を吸収する第２タイプの青色光電変換層を備えた青色に感度を有する第２タイプの従来の青色用撮像素子（第２撮像素子）、赤色の光を吸収する第２タイプの赤色光電変換層を備えた赤色に感度を有する第２タイプの従来の赤色用撮像素子（第３撮像素子）の３つの撮像素子が積層された構造を有する。ここで赤色用撮像素子（第３撮像素子）及び青色用撮像素子（第２撮像素子）は、半導体基板７０内に設けられており、第２撮像素子の方が、第３撮像素子よりも光入射側に位置する。また、緑色用撮像素子（第１撮像素子）は、青色用撮像素子（第２撮像素子）の上方に設けられている。
尚、図４０、図４１、図４２、図４３、図４４、図４５、図４８、図４９、図５１、図５２、図５３、図５４、図５５、図５６においては、図面を簡素化するために、光電変換部セグメントの図示を省略し、電荷蓄積用電極１２、絶縁層８２、光電変換層１５として図示した。
半導体基板７０の表面７０Ａ側には、実施例１と同様に制御部を構成する各種トランジスタが設けられている。これらのトランジスタは、実質的に実施例１において説明したトランジスタと同様の構成、構造とすることができる。また、半導体基板７０には、第２撮像素子、第３撮像素子が設けられているが、これらの撮像素子も、実質的に実施例１において説明した第２撮像素子、第３撮像素子と同様の構成、構造とすることができる。
半導体基板７０の表面７０Ａの上には、層間絶縁層７７，７８が形成されており、層間絶縁層７８の上に、実施例１〜実施例６の撮像素子を構成する光電変換部（第１電極１１、光電変換層１５及び第２電極１６）、並びに、電荷蓄積用電極１２等が設けられている。
このように、表面照射型である点を除き、実施例９の撮像素子、積層型撮像素子の構成、構造は、実施例１〜実施例６の撮像素子、積層型撮像素子の構成、構造と同様とすることができるので、詳細な説明は省略する。
実施例１０は、実施例１〜実施例９の変形である。
図４１に模式的な一部断面図を示す実施例１０の撮像素子、積層型撮像素子は、裏面照射型の撮像素子、積層型撮像素子であり、第１タイプの実施例１〜実施例６の第１撮像素子、及び、第２タイプの第２撮像素子の２つの撮像素子が積層された構造を有する。また、図４２に模式的な一部断面図を示す実施例１０の撮像素子、積層型撮像素子の変形例は、表面照射型の撮像素子、積層型撮像素子であり、第１タイプの実施例１〜実施例６の第１撮像素子、及び、第２タイプの第２撮像素子の２つの撮像素子が積層された構造を有する。ここで、第１撮像素子は原色の光を吸収し、第２撮像素子は補色の光を吸収する。あるいは又、第１撮像素子は白色の光を吸収し、第２撮像素子は赤外線を吸収する。
図４３に模式的な一部断面図を示す実施例１０の撮像素子の変形例は、裏面照射型の撮像素子であり、第１タイプの実施例１〜実施例６の第１撮像素子から構成されている。また、図４４に模式的な一部断面図を示す実施例１０の撮像素子の変形例は、表面照射型の撮像素子であり、第１タイプの実施例１〜実施例６の第１撮像素子から構成されている。ここで、第１撮像素子は、赤色の光を吸収する撮像素子、緑色の光を吸収する撮像素子、青色の光を吸収する撮像素子の３種類の撮像素子から構成されている。更には、これらの撮像素子の複数から、本開示の第３の態様に係る固体撮像装置が構成される。複数のこれらの撮像素子の配置として、ベイヤ配列を挙げることができる。各撮像素子の光入射側には、必要に応じて、青色、緑色、赤色の分光を行うためのカラーフィルタが配設されている。
尚、第１タイプの実施例１〜実施例６の撮像素子を１つ、設ける代わりに、２つ、積層する形態（即ち、光電変換部を２つ、積層し、半導体基板に２つの撮像素子の制御部を設ける形態）、あるいは又、３つ、積層する形態（即ち、光電変換部を３つ、積層し、半導体基板に３つの撮像素子の制御部を設ける形態）とすることもできる。第１タイプの撮像素子と第２タイプの撮像素子の積層構造例を、以下の表に例示する。
実施例１１は、実施例１〜実施例１０の変形であり、電荷排出電極を備えた本開示の撮像素子等に関する。実施例１１の撮像素子、積層型撮像素子の一部分の模式的な一部断面図を図４５に示し、実施例１１の撮像素子を構成する第１電極、電荷蓄積用電極及び電荷排出電極の模式的な配置図を図４６に示し、実施例１１の撮像素子を構成する第１電極、電荷蓄積用電極、電荷排出電極、第２電極及びコンタクトホール部の模式的な透視斜視図を図４７に示す。
実施例１１の撮像素子、積層型撮像素子にあっては、接続部６９を介して光電変換層１５に接続され、第１電極１１及び電荷蓄積用電極１２と離間して配置された電荷排出電極１４を更に備えている。ここで、電荷排出電極１４は、第１電極１１及び電荷蓄積用電極１２を取り囲むように（即ち、額縁状に）配置されている。電荷排出電極１４は、駆動回路を構成する画素駆動回路に接続されている。接続部６９内には、光電変換層１５が延在している。即ち、光電変換層１５は、絶縁層８２に設けられた第２開口部８５内を延在し、電荷排出電極１４と接続されている。電荷排出電極１４は、複数の撮像素子において共有化（共通化）されている。
実施例１１にあっては、電荷蓄積期間において、駆動回路から、第１電極１１に電位Ｖ11が印加され、電荷蓄積用電極１２に電位Ｖ12が印加され、電荷排出電極１４に電位Ｖ14が印加され、光電変換層１５に電荷が蓄積される。光電変換層１５に入射された光によって光電変換層１５において光電変換が生じる。光電変換によって生成した正孔は、第２電極１６から配線ＶOUを介して駆動回路へと送出される。一方、第１電極１１の電位を第２電極１６の電位よりも高くしたので、即ち、例えば、第１電極１１に正の電位が印加され、第２電極１６に負の電位が印加されるとしたので、Ｖ14＞Ｖ11（例えば、Ｖ12＞Ｖ14＞Ｖ11）とする。これによって、光電変換によって生成した電子は、電荷蓄積用電極１２に引き付けられ、電荷蓄積用電極１２と対向した光電変換層１５の領域に止まり、第１電極１１に向かって移動することを確実に防止することができる。但し、電荷蓄積用電極１２による引き付けが充分ではなく、あるいは又、光電変換層１５に蓄積しきれなかった電子（所謂オーバーフローした電子）は、電荷排出電極１４を経由して、駆動回路に送出される。
電荷蓄積期間の後期において、リセット動作がなされる。これによって、第１浮遊拡散層ＦＤ1の電位がリセットされ、第１浮遊拡散層ＦＤ1の電位は電源の電位ＶDDとなる。
リセット動作の完了後、電荷の読み出しを行う。即ち、電荷転送期間において、駆動回路から、第１電極１１に電位Ｖ21が印加され、電荷蓄積用電極１２に電位Ｖ22が印加され、電荷排出電極１４に電位Ｖ24が印加される。ここで、Ｖ24＜Ｖ21（例えば、Ｖ24＜Ｖ22＜Ｖ21）とする。これによって、電荷蓄積用電極１２と対向した光電変換層１５の領域に止まっていた電子は、第１電極１１、更には、第１浮遊拡散層ＦＤ1へと確実に読み出される。即ち、光電変換層１５に蓄積された電荷が制御部に読み出される。
以上で、電荷蓄積、リセット動作、電荷転送といった一連の動作が完了する。
第１浮遊拡散層ＦＤ1へ電子が読み出された後の増幅トランジスタＴＲ１amp、選択トランジスタＴＲ１selの動作は、従来のこれらのトランジスタの動作と同じである。また、例えば、第２撮像素子、第３撮像素子の電荷蓄積、リセット動作、電荷転送といった一連の動作は、従来の電荷蓄積、リセット動作、電荷転送といった一連の動作と同様である。
実施例１１にあっては、所謂オーバーフローした電子は電荷排出電極１４を経由して駆動回路に送出されるので、隣接画素の電荷蓄積部への漏れ込みを抑制することができ、ブルーミングの発生を抑えることができる。そして、これにより、撮像素子の撮像性能を向上させることができる。
本開示のさらなる実施例として、図６１乃至図９６を用いて、実施例１２を説明する。
図１乃至９と図５６を参照して説明した第１の実施例およびその変形例となる固体撮像装置１００は、図９に記載のように、積層型撮像素子１０１を繰り返し単位とし、これを２次元アレイ状へ配列して構成した撮像領域１１１を備えていた。そして、繰り返し単位となった積層型撮像素子１０１について、（１）積層型撮像素子１０１に備わる第１乃至第３の撮像素子１０２乃至１０４の等価回路を図３に示し、（２）これら第１乃至第３の撮像素子１０２乃至１０４を備えた積層型撮像素子１０１の全体の等価回路を図４に示し、（３）積層型撮像素子１０１に含まれるトランジスタの半導体基板７０の第１面におけるレイアウトを図５に示し、（４）積層型撮像素子１０１の断面図を図１と図５６に示した。
実施例１２として開示する固体撮像装置１００は、等価回路上の構成と断面構造と平面構造とにおいて、実施例１と相違する点がある。これら相違点のそれぞれについて説明する。
＜断面構造＞
図６１は、実施例１２の固体撮像装置１００に備わる積層型撮像素子１０１の断面構造を示す図である。
図６１に記載の実施例１２の積層型撮像素子１０１の断面構造は、図５６に示した実施例１の変形例となる積層型撮像素子１０１と、以下の基本的な構成は同じである。すなわち、１個の積層型撮像素子１０１（言い換えれば、１画素分の積層型撮像素子１０１）は、
（１）１個のオンチップ・マイクロ・レンズ９０と、
（２）第１の撮像素子１０２を構成する光電変換部であって、第１電極１１と電荷蓄積用電極１２と絶縁層８２と半導体層１５Ｂと光電変換層１５Ａと第２電極１６を含む１個の光電変換部１７と、
（３）第２の撮像素子１０３を構成する１個のＰＤ２と、
（４）第３の撮像素子１０４を構成する１個のＰＤ３と、
を積層して備える。
ただし、図面上の記載としては、図６１に記載の実施例１２の積層型撮像素子１０１の断面構造は、図５６に示した実施例１の変形例となる積層型撮像素子１０１の断面構造と、以下の点が相違する。
（１）図５６に記載の積層型撮像素子１０１において、第２電極１６と光電変換層１５Ｂと半導体層１５Ａは、図面左右方向に外縁が記載されている。これに対して、実施例１２となる積層型撮像素子１０１は、第２電極１６と光電変換層１５Ｂと半導体層１５Ａが、複数個の積層型撮像素子１０１（言い換えれば複数画素分の積層型撮像素子１０１）にまたがって延在している。より好ましくは、固体撮像装置１００に備わる撮像領域（言い換えれば画素アレイ領域）１１１の全体に渡って延在している。図６１に記載の積層型撮像素子１０１において、第２電極１６と光電変換層１５Ｂと半導体層１５Ａは、図面左右方向の外縁が無い。ただし、第２電極１６と光電変換層１５Ｂと半導体層１５Ａあるいはまた光電変換層１５を、複数画素分の積層型撮像素子１０１にまたがって延在させ、セル構成は、本開示の全ての実施例およびその変形例に対しても適用することができる。このため、これらの膜についての上記構成の差異は、図６１に記載の実施例１２の積層型撮像素子１０１と、図５６に示した実施例１の変形例となる積層型撮像素子１０１の、本質的な差異ではない。
（２）図５６に記載の積層型撮像素子１０１において、電荷蓄積用電極１２は、接続孔６６と、パッド部６４と、パッド部６４と同層となる金属配線層を用いて電荷蓄積用電極１２とコンタクトホール部６１との間に形成され複数の画素にまたがって延在している図８に記載の電荷蓄積用電極の駆動配線ＶOAと、を介して駆動する構成となっている。これに対して、実施例１２となる積層型撮像素子１０１は、半導体基板７０の光の入射側に位置する一方の面７０Ｂと光電変換部１７との間の層間絶縁層８１中に、信号配線や特定電圧の供給線に用い得る導電体の配線層とそこへの接続構造とを、積層型撮像素子１０１の積層方向へ２組、積層して備えている。ただし、上記積層された２組の配線層とそこへの接続構造とを備える構成は、本開示の全ての実施例およびその変形例に対しても適用することができる。このため、これらの配線と接続構造についての上記構成の差異は、図６１に記載の実施例１２の積層型撮像素子１０１と、図５６に示した実施例１の変形例となる積層型撮像素子１０１の、本質的な差異ではない。
（３）図５６に記載の積層型撮像素子１０１において、半導体基板７０の光の入射と反対側に位置するもう一方の面７０Ａの下方（光の入射面と反対側となる方向）に配置した層間絶縁層７６中には、図面上は配線層として配線層６２が記載されている。これに対して、実施例１２となる積層型撮像素子１０１は、層間絶縁層７６中に少なくとも３層以上の配線層を備える。図６１においては、層間絶縁層７６中に３層の配線層６２Ａ乃至６２Ｃとそこへの接続構造とを記載している。ただし、上記複数層の配線層とそこへの接続構造とを備える構成は、本開示の全ての実施例およびその変形例に対しても適用することができる。このため、これらの配線と接続構造についての上記構成の差異は、図６１に記載の実施例１２の積層型撮像素子１０１と、図５６に示した実施例１の変形例となる積層型撮像素子１０１の、本質的な差異ではない。
（４）図１に記載の積層型撮像素子１０１において、光電変換部は、Ｎ個の光電変換部セグメントを備え、これにより、電荷蓄積用電極１２と光電変換層１５の間に配置された絶縁層８２と、電荷蓄積用電極１２は、その膜厚が第１電極からの距離に依存して変化する構成となっている。これに対して、実施例１２となる積層型撮像素子１０１は、前記Ｎ個の光電変換部セグメントを備えていてもよいし、該光電変換部セグメントを備えず、絶縁層８２と電荷蓄積用電極１２の膜厚が第１電極からの距離に依存せず一定の膜厚となっていてもよい。
＜等価回路＞
図６２は、実施例１２の固体撮像装置１００に備わる積層型撮像素子１０１を４個分、言い換えれば４画素分の等価回路を表している。
図３と図４に記載した実施例１の積層型撮像素子１０１は、１個の画素が、第１乃至第３の撮像素子１０２乃至１０４を各１個備え、
（１）第１の撮像素子１０２は、第１電極１１と電荷蓄積用電極１２と絶縁層８２と光電変換層１５と第２電極１６を含む光電変換部１７と、第１の撮像素子１０２を構成する画素トランジスタであるリセット・トランジスタＴＲ１rstと増幅トランジスタＴＲ１ampと選択トランジスタＴＲ１sel各１個と、さらに、光電変換部１７に接続された第１浮遊拡散層ＦＤ１と、を備え、
（２）第２の撮像素子１０３は、ｎ型半導体領域４１を含むフォトダイオードＰＤ２と、第２の撮像素子１０３を構成する画素トランジスタである転送トランジスタＴＲ２trsと、リセット・トランジスタＴＲ２rstと、増幅トランジスタＴＲ２ampと、選択トランジスタＴＲ２sel各１個と、さらに、転送トランジスタＴＲ２trsに接続された第２浮遊拡散層ＦＤ２と、を備え、
（３）第３の撮像素子１０４は、ｎ型半導体領域４３を含むフォトダイオードＰＤ３と、第３の撮像素子１０４を構成する画素トランジスタである転送トランジスタＴＲ３trsと、リセット・トランジスタＴＲ３rstと、増幅トランジスタＴＲ３ampと、選択トランジスタＴＲ３sel各１個と、さらに、転送トランジスタＴＲ３trsに接続された第３浮遊拡散層ＦＤ３と、を備えていた。
これに対して、図６２に記載した実施例１２の積層型撮像素子１０１は、複数画素分の積層型撮像素子１０１に備わる複数個の第１乃至第３の撮像素子１０２乃至１０４が、撮像素子を構成する要素である画素トランジスタと浮遊拡散層を、共有する構成となっている。
図６２を参照して、実施例１２の積層型撮像素子１０１の具体的な構成を説明する。
図６２に記載した４画素分の積層型撮像素子１０１は、４個の第１の撮像素子１０２と、４個の第２の撮像素子１０３と、４個の第３の撮像素子１０４と、を備える。
前記４個の第１の撮像素子１０２は、それぞれ１個、合計４個の光電変換部１７を備える。前記４個の光電変換部１７は、１個の第１浮遊拡散層ＦＤ１へ接続されている。
前記１個の第１浮遊拡散層ＦＤ１には、リセット・トランジスタＴＲ１rst１個と電源線Ｖddが直列に接続されている。これとは別に、第１浮遊拡散層ＦＤ１には、増幅トランジスタＴＲ１ampと選択トランジスタＴＲ１selの各１個と信号線（データ出力線）ＶＳＬ１が直列に接続されている。
前記４個の光電変換部１７に備わる４個の電荷蓄積用電極１２と、上記リセット・トランジスタＴＲ１rstと増幅トランジスタＴＲ１ampと選択トランジスタＴＲ１sel各１個で、前記４個の第１の撮像素子１０２の読出し動作とリセット動作を担う、一組の制御部（第１の制御部）を構成している。
図６２に記載した４画素分の積層型撮像素子１０１に備わる４個の第１の撮像素子１０２は、電荷蓄積用電極１２を除いて、前記一組の制御部（第１の制御部）を共有した構成となっている。前記４個の第１の撮像素子１０２に備わる光電変換部１７で発生した電荷を読み出す際には、前記第１の制御部を用いて、時分割して順繰りに読み出す処理を行う。
図６２に記載した４画素分の積層型撮像素子１０１に備わる前記４個の第２の撮像素子１０３は、それぞれ１個、合計４個のフォトダイオードＰＤ２を備える。前記４個のフォトダイオードＰＤ２は、４個の転送トランジスタＴＲ２trsを介して、１個の第２浮遊拡散層ＦＤ２へ接続されている。
図６２に記載した４画素分の積層型撮像素子１０１に備わる前記４個の第３の撮像素子１０４は、それぞれ１個、合計４個のフォトダイオードＰＤ３を備える。前記４個のフォトダイオードＰＤ３も、４個の転送トランジスタＴＲ３trsを介して、前記１個の第３浮遊拡散層ＦＤ２へと接続されている。
前記１個の第２浮遊拡散層ＦＤ２には、リセット・トランジスタＴＲ２rst１個と電源線Ｖddが直列に接続されている。これとは別に、第２浮遊拡散層ＦＤ２には、増幅トランジスタＴＲ２ampと選択トランジスタＴＲ２selの各１個と信号線（データ出力線）ＶＳＬ２が直列に接続されている。
前記４個の転送トランジスタＴＲ２trsと、前記４個の転送トランジスタＴＲ３trsと、上記リセット・トランジスタＴＲ２rstと増幅トランジスタＴＲ２ampと選択トランジスタＴＲ２sel各１個で、前記４個の第２の撮像素子１０３と前記４個の第３の撮像素子１０４の、読出し動作とリセット動作を担う、一組の制御部（第２の制御部）を構成している。
図６２に記載した４画素分の積層型撮像素子１０１に備わる４個の第２の撮像素子１０３と４個の第３の撮像素子１０４は、転送トランジスタＴＲ２trsと転送トランジスタＴＲ３trsを除いて、前記一組の制御部（第２の制御部）を共有した構成となっている。前記４個の第２の撮像素子１０３に備わるフォトダイオードＰＤ２と４個の第３の撮像素子１０４に備わるフォトダイオードＰＤ３で発生した電荷を読み出す際には、前記第２の制御部を用いて、時分割して順繰りに読み出す処理を行う。
このように、図６２に記載した実施例１２は、４画素分の積層型撮像素子１０１が、電荷蓄積用電極１２と転送トランジスタＴＲ２trsと転送トランジスタＴＲ３trsを除き、一組の第１の制御部と一組の第２の制御部を、４画素分の積層型撮像素子１０１の間で共有する構成となっている。より具体的には、リセット・トランジスタＴＲ１rstと増幅トランジスタＴＲ１ampと選択トランジスタＴＲ１sel各１個で一組の第１の制御部を構成し、かつ、リセット・トランジスタＴＲ２rstと増幅トランジスタＴＲ２ampと選択トランジスタＴＲ２sel各１個で一組の第２の制御部を構成し、これら一組の第１の制御部と一組の第２の制御部を、４画素分の積層型撮像素子１０１の間で共有する構成となっている。
本開示の実施例１２では、図６２に記載した等価回路上で４画素分の積層型撮像素子１０１を１つの繰り返し単位として、これを複数個２次元状に配列することで、固体撮像装置１００に備わる画素アレイ１１１を形成している。
本開示の実施例１２では、前記一組の第１の制御部と一組の第２の制御部を、４画素分の積層型撮像素子１０１の間で共有する構成となっている。このため、図３と図４に記載した実施例１のように１画素分の積層型撮像素子１０１がそれぞれ独立して制御部を備える構成と比較して、実施例１２の構成は、必要となるトランジスタの数が少なく、その結果、積層型撮像素子１０１とこれを用いた固体撮像装置１００の高集積化を図り易い、という作用効果がもたらされる。
＜平面構造＞
図６３は、実施例１２の固体撮像装置１００に備わる画素アレイ１１１の一部の平面構造を表す図である。図６３は、積層型撮像素子１０１をロウ方向とカラム方向のそれぞれに４画素ずつ、合計１６画素分の平面構造を表している。
より具体的には、図６３では、
（１）積層型撮像素子１０１の第１乃至第３の撮像素子１０２乃至１０４に備わる画素トランジスタであって、半導体基板７０の一方の面７０Ａに形成したトランジスタの活性領域を細線の実線で、
（２）積層型撮像素子１０１の第１乃至第３の撮像素子１０２乃至１０４に備わる画素トランジスタであって、半導体基板７０の一方の面７０Ａに形成したトランジスタのゲート電極を細線の実線で、
（３）積層型撮像素子１０１に備わるオンチップ・マイクロ・レンズ９０を、細線の二点鎖線で、
（４）積層型撮像素子１０１の１画素分の画素の外縁となる線、すなわち、画素境界線を、細線の一点鎖線で、
（５）画素アレイにおける各画素のロウ方向とカラム方向の画素の位置（座標）を（Ｘ，Ｙ）という書式で、
表している。
先に述べたように、本開示の実施例１２では、図６２に記載した等価回路上で４画素分の積層型撮像素子１０１を１つの繰り返し単位として、これを複数個２次元状に配列することで、固体撮像装置１００に備わる画素アレイ１１１を形成している。
図６４は、図６３と同様の図において上記繰り返し単位１個の外形線を太線で示すと共に、上記繰り返し単位１個備わる各トランジスタの位置を示した図である。
図６５は、図６３と同様の図において、図６４に記載の上記繰り返し単位が、画素アレイ１１１のロウ方向とカラム方向の双方へ、どのように繰り返して配置されるかを示した図である。
図６６は、図６４と同様の図において、第３撮像素子に備わるフォトダイオードＰＤ３の平面形状を太線で追加記載した図である。図６６には、１６画素分の積層撮像素子１０１が記載されているため、これらに備わるフォトダイオードＰＤ３も、１６画素分記載されている。
さらに図６６は、太線で記載した１個の繰り返し単位に含まれるトランジスタであって、第３撮像素子に備わるフォトダイオードＰＤ３で発生した電荷を読出す動作と該繰り返し単位に備わる第２浮遊拡散層ＦＤ２をリセットする動作とに用いる８個のトランジスタ、すなわち、４個の転送トランジスタＴＲ３trsおよび、リセット・トランジスタＴＲ２rstと増幅トランジスタＴＲ２ampと選択トランジスタＴＲ２sel各１個の、位置も示している。
さらに図６６は、該図に記載の１６画素分のフォトダイオードＰＤ３のうち、太線で記載した１個の繰り返し単位に含まれるトランジスタに接続して電荷の読出し動作を行う対象とする４個のフォトダイオードＰＤ３を、網掛けで示した。
図６３と図６４と図６６を参照して判るように、実施例１２では、図６４と図６６に太線で記載した１個の繰り返し単位に含まれるトランジスタを用いて、図６３に記載した、（１，１）、（１，２）、（２，１）、（２，２）の位置の画素に備わる、４個のフォトダイオードＰＤ３の電荷を読み出す。
図６７は、図６５に太線で記載した繰り返し単位に含まれるトランジスタを用いて、図６３に記載したどの位置の画素に備わる４個のフォトダイオードＰＤ３の電荷を読み出すかを、示した図である。
図６６を参照して説明したように、該図に記載の太線で記載した繰り返し単位に含まれるトランジスタを用いて読出し動作を行う対象とする４個のフォトダイオードＰＤ３は、図６３に記載の座標において、（１，１）、（１，２）、（２，１）、（２，２）に位置する、画素アレイ１１１のロウ方向に２画素分、カラム方向に２画素分となる合計２×２画素分のフォトダイオードＰＤ３であった。
図６７では、図６６に記載の繰り返し単位と同じ位置となる繰り返し単位に、（１，１）−（２，２）と記載し、この繰り返し単位に備わるトランジスタを用いて（１，１）、（１，２）、（２，１）、（２，２）に位置する２×２画素分のフォトダイオードＰＤ３の電荷を読み出すことを記載した。さらに、図６７においては、それぞれの繰り返し単位において、どの位置の画素に備わるフォトダイオードＰＤ３の電荷を読み出すかを記載した。図６７に記載の画素アレイ１１１に備わるそれぞれの繰り返し単位においては、（２ｎ＋１，２ｎ＋１）、（２ｎ＋１，２ｎ＋２）、（２ｎ＋２，２ｎ＋１）、（２ｎ＋２，２ｎ＋２）、（ここで、ｎ＝０，１，２，・・・）となる２×２画素分のフォトダイオードＰＤ３の電荷を読み出す。
図６８は、図６４と同様の図において、第１撮像素子に備わる光電変換部１７が有する電荷蓄積用電極１２の平面形状を太線で追加記載した図である。図６８には、１６画素分の積層撮像素子１０１が記載されているため、これらに備わる電荷蓄積用電極１２も、１６画素分記載されている。
ここで、実施例１２の積層撮像素子１０１は、図６２を参照して説明したように、繰り返し単位となる４画素分の積層型撮像素子１０１が４個の第１の撮像素子１０２を備え、前記４個の第１の撮像素子１０２に備わる４個の光電変換部１７は、１個の第１浮遊拡散層ＦＤ１へ接続されている。さらに詳しく説明すると、前記４個の光電変換部１７は、第１電極１１と電荷蓄積用電極１２をそれぞれ各１個の備えるのではなく、前記４個の光電変換部１７がそれぞれ各１個の電荷蓄積用電極１２を備える一方、第１電極１１については、前記４個の光電変換部１７が１個の第１電極１１を共有する構成となっている。前記共有された１個の第１電極１１は、図６１に示したように、積層された２組の配線層とそこへの接続構造を介して１個のシリコン基板を貫通する貫通電極（ＴＳＶ，Through Silicon Via）６１へ接続され、さらには前記貫通電極６１を介して半導体基板７０の一方の面７０Ａの下方に形成した配線層６２へ接続され、さらにこれを介して前記半導体基板７０の一方の面７０Ａに形成した１個の第１浮遊拡散層ＦＤ１（５１Ｃ）へと接続される。図６８には、前記４個の光電変換部１７で共有された１個の第１電極１１と１個の貫通電極６１も併せて記載した。
さらに図６８は、太線で記載した１個の繰り返し単位に含まれるトランジスタであって、第１撮像素子に備わる光電変換部１７で発生した電荷を読出す動作と該繰り返し単位に備わる第１浮遊拡散層ＦＤ１をリセットする動作とに用いる４個のトランジスタ、すなわち、リセット・トランジスタＴＲ１rstと増幅トランジスタＴＲ１ampと選択トランジスタＴＲ１sel各１個の、位置も示している。
さらに図６６は、該図に記載の１６画素分の電荷蓄積用電極１２のうち、太線で記載した１個の繰り返し単位に含まれるトランジスタに接続して電荷の読出し動作を行う対象とする４個の光電変換部１７に備わる電荷蓄積用電極１２を、網掛けで示した。
図６３と図６４と図６８を参照して判るように、実施例１２では、図６４と図６６に太線で記載した１個の繰り返し単位に含まれるトランジスタを用いて、図６３に記載した、（１，２）、（１，３）、（２，２）、（２，３）の位置の画素に備わる、４個の光電変換部１７から電荷を読み出す。
図６９は、図６５に太線で記載した繰り返し単位に含まれるトランジスタを用いて、図６３に記載したどの位置の画素に備わる４個の光電変換部１７の電荷を読み出すかを、示した図である。
図６８を参照して説明したように、該図に記載の太線で記載した繰り返し単位に含まれるトランジスタを用いて読出し動作を行う対象とする４個の光電変換部１７は、図６３に記載の座標において、（１，２）、（１，３）、（２，２）、（２，３）に位置する、画素アレイ１１１のロウ方向に２画素分、カラム方向に２画素分となる合計２×２画素分の光電変換部１７であった。
図６９では、図６８に記載の繰り返し単位と同じ位置となる繰り返し単位に、（１，２）−（２，３）と記載し、この繰り返し単位に備わるトランジスタを用いて（１，２）、（１，３）、（２，２）、（２，３）に位置する２×２画素分の光電変換部１７の電荷を読み出すことを記載した。さらに、図６９においては、それぞれの繰り返し単位において、どの位置の画素に備わる光電変換部１７の電荷を読み出すかを記載した。図６９に記載の画素アレイ１１１に備わるそれぞれの繰り返し単位においては、（２ｎ＋１，２ｎ＋２）、（２ｎ＋１，２ｎ＋３）、（２ｎ＋２，２ｎ＋２）、（２ｎ＋２，２ｎ＋３）、（ここで、ｎ＝０，１，２，・・・）となる２×２画素分の光電変換部１７の電荷を読み出す。
図７０は、図６４と同様の図において、第２撮像素子に備わるフォトダイオードＰＤ２の平面形状を太線で追加記載した図である。図７０には、１６画素分の積層撮像素子１０１が記載されているため、これらに備わるフォトダイオードＰＤ２も、１６画素分記載されている。
さらに図７０は、太線で記載した１個の繰り返し単位に含まれるトランジスタであって、第２撮像素子に備わるフォトダイオードＰＤ２で発生した電荷を読出す動作と該繰り返し単位に備わる第２浮遊拡散層ＦＤ２をリセットする動作とに用いる８個のトランジスタ、すなわち、４個の転送トランジスタＴＲ２trsおよび、リセット・トランジスタＴＲ２rstと増幅トランジスタＴＲ２ampと選択トランジスタＴＲ２sel各１個の、位置も示している。
さらに図７０は、該図に記載の１６画素分のフォトダイオードＰＤ２のうち、太線で記載した１個の繰り返し単位に含まれるトランジスタに接続して電荷の読出し動作を行う対象とする４個のフォトダイオードＰＤ２を、網掛けで示した。
図６３と図６４と図７０を参照して判るように、実施例１２では、図６４と図７０に太線で記載した１個の繰り返し単位に含まれるトランジスタを用いて、図６３に記載した、（２，２）、（２，３）、（３，２）、（３，３）の位置の画素に備わる、４個のフォトダイオードＰＤ２の電荷を読み出す。
図７１は、図６５に太線で記載した繰り返し単位に含まれるトランジスタを用いて、図６３に記載したどの位置の画素に備わる４個のフォトダイオードＰＤ２の電荷を読み出すかを、示した図である。
図７０を参照して説明したように、該図に記載の太線で記載した繰り返し単位に含まれるトランジスタを用いて読出し動作を行う対象とする４個のフォトダイオードＰＤ２は、図６３に記載の座標において、（２，２）、（２，３）、（３，２）、（３，３）に位置する、画素アレイ１１１のロウ方向に２画素分、カラム方向に２画素分となる合計２×２画素分のフォトダイオードＰＤ２であった。
図７１では、図７０に記載の繰り返し単位と同じ位置となる繰り返し単位に、（２，２）−（３，３）と記載し、この繰り返し単位に備わるトランジスタを用いて（（２，２）、（２，３）、（３，２）、（３，３）に位置する２×２画素分のフォトダイオードＰＤ２の電荷を読み出すことを記載した。さらに、図７１においては、それぞれの繰り返し単位において、どの位置の画素に備わるフォトダイオードＰＤ２の電荷を読み出すかを記載した。図７１に記載の画素アレイ１１１に備わるそれぞれの繰り返し単位においては、（２ｎ＋２，２ｎ＋２）、（２ｎ＋２，２ｎ＋３）、（２ｎ＋３，２ｎ＋２）、（２ｎ＋３，２ｎ＋３）、（ここで、ｎ＝０，１，２，・・・）となる２×２画素分のフォトダイオードＰＤ２の電荷を読み出す。
図６１に記載の断面図を参照して説明したように、実施例１２の固体撮像装置１００においては、１画素分の積層型撮像素子１０１が、オンチップ・マイクロ・レンズ９０と第１乃至第３の撮像素子１０２乃至１０４とを、各１個積層して備えている。また、図６２に記載の等価回路を参照して説明したように、実施例１２の固体撮像装置１００においては、４画素分の積層型撮像素子１０１が、一組の第１の制御部と一組の第２の制御部を、共有する構成となっている。そして、図６２に記載した等価回路上で４画素分の積層型撮像素子１０１を１つの繰り返し単位として、これを複数個２次元状に配列することで、固体撮像装置１００に備わる画素アレイ１１１を形成している。
しかし、図６６と図６８と図７０を比較し、また、図６７と図６９と図７１を比較すると判るように、実施例１２の固体撮像装置１００において、上記１つの繰り返し単位に備わる一組の第１の制御部と一組の第２の制御部が読み出す対象とする、４個の光電変換部１７と、４個のフォトダイオードＰＤ２と、４個のフォトダイオードＰＤ３は、必ずしも同じ４個の積層型撮像素子１０１に共通して含まれる構成とはなっていない。例えば、図６６と図６８と図７０に共通して記載した１個の繰り返し単位について述べると、この繰り返し単位に備わる一組の第１の制御部と一組の第２の制御部が読み出す対象とするフォトダイオードＰＤ３は、（１，１）、（１，２）、（２，１）、（２，２）に位置する画素に備わるものであり、前記一組の第１の制御部と一組の第２の制御部が読み出す対象とする光電変換部１７は、（１，２）、（１，３）、（２，２）、（２，３）に位置する画素に備わるものであり、前記一組の第１の制御部と一組の第２の制御部が読み出す対象とするフォトダイオードＰＤ２は、（２，２）、（２，３）、（３，２）、（３，３）に位置する画素に備わるものである。
このような特殊な構成を用いることでもたらされる作用効果を、以下に説明する。複数個のフォトダイオードＰＤ３の電荷の読み出しに用いるトランジスタの数を削減し、積層型撮像素子１０１とこれを用いた固体撮像装置１００の高集積化を図るために、前記読み出しに用いる制御部を、複数個のフォトダイオードＰＤ３の間で共有しようとすると、図６６に記載したように、４個のフォトダイオードＰＤ３にそれぞれ接続された４個の転送トランジスタＴＲ３trsを互いに近接させて配置し、これらに接続する第３浮遊拡散層ＦＤ３を共有する構成とすることが望ましい。同様に、光電変換部１７とフォトダイオードＰＤ２の電荷の読み出しに用いるトランジスタの数を削減するには、図６８に記載したように、４個の光電変換部１７の間で、１個の第１電極１１を共有する構成とすることが望ましく、かつまた、４個のフォトダイオードＰＤ２にそれぞれ接続された４個の転送トランジスタＴＲ２trsを互いに近接させて配置し、これらに接続する第２浮遊拡散層ＦＤ２を共有する構成とすることが望ましい。
しかし、４個のフォトダイオードＰＤ３の間で１個の第３浮遊拡散層ＦＤ３を共有し、４個の光電変換部１７の間で１個の第１電極１１を共有し、４個のフォトダイオードＰＤ２の間で１個の第２浮遊拡散層ＦＤ２を共有し、かつまた、前記４個のフォトダイオードＰＤ３と４個の光電変換部１７と４個のフォトダイオードＰＤ２を、それぞれ同じ４個の積層型撮像素子１０１に共通して備わる構成とするには、前記１個の第３浮遊拡散層ＦＤ３と前記１個の第１電極１１と前記１個の第２浮遊拡散層ＦＤ２とを、ほぼ同じ場所に配置する必要がある。これら第３浮遊拡散層ＦＤ３と第１電極１１と第２浮遊拡散層ＦＤ２とをほぼ同じ場所に配置しようとすると、そのための場所を確保するために、どうしても前記４個の積層型撮像素子１０１を離して配置して、前記場所を捻出する必要がある。これでは、積層型撮像素子１０１を高集積化してさらには固体撮像装置１００を高集積化することが妨げられてしまう。
本開示の実施例１２では、上記高集積化の妨げとなる要因を排除するため、前記共有の対象とする第３浮遊拡散層ＦＤ３と第１電極１１と第２浮遊拡散層ＦＤ２とをほぼ同じ場所に配置する構成を意図的に避け、前記共有の対象とする第３浮遊拡散層ＦＤ３と第１電極１１と第２浮遊拡散層ＦＤ２をそれぞれ1画素分ずつ離間した場所に配置する構成としている。より具体的には、第１電極１１と第２浮遊拡散層ＦＤ２は、第３浮遊拡散層ＦＤ３から、画素アレイ１１１におけるカラム方向へ１画素分離間した場所に配置し、かつ、第２浮遊拡散層ＦＤ２は、第３浮遊拡散層ＦＤ３と第１電極１１から、画素アレイ１１１におけるロウ方向へ１画素分離間した場所に配置している。この構成を用いることにより、この構成を備えない固体撮像装置と比較して、固体撮像装置１００の高集積化を図り易くなる、という作用効果がもたらされる。
図７２は、図６３と同様の画素の位置において、各画素に備わる電荷蓄積用電極１２へ接続し、前記電荷蓄積用電極１２を駆動するための制御信号線ＶOAの配置を表す図である。より具体的には、図７２では、幅を持って配置される前記制御信号線ＶOAの中心線を、太線実線と太線点線とで示している。
図６１を参照して説明したように、実施例１２においては、半導体基板７０の一方の面７０Ｂと光電変換部１７との間の層間絶縁層８１中に、信号配線や特定電圧の供給線に用い得る導電体の配線層とそこへの接続構造とを、積層型撮像素子１０１の積層方向へ２組、積層して備えている。図７２に、太線実線と太線点線とで記載した２組の制御信号線ＶOAは、前記半導体基板７０の一方の面７０Ｂと光電変換部１７との間に配置された２層の配線層のうちの、それぞれ１層ずつ用いて配置している。このため、図７２に太線実線と太線点線とで記載した２組の制御信号線ＶOAはその中心線を、図７２中に細線一点鎖線で記載した画素境界線上に、重ねて配置することができる。ただし、図７２においては、画素境界線部に層が異なる２組の制御信号線ＶOAが配置されていることを分かり易く示すため、太線実線と太線点線とで記載した２組の制御信号線ＶOAを少し離間して記載している。
なお、図７２に太線実線と太線点線とで記載した２組の制御信号線ＶOAは、これらを離間して配置するのであれば、１層の配線層とそこへの接続構造のみを用いても配置することが可能である。図７３において、細線破線で囲んだ領域の２組の制御信号線ＶOAを、１層の配線層とそこへの接続構造だけで配置した例を、図７３に示した。
図７４は、図６２に記載の構成を実現するために、図６３と同様の画素の位置において、積層型撮像素子１０１に備わる配線を用いて図６４に記載の各素子へ接続する配線の、一部を記載した図である。
図７４は、より具体的には、図６１に記載の複数層の配線層６２Ａ乃至６２Ｃのうち、半導体基板７０の一方の面７０Ａに最も近い１層目の配線層となる配線層６２Ａの配置を表す図であり、幅を持って配置される配線層６２Ａの中心線を、太線実線で示している。また、配線層６２Ａと、前記面７０Ａの表面に形成された各トランジスタや貫通電極６１との間の接続構造の中心点を、黒色の点で示している。
図７５も、図６２に記載の構成を実現するために、図６３と同様の画素の位置において、積層型撮像素子１０１に備わる配線を用いて図６４に記載の各素子へ接続する配線の、一部を記載した図である。
図７５は、より具体的には、図６１に記載の複数層の配線層６２Ａ乃至６２Ｃのうち、半導体基板７０の一方の面７０Ａから数えて２層目の配線層となる配線層６２Ｂの配置を、図７４に書き加えて表した図であり、幅を持って配置される配線層６２Ｂの中心線を、太線実線で示している。また、配線層６２Ｂと、前記面７０Ａの表面に形成された各トランジスタとの間の接続構造の中心点を、黒色の点で示している。
図７６も、図６２に記載の構成を実現するために、図６３と同様の画素の位置において、積層型撮像素子１０１に備わる配線を用いて図６４に記載の各素子へ接続する配線の、一部を記載した図である。
図７６は、より具体的には、図６１に記載の複数層の配線層６２Ａ乃至６２Ｃのうち、半導体基板７０の一方の面７０Ａから数えて３層目の配線層となる配線層６２Ｃの配置を表した図であり、幅を持って配置される配線層６２Ｃの中心線を、太線実線で示している。また、配線層６２Ｃと、前記面７０Ａの表面に形成された各トランジスタとの間の接続構造の中心点を、黒色の点で示している。なお、図７６には、図７５に記載した配線層６２Ｂの中心線とそこへの接続構造の中心点も、併せて記載してある。
図７７乃至図８０は、実施例１２の固体撮像装置１００の構成の概要を表す図である。
図７７乃至図８０に記載の固体撮像装置１００は、図９に示した実施例１の固体撮像装置１００と、以下の基本的な構成は同じである。すなわち、体撮像装置１００は、
（１）複数個の積層型撮像素子１０１が２次元アレイ状に配列された画素アレイ（言い換えれば撮像領域）１１１と、
（２）上記画素アレイ１１１に備わる画素を駆動するための回路として、駆動制御回路１１６、垂直駆動回路１１２、水平駆動回路１１４と、
（３）画素を駆動するための回路から、各画素へ、画素を駆動する信号を送るための画素駆動信号線１１９と、
（４）各画素から読み出した信号を、カラム信号処理回路１１３へ送るためのデータ出力線１１７（ＶＳＬ）と、
（５）上記画素アレイ１１１に備わる画素から読み出した信号に処理を加えて出力するための、カラム信号処理回路１１３、出力回路１１５と、
を備える。
図７７乃至図８０においては、実線で記載した画素駆動信号線１１９が、画素アレイ１１１のロウ方向へ複数画素にまたがって延在し、点線で記載したデータ出力線１１７が、画素アレイ１１１のカラム方向へ複数画素にまたがって延在している。画素駆動信号線１１９は画素を駆動する信号を送るための複数本の信号線である。画素駆動信号線１１９は、図６２に記載の、制御信号線ＶOA、転送トランジスタＴＲ２rst、ＴＲ３trsのゲート電極に接続された信号線ＴＴＲ２，ＴＴＲ３，リセット・トランジスタＴＲ１rst、ＴＲ２rst、ＴＲ３rstのゲート電極に接続された信号線ＴＴＲＳＴ１，ＴＴＲＳＴ２，ＴＴＲＳＴ３、選択トランジスタＴＲ１sel、ＴＲ２sel、ＴＲ３selゲート電極に接続された信号線ＴＴＲＳＥＬ１、ＴＴＲＳＥＬ２、ＴＴＲＳＥＬ３を含む。さらに、図７８乃至図８０においては、前記画素駆動信号線１１９から分岐して、画素アレイ１１１において各画素を構成している各積層型撮像素子１０１へと接続される画素駆動信号線１１９の分岐線が、実線で記載してある。同様に、一方が各積層型撮像素子１０１へ接続され、他方がデータ出力線１１７へと接続されるデータ接続線１１７の分岐線が、点線で記載してある。これら画素駆動信号線１１９の分岐線とデータ接続線１１７の分岐線は、図６２を参照して説明した、第１および第２の制御部から、各光電変換部１７、フォトダイオードＰＤ２，フォトダイオードＰＤ３へ接続される配線を表している。なお、図６２を参照して説明したように、実施例１２の固体撮像装置１００に備わる積層型撮像素子１０１は、第１および第２の制御部を、４画素分の積層型撮像素子１０１の間で共有する構成となっている。しかし、図７８乃至図８０においては、簡単のため、これらの制御部の記載を割愛している。
図７７乃至図８０において、画素を駆動する回路から各制御部へと接続する画素駆動信号線１１９はそれぞれ複数本あるが、表記を簡略にするため、これらはまとめてバス表記とした。このバス表記された一組の画素駆動信号線１１９は、画素アレイ１１１のロウ方向の２画素当たりに一組ずつ配置されている。同様に、図７７乃至図８０において、４画素分の積層型撮像素子１０１の間で共有された各制御部からカラム信号処理回路１１３へと接続するデータ出力線１１７もそれぞれ複数本あるので、これらはまとめてバス表記とした。このバス表記された一組のデータ出力線１１７は、画素アレイ１１１のカラム方向の２画素当たりに一組ずつ配置されている。さらに、図７７乃至図８０においては、画素アレイにおける各画素のロウ方向とカラム方向の画素の位置（座標）を（Ｘ，Ｙ）という書式で示した。
図７８は、図６６と図６７を参照して説明したように、図６６に太線実線で示した繰り返し単位に備わる制御部を用いて、（１，１）、（１，２）、（２，１）、（２，２）の位置の画素に備わる、４個のフォトダイオードＰＤ３の電荷を読み出す状況を、固体撮像装置１００の構成概要図上で示したものである。より具体的には、図７８に記載の画素駆動信号線１１９−１を用いて制御部へ駆動信号を送り、（１，１）、（１，２）、（２，１）、（２，２）の位置の画素に備わる、４個のフォトダイオードＰＤ３の電荷を読み出し、読み出した信号をデータ出力線（ＶＳＬ）１１７−１を介してカラム信号処理回路１１３へ送る状況を表している。
図７９は、図６８と図６９を参照して説明したように、図６８に太線実線で示した繰り返し単位に備わる制御部を用いて、（１，２）、（１，３）、（２，２）、（２，３）の位置の画素に備わる、４個の光電変換部１７の電荷を読み出す状況を、固体撮像装置１００の構成概要図上で示したものである。より具体的には、図７９に記載の画素駆動信号線１１９−１を用いて制御部へ駆動信号を送り、（１，２）、（１，３）、（２，２）、（２，３）の位置の画素に備わる、４個の光電変換部１７の電荷を読み出し、読み出した信号をデータ出力線（ＶＳＬ）１１７−１を介してカラム信号処理回路１１３へ送る状況を表している。
図８０は、図７０と図７１を参照して説明したように、図７０に太線実線で示した繰り返し単位に備わる制御部を用いて、（２，２）、（２，３）、（３，２）、（３，３）の位置の画素に備わる、４個のフォトダイオードＰＤ２の電荷を読み出す状況を、固体撮像装置１００の構成概要図上で示したものである。より具体的には、図８０に記載の画素駆動信号線１１９−１を用いて制御部へ駆動信号を送り、（２，２）、（２，３）、（３，２）、（３，３）の位置の画素に備わる、４個のフォトダイオードＰＤ２の電荷を読み出し、読み出した信号をデータ出力線（ＶＳＬ）１１７−１を介してカラム信号処理回路１１３へ送る状況を表している。
＜第１の撮像素子と、第２および第３の撮像素子との関係＞
例えば、図６１を参照して断面構造を、図６８と図６６と図７０、および、図７２と図７５を参照して平面構造を説明したように、本開示の固体撮像装置１００は、第１の撮像素子と、第２および第３の撮像素子との間で、構造が大きく異なる。本開示の積層型撮像素子１０１は、構造が大きく異なる、第１の撮像素子と、第２および第３の撮像素子と、を積層するために、特有の構成を備えている。
図８１は、図７５を再掲し、かつ、該図において太線実線で示した制御配線のうち、制御部を共有する４画素分の積層型撮像素子１０１を駆動するために必要な制御配線のみを太線実線で残し、残りの制御配線は太線点線で記載したものである。さらに、図８１においては、該図に記載のオンチップ・マイクロ・レンズ９０の中心も記載した。
本開示の積層型撮像素子１０１に備わる第２および第３の撮像素子は、該撮像素子に備わる光電変換手段であるフォトダイオードＰＤ２とＰＤ３を半導体基板７０内に形成し、かつ、半導体基板７０が備える２つの表面のうちの、前記フォトダイオードへの光の入射面とは反対側となる面に、該素子を駆動するトランジスタと駆動配線とを配置した、いわゆる裏面照射型の撮像素子となっている。駆動配線を光の入射面とは反対側に配置しているため、画素内のどの領域に配線を配置しても、これが第２および第３の撮像素子に備わるフォトダイオードＰＤ２およびＰＤ３への光の入射を妨げることがない。このため、本開示の積層型撮像素子１０１は、第２および第３の撮像素子を駆動するための制御配線を、図８１に記載したように、画素領域全域に渡って多数配置することが可能となっている。（なお、図８１においては、画素境界線の上に制御配線が重畳して記載しているため、画素境界線を認識しにくくなっている。画素境界線の位置は、図６３を参照して頂きたい。）
図８２は、図７２を再掲し、かつ、該図に記載のオンチップ・マイクロ・レンズ９０の中心と、該図に記載の第１の撮像素子に備わる電荷蓄積用電極１２を駆動する配線ＶOAと、の間の距離ｄ１を図中に書き加えたものである。図７２を参照して説明したように、本開示の固体撮像装置１００において、第１の撮像素子に備わる電荷蓄積用電極１２を駆動する配線ＶOAは、図８２中に細線一点鎖線で記載した画素境界線上に配置することができる。このため、例えばオンチップ・マイクロ・レンズ９０の中心を画素の中心に配置する場合、オンチップ・マイクロ・レンズ９０の中心と電荷蓄積用電極１２の駆動配線ＶOAとの間の距離ｄ１は、画素の中心から画素の境界までの距離となる。
本開示の積層型撮像素子１０１に備わる第１の撮像素子も、該撮像素子に備わる光電変換手段（すなわち光電変換部１７）が備える２つの表面のうちの、前記光電変換手段への光の入射面とは反対側となる面に、該素子を駆動するトランジスタと駆動配線とを配置した、いわゆる裏面照射型の撮像素子となっている。
しかし、本開示の積層型撮像素子１０１は、第１の撮像素子と、第２および第３の撮像素子と、を積層する構造となっている。このため、図８２に記載した、第１の撮像素子に備わる電荷蓄積用電極１２を駆動する配線ＶOAを不用意に配置すると、これが、第１の撮像素子の下方に配置した第２および第３の撮像素子への光の入射の妨げとなってしまう。
このため、本開示の積層型撮像素子１０１は、第１の撮像素子に備わる電荷蓄積用電極１２を駆動する配線ＶOAが、第１の撮像素子の下方に配置した第２および第３の撮像素子への光の入射の妨げとならないように、配線ＶOAをできるだけ画素の中心から遠ざけて、言い換えれば、できるだけ画素境界線に近づけて配置している。より好ましくは、図７２を参照して説明したように、配線ＶOAの中心線を画素境界線上に配置している。言い換えれば、図８２に記載した、オンチップ・マイクロ・レンズ９０の中心と電荷蓄積用電極１２の駆動配線ＶOAとの間の距離ｄ１は、図８１に記載した、駆動配線ＶOA以外の駆動配線とオンチップ・マイクロ・レンズ９０の中心との間の距離よりも、大きくしている。
例えば、図８１に記載した、第２の撮像素子に備わる４個の転送トランジスタＴＲ２trsを駆動する４本の駆動配線ＴＧ２−１乃至ＴＧ２−４とオンチップ・マイクロ・レンズ９０の中心との間の距離、および、第３の撮像素子に備わる４個の転送トランジスタＴＲ３trsを駆動する４本の駆動配線ＴＧ３−１乃至ＴＧ３−４とオンチップ・マイクロ・レンズ９０の中心との間の距離、よりも、図８２に記載した、オンチップ・マイクロ・レンズ９０の中心と電荷蓄積用電極１２の駆動配線ＶOAとの間の距離ｄ１を大きくしている。これにより、この構成を備えない固体撮像装置と比較して、第２および第３の撮像素子への光の入射が妨げられない、という作用効果がもたらされる。
図８３は、図６８を再掲し、かつ、該図に記載のオンチップ・マイクロ・レンズ９０の中心と、該図に記載の第１の撮像素子に備わる電荷蓄積用電極１２に内接する最大の円の中心と、の間の距離ｄ２を図中に書き加えたものである。
ここで、「対象となる図形に内接する最大の円の中心」は、図形の形状が例えば正方形である場合には、この四辺に内接する円の中心を意味する。一方、図形の形状が例えば長方形である場合には、この３辺に内接する円が最大となるが、この最大の円を配置し得る場所が１点とならず、線分状となる。このように、「対象となる図形に内接する最大の円」を配置し得る場所が１点に限定されない場合は、前記配置し得る場所の中心を、「対象となる図形に内接する最大の円の中心の位置」と定める。例えば、対象となる図形が長方形である場合には、前記長方形の三辺に内接する円を配置し得る線分の、中点を、「対象となる図形に内接する最大の円の中心の位置」と定める。
図８４は、図７０を再掲し、かつ、該図に記載のオンチップ・マイクロ・レンズ９０の中心と、該図に記載の第２の撮像素子に備わるフォトダイオードＰＤ２に内接する最大の円の中心と、の間の距離ｄ３を図中に書き加えたものである。
図８５は、図６６を再掲し、かつ、該図に記載のオンチップ・マイクロ・レンズ９０の中心と、該図に記載の第３の撮像素子に備わるフォトダイオードＰＤ３に内接する最大の円の中心と、の間の距離ｄ４を図中に書き加えたものである。
図８６は、図６８を再掲し、かつ、該図に記載のオンチップ・マイクロ・レンズ９０の中心と、該図に記載の第１の撮像素子に備わる第１電極１１に内接する最大の円の中心と、の間の距離ｄ２を図中に書き加えたものである。
図８７は、図６８を再掲し、かつ、該図に記載の第１電極１１と電荷蓄積用電極１２を削除する一方、該図に記載の貫通電極６１に内接する最大の円の中心と、オンチップ・マイクロ・レンズ９０の中心を書き加え、さらに、前記貫通電極６１に内接する最大の円の中心と、前記オンチップ・マイクロ・レンズ９０の中心と、の間の距離ｄ３を図中に書き加えたものである。
本開示の積層型撮像素子１０１は、第１の撮像素子と、第２および第３の撮像素子と、を積層する構造となっている。一方、図８７に記載した貫通電極６１は、図６１に記載したように、シリコン基板７０を貫通して形成される電極である。このため、積層型撮像素子１０１の第２および第３の撮像素子に備わるフォトダイオードＰＤ２およびＰＤ３は、前記貫通電極６１を避けて配置する必要がある。このため、図８７に記載した、貫通電極６１を不用意に配置すると、第２および第３の撮像素子に備わるフォトダイオードＰＤ２およびＰＤ３は、これを避けて配置する必要があるため、フォトダイオードＰＤ２およびＰＤ３が光を受ける面積が小さくなってしまう。
このため、本開示の積層型撮像素子１０１は、貫通電極６１と、貫通電極へ接続する電極であってそれがゆえに貫通電極６１を配置する場所を決定する要因となっている第１電極１１を、第１の撮像素子の下方に配置した第２および第３の撮像素子に備わるフォトダイオードＰＤ２およびＰＤ３の配置の妨げとならないように、貫通電極６１と第１電極１１をできるだけ画素の中心から遠ざけて配置している。
より好ましくは、図８３乃至図８７に記載したように、
（１）電荷蓄積用電極１２の内接円中心と、オンチップ・マイクロ・レンズ９０中心と、の間の距離ｄ２と、
（２）フォトダイオードＰＤ２の内接円中心と、オンチップ・マイクロ・レンズ９０中心と、の間の距離ｄ３と、
（３）フォトダイオードＰＤ３の内接円中心と、オンチップ・マイクロ・レンズ９０中心と、の間の距離ｄ４と、よりも、
（４）貫通電極６１と、オンチップ・マイクロ・レンズ９０中心と、の間の距離ｄ６および、
（５）第１電極１１の内接円中心と、オンチップ・マイクロ・レンズ９０中心と、の間の距離ｄ５を、
大きくしている。これにより、この構成を備えない固体撮像装置と比較して、フォトダイオードＰＤ２およびＰＤ３の配置が妨げられない、という作用効果がもたらされる。
図８８は、図６８を再掲し、第１の撮像素子に備わる貫通電極６１と第１浮遊拡散層ＦＤ１以外の符号を削除したものである。
図８９は、図７０を再掲し、第２の撮像素子に備わる第２浮遊拡散層ＦＤ２以外の符号を削除したものである。
図９０は、図６６を再掲し、第３の撮像素子に備わる第３浮遊拡散層ＦＤ３以外の符号を削除したものである。
図９１は、図６８を再掲し、第１の撮像素子に備わる電荷蓄積用電極１２と、図８８乃至図９１に記載の貫通電極６１、第１浮遊拡散層ＦＤ１、第２浮遊拡散層ＦＤ２、第３浮遊拡散層ＦＤ３と、の位置関係を示す図である。
本開示の積層型撮像素子１０１は、第１の撮像素子と、第２および第３の撮像素子と、を積層する構造となっている。一方、第１の撮像素子に備わる電荷蓄積用電極１２と第２の撮像素子に備わるフォトダイオードＰＤ２と第３の撮像素子に備わるフォトダイオードＰＤ３は、図８８乃至図９１に記載の貫通電極６１と第２浮遊拡散層ＦＤ２と第３浮遊拡散層ＦＤ３を避けて配置する必要がある。このため、後者（すなわち貫通電極６１と第２浮遊拡散層ＦＤ２と第３浮遊拡散層ＦＤ３）を不用意に配置すると、前者（すなわち電荷蓄積用電極１２とフォトダイオードＰＤ２とフォトダイオードＰＤ３）は、後者を避けて配置する必要があるため、前者が光を受ける面積が小さくなってしまう。
このため、本開示の積層型撮像素子１０１は、前述の後者（すなわち貫通電極６１と第２浮遊拡散層ＦＤ２と第３浮遊拡散層ＦＤ３）が、前述の前者（すなわち電荷蓄積用電極１２とフォトダイオードＰＤ２とフォトダイオードＰＤ３）の配置の妨げとならないように、前述の後者をできるだけ画素の中心から遠ざけて、言い換えれば、できるだけ画素境界線に近づけて、配置している。
より好ましくは、図９１に記載したように、
（１）貫通電極６１に内接する最大の円の中心と、
（２）貫通電極へ接続する電極であってそれがゆえに貫通電極６１を配置する場所を決定する要因となっている第１電極１１貫通電極に、内接する最大の円の中心と、
（３）第２浮遊拡散層ＦＤ２に内接する最大の円の中心と、
（４）第３浮遊拡散層ＦＤ３に内接する最大の円の中心と、
を、第１の撮像装置に備わる電荷蓄積用電極１２に内接する最大の円の中心よりも、外側に配置している。
より好ましくは、前記（１）乃至（４）を、第１の撮像装置に備わる電荷蓄積用電極１２の外形線よりも、外側に配置している。
より好ましくは、前記（１）乃至（４）を、第１の撮像装置に備わる電荷蓄積用電極１２の外接円よりも、外側に配置している。
あるいはまた、前記（１）乃至（４）を、第３の撮像装置に備わるフォトダイオードＰＤ３に内接する最大の円よりも、外側に配置している。
あるいはまた、前記（１）乃至（４）を、第３の撮像装置に備わるフォトダイオードＰＤ３の外形線よりも、外側に配置している。
あるいはまた、前記（１）乃至（４）を、第３の撮像装置に備わるフォトダイオードＰＤ２に内接する最大の円よりも、外側に配置している。
あるいはまた、前記（１）乃至（４）を、第３の撮像装置に備わるフォトダイオードＰＤ２の外形線よりも、外側に配置している。
図９２は、図６８を再掲し、制御部を構成するトランジスタの繰り返し配置単位を示す枠線を除去すると共に、第１電極１１と電荷蓄積用電極１２との間の最小となる距離ｄ７を書き加えたものである。
図９３は、図６４を再掲し、制御部を構成するトランジスタの繰り返し配置単位を示す枠線を除去したものである。
図６を参照して説明したように、本開示の実施例の第１の撮像素子に備わる光電変換部１７では、電荷蓄積用電極に電荷蓄積用となる第１の電圧を印加することで、光電変換層１７で発生した電荷を下層半導体層１５Ａに蓄積し、また、電荷蓄積用電極に電荷転送用（言い換えれば、電荷読み出し用）となる第２の電圧を印加することで、下層半導体層１５Ａに蓄積した電荷を第１電極１１へと転送して読み出している。この場合、下層半導体層１５Ａと電荷蓄積用電極１２と第１電極１１は、それぞれＭＯＳトランジスタにおけるチャネルとゲート電極とドレイン電極と類似の機能を果たしている。しかし、ＭＯＳトランジスタは、ソースおよびドレイン領域とチャネル領域との間で導電型が異なり（例えばＮＭＯＳの場合、ソースおよびドレイン領域はＮ型、チャネル領域はＰ型）、これに起因して、２つの領域の間には電位障壁が生じる。この電位障壁により、トランジスタをオフさせたときには、ソース領域からドレイン領域へのキャリアの移動（言い換えれば、リーク電流）が抑制される。これに対して、第１の撮像素子に備わる光電変換部１７の場合、下層半導体層１５Ａ内に前記チャネル領域とドレイン領域とのような電位障壁が無い。このため、第１の撮像素子に備わる光電変換部１７においてリーク電流を抑制するためには、電荷を蓄積させる電荷蓄積電極１２と電荷の転送先となる第１電極１１との間の距離を、ある程度離間させることが好ましい。例えば、電荷を蓄積させる電荷蓄積電極１２と電荷の転送先となる第１電極１１との間の距離を、通常のＭＯＳトランジスタにおける最小のゲート長よりも、大きくすることが好ましい。あるいは、電荷を蓄積させる電荷蓄積電極１２と電荷の転送先となる第１電極１１との間の距離を、積層型撮像素子１０１の半導体基板７０の一方の面７０Ａに形成したＭＯＳトランジスタに備わる最小のＬ長よりも、大きくすることが好ましい。このような構成を備えることにより、このような構成を備えない固体撮像装置１００と比較して、下層半導体層１５Ａに含まれる領域であって電荷蓄積電極１２の上方に配置した領域から、下層半導体層１５Ａに含まれる領域であって第１電極１１の上方に配置した領域へと流れるリーク電流を低減できる、という作用効果がもたらされる。
＜実施例１２の変形例＞
図８１乃至図９３を引用して説明したそれぞれの関係は、図６２乃至図８０に記載した、画素共有構造を備えた固体撮像装置１００だけでなく、画素共有構造を備えない、いわゆる単画素構造の積層型撮像素子１０１を画素アレイ状に配列した固体撮像装置１００においても成り立つ。
単画素構造について、図６２と同様の図を図９４に、図６６と同様の図を図９５に、図７０と同様の図を図９６に、図６８と同様の図を図９７に、図７４と同様の図を図９８に、図７５と同様の図を図９９に、図７６と同様の図を図１００に、図８２と同様の図を図１０１に、図８５と同様の図を図１０２に、図８４と同様の図を図１０３に、図８３と同様の図を図１０４に、図９１と同様の図を図１０５に、図９２と同様の図を図１０６に、図９３と同様の図を図１０７に示した。
図８１乃至図９３を引用して説明したそれぞれの関係は、図９４乃至図１０７に記載した、いわゆる単画素構造の積層型撮像素子１０１を画素アレイ状に配列した固体撮像装置１００においても成り立つ。上記の関係が図９４乃至図１０７においても成り立つ様子は、図８１乃至図９３を引用しての説明と同様であるので、改めての説明は割愛する。
以上、本開示を好ましい実施例に基づき説明したが、本開示はこれらの実施例に限定されるものではない。実施例にて説明した撮像素子、積層型撮像素子、固体撮像装置の構造や構成、製造条件、製造方法、使用した材料は例示であり、適宜変更することができる。実施例１の撮像素子と実施例２の撮像素子と実施例３の撮像素子と実施例４の撮像素子と実施例５の撮像素子を任意に組み合わせることができるし、実施例１の撮像素子と実施例２の撮像素子と実施例３の撮像素子と実施例４の撮像素子と実施例６の撮像素子を任意に組み合わせることができる。
場合によっては、浮遊拡散層ＦＤ1，ＦＤ21，ＦＤ3，５１Ｃ，４５Ｃ，４６Ｃを共有化することもできる。
図４８に、例えば、実施例１において説明した撮像素子、積層型撮像素子の変形例を示すように、第１電極１１は、絶縁層８２に設けられた開口部８４Ａ内を延在し、光電変換層１５と接続されている構成とすることもできる。
あるいは又、図４９に、例えば、実施例１において説明した撮像素子、積層型撮像素子の変形例を示し、図５０Ａに第１電極の部分等の拡大された模式的な一部断面図を示すように、第１電極１１の頂面の縁部は絶縁層８２で覆われており、開口部８４Ｂの底面には第１電極１１が露出しており、第１電極１１の頂面と接する絶縁層８２の面を第１面８２ａ、電荷蓄積用電極１２と対向する光電変換層１５の部分と接する絶縁層８２の面を第２面８２ｂとしたとき、開口部８４Ｂの側面は、第１面８２ａから第２面８２ｂに向かって広がる傾斜を有する。このように、開口部８４Ｂの側面に傾斜を付けることで、光電変換層１５から第１電極１１への電荷の移動がより滑らかとなる。尚、図５０Ａに示した例では、開口部８４Ｂの軸線を中心として、開口部８４Ｂの側面は回転対称であるが、図５０Ｂに示すように、第１面８２ａから第２面８２ｂに向かって広がる傾斜を有する開口部８４Ｃの側面が電荷蓄積用電極１２側に位置するように、開口部８４Ｃを設けてもよい。これによって、開口部８４Ｃを挟んで電荷蓄積用電極１２とは反対側の光電変換層１５の部分からの電荷の移動が行われ難くなる。また、開口部８４Ｂの側面は、第１面８２ａから第２面８２ｂに向かって広がる傾斜を有するが、第２面８２ｂにおける開口部８４Ｂの側面の縁部は、図５０Ａに示したように、第１電極１１の縁部よりも外側に位置してもよいし、図５０Ｃに示すように、第１電極１１の縁部よりも内側に位置してもよい。前者の構成を採用することで、電荷の転送が一層容易になるし、後者の構成を採用することで、開口部の形成時の形状バラツキを小さくすることができる。
これらの開口部８４Ｂ，８４Ｃは、絶縁層に開口部をエッチング法に基づき形成するときに形成するレジスト材料から成るエッチング用マスクをリフローすることで、エッチング用マスクの開口側面に傾斜を付け、このエッチング用マスクを用いて絶縁層８２をエッチングすることで、形成することができる。
あるいは又、実施例１１において説明した電荷排出電極１４に関して、図５１に示すように、光電変換層１５は、絶縁層８２に設けられた第２開口部８５Ａ内を延在し、電荷排出電極１４と接続されており、電荷排出電極１４の頂面の縁部は絶縁層８２で覆われており、第２開口部８５Ａの底面には電荷排出電極１４が露出しており、電荷排出電極１４の頂面と接する絶縁層８２の面を第３面８２ｃ、電荷蓄積用電極１２と対向する光電変換層１５の部分と接する絶縁層８２の面を第２面８２ｂとしたとき、第２開口部８５Ａの側面は、第３面８２ｃから第２面８２ｂに向かって広がる傾斜を有する形態とすることができる。
また、図５２に、例えば、実施例１において説明した撮像素子、積層型撮像素子の変形例を示すように、第２電極１６の側から光が入射し、第２電極１６よりの光入射側には遮光層９２が形成されている構成とすることもできる。尚、光電変換層よりも光入射側に設けられた各種配線を遮光層として機能させることもできる。
尚、図５２に示した例では、遮光層９２は、第２電極１６の上方に形成されているが、即ち、第２電極１６よりの光入射側であって、第１電極１１の上方に遮光層９２が形成されているが、図５３に示すように、第２電極１６の光入射側の面の上に配設されてもよい。また、場合によっては、図５４に示すように、第２電極１６に遮光層９２が形成されていてもよい。
あるいは又、第２電極１６側から光が入射し、第１電極１１には光が入射しない構造とすることもできる。具体的には、図５２に示したように、第２電極１６よりの光入射側であって、第１電極１１の上方には遮光層９２が形成されている。あるいは又、図５５に示すように、電荷蓄積用電極１２及び第２電極１６の上方にはオンチップ・マイクロ・レンズ９０が設けられており、オンチップ・マイクロ・レンズ９０に入射する光は、電荷蓄積用電極１２に集光され、第１電極１１には到達しない構造とすることもできる。あるいは又、オンチップ・マイクロ・レンズ９０に入射する光は、第１電極１１には到達しない構造とすることもできる。
これらの構成、構造を採用することで、あるいは又、電荷蓄積用電極１２の上方に位置する光電変換層１５の部分のみに光が入射するように遮光層９２を設け、あるいは又、オンチップ・マイクロ・レンズ９０を設計することで、第１電極１１の上方に位置する光電変換層１５の部分は光電変換に寄与しなくなるので、全画素をより確実に一斉にリセットすることができ、グローバルシャッター機能を一層容易に実現することができる。即ち、これらの構成、構造を有する撮像素子を、複数、備えた固体撮像装置の駆動方法にあっては、
全ての撮像素子において、一斉に、光電変換層１５に電荷を蓄積しながら、第１電極１１における電荷を系外に排出し、その後、
全ての撮像素子において、一斉に、光電変換層１５に蓄積された電荷を第１電極１１に転送し、転送完了後、順次、各撮像素子において第１電極１１に転送された電荷を読み出す、
各工程を繰り返す。
このような固体撮像装置の駆動方法にあっては、各撮像素子は、第２電極側から入射した光が第１電極には入射しない構造を有し、全ての撮像素子において、一斉に、光電変換層に電荷を蓄積しながら、第１電極における電荷を系外に排出するので、全撮像素子において同時に第１電極のリセットを確実に行うことができる。そして、その後、全ての撮像素子において、一斉に、光電変換層に蓄積された電荷を第１電極に転送し、転送完了後、順次、各撮像素子において第１電極に転送された電荷を読み出す。それ故、所謂グローバルシャッター機能を容易に実現することができる。
光電変換層は１層からの構成に限定されない。例えば、実施例１において説明した撮像素子、積層型撮像素子の変形例を図５６に示すように、光電変換層１５を、例えば、ＩＧＺＯから成る下層半導体層１５Ａと、実施例１において説明した光電変換層１５を構成する材料から成る上層光電変換層１５Ｂの積層構造とすることもできる。このように下層半導体層１５Ａを設けることで、電荷蓄積時の再結合を防止することができ、光電変換層１５に蓄積した電荷の第１電極１１への転送効率を増加させることができるし、暗電流の生成を抑制することができる。
図１及び図２に示した実施例１にあっては、電荷蓄積用電極セグメント１２1，１２2，１２3の厚さを漸次薄くすることで、絶縁層セグメント８２1，８２2，８２3の厚さを漸次厚くしている。一方、実施例１の変形例における電荷蓄積用電極、光電変換層及び第２電極が積層された部分を拡大した模式的な一部断面図を図５７に示すように、電荷蓄積用電極セグメント１２1，１２2，１２3の厚さを一定とし、絶縁層セグメント８２1，８２2，８２3の厚さを漸次厚くしてもよい。尚、光電変換層セグメント１５1，１５2，１５3の厚さは一定である。
また、図１２に示した実施例２にあっては、電荷蓄積用電極セグメント１２1，１２2，１２3の厚さを漸次薄くすることで、光電変換層セグメント１５1，１５2，１５3の厚さを漸次厚くしている。一方、実施例２の変形例における電荷蓄積用電極、光電変換層及び第２電極が積層された部分を拡大した模式的な一部断面図を図５８に示すように、電荷蓄積用電極セグメント１２1，１２2，１２3の厚さを一定とし、絶縁層セグメント８２1，８２2，８２3の厚さを漸次薄くすることで、光電変換層セグメント１５1，１５2，１５3の厚さを漸次厚くしてもよい。
以上に説明した各種の変形例は、他の実施例に対しても適用することができることは云うまでもない。
実施例においては、電子を信号電荷としており、半導体基板に形成された光電変換層の導電型をｎ型としたが、正孔を信号電荷とする固体撮像装置にも適用できる。この場合には、各半導体領域を逆の導電型の半導体領域で構成すればよく、半導体基板に形成された光電変換層の導電型はｐ型とすればよい。
また、実施例にあっては、入射光量に応じた信号電荷を物理量として検知する単位画素が行列状に配置されて成るＣＭＯＳ型固体撮像装置に適用した場合を例に挙げて説明したが、ＣＭＯＳ型固体撮像装置への適用に限られるものではなく、ＣＣＤ型固体撮像装置に適用することもできる。後者の場合、信号電荷は、ＣＣＤ型構造の垂直転送レジスタによって垂直方向に転送され、水平転送レジスタによって水平方向に転送され、増幅されることにより画素信号（画像信号）が出力される。また、画素が２次元マトリクス状に形成され、画素列毎にカラム信号処理回路を配置して成るカラム方式の固体撮像装置全般に限定するものでもない。更には、場合によっては、選択トランジスタを省略することもできる。
更には、本開示の撮像素子、積層型撮像素子は、可視光の入射光量の分布を検知して画像として撮像する固体撮像装置への適用に限らず、赤外線やＸ線、あるいは、粒子等の入射量の分布を画像として撮像する固体撮像装置にも適用可能である。また、広義には、圧力や静電容量等、他の物理量の分布を検知して画像として撮像する指紋検出センサ等の固体撮像装置（物理量分布検知装置）全般に対して適用可能である。
更には、撮像領域の各単位画素を行単位で順に走査して各単位画素から画素信号を読み出す固体撮像装置に限られるものではない。画素単位で任意の画素を選択して、選択画素から画素単位で画素信号を読み出すＸ−Ｙアドレス型の固体撮像装置に対しても適用可能である。固体撮像装置はワンチップとして形成された形態であってもよいし、撮像領域と、駆動回路又は光学系とを纏めてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。
また、固体撮像装置への適用に限られるものではなく、撮像装置にも適用可能である。ここで、撮像装置とは、デジタルスチルカメラやビデオカメラ等のカメラシステムや、携帯電話機等の撮像機能を有する電子機器を指す。電子機器に搭載されるモジュール状の形態、即ち、カメラモジュールを撮像装置とする場合もある。
本開示の撮像素子、積層型撮像素子から構成された固体撮像装置２０１を電子機器（カメラ）２００に用いた例を、図５９に概念図として示す。電子機器２００は、固体撮像装置２０１、光学レンズ２１０、シャッタ装置２１１、駆動回路２１２、及び、信号処理回路２１３を有する。光学レンズ２１０は、被写体からの像光（入射光）を固体撮像装置２０１の撮像面上に結像させる。これにより固体撮像装置２０１内に、一定期間、信号電荷が蓄積される。シャッタ装置２１１は、固体撮像装置２０１への光照射期間及び遮光期間を制御する。駆動回路２１２は、固体撮像装置２０１の転送動作等及びシャッタ装置２１１のシャッタ動作を制御する駆動信号を供給する。駆動回路２１２から供給される駆動信号（タイミング信号）により、固体撮像装置２０１の信号転送を行う。信号処理回路２１３は、各種の信号処理を行う。信号処理が行われた映像信号は、メモリ等の記憶媒体に記憶され、あるいは、モニタに出力される。このような電子機器２００では、固体撮像装置２０１における画素サイズの微細化及び転送効率の向上を達成することができるので、画素特性の向上が図られた電子機器２００を得ることができる。固体撮像装置２０１を適用できる電子機器２００としては、カメラに限られるものではなく、デジタルスチルカメラ、携帯電話機等のモバイル機器向けカメラモジュール等の撮像装置に適用可能である。
尚、本開示は、以下のような構成を取ることもできる。
［Ａ０１］《撮像素子：第１の態様》
第１電極、光電変換層及び第２電極が積層されて成る光電変換部を備えており、
光電変換部は、更に、第１電極と離間して配置され、且つ、絶縁層を介して光電変換層と対向して配置された電荷蓄積用電極を備えており、
光電変換部は、Ｎ個（但し、Ｎ≧２）の光電変換部セグメントから構成されており、
光電変換層は、Ｎ個の光電変換層セグメントから構成されており、
絶縁層は、Ｎ個の絶縁層セグメントから構成されており、
電荷蓄積用電極は、Ｎ個の電荷蓄積用電極セグメントから構成されており、
第ｎ番目（但し、ｎ＝１，２，３・・・Ｎ）の光電変換部セグメントは、第ｎ番目の電荷蓄積用電極セグメント、第ｎ番目の絶縁層セグメント及び第ｎ番目の光電変換層セグメントから構成されており、
ｎの値が大きい光電変換部セグメントほど、第１電極から離れて位置し、
第１番目の光電変換部セグメントから第Ｎ番目の光電変換部セグメントに亙り、絶縁層セグメントの厚さが、漸次、変化している撮像素子。
［Ａ０２］《撮像素子：第２の態様》
第１電極、光電変換層及び第２電極が積層されて成る光電変換部を備えており、
光電変換部は、更に、第１電極と離間して配置され、且つ、絶縁層を介して光電変換層と対向して配置された電荷蓄積用電極を備えており、
光電変換部は、Ｎ個（但し、Ｎ≧２）の光電変換部セグメントから構成されており、
光電変換層は、Ｎ個の光電変換層セグメントから構成されており、
絶縁層は、Ｎ個の絶縁層セグメントから構成されており、
電荷蓄積用電極は、Ｎ個の電荷蓄積用電極セグメントから構成されており、
第ｎ番目（但し、ｎ＝１，２，３・・・Ｎ）の光電変換部セグメントは、第ｎ番目の電荷蓄積用電極セグメント、第ｎ番目の絶縁層セグメント及び第ｎ番目の光電変換層セグメントから構成されており、
ｎの値が大きい光電変換部セグメントほど、第１電極から離れて位置し、
第１番目の光電変換部セグメントから第Ｎ番目の光電変換部セグメントに亙り、光電変換層セグメントの厚さが、漸次、変化している撮像素子。
［Ａ０３］《撮像素子：第３の態様》
第１電極、光電変換層及び第２電極が積層されて成る光電変換部を備えており、
光電変換部は、更に、第１電極と離間して配置され、且つ、絶縁層を介して光電変換層と対向して配置された電荷蓄積用電極を備えており、
光電変換部は、Ｎ個（但し、Ｎ≧２）の光電変換部セグメントから構成されており、
光電変換層は、Ｎ個の光電変換層セグメントから構成されており、
絶縁層は、Ｎ個の絶縁層セグメントから構成されており、
電荷蓄積用電極は、Ｎ個の電荷蓄積用電極セグメントから構成されており、
第ｎ番目（但し、ｎ＝１，２，３・・・Ｎ）の光電変換部セグメントは、第ｎ番目の電荷蓄積用電極セグメント、第ｎ番目の絶縁層セグメント及び第ｎ番目の光電変換層セグメントから構成されており、
ｎの値が大きい光電変換部セグメントほど、第１電極から離れて位置し、
隣接する光電変換部セグメントにおいて、絶縁層セグメントを構成する材料が異なる撮像素子。
［Ａ０４］《撮像素子：第４の態様》
第１電極、光電変換層及び第２電極が積層されて成る光電変換部を備えており、
光電変換部は、更に、第１電極と離間して配置され、且つ、絶縁層を介して光電変換層と対向して配置された電荷蓄積用電極を備えており、
光電変換部は、Ｎ個（但し、Ｎ≧２）の光電変換部セグメントから構成されており、
光電変換層は、Ｎ個の光電変換層セグメントから構成されており、
絶縁層は、Ｎ個の絶縁層セグメントから構成されており、
電荷蓄積用電極は、相互に離間されて配置された、Ｎ個の電荷蓄積用電極セグメントから構成されており、
第ｎ番目（但し、ｎ＝１，２，３・・・Ｎ）の光電変換部セグメントは、第ｎ番目の電荷蓄積用電極セグメント、第ｎ番目の絶縁層セグメント及び第ｎ番目の光電変換層セグメントから構成されており、
ｎの値が大きい光電変換部セグメントほど、第１電極から離れて位置し、
隣接する光電変換部セグメントにおいて、電荷蓄積用電極セグメントを構成する材料が異なる撮像素子。
［Ａ０５］《撮像素子：第５の態様》
第１電極、光電変換層及び第２電極が積層されて成る光電変換部を備えており、
光電変換部は、更に、第１電極と離間して配置され、且つ、絶縁層を介して光電変換層と対向して配置された電荷蓄積用電極を備えており、
光電変換部は、Ｎ個（但し、Ｎ≧２）の光電変換部セグメントから構成されており、
光電変換層は、Ｎ個の光電変換層セグメントから構成されており、
絶縁層は、Ｎ個の絶縁層セグメントから構成されており、
電荷蓄積用電極は、相互に離間されて配置された、Ｎ個の電荷蓄積用電極セグメントから構成されており、
第ｎ番目（但し、ｎ＝１，２，３・・・Ｎ）の光電変換部セグメントは、第ｎ番目の電荷蓄積用電極セグメント、第ｎ番目の絶縁層セグメント及び第ｎ番目の光電変換層セグメントから構成されており、
ｎの値が大きい光電変換部セグメントほど、第１電極から離れて位置し、
第１番目の光電変換部セグメントから第Ｎ番目の光電変換部セグメントに亙り、電荷蓄積用電極セグメントの面積が、漸次、小さくなっている撮像素子。
［Ａ０６］《撮像素子：第６の態様》
第１電極、光電変換層及び第２電極が積層されて成る光電変換部を備えており、
光電変換部は、更に、第１電極と離間して配置され、且つ、絶縁層を介して光電変換層と対向して配置された電荷蓄積用電極を備えており、
電荷蓄積用電極と絶縁層と光電変換層の積層方向をＺ方向、第１電極から離れる方向をＸ方向としたとき、ＹＺ仮想平面で電荷蓄積用電極と絶縁層と光電変換層が積層された積層部分を切断したときの積層部分の断面積は、第１電極からの距離に依存して変化する撮像素子。
［Ｂ０１］半導体基板を更に備えており、
光電変換部は、半導体基板の上方に配置されている［Ａ０１］乃至［Ａ０６］のいずれか１項に記載の撮像素子。
［Ｂ０２］第１電極は、絶縁層に設けられた開口部内を延在し、光電変換層と接続されている［Ａ０１］乃至［Ｂ０１］のいずれか１項に記載の撮像素子。
［Ｂ０３］光電変換層は、絶縁層に設けられた開口部内を延在し、第１電極と接続されている［Ａ０１］乃至［Ｂ０１］のいずれか１項に記載の撮像素子。
［Ｂ０４］第１電極の頂面の縁部は絶縁層で覆われており、
開口部の底面には第１電極が露出しており、
第１電極の頂面と接する絶縁層の面を第１面、電荷蓄積用電極と対向する光電変換層の部分と接する絶縁層の面を第２面としたとき、開口部の側面は、第１面から第２面に向かって広がる傾斜を有する［Ｂ０３］に記載の撮像素子。
［Ｂ０５］第１面から第２面に向かって広がる傾斜を有する開口部の側面は、電荷蓄積用電極側に位置する［Ｂ０４］に記載の撮像素子。
［Ｂ０６］《第１電極及び電荷蓄積用電極の電位の制御》
半導体基板に設けられ、駆動回路を有する制御部を更に備えており、
第１電極及び電荷蓄積用電極は、駆動回路に接続されており、
電荷蓄積期間において、駆動回路から、第１電極に電位Ｖ11が印加され、電荷蓄積用電極に電位Ｖ12が印加され、光電変換層に電荷が蓄積され、
電荷転送期間において、駆動回路から、第１電極に電位Ｖ21が印加され、電荷蓄積用電極に電位Ｖ22が印加され、光電変換層に蓄積された電荷が第１電極を経由して制御部に読み出される［Ａ０１］乃至［Ｂ０５］のいずれか１項に記載の撮像素子。
但し、第１電極の電位が第２電極より高い場合、
Ｖ12≧Ｖ11、且つ、Ｖ22＜Ｖ21
であり、第１電極の電位が第２電極より低い場合、
Ｖ12≦Ｖ11、且つ、Ｖ22＞Ｖ21
である。
［Ｂ０７］《電荷排出電極》
光電変換層に接続され、第１電極及び電荷蓄積用電極と離間して配置された電荷排出電極を更に備えている［Ａ０１］乃至［Ｂ０６］のいずれか１項に記載の撮像素子。
［Ｂ０８］電荷排出電極は、第１電極及び電荷蓄積用電極を取り囲むように配置されている［Ｂ０７］に記載の撮像素子。
［Ｂ０９］光電変換層は、絶縁層に設けられた第２開口部内を延在し、電荷排出電極と接続されており、
電荷排出電極の頂面の縁部は絶縁層で覆われており、
第２開口部の底面には電荷排出電極が露出しており、
電荷排出電極の頂面と接する絶縁層の面を第３面、電荷蓄積用電極と対向する光電変換層の部分と接する絶縁層の面を第２面としたとき、第２開口部の側面は、第３面から第２面に向かって広がる傾斜を有する［Ｂ０７］又は［Ｂ０８］に記載の撮像素子。
［Ｂ１０］《第１電極、電荷蓄積用電極及び電荷排出電極の電位の制御》
半導体基板に設けられ、駆動回路を有する制御部を更に備えており、
第１電極、電荷蓄積用電極及び電荷排出電極は、駆動回路に接続されており、
電荷蓄積期間において、駆動回路から、第１電極に電位Ｖ11が印加され、電荷蓄積用電極に電位Ｖ12が印加され、電荷排出電極に電位Ｖ14が印加され、光電変換層に電荷が蓄積され、
電荷転送期間において、駆動回路から、第１電極に電位Ｖ21が印加され、電荷蓄積用電極に電位Ｖ22が印加され、電荷排出電極に電位Ｖ24が印加され、光電変換層に蓄積された電荷が第１電極を介して制御部に読み出される［Ｂ０７］乃至［Ｂ０９］のいずれか１項に記載の撮像素子。
但し、第１電極の電位が第２電極より高い場合、
Ｖ14＞Ｖ11、且つ、Ｖ24＜Ｖ21
であり、第１電極の電位が第２電極より低い場合、
Ｖ14＜Ｖ11、且つ、Ｖ24＞Ｖ21
である。
［Ｂ１１］第１電極の電位が第２電極より高い場合、電荷転送期間において、第１電極に最も近い所に位置する電荷蓄積用電極セグメントに印加される電位は、第１電極に最も遠い所に位置する電荷蓄積用電極セグメントに印加される電位よりも高く、
第１電極の電位が第２電極より低い場合、電荷転送期間において、第１電極に最も近い所に位置する電荷蓄積用電極セグメントに印加される電位は、第１電極に最も遠い所に位置する電荷蓄積用電極セグメントに印加される電位よりも低い［Ａ０１］乃至［Ｂ１０］のいずれか１項に記載の撮像素子。
［Ｂ１２］半導体基板には、制御部を構成する少なくとも浮遊拡散層及び増幅トランジスタが設けられており、
第１電極は、浮遊拡散層及び増幅トランジスタのゲート部に接続されている［Ａ０１］乃至［Ｂ１１］のいずれか１項に記載の撮像素子。
［Ｂ１３］半導体基板には、更に、制御部を構成するリセット・トランジスタ及び選択トランジスタが設けられており、
浮遊拡散層は、リセット・トランジスタの一方のソース／ドレイン領域に接続されており、
増幅トランジスタの一方のソース／ドレイン領域は、選択トランジスタの一方のソース／ドレイン領域に接続されており、選択トランジスタの他方のソース／ドレイン領域は信号線に接続されている［Ｂ１２］に記載の撮像素子。
［Ｂ１４］電荷蓄積用電極の大きさは第１電極よりも大きい［Ａ０１］乃至［Ｂ１３］のいずれか１項に記載の撮像素子。
［Ｂ１５］第２電極側から光が入射し、第２電極よりの光入射側には遮光層が形成されている［Ａ０１］乃至［Ｂ１４］のいずれか１項に記載の撮像素子。
［Ｂ１６］第２電極側から光が入射し、第１電極には光が入射しない［Ａ０１］乃至［Ｂ１４］のいずれか１項に記載の撮像素子。
［Ｂ１７］第２電極よりの光入射側であって、第１電極の上方には遮光層が形成されている［Ｂ１６］に記載の撮像素子。
［Ｂ１８］電荷蓄積用電極及び第２電極の上方にはオンチップ・マイクロ・レンズが設けられており、
オンチップ・マイクロ・レンズに入射する光は、電荷蓄積用電極に集光される［Ｂ１６］に記載の撮像素子。
［Ｃ０１］《積層型撮像素子》
［Ａ０１］乃至［Ｂ１８］のいずれか１項に記載の撮像素子を少なくとも１つ有する積層型撮像素子。
［Ｄ０１］《固体撮像装置：第１の態様》
第１電極、光電変換層及び第２電極が積層されて成る光電変換部を備えており、
光電変換部は、更に、第１電極と離間して配置され、且つ、絶縁層を介して光電変換層と対向して配置された電荷蓄積用電極を備えた撮像素子を、複数、有しており、
複数の撮像素子から撮像素子ブロックが構成されており、
撮像素子ブロックを構成する複数の撮像素子において第１電極が共有されている固体撮像装置。
［Ｄ０２］《固体撮像装置：第２の態様》
［Ａ０１］乃至［Ｂ１７］のいずれか１項に記載の撮像素子を、複数、有しており、
複数の撮像素子から撮像素子ブロックが構成されており、
撮像素子ブロックを構成する複数の撮像素子において第１電極が共有されている固体撮像装置。
［Ｄ０３］撮像素子ブロックを構成する複数の撮像素子の間には転送制御用電極が配設されている［Ｄ０１］又は［Ｄ０２］に記載の固体撮像装置。
［Ｄ０４］１つの撮像素子の上方に１つのオン・チップ・マイクロ・レンズが配設されている［Ｄ０１］乃至［Ｄ０３］のいずれか１項に記載の固体撮像装置。
［Ｄ０５］２つの撮像素子から撮像素子ブロックが構成されており、
撮像素子ブロックの上方に１つのオン・チップ・マイクロ・レンズが配設されている［Ｄ０１］乃至［Ｄ０４］のいずれか１項に記載の固体撮像装置。
［Ｄ０６］複数の撮像素子に対して１つの浮遊拡散層が設けられている［Ｄ０１］乃至［Ｄ０５］のいずれか１項に記載の固体撮像装置。
［Ｄ０７］第１電極は、各撮像素子の電荷蓄積用電極に隣接して配置されている［Ｄ０１］乃至［Ｄ０６］のいずれか１項に記載の固体撮像装置。
［Ｄ０８］第１電極が、複数の撮像素子の一部の電荷蓄積用電極に隣接して配置されており、複数の撮像素子の残りの電荷蓄積用電極とは隣接して配置されてはいない［Ｄ０１］乃至［Ｄ０７］のいずれか１項に記載の固体撮像装置。
［Ｄ０９］撮像素子を構成する電荷蓄積用電極と撮像素子を構成する電荷蓄積用電極との間の距離は、第１電極に隣接した撮像素子における第１電極と電荷蓄積用電極との間の距離よりも長い［Ｄ０８］に記載の固体撮像装置。
［Ｅ０１］《固体撮像装置：第３の態様》
［Ａ０１］乃至［Ａ０６］のいずれか１項に記載の撮像素子を、複数、備えた固体撮像装置。
［Ｅ０２］《固体撮像装置：第４の態様》
［Ｃ０１］に記載の積層型撮像素子を、複数、備えた固体撮像装置。
［Ｆ０１］《固体撮像装置の駆動方法》
第１電極、光電変換層及び第２電極が積層されて成る光電変換部を備えており、
光電変換部は、更に、第１電極と離間して配置され、且つ、絶縁層を介して光電変換層と対向して配置された電荷蓄積用電極を備えており、
第２電極側から光が入射し、第１電極には光が入射しない構造を有する撮像素子を、複数、備えた固体撮像装置の駆動方法であって、
全ての撮像素子において、一斉に、光電変換層に電荷を蓄積しながら、第１電極における電荷を系外に排出し、その後、
全ての撮像素子において、一斉に、光電変換層に蓄積された電荷を第１電極に転送し、転送完了後、順次、各撮像素子において第１電極に転送された電荷を読み出す、
各工程を繰り返す固体撮像装置の駆動方法。
１０1，１０2，１０3・・・光電変換部セグメント、１１，１１’・・・第１電極、１２，１２’・・・電荷蓄積用電極、１２1，１２2，１２3・・・電荷蓄積用電極セグメント、１３’・・・転送制御用電極、１４・・・電荷排出電極、１５・・・光電変換層、１５1，１５2，１５3・・・光電変換層セグメント、１６・・・第２電極、４１・・・第２撮像素子を構成するｎ型半導体領域、４３・・・第３撮像素子を構成するｎ型半導体領域、４２，４４，７３・・・ｐ+層、ＦＤ1，ＦＤ21，ＦＤ3，４５Ｃ，４６Ｃ・・・浮遊拡散層、ＴＲ１amp・・・増幅トランジスタ、ＴＲ１rst・・・リセット・トランジスタ、ＴＲ１sel・・・選択トランジスタ、５１・・・リセット・トランジスタＴＲ１rstのゲート部、５１Ａ・・・リセット・トランジスタＴＲ１rstのチャネル形成領域、５１Ｂ，５１Ｃ・・・リセット・トランジスタＴＲ１rstのソース／ドレイン領域、５２・・・増幅トランジスタＴＲ１ampのゲート部、５２Ａ・・・増幅トランジスタＴＲ１ampチャネル形成領域、５２Ｂ，５２Ｃ・・・増幅トランジスタＴＲ１ampのソース／ドレイン領域、５３・・・選択トランジスタＴＲ１selのゲート部、５３Ａ・・・選択トランジスタＴＲ１selのチャネル形成領域、５３Ｂ，５３Ｃ・・・選択トランジスタＴＲ１selのソース／ドレイン領域、ＴＲ２trs・・・転送トランジスタ、４５・・・転送トランジスタのゲート部、ＴＲ２rst・・・リセット・トランジスタ、ＴＲ２amp・・・増幅トランジスタ、ＴＲ２sel・・・選択トランジスタ、ＴＲ３trs・・・転送トランジスタ、４６・・・転送トランジスタのゲート部、ＴＲ３rst・・・リセット・トランジスタ、ＴＲ３amp・・・増幅トランジスタ、ＴＲ３sel・・・選択トランジスタ、ＶDD・・・電源、ＲＳＴ1，ＲＳＴ2，ＲＳＴ3・・・リセット線、ＳＥＬ1，ＳＥＬ2，ＳＥＬ3・・・選択線、１１７，ＶＳＬ1，ＶＳＬ2，ＶＳＬ3・・・信号線、ＴＧ2，ＴＧ3・・・転送ゲート線、ＶOA，ＶOT，ＶOU・・・配線、６１・・・コンタクトホール部、６２・・・配線層、６３，６４，６８Ａ・・・パッド部、６５，６８Ｂ・・・接続孔、６６，６７，６９・・・接続部、７０・・・半導体基板、７０Ａ・・・半導体基板の第１面（おもて面）、７０Ｂ・・・半導体基板の第２面（裏面）、７１・・・素子分離領域、７２・・・酸化膜、７４・・・ＨｆＯ2膜、７５・・・絶縁膜、７６・・・層間絶縁層、７７，７８，８１・・・層間絶縁層、８２・・・絶縁層、８２1，８２2，８２3・・・絶縁層セグメント、８２ａ・・・絶縁層の第１面、８２ｂ・・・絶縁層の第２面、８２ｃ・・・絶縁層の第３面、８３・・・保護層、８４，８４Ａ，８４Ｂ，８４Ｃ・・・開口部、８５，８５Ａ・・・第２開口部、９０・・・オンチップ・マイクロ・レンズ、９１・・・層間絶縁層より下方に位置する各種の撮像素子構成要素、９２・・・遮光層、１００・・・固体撮像装置、１０１・・・積層型撮像素子、１１１・・・撮像領域、１１２・・・垂直駆動回路、１１３・・・カラム信号処理回路、１１４・・・水平駆動回路、１１５・・・出力回路、１１６・・・駆動制御回路、１１８・・・水平信号線、２００・・・電子機器（カメラ）、２０１・・・固体撮像装置、２１０・・・光学レンズ、２１１・・・シャッタ装置、２１２・・・駆動回路、２１３・・・信号処理回路

Claims (6)

  1. 第１撮像素子と、
    第２撮像素子と、
    前記第２撮像素子へ電気的に接続した、第１転送トランジスタおよび第１リセットトランジスタおよび第１選択トランジスタと、
    第３撮像素子と、
    前記第３撮像素子へ電気的に接続した、第２転送トランジスタおよび第２リセットトランジスタおよび第２選択トランジスタと、
    オンチップ・マイクロ・レンズと、
    を備えた画素を有し、
    前記第１撮像素子は、第１電極と、第３電極と、前記第１及び第３電極に対向する第２電極とを備え、
    前記画素は、
    前記第３電極に接続した第３電極制御線と、
    前記第１転送トランジスタと、前記第１リセットトランジスタと、前記第１選択トランジスタと、前記第２転送トランジスタと、前記第２リセットトランジスタと、前記第２選択トランジスタと、のそれぞれに接続し、前記第３電極制御線とは異なる、複数本の制御線と、
    をさらに備え、
    かつ、前記画素は、
    該画素に備わるオンチップ・マイクロ・レンズの中心と、該画素に備わる前記複数本の制御線のいずれかとの間の距離が、該画素に備わるオンチップ・マイクロ・レンズの中心と該画素に備わる前記第３電極制御線との間の距離よりも小さい固体撮像素子。
  2. 画素は、
    第１撮像素子と、
    第２撮像素子と、
    第３撮像素子と、
    オンチップ・マイクロ・レンズと、
    を備え、
    第１電極内接円中心とオンチップ・マイクロ・レンズ中心との間の距離ｄ4、または、浮遊拡散領域内接円中心とオンチップ・マイクロ・レンズ中心との間の距離ｄ5よりも、 電荷蓄積用電極内接円中心とオンチップ・マイクロ・レンズ中心との間の距離ｄ1と、第２撮像素子内接円中心とオンチップ・マイクロ・レンズ中心との間の距離ｄ2と、第３撮像素子内接円中心とオンチップ・マイクロ・レンズ中心との間の距離ｄ3とが小さい固体撮像装置。
  3. 第１撮像素子と、
    前記第１撮像素子へ電気的に接続した第１浮遊拡散領域と、
    第２撮像素子と、
    前記第２撮像素子へ電気的に接続した第２浮遊拡散領域と、
    第３撮像素子と、
    前記第３撮像素子へ電気的に接続した第３浮遊拡散領域と、
    オンチップ・マイクロ・レンズと、
    を備えた画素を有し、
    前記第１撮像素子は、第１電極と、第３電極と、前記第１及び第３電極に対向する第２電極とを備え、
    前記第１乃至第３浮遊拡散層のそれぞれの中心のいずれをも、前記第３電極の内接円よりも外側、あるいは、前記第３電極の外形線よりも外側、もしくは、前記第３電極の外接円よりも外側に配置している固体撮像素子。
  4. 第１撮像素子と、
    第２撮像素子と、
    前記第２撮像素子へ電気的に接続した、第１転送トランジスタおよび第１リセットトランジスタおよび第１選択トランジスタと、
    第３撮像素子と、
    前記第３撮像素子へ電気的に接続した、第２転送トランジスタおよび第２リセットトランジスタおよび第２選択トランジスタと、
    オンチップ・マイクロ・レンズと、
    を備えた画素を有し、
    前記第１撮像素子は、第１電極と、第３電極と、前記第１及び第３電極に対向する第２電極とを備え、
    前記第３電極と前記第１電極との間の最小距離よりも、前記第１および第２転送トランジスタと前記第１および第２リセットトランジスタと前記第１および第２選択トランジスタとにおいて最小となるチャネル長のほうが短い固体撮像素子。
  5. 画素内に、
    第１撮像素子と、
    第２撮像素子と、
    第３撮像素子と、
    オンチップ・マイクロ・レンズと、
    を備え、
    前記第１撮像素子は、
    第１電極と、第３電極と、前記第１及び第３電極に対向する第２電極とを備え、
    前記第３電極の面積は、前記第３撮像素子よりも大きい固体撮像装置。
  6. 前記第３電極の面積は、前記第２撮像素子よりも小さい請求項５に記載の固体撮像装置。
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* Cited by examiner, † Cited by third party
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JP2018046039A (ja) * 2016-09-12 2018-03-22 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子および固体撮像装置
WO2021002090A1 (ja) * 2019-07-02 2021-01-07 ソニー株式会社 撮像素子、積層型撮像素子及び固体撮像装置
TW202232743A (zh) * 2020-09-25 2022-08-16 日商索尼半導體解決方案公司 固態攝像裝置及電子機器
DE112021005042T5 (de) * 2020-09-25 2023-09-21 Sony Semiconductor Solutions Corporation Festkörperbildgebungsvorrichtung und elektronische einrichtung
WO2022130835A1 (ja) * 2020-12-15 2022-06-23 パナソニックＩｐマネジメント株式会社 撮像装置

Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011138927A (ja) * 2009-12-28 2011-07-14 Sony Corp 固体撮像装置とその製造方法、及び電子機器
JP2012238648A (ja) * 2011-05-10 2012-12-06 Sony Corp 固体撮像装置及び電子機器
JP2013012556A (ja) * 2011-06-28 2013-01-17 Sony Corp 固体撮像装置とその製造方法、および電子機器
US20130093932A1 (en) * 2011-10-14 2013-04-18 Kyo Jin CHOO Organic pixels including organic photodiode, manufacturing methods thereof, and apparatuses including the same
WO2014027588A1 (ja) * 2012-08-14 2014-02-20 ソニー株式会社 固体撮像装置および電子機器
WO2014112279A1 (ja) * 2013-01-16 2014-07-24 ソニー株式会社 固体撮像素子および電子機器
JP2015028960A (ja) * 2011-12-01 2015-02-12 ソニー株式会社 固体撮像装置および電子機器
US20160037098A1 (en) * 2014-07-31 2016-02-04 Samsung Electronics Co., Ltd. Image Sensors Including Semiconductor Channel Patterns
JP2016127264A (ja) * 2014-12-26 2016-07-11 ソニー株式会社 固体撮像素子およびその製造方法、並びに電子機器
JP2016201449A (ja) * 2015-04-09 2016-12-01 株式会社東芝 固体撮像装置および固体撮像装置の製造方法
JP2017143158A (ja) * 2016-02-09 2017-08-17 キヤノン株式会社 光電変換装置、および、撮像システム
JP2017157816A (ja) * 2016-03-01 2017-09-07 ソニー株式会社 撮像素子、積層型撮像素子及び固体撮像装置、並びに、固体撮像装置の駆動方法
JP2018060910A (ja) * 2016-10-05 2018-04-12 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子および固体撮像装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5564847B2 (ja) * 2009-07-23 2014-08-06 ソニー株式会社 固体撮像装置とその製造方法、及び電子機器
WO2013164948A1 (ja) * 2012-05-01 2013-11-07 ソニー株式会社 固体撮像装置及びその製造方法、電子機器
US10212372B2 (en) * 2014-12-26 2019-02-19 Panasonic Intellectual Property Management Co., Ltd. Imaging device including signal line and unit pixel cell including charge storage region
WO2016190217A1 (ja) * 2015-05-28 2016-12-01 ソニーセミコンダクタソリューションズ株式会社 光電変換素子および固体撮像装置ならびに電子機器
JP6711573B2 (ja) * 2015-08-10 2020-06-17 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子
JP6725231B2 (ja) * 2015-10-06 2020-07-15 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子、および電子装置
JP2017120975A (ja) 2015-12-28 2017-07-06 ルネサスエレクトロニクス株式会社 撮像素子

Patent Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011138927A (ja) * 2009-12-28 2011-07-14 Sony Corp 固体撮像装置とその製造方法、及び電子機器
JP2012238648A (ja) * 2011-05-10 2012-12-06 Sony Corp 固体撮像装置及び電子機器
JP2013012556A (ja) * 2011-06-28 2013-01-17 Sony Corp 固体撮像装置とその製造方法、および電子機器
US20130093932A1 (en) * 2011-10-14 2013-04-18 Kyo Jin CHOO Organic pixels including organic photodiode, manufacturing methods thereof, and apparatuses including the same
JP2015028960A (ja) * 2011-12-01 2015-02-12 ソニー株式会社 固体撮像装置および電子機器
WO2014027588A1 (ja) * 2012-08-14 2014-02-20 ソニー株式会社 固体撮像装置および電子機器
WO2014112279A1 (ja) * 2013-01-16 2014-07-24 ソニー株式会社 固体撮像素子および電子機器
US20160037098A1 (en) * 2014-07-31 2016-02-04 Samsung Electronics Co., Ltd. Image Sensors Including Semiconductor Channel Patterns
JP2016127264A (ja) * 2014-12-26 2016-07-11 ソニー株式会社 固体撮像素子およびその製造方法、並びに電子機器
JP2016201449A (ja) * 2015-04-09 2016-12-01 株式会社東芝 固体撮像装置および固体撮像装置の製造方法
JP2017143158A (ja) * 2016-02-09 2017-08-17 キヤノン株式会社 光電変換装置、および、撮像システム
JP2017157816A (ja) * 2016-03-01 2017-09-07 ソニー株式会社 撮像素子、積層型撮像素子及び固体撮像装置、並びに、固体撮像装置の駆動方法
JP2018060910A (ja) * 2016-10-05 2018-04-12 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子および固体撮像装置

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