JPWO2017159122A1 - 光電変換装置、画像読取装置及び画像形成装置 - Google Patents
光電変換装置、画像読取装置及び画像形成装置 Download PDFInfo
- Publication number
- JPWO2017159122A1 JPWO2017159122A1 JP2018505338A JP2018505338A JPWO2017159122A1 JP WO2017159122 A1 JPWO2017159122 A1 JP WO2017159122A1 JP 2018505338 A JP2018505338 A JP 2018505338A JP 2018505338 A JP2018505338 A JP 2018505338A JP WO2017159122 A1 JPWO2017159122 A1 JP WO2017159122A1
- Authority
- JP
- Japan
- Prior art keywords
- pixel
- photoelectric conversion
- value
- circuit
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000006243 chemical reaction Methods 0.000 title claims abstract description 215
- 238000003491 array Methods 0.000 claims description 43
- 239000003086 colorant Substances 0.000 claims description 13
- 238000001228 spectrum Methods 0.000 claims description 13
- 230000004044 response Effects 0.000 claims description 2
- 229920000954 Polyglycolide Polymers 0.000 description 58
- 235000010409 propane-1,2-diol alginate Nutrition 0.000 description 58
- 238000010586 diagram Methods 0.000 description 45
- 239000003990 capacitor Substances 0.000 description 31
- 238000012805 post-processing Methods 0.000 description 24
- 238000012545 processing Methods 0.000 description 24
- 230000004048 modification Effects 0.000 description 19
- 238000012986 modification Methods 0.000 description 19
- 230000002093 peripheral effect Effects 0.000 description 10
- 230000005540 biological transmission Effects 0.000 description 9
- 101100171060 Caenorhabditis elegans div-1 gene Proteins 0.000 description 8
- 102100040844 Dual specificity protein kinase CLK2 Human genes 0.000 description 8
- 101000749291 Homo sapiens Dual specificity protein kinase CLK2 Proteins 0.000 description 8
- 238000012546 transfer Methods 0.000 description 8
- 102100040862 Dual specificity protein kinase CLK1 Human genes 0.000 description 7
- 101000749294 Homo sapiens Dual specificity protein kinase CLK1 Proteins 0.000 description 7
- 101100422881 Neurospora crassa (strain ATCC 24698 / 74-OR23-1A / CBS 708.71 / DSM 1257 / FGSC 987) swf-1 gene Proteins 0.000 description 6
- 230000006870 function Effects 0.000 description 4
- 230000000630 rising effect Effects 0.000 description 4
- 230000003321 amplification Effects 0.000 description 3
- 239000013256 coordination polymer Substances 0.000 description 3
- 238000003199 nucleic acid amplification method Methods 0.000 description 3
- 101100350613 Arabidopsis thaliana PLL1 gene Proteins 0.000 description 2
- 101100205847 Mus musculus Srst gene Proteins 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 229920006395 saturated elastomer Polymers 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 230000007480 spreading Effects 0.000 description 2
- 101100082028 Arabidopsis thaliana PLL2 gene Proteins 0.000 description 1
- 101100365384 Mus musculus Eefsec gene Proteins 0.000 description 1
- 230000002159 abnormal effect Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000000295 emission spectrum Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000010363 phase shift Effects 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 230000008707 rearrangement Effects 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
- 238000007493 shaping process Methods 0.000 description 1
- 238000011144 upstream manufacturing Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N1/00—Scanning, transmission or reproduction of documents or the like, e.g. facsimile transmission; Details thereof
- H04N1/00127—Connection or combination of a still picture apparatus with another apparatus, e.g. for storage, processing or transmission of still picture signals or of information associated with a still picture
- H04N1/00249—Connection or combination of a still picture apparatus with another apparatus, e.g. for storage, processing or transmission of still picture signals or of information associated with a still picture with a photographic apparatus, e.g. a photographic printer or a projector
- H04N1/00251—Connection or combination of a still picture apparatus with another apparatus, e.g. for storage, processing or transmission of still picture signals or of information associated with a still picture with a photographic apparatus, e.g. a photographic printer or a projector with an apparatus for taking photographic images, e.g. a camera
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14643—Photodiode arrays; MOS imagers
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/40—Extracting pixel data from image sensors by controlling scanning circuits, e.g. by modifying the number of pixels sampled or to be sampled
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/70—SSIS architectures; Circuits associated therewith
- H04N25/701—Line sensors
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/70—SSIS architectures; Circuits associated therewith
- H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
- H04N25/745—Circuitry for generating timing or clock signals
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/70—SSIS architectures; Circuits associated therewith
- H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
- H04N25/75—Circuitry for providing, modifying or processing image signals from the pixel array
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/70—SSIS architectures; Circuits associated therewith
- H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
- H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/70—SSIS architectures; Circuits associated therewith
- H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
- H04N25/7795—Circuitry for generating timing or clock signals
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/70—SSIS architectures; Circuits associated therewith
- H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
- H04N25/78—Readout circuits for addressed sensors, e.g. output amplifiers or A/D converters
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Multimedia (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Electromagnetism (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
- Solid State Image Pick-Up Elements (AREA)
- Facsimile Heads (AREA)
Abstract
Description
図1は、第1の実施形態に係る光電変換装置の構成を示すブロック図である。図1の光電変換装置は、画素アレー1、メモリ回路2−1〜2−N、可変利得増幅器(Programmable Gain Amplifier:PGA)3−1〜3−N、アナログ/ディジタル変換器(ADC)4−1〜4−N、画素値算出器5−1〜5−N、スキャン回路6、後処理回路7、基準電圧発生回路8、及び制御回路9を備える。図1の光電変換装置は、CMOSリニアセンサであり、例えば、オフィス向けプリンタ複合機のスキャナで使用される。
図30は、第2の実施形態に係る光電変換装置の構成を示すブロック図である。図30の光電変換装置は、図29の制御回路91Aに代えて、同じ構成及び機能を有する2つの制御回路91Aa及び91Abを備える。制御回路91Aa及び91Abは、画素アレー1、メモリ回路2−1〜2−N、PGA3−1〜3−N、ADC4−1〜4−N、及び画素値算出器5−1〜5−Nのための同じタイミング信号を生成するタイミングジェネレータとしてそれぞれ動作する。制御回路91Aa及び91Abは、相互に同期信号を交換し、互いに同期して動作する。図30の光電変換装置は、さらに、制御回路91Aa、91Ab、及び92Aのための共通のクロック信号を発生するクロック発生回路93を備える。クロック発生回路93は、さらに、制御回路91Aa及び91Abの動作を開始させるためのトリガ信号を発生する。制御回路92Aは制御回路91Aaと同期動作するが、制御回路91Aaは制御回路91Abと同期動作するので、制御回路92Aは制御回路91Abとも同期動作する。
図32は、第3の実施形態に係る光電変換装置の構成を示すブロック図である。図32の光電変換装置は、図30のクロック発生回路93に代えて、クロック発生回路93Aを備える。クロック発生回路93Aは、マスタークロック発生回路94、スレーブクロック発生回路95,96、及びトリガ発生回路97を備える。スレーブクロック発生回路95は、マスタークロック発生回路94によって発生されたマスタークロック信号に基づいて、第1のクロック信号を発生する。スレーブクロック発生回路96は、マスタークロック発生回路94によって発生されたマスタークロック信号に基づいて、第2のクロック信号を発生する。制御回路91Aa及び91Abは第1のクロック信号に基づいて動作し、制御回路92Aは第2のクロック信号に基づいて動作する。また、トリガ発生回路97は、スレーブクロック発生回路95によって発生された第1のクロック信号に基づいて、トリガ信号を発生する。トリガ信号は、第1のクロック信号の一定周期ごとに立ち上がりエッジ又は立ち下がりエッジを有する。図32によれば、アナログ回路及びそれらに同期して動作するディジタル回路ののためのクロック信号と、ディジタル回路のためのクロック信号とを別個に生成している。
図35は、第4の実施形態に係る画像形成装置200の構成を示すブロック図である。画像形成装置200は、光電変換装置201、画像処理装置202、プリンタコントローラ203、及びプリンタエンジン204を備える。光電変換装置201は、第1〜第3の実施形態で説明した光電変換装置のいずれかである。画像形成装置200は、例えば、光電変換装置201によって取り込まれた画像を画像処理装置202によって処理するスキャナ(画像読取装置)である。また、画像形成装置200は、例えば、光電変換装置201によって取り込まれた画像をプリンタコントローラ203及びプリンタエンジン204により印刷するコピー機である。
2、2−1〜2−N、2A−1〜2A−N、2B−1〜2B−N メモリ回路
3、3−1〜3−N 可変利得増幅器(PGA)
4、4−1〜4−N アナログ/ディジタル変換器(ADC)
5、5−1〜5−N 画素値算出器
6、6A、6B スキャン回路
7 後処理回路
8、8A 基準電圧発生回路
9、9A 制御回路
11、11A 画素
12B、12Ba、12Bb、12Bc B画素のリニアアレー
12G、12Ga、12Gb、12Gc G画素のリニアアレー
12R、12Ra、12Rb、12Rc R画素のリニアアレー
PD フォトダイオード
QTX、QRT、QSF、QSL スイッチング素子
21−1〜21−M メモリセル
Mwt、Mrd、Mres、Msig、Mcr、Mo スイッチング素子
Cres、Csig キャパシタ
Iib、Iob 電流源
Vcr 電圧源
31 演算増幅器
SWs1〜SWs3、SWf1〜SWf3、SWrst スイッチング素子
Cs1〜Cs3、Cf1〜Cf3 キャパシタ
61−1〜61−N ラッチ回路
62 範囲スキャン回路
63 範囲指定回路
64、66 画素スキャン回路
65 画素指定回路
LH1〜LHM ラッチ
RS1〜RSM、SS1〜SSM シフトレジスタ
SELa1〜SELaM、SELb1〜SELbM セレクタ
81 演算増幅器
82 ラダー抵抗回路
83、83−1〜83−K セレクタ
84、84−1〜84−K バッファ回路
85a、85b セレクタ
86a、86b バッファ回路
87 ラダー抵抗回路
Rs、Rf、Rt、Rb 抵抗
Vref 電圧源
91、91A、91Aa、91Ab、92、92A 制御回路
93、93A クロック発生回路
94 マスタークロック発生回路
95、96、96A スレーブクロック発生回路
97 トリガ発生回路
100 光電変換装置
200 画像形成装置
201 光電変換装置
202 画像処理装置
203 プリンタコントローラ
204 プリンタエンジン
Claims (20)
- 直線状に配置された複数の画素を含む1つ又は複数のリニアアレーを備える画素アレーと、
複数のメモリセルをそれぞれ備える複数のメモリ回路とを備える光電変換装置であって、
前記画素アレーの前記複数の画素は、前記複数のメモリ回路の前記複数のメモリセルに一対一で接続され、
前記複数の画素のそれぞれは、当該画素への入射光の光量に応じて発生した電圧を示す光電変換値と、当該画素の基準電荷を示すリセット値とを、当該画素に対応するメモリセルに交互に出力し、
前記複数のメモリセルのそれぞれは、当該メモリセルに対応する画素から出力された前記光電変換値及び前記リセット値を一時的に格納し、
前記複数のメモリ回路のそれぞれは、当該メモリ回路の前記複数のメモリセルにそれぞれ格納された前記光電変換値及び前記リセット値を、予め決められた順序で出力することを特徴とする光電変換装置。 - 前記画素アレーは複数のリニアアレーを備え、
前記複数のリニアアレーのそれぞれは、互いに異なる複数の色のうちの1つに対応し、 前記複数のメモリ回路のそれぞれは、前記複数のリニアアレーのそれぞれについて、当該リニアアレーの少なくとも1つの画素に接続されることを特徴とする請求項1に記載の光電変換装置。 - 前記複数のメモリ回路のそれぞれについて、当該メモリ回路の前記複数のメモリセルは、前記画素アレーにおける互いに隣接した複数の画素に接続されることを特徴とする請求項1又は2に記載の光電変換装置。
- 前記光電変換装置は、
前記複数のメモリ回路にそれぞれ接続された複数の増幅器と、
前記複数の増幅器にそれぞれ接続された複数のアナログ/ディジタル変換器と、
前記複数のアナログ/ディジタル変換器にそれぞれ接続された複数の画素値算出器とをさらに備え、
前記複数の増幅器のそれぞれは、当該増幅器に接続されたメモリ回路から出力された各画素の前記光電変換値及び前記リセット値の差分値と、第1の基準電圧に基づく当該増幅器のオフセット値とを増幅して交互に出力し、
前記複数のアナログ/ディジタル変換器のそれぞれは、互いに異なる複数の第2の基準電圧に基づいて、当該アナログ/ディジタル変換器に接続された増幅器から出力された前記差分値及び前記オフセット値をアナログ値からディジタル値に変換して出力し、
前記複数の画素値算出器のそれぞれは、当該画素値算出器に接続されたアナログ/ディジタル変換器から出力された前記差分値及び前記オフセット値に基づいて、各画素の画素値を算出して出力することを特徴とする請求項1乃至3のいずれか一項に記載の光電変換装置。 - 前記複数の増幅器のそれぞれは、前記光電変換値及び前記リセット値を出力した画素を含むリニアアレーの色に応じて可変な利得を設定することを特徴とする請求項4に記載の光電変換装置。
- 前記光電変換装置は、共通の第3の基準電圧に基づいて、前記第1の基準電圧及び前記複数の第2の基準電圧を生成する基準電圧源をさらに備えることを特徴とする請求項4又は5に記載の光電変換装置。
- 前記光電変換装置は、前記複数の画素値算出器からそれぞれ出力された前記複数の画素の画素値を一時的に格納し、前記複数の画素の画素値の少なくとも一部を指定された順序で出力するスキャン回路をさらに備えることを特徴とする請求項4乃至6のいずれか一項に記載の光電変換装置。
- 前記スキャン回路は、前記画素アレーにおける指定された範囲の複数の画素の画素値を順に出力することを特徴とする請求項7に記載の光電変換装置。
- 前記スキャン回路は、前記画素アレーにおける指定された複数の画素の画素値を順に出力することを特徴とする請求項7に記載の光電変換装置。
- 前記スキャン回路は、前記画素アレーの指定された方向に沿って前記複数の画素が並ぶ順に、前記複数の画素の画素値を順に出力することを特徴とする請求項8又は9に記載の光電変換装置。
- 前記光電変換装置は、前記画素アレー、前記複数のメモリ回路、前記複数の増幅器、前記複数のアナログ/ディジタル変換器、前記複数の画素値算出器、及び前記スキャン回路のためのタイミング信号を生成する少なくとも1つのタイミングジェネレータをさらに備えることを特徴とする請求項7乃至10のいずれか一項に記載の光電変換装置。
- 前記タイミングジェネレータは、
前記画素アレー、前記複数のメモリ回路、前記複数の増幅器、前記複数のアナログ/ディジタル変換器、及び前記複数の画素値算出器のためのタイミング信号を生成する第1のタイミングジェネレータと、
前記複数の画素値算出器及び前記スキャン回路のためのタイミング信号を生成する第2のタイミングジェネレータとを備え、
前記第1及び第2のタイミングジェネレータは互いに同期して動作することを特徴とする請求項11に記載の光電変換装置。 - 前記タイミングジェネレータは、
前記画素アレー、前記複数のメモリ回路、前記複数の増幅器、前記複数のアナログ/ディジタル変換器、及び前記複数の画素値算出器のためのタイミング信号を生成する第1のタイミングジェネレータと、
前記スキャン回路のためのタイミング信号を生成する第2のタイミングジェネレータとを備え、
前記第1及び第2のタイミングジェネレータは互いに同期して動作することを特徴とする請求項11に記載の光電変換装置。 - 前記複数のメモリ回路は、前記リニアアレーの長手方向に沿って配置された第1の回路群を構成し、
前記複数の増幅器は、前記リニアアレーの長手方向に沿って配置された第2の回路群を構成し、
前記複数のアナログ/ディジタル変換器は、前記リニアアレーの長手方向に沿って配置された第3の回路群を構成し、
前記複数の画素値算出器は、前記リニアアレーの長手方向に沿って配置された第4の回路群を構成し、
前記第1乃至第4の回路群は、前記画素アレーから、前記リニアアレーの長手方向に垂直な方向に順に遠ざかるように配置され、
前記画素アレー及び前記第1乃至第4の回路群は、前記リニアアレーの両端に対応する第1及び第2の端部を有し、
前記第1のタイミングジェネレータは、同じタイミング信号を生成するようにそれぞれ構成された第3及び第4のタイミングジェネレータを備え、
前記第3及び第4のタイミングジェネレータは互いに同期して動作し、
前記第3のタイミングジェネレータは、前記画素アレー及び前記第1乃至第4の回路群の前記第1の端部に接続され、
前記第4のタイミングジェネレータは、前記画素アレー及び前記第1乃至第4の回路群の前記第2の端部に接続され、
前記第3のタイミングジェネレータから前記画素アレー及び前記第1乃至第4の回路群の前記第1の端部までの信号線の長さは、前記第4のタイミングジェネレータから前記画素アレー及び前記第1乃至第4の回路群の前記第2の端部までの信号線の長さに等しいことを特徴とする請求項12又は13記載の光電変換装置。 - 前記第1のタイミングジェネレータは第1のクロック信号に基づいて動作し、
前記第2のタイミングジェネレータは第2のクロック信号に基づいて動作することを特徴とする請求項12乃至14のいずれか一項に記載の光電変換装置。 - 前記第1のクロック信号は、第3のクロック信号を第1の逓倍率で逓倍することにより生成され、
前記第2のクロック信号は、前記第3のクロック信号を第2の逓倍率で逓倍することにより生成されることを特徴とする請求項15に記載の光電変換装置。 - 前記第1及び第2のクロック信号の少なくとも一方はスペクトラム拡散変調されていることを特徴とする請求項16に記載の光電変換装置。
- 前記第1のタイミングジェネレータは、前記第1及び第2のクロック信号のうちのスペクトラム拡散変調されていないクロック信号又は前記第3のクロック信号に基づいて生成されたトリガ信号に応じて動作を開始することを特徴とする請求項17に記載の光電変換装置。
- 光電変換装置を備える画像読取装置において、前記光電変換装置は、
直線状に配置された複数の画素を含む1つ又は複数のリニアアレーを備える画素アレーと、
複数のメモリセルをそれぞれ備える複数のメモリ回路とを備え、
前記画素アレーの前記複数の画素は、前記複数のメモリ回路の前記複数のメモリセルに一対一で接続され、
前記複数の画素のそれぞれは、当該画素への入射光の光量に応じて発生した電圧を示す光電変換値と、当該画素の基準電荷を示すリセット値とを、当該画素に対応するメモリセルに交互に出力し、
前記複数のメモリセルのそれぞれは、当該メモリセルに対応する画素から出力された前記光電変換値及び前記リセット値を一時的に格納し、
前記複数のメモリ回路のそれぞれは、当該メモリ回路の前記複数のメモリセルにそれぞれ格納された前記光電変換値及び前記リセット値を、予め決められた順序で出力することを特徴とする画像読取装置。 - 光電変換装置を備える画像形成装置において、前記光電変換装置は、
直線状に配置された複数の画素を含む1つ又は複数のリニアアレーを備える画素アレーと、
複数のメモリセルをそれぞれ備える複数のメモリ回路とを備え、
前記画素アレーの前記複数の画素は、前記複数のメモリ回路の前記複数のメモリセルに一対一で接続され、
前記複数の画素のそれぞれは、当該画素への入射光の光量に応じて発生した電圧を示す光電変換値と、当該画素の基準電荷を示すリセット値とを、当該画素に対応するメモリセルに交互に出力し、
前記複数のメモリセルのそれぞれは、当該メモリセルに対応する画素から出力された前記光電変換値及び前記リセット値を一時的に格納し、
前記複数のメモリ回路のそれぞれは、当該メモリ回路の前記複数のメモリセルにそれぞれ格納された前記光電変換値及び前記リセット値を、予め決められた順序で出力することを特徴とする画像形成装置。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2016052509 | 2016-03-16 | ||
JP2016052509 | 2016-03-16 | ||
PCT/JP2017/004346 WO2017159122A1 (ja) | 2016-03-16 | 2017-02-07 | 光電変換装置、画像読取装置及び画像形成装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPWO2017159122A1 true JPWO2017159122A1 (ja) | 2019-01-10 |
JP6669246B2 JP6669246B2 (ja) | 2020-03-18 |
Family
ID=59850361
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2018505338A Active JP6669246B2 (ja) | 2016-03-16 | 2017-02-07 | 光電変換装置、画像読取装置及び画像形成装置 |
Country Status (5)
Country | Link |
---|---|
US (1) | US10419625B2 (ja) |
EP (1) | EP3432565B1 (ja) |
JP (1) | JP6669246B2 (ja) |
CN (1) | CN108713315B (ja) |
WO (1) | WO2017159122A1 (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR102622304B1 (ko) * | 2019-01-03 | 2024-01-09 | 에스케이하이닉스 주식회사 | 클록 발생기 및 이를 포함하는 이미지 센서 |
CN110087088B (zh) * | 2019-05-09 | 2020-10-16 | 集美大学 | 一种基于运动估计的数据存储方法、终端设备及存储介质 |
CN113965705A (zh) * | 2021-11-04 | 2022-01-21 | 地太科特电子制造(北京)有限公司 | 一种cmos像素寻址模块和方法 |
CN116647769A (zh) * | 2022-02-14 | 2023-08-25 | 上海虹感微电子科技有限公司 | 改进的cmos图像传感器 |
JP2023120774A (ja) * | 2022-02-18 | 2023-08-30 | ソニーセミコンダクタソリューションズ株式会社 | クロック制御回路、および撮像素子 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007336519A (ja) * | 2006-05-16 | 2007-12-27 | Konica Minolta Holdings Inc | 固体撮像装置 |
WO2009031303A1 (ja) * | 2007-09-05 | 2009-03-12 | Tohoku University | 固体撮像素子及び撮影装置 |
JP2011151794A (ja) * | 2009-12-24 | 2011-08-04 | Canon Inc | 画像読取装置、マルチファンクションプリンタ装置、及び画像読取方法 |
JP2013211838A (ja) * | 2012-02-29 | 2013-10-10 | Canon Inc | 光電変換装置 |
JP2016019055A (ja) * | 2014-07-04 | 2016-02-01 | 株式会社リコー | 光電変換素子、画像読取装置、画像形成装置及び信号制御方法 |
Family Cites Families (29)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100284309B1 (ko) * | 1998-12-30 | 2001-03-02 | 김영환 | 이미지 센서에서의 리셋 전압을 자동으로 조절하기 위한 리셋전압 조절 장치 |
JP2003101881A (ja) | 2001-09-20 | 2003-04-04 | Sony Corp | 固体撮像装置および固体撮像装置の駆動方法 |
JP3827145B2 (ja) | 2001-07-03 | 2006-09-27 | ソニー株式会社 | 固体撮像装置 |
US6861634B2 (en) * | 2002-08-13 | 2005-03-01 | Micron Technology, Inc. | CMOS active pixel sensor with a sample and hold circuit having multiple injection capacitors and a fully differential charge mode linear synthesizer with skew control |
KR100866950B1 (ko) * | 2004-02-03 | 2008-11-05 | 삼성전자주식회사 | S/n비 향상을 위한 cds회로 및 상기 cds회로를이용한 신호변환방법 |
JP2006030248A (ja) | 2004-07-12 | 2006-02-02 | Ricoh Co Ltd | トナー、定着装置、画像形成装置 |
JP2007267031A (ja) | 2006-03-28 | 2007-10-11 | Ricoh Co Ltd | 画像形成装置 |
US7675560B2 (en) | 2006-05-16 | 2010-03-09 | Konica Minolta Holdings, Inc. | Solid-state image sensing device |
JP4597932B2 (ja) | 2006-09-19 | 2010-12-15 | 株式会社リコー | 画像読取信号処理icおよび画像読取装置と画像形成装置 |
JP4594911B2 (ja) | 2006-09-19 | 2010-12-08 | 株式会社リコー | 読み取り信号処理装置、画像読み取り装置、及び画像形成装置 |
US20080204567A1 (en) * | 2007-02-23 | 2008-08-28 | Weize Xu | Sample and hold circuits with buffer offset removed |
JP5142696B2 (ja) * | 2007-12-20 | 2013-02-13 | キヤノン株式会社 | 光電変換装置、及び光電変換装置を用いた撮像システム |
US8009212B2 (en) * | 2008-09-25 | 2011-08-30 | United Microelectronics Corp. | Image processing system with a 4-T pixel and method thereof capable of reducing fixed pattern noise |
JP5487845B2 (ja) * | 2009-09-24 | 2014-05-14 | ソニー株式会社 | 撮像素子、駆動制御方法、並びにプログラム |
JP5383465B2 (ja) * | 2009-12-16 | 2014-01-08 | キヤノン株式会社 | 光電変換装置、焦点検出装置及び撮像システム |
US8405017B2 (en) * | 2009-12-24 | 2013-03-26 | Imagerlabs Inc. | Adjustable CMOS sensor array |
JP2011229120A (ja) * | 2010-03-30 | 2011-11-10 | Sony Corp | 固体撮像装置、固体撮像装置の信号処理方法、及び、電子機器 |
KR20120058057A (ko) * | 2010-11-29 | 2012-06-07 | 삼성전자주식회사 | 오프셋 제거 회로, 샘플링 회로 및 이미지 센서 |
US9257468B2 (en) * | 2012-11-21 | 2016-02-09 | Olympus Corporation | Solid-state imaging device, imaging device, and signal reading medium that accumulates an amplified signal without digitization |
US8817153B2 (en) * | 2011-07-25 | 2014-08-26 | Aptina Imaging Corporation | Column parallel readout image sensors with shared column analog-to-digital converter circuitry |
US9185314B2 (en) * | 2011-11-08 | 2015-11-10 | Texas Instruments Incorporated | Mitigating the effects of signal overload in analog front-end circuits used in image sensing systems |
TWI467751B (zh) * | 2011-12-12 | 2015-01-01 | Sony Corp | A solid-state imaging device, a driving method of a solid-state imaging device, and an electronic device |
TWI583195B (zh) * | 2012-07-06 | 2017-05-11 | 新力股份有限公司 | A solid-state imaging device and a solid-state imaging device, and an electronic device |
JP6415532B2 (ja) * | 2013-03-15 | 2018-10-31 | ラムバス・インコーポレーテッド | 閾値を監視する条件付きリセットイメージセンサ |
JP6245882B2 (ja) | 2013-08-01 | 2017-12-13 | キヤノン株式会社 | 光電変換装置および撮像システム |
JP2015056876A (ja) * | 2013-09-13 | 2015-03-23 | キヤノン株式会社 | 固体撮像装置、その駆動方法及び撮像システム |
JP6225682B2 (ja) * | 2013-12-11 | 2017-11-08 | 株式会社リコー | 撮像素子、画像読取装置及び画像形成装置 |
JP6519997B2 (ja) * | 2014-07-04 | 2019-05-29 | 株式会社リコー | 光電変換素子、画像読取装置及び画像形成装置 |
US10477123B2 (en) * | 2014-07-29 | 2019-11-12 | Sony Semiconductor Solutions Corporation | Image sensor, electronic apparatus, signal transmission system, and control method |
-
2017
- 2017-02-07 EP EP17766130.3A patent/EP3432565B1/en active Active
- 2017-02-07 WO PCT/JP2017/004346 patent/WO2017159122A1/ja active Application Filing
- 2017-02-07 JP JP2018505338A patent/JP6669246B2/ja active Active
- 2017-02-07 CN CN201780016272.2A patent/CN108713315B/zh active Active
-
2018
- 2018-08-14 US US16/103,391 patent/US10419625B2/en not_active Expired - Fee Related
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007336519A (ja) * | 2006-05-16 | 2007-12-27 | Konica Minolta Holdings Inc | 固体撮像装置 |
WO2009031303A1 (ja) * | 2007-09-05 | 2009-03-12 | Tohoku University | 固体撮像素子及び撮影装置 |
JP2011151794A (ja) * | 2009-12-24 | 2011-08-04 | Canon Inc | 画像読取装置、マルチファンクションプリンタ装置、及び画像読取方法 |
JP2013211838A (ja) * | 2012-02-29 | 2013-10-10 | Canon Inc | 光電変換装置 |
JP2016019055A (ja) * | 2014-07-04 | 2016-02-01 | 株式会社リコー | 光電変換素子、画像読取装置、画像形成装置及び信号制御方法 |
Also Published As
Publication number | Publication date |
---|---|
CN108713315B (zh) | 2020-02-21 |
EP3432565A4 (en) | 2019-03-20 |
EP3432565A1 (en) | 2019-01-23 |
JP6669246B2 (ja) | 2020-03-18 |
US20190007566A1 (en) | 2019-01-03 |
US10419625B2 (en) | 2019-09-17 |
CN108713315A (zh) | 2018-10-26 |
WO2017159122A1 (ja) | 2017-09-21 |
EP3432565B1 (en) | 2020-07-08 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP6669246B2 (ja) | 光電変換装置、画像読取装置及び画像形成装置 | |
US10681294B2 (en) | Solid-state imaging device and camera system | |
JP6699305B2 (ja) | 信号処理装置、光電変換素子、画像読取装置、画像形成装置及び信号処理方法 | |
US10356272B2 (en) | Photoelectric conversion device, image reading apparatus, image forming apparatus, and method of photoelectric conversion | |
US8169525B2 (en) | Image sensing device and image sensing system | |
US20160112660A1 (en) | Photoelectric conversion element, image reading device, image forming apparatus, and photoelectric conversion method | |
EP2552105A2 (en) | Solid-state imaging apparatus | |
JP6192390B2 (ja) | 光電変換装置、光電変換システム | |
EP2750376A2 (en) | Photoelectric conversion device, image pickup system, and driving method of photoelectric conversion device | |
JP2010087962A (ja) | 固体撮像装置、撮像装置、ad変換ゲイン調整方法 | |
JP2014138406A (ja) | 光電変換素子、画像読取装置及び画像形成装置 | |
JP2007300467A (ja) | 固体撮像装置 | |
JP2010109888A (ja) | 固体撮像装置、撮像システム、および、固体撮像装置の駆動方法 | |
US20150130976A1 (en) | Solid-state imaging apparatus and imaging system | |
US20150172581A1 (en) | Driving method for photoelectric conversion apparatus, photoelectric conversion apparatus, and image pickup system | |
US9531973B2 (en) | Imaging apparatus and imaging system | |
JP2019022095A (ja) | 光電変換装置、撮像装置、光電変換方法 | |
CN110235435B (zh) | 摄像元件及摄像装置 | |
JP2011259485A (ja) | 固体撮像装置、撮像装置、ad変換ゲイン調整方法 | |
JP6028791B2 (ja) | 撮像ユニット、撮像装置および制御プログラム | |
JP2005020039A (ja) | 撮像素子 | |
JP6257348B2 (ja) | 固体撮像装置、撮像システム及び複写機 | |
US8310579B2 (en) | Solid-state imaging apparatus with plural reset units each resetting a corresponding one of plural block wirings | |
US20230088834A1 (en) | Solid-state imaging device | |
US20070222873A1 (en) | Signal Compensation Circuit and Related Method for Correcting DC Offsets in An Analog Manner |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20180810 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20190903 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20191101 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20191119 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20200116 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20200128 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20200210 |
|
R151 | Written notification of patent or utility model registration |
Ref document number: 6669246 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |