JPWO2016199536A1 - 信号伝達回路及び電力変換装置 - Google Patents

Abstract

本発明は、外部入力信号を正確に反映した外部出力信号を出力する信号伝達回路を得ることを目的とする。そして、本発明に係る第１回路（１００）は、入力信号（ＸＩＮ）の“Ｈ”，“Ｌ”への遷移時に加え、発振信号（ＣＬＫ）の周期内において“Ｈ”及び“Ｌ”間が変化する送信信号（ＶＳ及びＶＲ）を出力する。制御保護素子（２３Ｓ及び２３Ｒ）は、送信信号（ＶＳ及びＶＲ）に応答してトランス（１０及び２０）から得られる誘導電圧信号（ＲＸ１及びＲＸ２）を第１及び第２のマスク期間無効化する。バッファ回路（２４Ｓ及び２４Ｒ）並びにシュミット回路（２５Ｓ及び２５Ｒ）は、誘導電圧信号（ＲＸ１及びＲＸ２）の“Ｈ”に基づき、比較的長く“Ｈ”を指示する信号（ＶＳ２）及び信号（ＶＲ２）を生成する。制御回路２６は、信号（ＶＳ２）及び（ＶＲ２）が共に“Ｈ”を指示する時、信号（ＶＳ２）及び信号（ＶＲ２）を無効化する。

Description

この発明は、トランスを介して信号を伝達する信号伝達回路、及び上記信号伝達回路を備えた電力変換装置に関するものである。

例えば、三相交流モータ等を駆動するインバータにおいて、インバータ内のパワー半導体スイッチング素子の駆動回路装置に用いられる従来の信号伝達回路は以下のように構成される。

従来の信号伝達回路は、異なる信号速度を有する第１及び第２の入力信号を電気的に絶縁しながら伝達し、パルス生成部と、第１及び第２の伝達部と、ラッチ回路と、発振判定回路とを備えて構成される。第１及び第２の伝達部は、第１及び第２の入力信号の論理状態に応じてパルス生成部によって生成された第１及び第２のパルス信号を、電気的に絶縁しながら、ラッチ回路及び発振判定回路へ伝達する。ラッチ回路は、第１及び第２のパルス信号の立上りエッジにより第１の入力信号を復元した第１の復元出力信号を得る。発振判定回路は、第１及び第２のパルス信号の発振状態に基づいて、第２の入力信号を復元した第２の復元出力信号を得る。このような構成の信号伝達回路は例えば特許文献１に開示されている。

特開２０１４−７５０２号公報

従来の信号伝達回路は以上のように構成されているため、第１の入力信号のＯＮ（活性レベル）のパルス幅がパルス生成部によって生成された第１及び第２のパルス信号のタイミングより短い場合、第１及び第２のパルス信号が共にＯＮの状態となる時間帯が生じる恐れがある。上記時間帯が生じると、ラッチ回路への入力信号も共にＯＮとなる状態が存在し、ラッチ回路の出力信号はラッチ回路への入力信号（第１及び第２のパルス信号）のいずれの信号が早く動作するかによって、第１及び第２の復元出力信号の内容が変わる不定状態となり、誤動作が生じる、もしくは第１及び第２のパルス信号のいずれかがＯＦＦ（非活性レベル）となるまでの間の遅延時間が生じる。

このように、従来の信号伝達回路は外部入力信号（第１及び第２の入力信号）を正確に反映した外部出力信号（第１及び第２の復元出力信号）を出力することができないという問題点があった。

この発明は上記問題点を解決するためになされたもので、外部入力信号を正確に反映した外部出力信号を出力する信号伝達回路、及び上記信号伝達回路を備えた電力変換装置を提供することを目的とする。

この発明に係る請求項１記載の信号伝達回路は、外部入力信号に基づき、第１及び第２の送信信号を出力する第１回路と、一次側に前記第１及び第２の送信信号を受け、二次側より第１及び第２のトランス出力信号を得る第１及び第２のトランスと、前記第１及び第２のトランス出力信号に基づき、外部出力信号を生成する第２回路とを備え、前記外部入力信号は第１及び第２の論理レベルを有し、第１の遷移時に第２の論理レベルから第１の論理レベルに変化し、第２の遷移時に第１の論理レベルから第２の論理レベルに変化し、前記第１回路は、前記第１の送信信号は、前記外部入力信号が第１の論理レベルの時に第１の周期内において第１及び第２の論理レベル間で変化し、前記外部入力信号が第２の論理レベルの時に第２の論理レベルで固定し、前記外部入力信号の前記第１の遷移時に一定期間第１の論理レベルとなり、かつ、前記第２の送信信号は、前記外部入力信号が第２の論理レベルの時に第２の周期内において第１及び第２の論理レベル間で変化し、前記外部入力信号が第１の論理レベルの時に第２の論理レベルで固定し、前記外部入力信号の前記第２の遷移時に一定期間第１の論理レベルとなるように、前記第１及び第２の送信信号を出力し、前記第２回路は、前記外部出力信号の第１または第２の論理レベルに基づき前記第１及び第２のトランス出力信号を第１及び第２のマスク期間無効化する第１及び第２の制御保護部と、前記第１の制御保護部を介して前記第１のトランス出力信号を受け、前記第１のトランス出力信号が活性レベルを指示する期間を超える第１の論理設定期間において活性レベルを指示する第１の論理設定信号を生成する第１の信号整形回路と、前記第２の制御保護部を介して前記第２のトランス出力信号を受け、前記第２のトランス出力信号が活性レベルを指示する期間を超える第２の論理設定期間において活性レベルを指示する第２の論理設定信号を生成する第２の信号整形回路と、前記第１及び第２の論理設定信号を受け、前記第１及び第２の論理設定信号が共に活性レベルを指示する時、前記第１及び第２の論理設定信号による活性レベルの指示を無効化する論理設定信号制御回路と、前記論理設定信号制御回路を介して前記第１及び第２の論理設定信号を受け、第１及び第２の論理レベルのうち、前記第１の論理設定信号が活性レベルを指示する時に一方の論理レベルとなり、前記第２の論理設定信号が活性レベルを指示する時に他方の論理レベルとなる、前記外部出力信号を生成する出力信号生成回路とを含む。

請求項１記載の本願発明の信号伝達回路において、第１回路は、外部入力信号の第１及び第２の遷移時に加え、外部入力信号が第１及び第２の論理レベルの時に、第１及び第２の周期内において第１及び第２の論理レベル間が変化する第１及び第２の送信信号を出力することにより、外部入力信号が第２及び第１の論理レベルから、第１及び第２の論理レベルに変化したことを、第１及び第２のトランス出力信号として確実に第２回路に検知させることができる。

さらに、第１及び第２の制御保護部によって、外部出力信号の第１または第２の論理レベルに基づき第１及び第２のトランス出力信号を第１及び第２のマスク期間無効化している。このため、外部入力信号が第１の論理レベルに変化したことを検知する必要がない期間を第１のマスク期間に設定し、外部入力信号が第２の論理レベルに変化したことを検知する必要がない期間を第２のマスク期間に設定することにより、出力信号生成回路より生成される外部出力信号の信頼性の向上を図ることができる。

加えて、第１及び第２の信号整形回路により、第１及び第２のトランス出力信号が活性レベルを指示する期間を超える第１及び第２の論理設定期間において活性レベルを指示する第１及び第２の論理設定信号を生成することにより、第１及び第２の論理設定信号の指示内容を確実に反映した外部出力信号を出力信号生成回路から生成させることができる。

また、論理設定信号制御回路は、第１及び第２の論理設定信号が共に活性レベルを指示する時、第１及び第２の論理設定信号を無効化することにより、出力信号生成回路により外部出力信号を生成する際、第１及び第２の論理設定信号が共に活性レベルとなる状況を確実に回避することができるため、外部出力信号の信頼性の向上を図ることができる。

したがって、請求項１記載の本願発明の信号伝達回路は、外部入力信号を正確に反映した外部出力信号を出力する結果、高い信頼性で信号伝達を行うことができる。

この発明の目的、特徴、局面、および利点は、以下の詳細な説明と添付図面とによって、より明白となる。

この発明の実施の形態１であるの信号伝達回路の構成を示すブロック図である。 実施の形態１の信号伝達回路を含む電力変換装置の全体構成を示すブロック図である。 実施の形態１の信号伝達回路による信号伝達処理における動作波形を示す説明図である。 実施の形態１の信号伝達回路の第１回路を構成するパルス変換回路の内部構成を示すブロック図である。 図４で示したパルス変換回路のパルス変換動作における動作波形を示す波形図である。 図４で示した立上りエッジ検出回路の内部構成を示す回路図である。 図６で詳細を示した立上りエッジ検出回路の検出処理の動作波形を示す波形図である。 図４で示した立下りエッジ検出回路の内部構成を示す回路図である。 図８で詳細を示した立下りエッジ検出回路の検出処理の動作波形を示す波形図である。 図１で示した制御保護素子の内部構成を示す回路図である。 図１で示した制御回路の内部構成を示す回路図である。 図１１で詳細を示した制御回路の制御内容の動作波形を示す波形図である。 図４で示したバッファ回路の内部構成を示す回路図である。 この発明の実施の形態２である電力変換装置における第１の態様の構成を示すブロック図である。 この発明の実施の形態２である電力変換装置における第２の態様の構成を示すブロック図である。 この発明の実施の形態２である電力変換装置における第３の態様の構成を示すブロック図である。 この発明の実施の形態３である電力変換装置における第１の態様の構成を示すブロック図である。 この発明の実施の形態３である電力変換装置における第２の態様の構成を示すブロック図である。 この発明の実施の形態３である電力変換装置における第３の態様の構成を示すブロック図である。

＜実施の形態１＞
（信号伝達回路６の全体構成）
図１はこの発明の実施の形態１であるの信号伝達回路６の全体構成を示すブロック図である。以下、図１を参照して、実施の形態１の信号伝達回路６を説明する。なお、以下の各実施の形態において、同様の構成要素については同一の符号を付して適宜説明を省略する。

図１に示すように、信号伝達回路６は、第１回路１００、トランス１０（第１のトランス）、トランス２０（第２のトランス）、及び第２回路２００から構成される。

トランス１０は一次側コイルであるコイル１１０及び二次側コイルであるコイル２１０を有し、トランス２０は一次側コイルであるコイル１２０及び二次側コイルであるコイル２２０を有している。

第１回路１００はトランス１０のコイル１１０とトランス２０のコイル１２０に電気的に接続され、第２回路２００はトランス１０のコイル２１０とトランス２０のコイル２２０に電気的に接続される。

第１回路１００は、外部より入力端子１０１を介して受ける入力信号ＸＩＮ（外部入力信号）を、トランス１０及びトランス２０を介して第２回路２００に伝達し、トランス１０及び２０からの誘導電圧信号ＲＸ１及びＲＸ２に基づき第２回路２００の出力端子２０１から出力信号ＸＯＵＴ（外部出力信号）を外部に出力する。

したがって、信号伝達回路６は、入力信号ＸＩＮを受け、入力信号ＸＩＮの信号内容を反映させた出力信号ＸＯＵＴを外部に出力する信号伝達処理を実行する。すなわち、出力信号ＸＯＵＴは入力信号ＸＩＮに対応した信号となる。

トランス１０の第１回路１００及び第２回路２００との接続関係を説明する。コイル１１０の第１端は第１回路１００の第１出力端子（送信信号ＶＳ用）に接続され、コイル１１０の第２端は第１回路１００によって基準電位ＶＳＳ１に設定される。コイル２１０の第１端は第２回路２００の第１入力端子（誘導電圧信号ＲＸ１用）に接続され、コイル２１０の第２端は第２回路２００によって基準電位ＶＳＳ２に設定される。

トランス２０の第１回路１００及び第２回路２００との接続関係を説明する。コイル１２０の第１端は第１回路１００の第２出力端子（送信信号ＶＲ用）に接続され、コイル１２０の第２端は、第１回路１００の基準電位ＶＳＳ１に設定される。コイル２２０の第１端は第２回路２００の第２入力端子（誘導電圧信号ＲＸ２用）に接続され、コイル２２０の第２端は第２回路２００によって基準電位ＶＳＳ２に設定される。

第１回路１００はパルス変換回路１０２を主要構成部として有している。パルス変換回路１０２は、入力端子１０１を介して受信される入力信号ＸＩＮに基づき得られる送信信号ＶＳ（第１の送信信号）及び送信信号ＶＲ（第２の送信信号）を第１及び第２の出力端子に接続されるコイル１１０の第１端及びコイル１２０の第１端に出力する。

パルス変換回路１０２は、後に詳述するが、入力信号ＸＩＮと発振器の発振信号との論理積として得られる第１クロック信号を用いて、入力信号ＸＩＮの立上りエッジを検出した信号と第１クロック信号との論理和として得られる第１パルス信号をコイル１１０の第１端への送信信号ＶＳとして出力する。

さらに、パルス変換回路１０２は、入力信号ＸＩＮを反転した信号と発振器の発振信号との論理積として得られる第２クロック信号を用いて、入力信号ＸＩＮの立下りエッジを検出した信号と第２クロック信号との論理和として得られる第２パルス信号をコイル１２０の第１端への送信信号ＶＲとして出力する。

したがって、トランス１０は一次側に第１回路１００の第１出力端子より送信信号ＶＳ（第１の送信信号）を受け、二次側より第２回路２００の第１入力端子に誘導電圧信号ＲＸ１（第１のトランス出力信号）を得ている。

同様に、トランス２０は一次側に第１回路１００の第２出力端子より送信信号ＶＲ（第２の送信信号）を受け、二次側より第２回路２００の第２入力端子に誘導電圧信号ＲＸ２（第２のトランス出力信号）を得ている。

第２回路２００は、制御保護素子２３Ｓ及び２３Ｒ、バッファ回路２４Ｓ及び２４Ｒ、シュミット回路２５Ｓ及び２５Ｒ、制御回路２６、並びにラッチ回路２７より構成され、第１入力端子がトランス１０のコイル２１０の第１端に接続され、第２入力端子がトランス２０のコイル２２０の第１端に接続される。

制御保護素子２３Ｓは入力部ＩＮ、出力部ＯＵＴ及び制御入力部ＳＷを有し、入力部ＩＮは第２回路２００の第１入力端子より誘導電圧信号ＲＸ１を受け、制御入力部ＳＷはラッチ回路２７から出力信号ＸＯＵＴを制御信号ＶＳＭとして受ける。制御保護素子２３Ｓは制御信号ＶＳＭが“Ｈ”を指示する第１のマスク期間を除き、出力部ＯＵＴから誘導電圧信号ＲＸ１をそのまま出力する。ただし、制御保護素子２３Ｓは、上記第１のマスク期間中において誘導電圧信号ＲＸ１は強制的に無効化し、出力部ＯＵＴは“Ｌ”固定される。

同様にして、制御保護素子２３Ｒは入力部ＩＮ、出力部ＯＵＴ及び制御入力部ＳＷを有し、入力部ＩＮは第２回路２００の第２入力端子より誘導電圧信号ＲＸ２を受け、制御入力部ＳＷはラッチ回路２７から反転出力信号バーＸＯＵＴを制御信号ＶＲＭとして受ける。制御保護素子２３Ｒは制御信号ＶＲＭが“Ｈ”を指示する第２のマスク期間を除き、出力部ＯＵＴから誘導電圧信号ＲＸ２をそのまま出力する。ただし、制御保護素子２３Ｒは、上記第２のマスク期間中は誘導電圧信号ＲＸ２を強制的に無効化し、出力部ＯＵＴは“Ｌ”固定される。

このように、制御保護素子２３Ｓ及び２３Ｒは、誘導電圧信号ＲＸ１及びＲＸ２（第１及び第２のトランス出力信号）を第１及び第２のマスク期間無効化する。

バッファ回路２４Ｓは制御保護素子２３Ｓを介して得られる誘導電圧信号ＲＸ１を反転増幅して信号ＶＳ１を得る。シュミット回路２５Ｓは信号ＶＳ１を波形整形処理して信号ＶＳ２を得る。上記波形整形処理は、信号ＶＳ１の反転信号を信号ＶＳ２として得る際、信号ＶＳ１が“Ｌ”（活性レベル）を指示する期間を超える期間（第１の論理設定期間）において“Ｈ”（活性レベル）を指示する信号ＶＳ２（第１の論理設定信号）を生成する処理である。

バッファ回路２４Ｒは制御保護素子２３Ｒを介して得られる誘導電圧信号ＲＸ２を反転増幅して信号ＶＲ１を得る。シュミット回路２５Ｒは信号ＶＲ１を波形整形処理して信号ＶＲ２を得る。上記波形整形処理は、信号ＶＲ１の反転信号を信号ＶＲ２として得る際、信号ＶＲ１が“Ｌ”（活性レベル）を指示する期間を超える期間（第２の論理設定期間）において“Ｈ”（活性レベル）を指示する信号ＶＲ２（第２の論理設定信号）を生成する処理である。

したがって、バッファ回路２４Ｓ及びシュミット回路２５Ｓは、制御保護素子２３Ｓ（第１の制御保護部）を介して誘導電圧信号ＲＸ１（第１のトランス出力信号）を受け、誘導電圧信号ＲＸ１が制御保護素子２３Ｓによって無効化されていない場合、誘導電圧信号ＲＸ１が“Ｈ”（活性レベル）を指示する期間を超える上記第１の論理設定期間において“Ｈ”（活性レベル）を指示する信号ＶＳ２（第１の論理設定信号）を生成する第１の信号整形回路として機能する。

同様にして、バッファ回路２４Ｒ及びシュミット回路２５Ｒは、制御保護素子２３Ｒ（第２の制御保護部）を介して誘導電圧信号ＲＸ２（第２のトランス出力信号）を受け、誘導電圧信号ＲＸ２が制御保護素子２３Ｒによって無効化されていない場合、誘導電圧信号ＲＸ２が“Ｈ”（活性レベル）を指示する期間を超える上記第２の論理設定期間において“Ｈ”（活性レベル）を指示する信号ＶＲ２（第２の論理設定信号）を生成する第２の信号整形回路として機能する。

制御回路２６は、信号ＶＳ２及び信号ＶＲ２（第１及び第２の論理設定信号）を受け、信号ＶＳ２及び信号ＶＲ２が共に“Ｈ”（活性レベル）を指示する時、信号ＶＳ２及び信号ＶＲ２の“Ｈ”を無効化して“Ｌ”の信号ＶＳ３及び信号ＶＲ３を出力する。

一方、制御回路２６は、信号ＶＳ２及び信号ＶＲ２の少なくとも一方が“Ｌ”の場合、信号ＶＳ２及び信号ＶＲ２をそのまま信号ＶＳ３及び信号ＶＲ３としてラッチ回路２７のセット入力部Ｓ及びリセット入力部Ｒに出力する。

出力信号生成回路であるラッチ回路２７は、制御回路２６（論理設定信号制御回路）を介して信号ＶＳ３及び信号ＶＲ３を受ける。この際、制御回路２６が信号ＶＳ２及び信号ＶＲ２の無効化処理を行っていない場合、信号ＶＳ３及びＶＲ３は信号ＶＳ２及びＶＲ２（第１及び第２の論理設定信号）となる。

したがって、ラッチ回路２７は信号ＶＳ３及びＶＲ３を受け、信号ＶＳ３（＝ＶＳ２）が“Ｈ”（活性レベル）を指示する時に“Ｈ”（“Ｈ”，“Ｌ”のうち一方の論理レベル）となり、信号ＶＲ３（＝ＶＲ２）が“Ｈ”（活性レベル）を指示する時に“Ｌ”（“Ｈ”，“Ｌ”のうち他方の論理レベル）となる、出力信号ＸＯＵＴ（外部出力信号）を生成して出力部Ｑから出力する。さらに、ラッチ回路２７は出力信号ＸＯＵＴと共に出力信号ＸＯＵＴの反転信号である反転出力信号バーＸＯＵＴを反転出力部ＱＢから出力する。

（信号伝達回路６を備える電力変換装置６０）
図２は実施の形態１の信号伝達回路６を含む電力変換装置６０の全体構成を示すブロック図である。同図に示すように、実施の形態１の信号伝達回路６は、電力変換装置６０内でＩＧＢＴ等のパワー半導体スイッチング素子２（電力半導体スイッチング素子）を駆動制御する制御信号Ｓ４の伝達に適用される。

すなわち、ハイブリッド自動車や電気自動車等で用いられるモータ１を制御するために設けられる電力変換装置６０は、パワー半導体スイッチング素子２と、パワー半導体スイッチング素子２を駆動する駆動回路としてのドライバ部３と、ドライバ部３によってパワー半導体スイッチング素子２を駆動するためにドライバ部３用の制御信号Ｓ４を生成する制御部４と、制御部４からの制御信号Ｓ４を入力信号ＸＩＮとして受け、出力信号ＸＯＵＴとしてドライバ部３に伝達する、実施の形態１の信号伝達回路６とを備える。

信号伝達回路６は、制御部４とドライバ部３との間に設けられることにより、ドライバ部３、パワー半導体スイッチング素子２及びモータ１等、高電圧で制御される装置と制御部４とを絶縁しつつ、制御部４からの制御信号Ｓ４を入力信号ＸＩＮとして入力し、制御信号Ｓ４に対応する出力信号ＸＯＵＴを生成してドライバ部３に出力することができる。

（信号伝達回路６の信号伝達処理）
図３は、この発明の実施の形態１の信号伝達回路６による信号伝達処理における動作波形を示す説明図である。

図３には、信号伝達回路６に入力される入力信号ＸＩＮと、第１回路１００の発振信号ＣＬＫと、第１回路１００からコイル１１０の第１端に送信される第１パルス信号である送信信号ＶＳと、第１回路１００からコイル１２０の第１端に送信される第２パルス信号である送信信号ＶＲの動作波形が示されている。これらの信号がパルス変換回路１０２を有する第１回路１００に関連した信号となる。

さらに、図３において、コイル２１０の第１端に発生して第２回路２００が受信する誘導電圧信号ＲＸ１と、コイル２２０の第１端に発生して第２回路２００が受信する誘導電圧信号ＲＸ２と、バッファ回路２４Ｓの出力信号である信号ＶＳ１と、バッファ回路２４Ｒの出力信号である信号ＶＲ１と、シュミット回路２５Ｓの出力信号である信号ＶＳ２と、シュミット回路２５Ｒの出力信号である信号ＶＲ２の動作波形が示されている。

さらに、図３において、ラッチ回路２７のセット入力部Ｓへの入力信号である信号ＶＳ３と、ラッチ回路２７のリセット入力部Ｒへの入力信号である信号ＶＲ３、ラッチ回路２７の（正転）出力部Ｑの出力信号である信号伝達回路６の出力信号ＸＯＵＴ（＝制御信号ＶＳＭ）と、ラッチ回路２７の反転出力部ＱＢの出力信号である反転出力信号バーＸＯＵＴ（＝制御信号ＶＲＭ）の動作波形を示している。

以下、信号伝達回路６内の各部の詳細構成、及び動作について説明する。

（信号伝達回路６の各部構成）
図４は、信号伝達回路６の第１回路１００を構成するパルス変換回路１０２の内部構成を示すブロック図であり、図５はパルス変換回路１０２のパルス変換動作における動作波形を示す波形図である。なお、図４に示すパルス変換回路１０２の構成は一例であって限定されるものではない。

図４に示すように、パルス変換回路１０２は、立上りエッジ検出回路３１と、立下りエッジ検出回路３２と、発振器３８と、２つのＡＮＤゲート３４及び３５と、２つのＯＲゲート３６及び３７と、インバータ３９とを備える。パルス変換回路１０２に入力される入力信号ＸＩＮは、立上りエッジ検出回路３１、立下りエッジ検出回路３２、ＡＮＤゲート３４の一方入力、及びインバータ３９の入力部に付与される。

発振器３８の発振信号ＣＬＫは、ＡＮＤゲート３４の他方入力と、ＡＮＤゲート３５の一方入力に付与される。インバータ３９の出力信号は、ＡＮＤゲート３５の他方入力に付与される。立上りエッジ検出回路３１の出力信号ＶＡは、ＯＲゲート３６の一方入力に付与され、ＡＮＤゲート３４の出力信号ＶＣは、ＯＲゲート３６の他方入力に付与される。立下りエッジ検出回路３２の出力信号ＶＢは、ＯＲゲート３７の一方入力に付与され、ＡＮＤゲート３５の出力信号ＶＤは、ＯＲゲート３７の他方入力に付与される。

図５に示すように、パルス変換回路１０２では、入力信号ＸＩＮの論理値が“Ｌ”から“Ｈ”に変化すると（第１の遷移時）、これに応じて立上りエッジ検出回路３１は所定期間の幅を持った“Ｈ”パルスを有する信号ＶＡを出力する。また、入力信号ＸＩＮの指示する論理値が“Ｈ”から“Ｌ”に変化すると（第２の遷移時）、これに応じて立下りエッジ検出回路３２は所定期間の幅を持った“Ｈ”パルスを有する信号ＶＢを出力する。

発振器３８は、一定周期の発振信号ＣＬＫを出力する。ＡＮＤゲート３４は、入力信号ＸＩＮと発振信号ＣＬＫとの論理積となる信号ＶＣを出力し、ＡＮＤゲート３５は、入力信号ＸＩＮの反転信号と発振信号ＣＬＫとの論理積となる信号ＶＤを出力する。ＯＲゲート３６には信号ＶＡ及び信号ＶＣが付与され、ＯＲゲート３６の出力信号がパルス変換回路１０２から出力される送信信号ＶＳとなる。ＯＲゲート３７には信号ＶＢ及び信号ＶＤが付与され、ＯＲゲート３７の出力信号がパルス変換回路１０２から出力される送信信号ＶＲとなる。

したがって、入力信号ＸＩＮ（外部入力信号）は、“Ｈ”及び“Ｌ”（第１及び第２の論理レベル）を有し、上記第１の遷移時に“Ｌ”から“Ｈ”に変化し、上記第２の遷移時に“Ｈ”から“Ｌ”に変化する信号となる。

また、送信信号ＶＳ（第１の送信信号）は入力信号ＸＩＮが“Ｈ”の時に発振信号ＣＬＫの周期（第１の周期）内において“Ｈ”，“Ｌ”間で変化し、入力信号ＸＩＮが“Ｌ”の時に“Ｌ”で固定し、入力信号ＸＩＮの上記第１の遷移時に一定期間“Ｈ”となる信号である。

同様に、送信信号ＶＲ（第２の送信信号）は、入力信号ＸＩＮが“Ｌ”の時に発振信号ＣＬＫの周期（第２の周期（＝第１の周期））内において“Ｈ”，“Ｌ”間で変化し、入力信号ＸＩＮが“Ｈ”の時に“Ｌ”で固定され、入力信号ＸＩＮの上記第２の遷移時に一定期間“Ｈ”となる信号である。

図６は、図４で示した立上りエッジ検出回路３１の内部構成を示す回路図であり、図７は立上りエッジ検出回路３１の検出処理の動作波形を示す波形図である。なお、図６に示す立上りエッジ検出回路３１の構成は一例であって限定されるものではない。

図６に示すように、立上りエッジ検出回路３１は、遅延回路３１１、インバータ３１２、及びＡＮＤゲート３１３で構成される。立上りエッジ検出回路３１に入力される信号ＤＩＮ１は、遅延回路３１１の入力部とＡＮＤゲート３１３の一方入力とに付与される。遅延回路３１１に入力された信号ＤＩＮ１は、所定期間（図７ではこの所定期間を「τ」で示す）だけ遅延されて、インバータ３１２を介してＡＮＤゲート３１３の他方入力に付与される。そして、ＡＮＤゲート３１３の出力信号が、立上りエッジ検出回路３１の出力信号ＤＯＵＴ１となる。

図７に示すように、立上りエッジ検出回路３１では、入力される信号ＤＩＮ１が“Ｌ”から“Ｈ”に変化する際に、所定期間τ、“Ｈ”パルス幅を持った信号ＤＯＵＴ１を出力する。

したがって、図４で示す立上りエッジ検出回路３１は入力信号ＸＩＮが“Ｌ”から“Ｈ”に変化する上記第１の遷移時に、所定期間τの“Ｈ”パルスの幅を持った信号ＶＡを出力することができる。

図８は、図４で示した立下りエッジ検出回路３２の内部構成を示す回路図であり、図９は立下りエッジ検出回路３２の検出処理の動作波形を示す波形図である。なお、図８に示す立下りエッジ検出回路３２の構成は一例であって限定されるものではない。

図８に示すように、立下りエッジ検出回路３２は、遅延回路３２１、インバータ３２２、及びＡＮＤゲート３２３で構成される。立下りエッジ検出回路３２に付与される信号ＤＩＮ２は、遅延回路３２１の入力部とインバータ３２２の入力部とに付与される。インバータ３２２の出力信号がＡＮＤゲート３２３の一方入力に付与される。

遅延回路３２１に入力された信号ＤＩＮ２は、所定期間τだけ遅延されてＡＮＤゲート３２３の他方入力に付与される。そして、ＡＮＤゲート３２３の出力信号が、立下りエッジ検出回路３２の出力信号ＤＯＵＴ２となる。

図９に示すように、立下りエッジ検出回路３２では、入力される信号ＤＩＮ２が“Ｈ”から“Ｌ”に変化すると、所定期間τ、“Ｈ”パルス幅を持った信号ＤＯＵＴ２を出力する。

したがって、図４で示す立下りエッジ検出回路３２は入力信号ＸＩＮが“Ｈ”から“Ｌ”に変化する上記第２の遷移時に、所定期間τの“Ｈ”パルスの幅を持った信号ＶＢを出力することができる。

図１０は、制御保護素子２３（２３Ｓ，Ｓ３Ｒ）の内部構成を示す回路図である。なお、制御保護素子２３は制御保護素子２３Ｓ及び２３Ｒそれぞれに共通の回路構成である。また、図１０に示す制御保護素子２３の構成は一例であって限定されるものではない。

図１０に示すように、制御保護素子２３は、２つのＮＭＯＳトランジスタ２３１及び２３２と、ＰＭＯＳトランジスタ２３３とを備える。制御保護素子２３の入力部ＩＮは、ＮＭＯＳトランジスタ２３１のドレイン（端子）と、ＮＭＯＳトランジスタ２３２のドレインと、ＰＭＯＳトランジスタのドレインに共通に接続され、制御保護素子２３の出力部ＯＵＴは、入力部ＩＮに接続される。制御保護素子２３の制御入力部ＳＷは、ＮＭＯＳトランジスタ２３１のゲート（端子）に接続される。ＮＭＯＳトランジスタ２３１のソース（端子）は基準電位ＶＳＳに設定される。ＮＭＯＳトランジスタ２３２のゲート及びソースも基準電位ＶＳＳに設定される。一方、ＰＭＯＳトランジスタ２３３のゲートとソースが電源電位ＶＤＤに設定される。なお、制御保護素子２３は、ゲートの電位を固定したサージ保護素子であり、サージ保護素子の一部（この場合、ＮＭＯＳトランジスタ２３１）を制御動作して用いる。

制御保護素子２３は、制御入力部ＳＷより得られる制御信号（ＶＳＭ，ＶＲＭ）が“Ｈ”を指示する時、ＮＭＯＳトランジスタ２３１がＯＮ状態となり、出力部ＯＵＴを“Ｌ”固定して入力部ＩＮより得られる信号を無効化し、上記制御信号が“Ｌ”を指示する時、ＮＭＯＳトランジスタ２３１がＯＦＦ状態となり、入力部ＩＮより得られる信号をそのまま出力部ＯＵＴから出力することができる。

したがって、制御保護素子２３Ｓは、制御入力部ＳＷより得られる制御信号ＶＳＭ（＝出力信号ＸＯＵＴ）が“Ｈ”（第１の論理レベル）を指示する期間を第１のマスク期間とし、誘導電圧信号ＲＸ１を無効化することができる。

同様に、制御保護素子２３Ｒは、制御入力部ＳＷより得られる制御信号ＶＲＭ（＝反転出力信号バーＸＯＵＴ）が“Ｈ”、すなわち、出力信号ＸＯＵＴが“Ｌ”（第２の論理レベル）を指示する期間を第２のマスク期間とし、誘導電圧信号ＲＸ２を無効化することができる。

なお、制御保護素子２３Ｓ及び２３Ｒは制御信号ＶＳＭ及びＶＲＭが“Ｌ”の時、誘導電圧信号ＲＸ１及びＲＸ２をそのまま次段のバッファ回路２４Ｒ及び２４Ｒの入力部に出力する。

図１１は制御回路２６内部の構成を示す回路図であり、図１２は制御回路２６の制御内容の動作波形を示す波形図である。なお、図１１に示す制御回路２６の構成は一例であって限定されるものではない。

図１１に示すように、制御回路２６は、２つのＡＮＤゲート２６１及び２６２と、ＮＡＮＤゲート２６３とを備える。入力信号Ｉ１はＡＮＤゲート２６１の一方入力とＮＡＮＤゲート２６３の一方入力に付与される。入力信号Ｉ２はＡＮＤゲート２６２の一方入力とＮＡＮＤゲート２６３の他方入力に付与される。ＡＮＤゲート２６１の他方入力とＡＮＤゲート２６２の他方入力はＮＡＮＤゲート２６３の出力信号を受ける。

図１２に示すように、制御回路２６は、入力信号Ｉ１と入力信号Ｉ２とが同時に“Ｈ”となる状態を抑制し、出力信号Ｏ１は入力信号Ｉ１に対応し、出力信号Ｏ２は入力信号Ｉ２に対応した信号を出力する。すなわち、制御回路２６は、入力信号Ｉ１及びＩ２のうち少なくとも一つが“Ｌ”の時、入力信号Ｉ１及びＩ２をそのまま出力信号Ｏ１及びＯ２として出力し、入力信号Ｉ１及びＩ２が共に“Ｈ”の時、出力信号Ｏ１及びＯ２を“Ｌ”固定している。

このように、制御回路２６は、入力信号Ｉ１及びＩ２として信号ＶＳ２及び信号ＶＲ２（第１及び第２の論理設定信号）を受け、信号ＶＳ２及び信号ＶＲ２が共に“Ｈ”（活性レベル）を指示する時、信号ＶＳ２及び信号ＶＲ２による“Ｈ”の指示を無効化し、“Ｌ”の信号ＶＳ３及び信号ＶＲ３を出力している。

なお、信号ＶＳ２及び信号ＶＲ２のうち少なくとも一つが“Ｌ”の時、信号ＶＳ２及び信号ＶＲ２をそのまま信号ＶＳ３及びＶＲ３として出力している。

図１３は、バッファ回路２４（２４Ｓ及び２４Ｒ）の内部構成を示す回路図である。なお、バッファ回路２４はバッファ回路２４Ｓ及びバッファ回路２４Ｒそれぞれに共通の回路構成である。また、図１３に示すバッファ回路２４の構成は一例であって限定されるものではない。

図１３に示すように、バッファ回路２４は、ＮＭＯＳトランジスタ２４１と、抵抗２４２と、容量２４３とを備える。入力信号ＩＮは、ＮＭＯＳトランジスタ２４１のゲートに付与される。ＮＭＯＳトランジスタ２４１は、ドレインが抵抗２４２の第２端に接続され、ソースが基準電位ＶＳＳに接続される。抵抗２４２の第１端は、電源電位ＶＤＤに設定される。容量２４３の一方電極は、抵抗２４２の第２端とＮＭＯＳトランジスタ２４１のドレインに接続され、容量２４３の他方電極は基準電位ＶＳＳに設定される。容量２４３の一方電極より得られる信号が出力信号ＯＵＴとなる。

このような構成のバッファ回路２４は、入力信号ＩＮを反転して出力信号ＯＵＴを出力する増幅器であり、抵抗２４２と容量２４３の定数設定で出力信号ＯＵＴが電源電位ＶＤＤまで戻る時間が決まる。

（信号伝達回路６の動作）
次に、図３を参照して信号伝達回路６の全体の動作について説明する。上述したように、信号伝達回路６は、コイル１１０及びコイル２１０を有するトランス１０と、コイル１２０及びコイル２２０を有するトランス２０と、コイル１１０とコイル１２０に接続される第１回路１００と、コイル２１０とコイル２２０に接続される第２回路２００とを備えている。そして、信号伝達回路６は、第１回路１００に付与される入力信号ＸＩＮをトランス１０及びトランス２０を介して誘導電圧信号ＲＸ１及びＲＸ２として第２回路２００に伝達し、第２回路２００から出力信号ＸＯＵＴを出力している。

時刻ｔ１は、第１回路１００のパルス変換回路１０２に入力される入力信号ＸＩＮが“Ｌ”から“Ｈ”になる第１の遷移時刻である。パルス変換回路１０２では、入力信号ＸＩＮが“Ｌ”から“Ｈ”になると、“Ｈ”パルスの送信信号ＶＳをコイル１１０の第１端へ出力する。なお、時刻ｔ１から時刻ｔ２の入力信号ＸＩＮが“Ｈ”の期間では、入力信号ＸＩＮの立上りエッジを検出した信号と制御回路２６の発振信号ＣＬＫとを論理和した送信信号ＶＳが出力される。

時刻ｔ１を起点として、送信信号ＶＳが“Ｌ”から“Ｈ”になると、コイル１１０に電流変化が起こり、その電流変化に誘起され、コイル２１０の第１端に誘導電圧信号ＲＸ１が出力される。誘導電圧信号ＲＸ１は、制御保護素子２３Ｓに付与され、制御保護素子２３Ｓの制御入力部ＳＷに付与される制御信号ＶＳＭ（＝出力信号ＸＯＵＴ）が“Ｌ”の場合、誘導電圧信号ＲＸ１が同じ状態で次段のバッファ回路２４Ｓに出力される。

制御保護素子２３Ｓを介してバッファ回路２４Ｓに入力され誘導電圧信号ＲＸ１は、増幅した反転信号である信号ＶＳ１として出力される。バッファ回路２４Ｓの出力信号ＶＳ１は、シュミット回路２５Ｓに入力され、波形整形した信号ＶＳ２は“Ｌ”から“Ｈ”になる。

シュミット回路２５Ｓの出力信号ＶＳ２は、制御回路２６の入力端子Ｉ１に入力される。この時、制御回路２６の入力端子Ｉ２への入力信号ＶＲ２が“Ｌ”のため、制御回路２６の出力端子Ｏ１の出力信号ＶＳ３は、入力信号ＶＳ２と同じ状態で出力される。また、制御回路２６の出力信号ＶＳ３（ラッチ回路２７のセット入力部Ｓへの入力信号）が“Ｌ”から“Ｈ”になると、ラッチ回路２７の（正転）出力部Ｑからの出力信号は“Ｌ”から“Ｈ”になり、信号伝達回路６の出力信号ＸＯＵＴとして出力される。

この際、ラッチ回路２７の出力部Ｑの出力信号は、制御保護素子２３Ｓの制御信号ＶＳＭとして制御入力部ＳＷに付与され、制御信号ＶＳＭが“Ｌ”から“Ｈ”になると、制御保護素子２３Ｓの入力端子ＩＮは基準電位ＶＳＳ２に接続され、誘導電圧信号ＲＸ１は基準電位ＶＳＳ２と同電位となり無効化される。

なお、時刻ｔ１までの期間において、制御保護素子２３Ｒの制御入力部ＳＷに付与される制御信号ＶＲＭは、ラッチ回路２７の反転出力部ＱＢの出力信号である反転出力信号バーＸＯＵＴの状態が“Ｈ”であるため、ラッチ回路２７の反転出力部ＱＢの出力信号が“Ｌ”から“Ｈ”に切り替わるまで制御保護素子２３Ｒの入力端子ＩＮは基準電位ＶＳＳ２に接続され、誘導電圧信号ＲＸ２は基準電位ＶＳＳ２と同電位となり無効化されている。

時刻ｔ２は、第１回路１００のパルス変換回路１０２に入力される入力信号ＸＩＮが“Ｈ”から“Ｌ”になる第２の遷移時刻である。パルス変換回路１０２では、入力信号ＸＩＮが“Ｈ”から“Ｌ”になると、“Ｈ”パルスの送信信号ＶＲをコイル１２０の第１端へ出力する。なお、時刻ｔ２以降の入力信号ＸＩＮが“Ｌ”の期間では、入力信号ＸＩＮの立下りエッジを検出した信号と発振器３８の発振信号ＣＬＫとを論理和した送信信号ＶＲが出力される。

送信信号ＶＲが“Ｌ”から“Ｈ”になると、コイル１２０に電流変化が起こり、その電流変化に誘起され、コイル２２０の第１端に誘導電圧信号ＲＸ２が出力される。誘導電圧信号ＲＸ２は、制御保護素子２３Ｒに入力され、制御保護素子２３Ｒの制御入力部ＳＷに付与される制御信号ＶＲＭが“Ｌ”の場合、誘導電圧信号ＲＸ２が同じ状態で次段のバッファ回路２４Ｒに出力される。

制御保護素子２３Ｒを介してバッファ回路２４Ｒへ入力された誘導電圧信号ＲＸ２は、増幅した反転信号である信号ＶＲ１として出力される。バッファ回路２４Ｒの出力信号ＶＲ１は、シュミット回路２５Ｒに入力され、波形整形した信号ＶＲ２は“Ｌ”から“Ｈ”になる。シュミット回路２５Ｒの出力信号ＶＲ２は、制御回路２６の入力端子Ｉ２に入力される。この時、制御回路２６の入力端子Ｉ１への入力信号ＶＳ２が“Ｌ”のため、制御回路２６の出力端子Ｏ２の出力信号ＶＲ３は、入力信号ＶＲ２と同じ状態で出力される。

また、制御回路２６の出力信号ＶＲ３（ラッチ回路２７のリセット入力部Ｒへの入力信号）が“Ｌ”から“Ｈ”になると、ラッチ回路２７の出力部Ｑの出力信号は“Ｈ”から“Ｌ”になり、信号伝達回路６の出力信号ＸＯＵＴとして出力される。この際、ラッチ回路２７の反転出力部ＱＢの出力信号である反転出力信号バーＸＯＵＴは、制御信号ＶＲＭとして制御保護素子２３Ｒの制御入力部ＳＷに付与され、制御信号ＶＲＭが“Ｌ”から“Ｈ”になると、制御保護素子２３Ｒの入力端子ＩＮは基準電位ＶＳＳ２に接続され、誘導電圧信号ＲＸ２は基準電位ＶＳＳ２と同電位となり無効化される。

このように、この実施の形態１による信号伝達回路６は、第１回路１００で入力信号ＸＩＮの論理値の変化と、発振器の発振信号ＣＬＫに応じて、コイル１１０の第１端とコイル１２０の第１端へ複数のパルス信号（送信信号ＶＳ及びＶＲ）を出力するため、ノイズによって第２回路２００が誤動作した場合でも、速やかに復帰することができ、高い信頼性で信号を伝達できる。

すなわち、第１回路１００は、入力信号ＸＩＮの第１及び第２の遷移時に加え、入力信号ＸＩＮが“Ｈ”及び“Ｌ”のそれぞれの期間に、発振信号ＣＬＫの周期内（第１及び第２の周期内）において“Ｈ”及び“Ｌ”間が変化する送信信号ＶＳ及びＶＲを出力することにより、入力信号ＸＩＮが“Ｌ”から“Ｈ”、あるいは“Ｈ”から“Ｌ”に変化したことを、誘導電圧信号ＲＸ１及びＲＸ２（第１及び第２のトランス出力信号）として確実に第２回路２００に検知させることができる。

具体的には、時刻ｔ１における誘導電圧信号ＲＸ１の“Ｈ”立ち上がりを仮に検出し損ねても、時刻ｔ１直後の第１パルス信号ＶＳの立ち上がり時（信号ＣＬＫによる立ち上がり時刻ｔ１ａ等）に信号ＲＸ１が再度、立ち上がる機会があるため、パルス幅は少し短くなるが、ほぼ正常な出力信号ＸＯＵＴを出力することができる。この場合、時刻ｔ１ａまでは出力信号ＸＯＵＴ（制御信号ＶＳＭ）が“Ｌ”のため、時刻ｔ１ａ直後に発生する誘導電圧信号ＲＸ１は制御保護素子２３Ｓによって無効化されることはない。

また、第２回路２００の制御保護素子２３Ｓと制御保護素子２３Ｒとを用いて、不要な検出期間となる第１及び第２のマスク期間中における誘導電圧信号ＲＸ１及びＲＸ２を基準電位ＶＳＳに接続して無効化しつつ次段のバッファ回路２４Ｓ及び２４Ｒに伝達している。

そして、バッファ回路２４Ｓ及び２４Ｒ、並びにシュミット回路２５Ｓ及び２５Ｒを用いてコイル２１０の誘導電圧信号ＲＸ１及びコイル２２０の誘導電圧信号ＲＸ２を増幅、及び波形整形し、ラッチ回路２７のセット入力部Ｓ及びリセット入力部Ｒへの入力信号となる信号ＶＳ２及びＶＲ２の“Ｈ”（活性レベル）のパルス幅を、誘導電圧信号ＲＸ１とＲＸ２の“Ｈ”（活性レベル）のパルス幅と比較して長くすることで、高い信頼性で信号を伝達できる。

すなわち、バッファ回路２４Ｓ及びシュミット回路２５Ｓからなる第１の信号整形回路並びにバッファ回路２４Ｒ及びシュミット回路２５Ｒからなる第２の信号整形回路により、誘導電圧信号ＲＸ１及びＲＸ２（第１及び第２のトランス出力信号）が“Ｈ”（活性レベル）を指示する期間を超える第１及び第２の論理設定期間において“Ｈ”（活性レベル）を指示する信号ＶＳ２及び信号ＶＲ２（第１及び第２の論理設定信号）を生成している。このため、信号ＶＳ２（＝ＶＳ３）及び信号ＶＲ２（＝ＶＲ３）の指示内容を確実に反映した出力信号ＸＯＵＴを出力信号生成回路であるラッチ回路２７から生成させることができる。

さらに、制御回路２６を用いてラッチ回路２７のセット入力部Ｓとリセット入力部Ｒとが同時ＯＮ状態（“Ｈ”レベルとなること）を抑制することで、同時ＯＮ状態で生じる誤動作や信号遅延を抑制することができる。

すなわち、論理設定信号制御回路である制御回路２６は、信号ＶＳ２及びＶＲ２が共に“Ｈ”（活性レベル）を指示する時、信号ＶＳ２及び信号ＶＲ２を無効化することにより、ラッチ回路２７により出力信号ＸＯＵＴを生成する際、信号ＶＳ２及びＶＲ２が共に“Ｈ”となる状況を確実に回避することができるため、出力信号ＸＯＵＴの信頼性の向上を図ることができる。

さらに、制御保護素子２３Ｓ及び２３Ｒ（第１及び第２の制御保護部）によって、誘導電圧信号ＲＸ１及びＲＸ２（第１及び第２のトランス出力信号）を第１及び第２のマスク期間無効化している。したがって、制御保護素子２３Ｓ及び２３Ｒにおいて、入力信号ＸＩＮが“Ｈ”（第１の論理レベル）に変化したことを検知する必要がない期間を上記第１のマスク期間に設定し、入力信号ＸＩＮが“Ｌ”（第２の論理レベル）に変化したことを検知する必要がない期間を上記第２のマスク期間に設定することにより、ラッチ回路２７より生成される出力信号ＸＯＵＴの信頼性の向上を図ることができる。

具体的には、制御保護素子２３Ｓにおいて、出力信号ＸＯＵＴが“Ｈ”（第１の論理レベル）をすでに指示している期間を上記第１のマスク期間とすることにより、ラッチ回路２７より生成される出力信号ＸＯＵＴの“Ｈ”の信頼性の向上を図ることができる。

同様にして、制御保護素子２３Ｒにおいて、出力信号ＸＯＵＴが“Ｌ”（第２の論理レベル）をすでに指示している期間を上記第２のマスク期間とすることにより、ラッチ回路２７より生成される出力信号ＸＯＵＴの“Ｌ”の信頼性の向上を図ることができる。

したがって、実施の形態１の信号伝達回路６は、入力信号ＸＩＮを正確に反映した出力信号ＸＯＵＴを出力する結果、高い信頼性で信号伝達を行うことができる。

また、図２に示すように、電力変換装置６０が実施の形態１の信号伝達回路６を備えることで、制御部４からの制御信号Ｓ４をドライバ部３に伝達する信号伝達のノイズ耐性を向上させ、信頼性を高めると共に、誤動作や信号遅延を抑制することができる。その結果、電力変換装置６０の長期使用が可能となる。

＜実施の形態２＞
図１４は、この発明の実施の形態２である電力変換装置における第１の態様をモータ制御に適用した構成を示すブロック図である。図１４では、上記実施の形態１による信号伝達回路６を備えた電力変換装置６１の構成について示している。

図１４に示すように、ハイブリッド自動車や電気自動車等で用いられるモータ１を制御するために設けられる電力変換装置６１は、１または複数のパワー半導体スイッチング素子２（図１４では１つのパワー半導体スイッチング素子２を示す）とドライバ部３とを共に樹脂封止により一体化して構成される一単位のパワーモジュール８１と、ドライバ部３によってパワー半導体スイッチング素子２を駆動するためにドライバ部３用の制御信号Ｓ４を生成する制御部４と、制御部４からの制御信号Ｓ４をドライバ部３に伝達する信号伝達回路６とを備える。

信号伝達回路６は、制御部４とドライバ部３との間に接続され、ドライバ部３、パワー半導体スイッチング素子２及びモータ１等、高電圧で制御される装置と制御部４とを絶縁し、制御部４からの制御信号Ｓ４を入力信号ＸＩＮとして入力し、出力信号ＸＯＵＴとして出力する。

実施の形態２の電力変換装置６１は、信号伝送の確度を向上し、さらに、誤動作や信号遅延の抑制を促進した信号伝達回路６を備え、さらにパワー半導体スイッチング素子２（電力半導体スイッチング素子）とドライバ部３とで構成される一単位のパワーモジュール８１を備えているため、電力変換装置６１の信号伝達の確度向上と、誤動作や信号遅延の抑制を促進できる。その結果、電力変換装置６１の長期使用が可能となる。

図１５は、この発明の実施の形態２である電力変換装置における第２の態様をモータ制御に適用した構成を示すブロック図である。同図に示すように、パワー半導体スイッチング素子２及びドライバ部３に加え、信号伝達回路６を共に樹脂封止により一体化して構成される一単位のパワーモジュール８２を備えた電力変換装置６２を用いても良く、第１の態様と同様の効果が得られる。

図１６は、この発明の実施の形態２である電力変換装置における第３の態様をモータ制御に適用した構成を示すブロック図である。同図に示すように、パワー半導体スイッチング素子２、ドライバ部３及び信号伝達回路６に加え、制御部４を共に樹脂封止により一体化して構成される一単位のパワーモジュール８３自体が電力変換装置６３となる構成でも良く、第１の態様と同様の効果が得られる。

＜実施の形態３＞
図１７は、この発明の実施の形態３による電力変換装置をモータ制御に適用した第１の態様の構成を示すブロック図である。ここでは、上記実施の形態１による信号伝達回路６を備えた電力変換装置７１について示す。

図１７に示すように、ハイブリッド自動車や電気自動車等で用いられるモータ１を制御するために設けられる電力変換装置７１は、１または複数のパワー半導体スイッチング素子２とドライバ部３と異常検出部５とを共に樹脂封止により一体化して構成される一単位のパワーモジュール８４と、ドライバ部３によってパワー半導体スイッチング素子２を駆動するためのドライバ部３用の制御信号Ｓ４を生成する制御部４と、制御部４からの制御信号Ｓ４をドライバ部３に伝達する信号伝達回路６Ａ（第１の信号伝達回路）と、異常検出部５で検出した異常検出信号Ｓ５を制御部４に伝達する信号伝達回路６Ｂ（第２の信号伝達回路）とを備える。

異常検出部５はパワー半導体スイッチング素子２の短絡保護及び加熱保護、ドライバ部３の制御電源電圧低下保護を行うべく、パワー半導体スイッチング素子２の短絡状態、加熱状態、またはドライバ部３の制御電源電圧低下を検出すると、これらの異常状態を指示する異常検出信号Ｓ５を出力する既存の構成部である。

信号伝達回路６Ａと信号伝達回路６Ｂとは、上記実施の形態１による信号伝達回路６と実質的に等価の機能を備える構成を呈している。

信号伝達回路６Ａは、制御部４とドライバ部３との間に接続され、ドライバ部３、パワー半導体スイッチング素子２、モータ１、及び異常検出部５等、高電圧で制御される装置と制御部４とを絶縁し、制御部４からの制御信号Ｓ４を入力信号ＸＩＮ１として入力し、出力信号ＸＯＵＴ１として出力する。

信号伝達回路６Ｂは、制御部４と異常検出部５との間に接続され、ドライバ部３、パワー半導体スイッチング素子２、モータ１、異常検出部５等、高電圧で制御される装置と制御部４とを絶縁し、ドライバ部３、パワー半導体スイッチング素子２等で構成される一単位のパワーモジュール８４で生じた電源電圧低下や過電流、過温度等の異常動作を検出する異常検出部５から出力される異常検出信号Ｓ５を入力信号ＸＩＮ２として入力し、出力信号ＸＯＵＴ２として出力する。

実施の形態３では、電力変換装置７１が、信号伝送の確度を向上し、さらに、誤動作や信号遅延の抑制を促進した信号伝達回路６Ａ及び６Ｂ（第１及び第２の信号伝達回路）を備え、さらにパワー半導体スイッチング素子２とドライバ部３と異常検出部５とを一体化して構成される一単位のパワーモジュール８４を備えているため、電力変換装置７１の信号伝達の確度向上と、誤動作や信号遅延の抑制を促進できる。その結果、異常検出部５による異常検出機能を備えた電力変換装置７１の長期使用が可能となる。

図１８は、この発明の実施の形態３である電力変換装置における第２の態様をモータ制御に適用した構成を示すブロック図である。同図に示すように、パワー半導体スイッチング素子２、ドライバ部３及び異常検出部５に加え、信号伝達回路６Ａ及び信号伝達回路６Ｂを共に樹脂封止により一体化して構成される一単位のパワーモジュール８５を備えた電力変換装置７２を用いても良く、第１の態様と同様の効果が得られる。

図１９は、この発明の実施の形態３である電力変換装置における第３の態様をモータ制御に適用した構成を示すブロック図である。同図に示すように、パワー半導体スイッチング素子２、ドライバ部３、異常検出部５、信号伝達回路６Ａ、及び信号伝達回路６Ｂに加え、制御部４を共に樹脂封止により一体化して構成される一単位のパワーモジュール８６自体が電力変換装置７３となる構成でも良く、第１の態様と同様の効果が得られる。

なお、この発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。

この発明は詳細に説明されたが、上記した説明は、すべての局面において、例示であって、この発明がそれに限定されるものではない。例示されていない無数の変形例が、この発明の範囲から外れることなく想定され得るものと解される。

１ モータ、２ パワー半導体スイッチング素子、３ ドライバ部、４ 制御部、５ 異常検出部、６，６Ａ，６Ｂ 信号伝達回路、１０，２０ トランス、２３Ｓ，２３Ｒ 制御保護素子、２４Ｓ，２４Ｒ バッファ回路、２５Ｓ，２５Ｒ シュミット回路、２６ 制御回路、２７ ラッチ回路、６０〜６３，７１〜７３ 電力変換装置、８１〜８６ パワーモジュール、１００ 第１回路、１０２ パルス変換回路、２００ 第２回路。

Claims (10)

1. 外部入力信号（ＸＩＮ）に基づき、第１及び第２の送信信号（ＶＳ，ＶＲ）を出力する第１回路（１００）と、
   一次側に前記第１及び第２の送信信号を受け、二次側より第１及び第２のトランス出力信号（ＲＸ１，ＲＸ２）を得る第１及び第２のトランス（１０，２０）と、
   前記第１及び第２のトランス出力信号に基づき、外部出力信号（ＸＯＵＴ）を生成する第２回路（２００）とを備え、
   前記外部入力信号は第１及び第２の論理レベルを有し、第１の遷移時に第２の論理レベルから第１の論理レベルに変化し、第２の遷移時に第１の論理レベルから第２の論理レベルに変化し、
   前記第１回路は、
   前記第１の送信信号は、前記外部入力信号が第１の論理レベルの時に第１の周期内において第１及び第２の論理レベル間で変化し、前記外部入力信号が第２の論理レベルの時に第２の論理レベルで固定し、前記外部入力信号の前記第１の遷移時に一定期間第１の論理レベルとなり、かつ、
   前記第２の送信信号は、前記外部入力信号が第２の論理レベルの時に第２の周期内において第１及び第２の論理レベル間で変化し、前記外部入力信号が第１の論理レベルの時に第２の論理レベルで固定し、前記外部入力信号の前記第２の遷移時に一定期間第１の論理レベルとなるように、前記第１及び第２の送信信号を出力し、
   前記第２回路は、
   前記外部出力信号の第１または第２の論理レベルに基づき前記第１及び第２のトランス出力信号を第１及び第２のマスク期間無効化する第１及び第２の制御保護部（２３Ｓ，２３Ｒ）と、
   前記第１の制御保護部を介して前記第１のトランス出力信号を受け、前記第１のトランス出力信号が活性レベルを指示する期間を超える第１の論理設定期間において活性レベルを指示する第１の論理設定信号（ＶＳ２）を生成する第１の信号整形回路（２４Ｓ、２５Ｓ）と、
   前記第２の制御保護部を介して前記第２のトランス出力信号を受け、前記第２のトランス出力信号が活性レベルを指示する期間を超える第２の論理設定期間において活性レベルを指示する第２の論理設定信号（ＶＲ２）を生成する第２の信号整形回路（２４Ｒ，２５Ｒ）と、
   前記第１及び第２の論理設定信号を受け、前記第１及び第２の論理設定信号が共に活性レベルを指示する時、前記第１及び第２の論理設定信号による活性レベルの指示を無効化する論理設定信号制御回路（２６）と、
   前記論理設定信号制御回路を介して前記第１及び第２の論理設定信号を受け、第１及び第２の論理レベルのうち、前記第１の論理設定信号が活性レベルを指示する時に一方の論理レベルとなり、前記第２の論理設定信号が活性レベルを指示する時に他方の論理レベルとなる、前記外部出力信号を生成する出力信号生成回路（２７）とを含む、
   信号伝達回路。
2. 請求項１記載の信号伝達回路であって、
   前記第１の制御保護部は、前記外部出力信号が第１の論理レベルを指示する期間を前記第１のマスク期間とし、
   前記第２の制御保護部は、前記外部出力信号が第２の論理レベルを指示する期間を前記第２のマスク期間とする、
   信号伝達回路。
3. 電力半導体スイッチング素子（２）と、
   前記電力半導体スイッチング素子を駆動する駆動回路（３）と、
   前記駆動回路によって前記電力半導体スイッチング素子を駆動するための制御信号（Ｓ４）を生成する制御部（４）と、
   請求項１または請求項２記載の信号伝達回路（６）とを備え、
   前記信号伝達回路は、前記制御部と前記駆動回路との間に設けられ、前記制御部と前記駆動回路とを絶縁し、前記制御部からの前記制御信号を前記外部入力信号として入力し、前記外部出力信号を前記駆動回路に出力することを特徴とする、
   電力変換装置。
4. 請求項３記載の電力変換装置であって、
   前記駆動回路及び前記電力半導体スイッチング素子は一単位のパワーモジュール（８１〜８３）として一体的に形成されることを特徴とする、
   電力変換装置。
5. 請求項４記載の電力変換装置であって、
   前記信号伝達回路がさらに前記パワーモジュール（８２，８３）として一体的に形成されることを特徴とする、
   電力変換装置。
6. 請求項５記載の電力変換装置であって、
   前記制御部がさらに前記パワーモジュール（８３）として一体的に形成されることを特徴とする、
   電力変換装置。
7. 電力半導体スイッチング素子（２）と、
   前記電力半導体スイッチング素子を駆動する駆動回路（３）と、
   前記駆動回路によって前記電力半導体スイッチング素子を駆動するための制御信号（Ｓ４）を生成する制御部（４）と、
   前記電力半導体スイッチング素子または前記駆動回路で生じた異常状態を検出して異常検出信号（Ｓ５）を出力する異常検出部（５）と、
   第１及び第２の信号伝達回路（６Ａ，６Ｂ）とを備え、前記第１及び第２の信号伝達回路はそれぞれ請求項１または請求項２記載の信号伝達回路を含み、
   前記第１の信号伝達回路は、前記制御部と前記駆動回路との間に設けられ、前記制御部と前記駆動回路とを絶縁し、前記制御部からの前記制御信号を前記外部入力信号（ＸＩＮ１）として入力し、前記外部出力信号（ＸＯＵＴ１）を前記駆動回路に出力し、
   前記第２の信号伝達回路は、前記制御部と前記異常検出部との間に設けられ、前記制御部と前記異常検出部とを絶縁し、前記異常検出部からの前記異常検出信号を前記外部入力信号（ＸＩＮ２）として入力し、前記外部出力信号（ＸＯＵＴ２）を前記制御部に出力することを特徴とする、
   電力変換装置。
8. 請求項７記載の電力変換装置であって、
   前記駆動回路、前記電力半導体スイッチング素子及び前記異常検出部は一単位のパワーモジュール（８４〜８６）として一体的に形成されることを特徴とする、
   電力変換装置。
9. 請求項８記載の電力変換装置であって、
   前記第１及び第２の信号伝達回路がさらに前記パワーモジュール（８５，８６）として一体的に形成されることを特徴とする、
   電力変換装置。
10. 請求項９記載の電力変換装置であって、
    前記制御部がさらに前記パワーモジュール（８６）として一体的に形成されることを特徴とする、
    電力変換装置。

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