JPWO2016084205A1 - 柱状半導体装置と、その製造方法 - Google Patents

柱状半導体装置と、その製造方法 Download PDF

Info

Publication number
JPWO2016084205A1
JPWO2016084205A1 JP2015512405A JP2015512405A JPWO2016084205A1 JP WO2016084205 A1 JPWO2016084205 A1 JP WO2016084205A1 JP 2015512405 A JP2015512405 A JP 2015512405A JP 2015512405 A JP2015512405 A JP 2015512405A JP WO2016084205 A1 JPWO2016084205 A1 JP WO2016084205A1
Authority
JP
Japan
Prior art keywords
layer
semiconductor
impurity region
pillar
alloy layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2015512405A
Other languages
English (en)
Other versions
JP5841696B1 (ja
Inventor
舛岡　富士雄
富士雄 舛岡
原田　望
望 原田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Unisantis Electronics Singapore Pte Ltd
Original Assignee
Unisantis Electronics Singapore Pte Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Unisantis Electronics Singapore Pte Ltd filed Critical Unisantis Electronics Singapore Pte Ltd
Application granted granted Critical
Publication of JP5841696B1 publication Critical patent/JP5841696B1/ja
Publication of JPWO2016084205A1 publication Critical patent/JPWO2016084205A1/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66666—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/24—Alloying of impurity materials, e.g. doping materials, electrode materials, with a semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28525—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising semiconducting material
    • H01L21/28531—Making of side-wall contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823487—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of vertical transistor structures, i.e. with channel vertical to the substrate surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823885—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of vertical transistor structures, i.e. with channel vertical to the substrate surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1037—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure and non-planar channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41741—Source or drain electrodes for field effect devices for vertical or pseudo-vertical devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Inorganic Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)

Abstract

Ｓｉ柱（６）の中間位置の外周部にゲート絶縁層、ゲート導体層の開口部を形成し、この開口部の外周部にＮｉ膜、ドナー又はアクセプタ不純物原子御を含んだポリＳｉ層、ＳｉＯ２層（１７ａ、１７ｂ）を各２つ重ねた積層層を形成し、熱処理を行い、ポリＳｉ層のシリサイド化を行い、このシリサイド化により突き出てＳｉ柱（６）側面に接触したＮｉＳｉ層（２０ａ、２０ｂ）からＳｉ柱（６）内へのドナー又はアクセプタ不純物原子の拡散によりＳＧＴのソースまたはドレインとなるＮ＋領域（２ａ）及びＰ＋領域（３ａ）を形成する。

Description

本発明は、柱状半導体装置と、その製造方法に関する。
近年、代表的な柱状半導体装置であるＳＧＴ（Surrounding Gate MOS Transistor）は、高集積な半導体装置を提供する半導体素子として注目されている。また、ＳＧＴを有する半導体装置の更なる高集積化が求められている。
通常のプレナー型ＭＯＳトランジスタでは、チャネルが半導体基板の上表面に沿う水平方向に存在する。これに対して、ＳＧＴのチャネルは、半導体基板の上表面に対して垂直な方向に存在する（例えば、特許文献１、非特許文献１を参照）。このため、ＳＧＴはプレナー型ＭＯＳトランジスタと比べ、半導体装置の高密度化が可能である。
図７に、ＮチャネルＳＧＴの構造模式図を示す。Ｐ型又はｉ型（真性型）の導電型を有するＳｉ柱１００（以下、シリコン半導体柱を「Ｓｉ柱」と称する。）の上下の位置に、一方がソースとなる場合に他方がドレインとなるＮ＋領域１０１ａ、１０１ｂ（以下、ドナー不純物を高濃度で含む半導体領域を「Ｎ＋領域」と称する。）が形成されている。このソース、ドレインとなるＮ＋領域１０１ａ、１０１ｂ間のＳｉ柱１００がチャネル領域１０２となる。このチャネル領域１０２を囲むようにゲート絶縁層１０３が形成され、このゲート絶縁層１０３を囲むようにゲート導体層１０４が形成されている。ＳＧＴでは、ソース、ドレインとなるＮ＋領域１０１ａ、１０１ｂ、チャネル領域１０２、ゲート絶縁層１０３、ゲート導体層１０４が、単一のＳｉ柱１００内又は上に形成される。ＳＧＴの平面視での面積は、プレナー型ＭＯＳトランジスタの単一のソース又はドレインＮ＋領域面積に相当する。その結果、ＳＧＴを有する回路チップでは、プレナー型ＭＯＳトランジスタを有する回路チップと比較して、更なるチップサイズの縮小化が実現できる。
また、例えば、図８の構造模式図に示すように、１つのＳｉ柱１１５の上下の位置に２つのＳＧＴ１１６ａ、１１６ｂを形成することにより、回路面積を縮小することもできる。
図８に、Ｓｉ柱１１５の下方にＮチャネルＳＧＴ１１６ａが形成され、このＮチャネルＳＧＴ１１６ａの上方にＰチャネルＳＧＴ１１６ｂが形成されたＣＭＯＳインバータ回路の模式構造図を示す。ｉ層基板１１７（以下、ドナーおよびアクセプタ不純物を含まない半導体層を「ｉ層」と称する。）上にＮ＋領域１２１ａを介してＳｉ柱１１５が形成されている。Ｓｉ柱１１５の外周かつｉ層基板１１７及びＮ＋領域１２１ａの上にＳｉＯ２層１１８が形成されている。Ｓｉ柱１１５内の中程にＮ＋領域１２１ｂが形成されている。Ｎ＋領域１２１ｂに繋がるＳｉ柱１１５内にＰ＋領域１２２ａ（以下、アクセプタ不純物を高濃度で含む半導体領域を「Ｐ＋領域」と称する。）が形成されている。Ｓｉ柱１１５の頂部にＰ＋領域１２２ｂが形成されている。Ｎ＋領域１２１ａはＮチャネルＳＧＴ１１６ａのソースであり、Ｎ＋領域１２１ｂはＮチャネルＳＧＴ１１６ａのドレインである。Ｎ＋領域１２１ａ、１２１ｂの間にあるＳｉ柱１１５は、ＮチャネルＳＧＴ１１６ａのチャネル領域１２３ａである。Ｐ＋領域１２２ｂはＰチャネルＳＧＴ１１６ｂのソースであり、Ｐ＋領域１２２ａはＰチャネルＳＧＴ１１６ｂのドレインである。Ｐ＋領域１２２ａ、１２２ｂの間のＳｉ柱１１５は、ＰチャネルＳＧＴ１１６ｂのチャネル領域１２３ｂである。チャネル領域１２３ａを囲むように、ＮチャネルＳＧＴ１１６ａのゲート絶縁層１１９ａが形成され、このゲート絶縁層１１９ａを囲むように、ＮチャネルＳＧＴ１１６ａのゲート導体層１２０ａが形成されている。同様に、チャネル領域１２３ｂを囲むように、ＰチャネルＳＧＴ１１６ｂのゲート絶縁層１１９ｂが形成され、このゲート絶縁層１１９ｂを囲むように、ＰチャネルＳＧＴ１１６ｂのゲート導体層１２０ｂが形成されている。Ｎ＋領域１２１ａの表層部にニッケルシリサイド層（ＮｉＳｉ層）１２５ａが形成されている。Ｓｉ柱１１５の中央部にあるＮ＋領域１２１ｂ及びＰ＋領域１２２ａの外周に両領域にまたがってＮｉＳｉ層１２５ｂが形成されている。Ｓｉ柱１１５の頂部にあるＰ＋領域１２２ｂの上部表層にＮｉＳｉ層１２５ｃが形成されている。ＮｉＳｉ層１２５ａ上にグランド配線金属層１２６ａが形成され、このグランド配線金属層１２６ａはグランド端子ＶＳＳに接続されている。ＮｉＳｉ層１２５ｂ上に出力配線金属層１２６ｂが形成され、この出力配線金属層１２６ｂは出力端子Ｖｏに接続されている。ＮｉＳｉ層１２５ｃ上に電源配線金属層１２６ｃが形成され、この電源配線金属層１２６ｃは電源端子ＶＤＤに接続されている。ゲート導体層１２０ａ、１２０ｂ上にそれぞれ入力配線金属層１２７ａ、１２７ｂが形成され、この入力配線金属層１２７ａ、１２７ｂは共に入力端子Ｖｉに接続されている。
図８において、Ｓｉ柱１１５の中央部にあるＮ＋領域１２１ｂ及びＰ＋領域１２２ａに接続されているＮｉＳｉ層１２５ｂは、Ｎ＋領域１２１ｂ及びＰ＋領域１２２ａの外周表面にニッケル（Ｎｉ）膜を皮膜した後、例えば４５０℃程度で熱処理を行い、さらに外周表面に残存しているＮｉ膜を除去することで形成される。これにより、ＮｉＳｉ層１２５ｂは、Ｎ＋領域１２１ｂ及びＰ＋領域１２２ａの外周から内部に亘って形成される。例えば、Ｓｉ柱１１５の直径が２０ｎｍの場合には、半導体基板に沿う水平方向におけるＮｉＳｉ層１２５ｂの厚さが約５〜１０ｎｍの範囲となるように、ＮｉＳｉ層１２５ｂを形成することが望ましい。ＮｉＳｉの線熱膨張係数は１２×１０−６／Ｋ、Ｓｉの線熱膨張係数は２．４×１０−６／Ｋであり、ＮｉＳｉの線熱膨張係数はＳｉの線熱膨張係数の約５倍である。この線熱膨張係数の著しい差のため、製造中、例えば、熱処理中に、ＮｉＳｉ層１２５ｂによってＳｉ柱１１５内部に大きな応力歪が発生する。これにより、Ｓｉ柱１１５に曲がり及び倒れなどの不良が発生し易くなる。このような不良は、回路の高集積化などのためにＳｉ柱の直径を小さくすると、さらに発生し易くなる。また、Ｎ＋領域１２１ｂ、Ｐ＋領域１２２ａを、ゲート導体層１２０ａ、１２０ｂの位置に対して、精度よく、Ｓｉ柱１１５内に形成しなければいけない。さらに、このような問題点を踏まえた上で、Ｎ＋領域１２１ｂ及びＰ＋領域１２２ａと出力配線金属層１２６ｂとの接続を確実に行わなければいけない。また、Ｓｉ柱１１５の側面における加工を伴うため、ゲート導体層１２０ａ、１２０ｂと入力配線金属層１２７ａ、１２７ｂとの接続を確実に行う手法も課題である。
特開平２−１８８９６６号公報
Hiroshi Takato, Kazumasa Sunouchi, Naoko Okabe, Akihiro Nitayama, Katsuhiko Hieda, Fumio Horiguchi, and Fujio Masuoka: IEEE Transaction on Electron Devices, Vol.38, No.3, pp.573-578 (1991) Tadashi Shibata, Susumu Kohyama and Hisakazu Iizuka: "A New Field Isolation Technology for High Density MOS LSI", Japanese Journal of Applied Physics, Vol.18, pp.263-267 (1979) T.Morimoto, T.Ohguro, H.Sasaki, M.S.Momose, T.Iinuma, I.Kunishima, K.Suguro, I.Katakabe, H.Nakajima, M.Tsuchiaki, M.Ono, Y.Katsumata, and H.Iwai: "Self-Aligned Nickel-Mono-Silicide Technology for High-Speed Deep Submicrometer Logic CMOS ULSI" IEEE Transaction on Electron Devices, Vol.42, No.5, pp.915-922 (1995) S.E.Thompson, G.Sun, Y.S.Choi, and T.Nishida: "Uniaxial-Process-Induced-Si: Exteding the COM Roadmap", IEEE Transaction on Electron Devices, Vol.53, No.5, pp.1010-1020 (1995) C.Y.Ting, V.J.Vivalda, and H.G.Schaefer:"Study of planarized sputter-deposited SiO2"J.Vac.Sci.Technol, 15(3), May/Jun (1978)
以上のとおり、図８に示すＳＧＴを有する柱状半導体装置においては、Ｓｉ柱１１５の中央部に存在するＮ＋領域１２１ｂ及びＰ＋領域１２２ａと、ＮｉＳｉ層１２５ｂと、出力配線金属層１２６ｂとを、Ｓｉ柱１１５に曲がりや倒れを発生することなく、Ｓｉ柱１１５の側面において、高精度かつ簡易に形成する手法が求められている。
本発明の第１の観点に係る柱状半導体装置は、
半導体基板上に、前記半導体基板平面に対して垂直方向に立った半導体柱と、
前記半導体柱内に形成された、ドナー又はアクセプタ原子を含む不純物領域と、
前記不純物領域の側面に接し、前記半導体柱内と、前記半導体柱の外周とに形成されている合金層と、
前記合金層を挟持する２つの層間絶縁層と、
を有し、
前記２つの層間絶縁層の少なくとも一つは、前記半導体柱の側面から離れており、
前記合金層は金属原子及び半導体原子を含み、
前記金属原子は、熱処理により前記半導体原子と反応して前記合金層を形成し、前記合金層形成時において、前記合金層から前記ドナー又はアクセプタ原子を掃き出す性質を有する、
ことを特徴とする。
前記半導体基板上に、前記半導体基板平面に対して垂直方向に立った前記半導体柱と、
前記半導体柱を囲むゲート絶縁層と、
前記ゲート絶縁層を囲むゲート導体層と、
前記ゲート導体層を囲む第１の層間絶縁層と、
前記半導体柱の底部に形成された、ドナー又はアクセプタ原子を含む第１の不純物領域と、
前記第１の不純物領域の上方の前記半導体柱内にある、前記第１の不純物領域と同じ導電性を有する第２の不純物領域と、
前記不純物領域である、前記第２の不純物領域の上方の前記半導体柱内にある、前記ドナー又はアクセプタ原子を含む第３の不純物領域と、
前記第３の不純物領域の上方の前記半導体柱内にある、前記第３の不純物領域と同じ導電性を有する第４の不純物領域と、
前記第２の不純物領域の側面に接する第１の合金層と、
前記合金層である、前記第３の不純物領域の側面に接する第２の合金層と、
前記２つの層間絶縁層の一方である、前記第１の合金層の上面と前記第２の合金層の下面に接し且つ前記半導体柱の側面から離れている第２の層間絶縁層と、
前記２つの層間絶縁層の他方である、前記第２の合金層の上面にあり且つ前記第１の層間絶縁層の側面に接する第３の層間絶縁層とを有し、
前記第１の不純物領域と前記第２の不純物領域の一方がソースとして、他方がドレインとして、前記第１の不純物領域と前記第２の不純物領域の間の前記半導体柱の部分がチャネルとして、前記ゲート導体層がゲートとして機能することで第１のＳＧＴ（Surrounding Gate MOS Transistor）が形成され、
前記第３の不純物領域と前記第４の不純物領域との一方がソースとして、他方がドレインとして、前記第３の不純物領域と前記第４の不純物領域との間の前記半導体柱の部分がチャネルとして、前記ゲート導体層がゲートとして機能することで第２のＳＧＴが形成される、ことが好ましい。
前記半導体柱内に形成され、前記第２の不純物領域と前記第１の合金層とを接続する第３の合金層と、
前記半導体柱内に形成され、前記第３の不純物領域と前記第２の合金層とを接続する第４の合金層と、
をさらに有する、ことが好ましい。
前記第３の合金層と前記第４の合金層は前記半導体柱内で接続されている、ことが好ましい。
前記第３の合金層と前記第４の合金層は平面視で前記半導体柱の中心まで形成されている、ことが好ましい。
前記第１の合金層と前記第２の合金層は配線導体材料層である、ことが好ましい。
前記第１の合金層と前記第２の合金層は、前記第１の合金層と前記第２の合金層の両方を貫通するコンタクトホールを介して、前記コンタクトホールの上部に形成した配線金属層に接続されている、ことが好ましい。
前記半導体柱にあって、前記第４の不純物領域から下方に向けて応力が形成されている、ことが好ましい。
前記第１の合金層及び前記第２の合金層と、前記ゲート導体層との間に、空間を有する、ことが好ましい。
本発明の第２の観点に係る柱状半導体装置の製造方法は、
半導体基板上に、前記半導体基板平面に対して垂直方向に立つ半導体柱を形成する半導体柱形成工程と、
互いに接している金属層とドナー又はアクセプタ原子を含む半導体層、及び、これらを挟持する２つの層間絶縁層を、前記各層を前記半導体基板平面に対して垂直方向に積層することで、前記２つの層間絶縁層の少なくとも一方の側面は前記半導体柱の側面から離れ、且つ、前記金属層と前記半導体層と前記２つの層間絶縁層とは前記半導体柱の外周を囲むように形成する積層構造形成工程と、
熱処理により、前記金属層を前記半導体層と反応させて合金層を形成し、続いて、熱処理により前記合金層を前記半導体柱側面に向けて突出させて、前記合金層を前記半導体柱の側面に接触させる合金層・半導体柱側面接触工程と、
前記合金層・半導体柱接触工程に続き、熱処理により、前記合金層内の金属原子を前記半導体柱の半導体原子と反応させて前記半導体柱内に前記合金層を広げると共に、前記合金層から掃き出された前記ドナー又はアクセプタ原子を前記半導体柱内に拡散させて、前記半導体柱内に前記ドナー又はアクセプタ原子を含む不純物領域を形成する、半導体柱内合金層・不純物領域形成工程と、
を備える、
ことを特徴とする。
前記半導体柱形成工程の後に、
前記半導体柱を囲むゲート絶縁層を形成し、
前記ゲート絶縁層を囲むゲート導体層を形成し、
前記ゲート導体層を囲む第１の層間絶縁層を形成し、
前記半導体柱の底部にドナーまたはアクセプタ原子を含む第１の不純物領域を形成し、
前記積層構造形成工程において、
前記半導体柱の外周に、上部表面位置が、垂直方向における前記半導体柱の中間に位置する第２の層間絶縁層を形成し、
前記第２の層間絶縁層の前記上部表面位置を下方端として、垂直方向における前記半導体柱の中間位置で、前記第１の層間絶縁層と、前記ゲート導体層と、前記ゲート絶縁層との側面を除去して、前記半導体柱の側面を露出させ、
前記除去により露出した前記ゲート導体層の表面を覆って第３の層間絶縁層を形成し、
前記第２の層間絶縁層上に、第１の金属層と、第１のドナー又はアクセプタ原子を含む第１の半導体層と、前記２つの層間絶縁層の一方である第４の層間絶縁層と、前記金属層である第２の金属層と、前記半導体層である第２のドナー又はアクセプタ原子を含む第２の半導体層と、前記２つの層間絶縁層の他方である第５の層間絶縁層とを、前記各層を前記半導体基板表面に対して垂直方向より材料原子を照射して垂直方向に積層することで、前記第１の金属層と前記第１の半導体層は前記第２の層間絶縁層と前記第４の層間絶縁層との間に位置し、前記第２の金属層と前記第２の半導体層は前記第４の層間絶縁層と前記第５の層間絶縁層との間に位置し、且つ、前記第１の金属層、前記第１の半導体層、前記第４の層間絶縁層、前記第２の金属層、及び前記第２の半導体層を露出させた前記半導体柱の前記側面から離れるように、形成し、
前記合金層・半導体柱側面接触工程において、
熱処理により、前記第１の金属層の金属原子と前記第１の半導体層の半導体原子とから形成される第１の合金層と、前記第２の金属層の金属原子と前記第２の半導体層の半導体原子とから形成される第２の合金層とを形成し、露出させた前記半導体柱の前記側面に対面する前記第１の合金層と前記第２の合金層を露出させた前記半導体柱の前記側面に向けて突出させて、突出する前記第１の合金層の先端部に形成されている前記第１のドナー又はアクセプタ原子を多く含む第１の突出部と、突出する前記第２の合金層の先端部に形成されている前記第２のドナー又はアクセプタ原子を多く含む第２の突出部とを、露出させた前記半導体柱の前記側面に接触させ、
前記半導体柱内合金層・不純物領域形成工程において、
前記第１の突出部の前記第１のドナー又はアクセプタ原子を前記半導体柱内に拡散させて、前記半導体柱内にあって、前記第１の不純物領域の上方に、前記第１の不純物領域と同じ導電性を有する第２の不純物領域を形成すると共に、前記第２の突出部の前記第２のドナー又はアクセプタ原子を前記半導体柱内に拡散させて、前記第２の不純物領域の上方に、前記不純物領域である第３の不純物領域を形成し、さらに、前記第１の合金層を前記半導体柱内に広げて第３の合金層を形成すると共に、前記第２の合金層を前記半導体柱内に広げて第４の合金層を形成し、
前記第３の不純物領域の上方の前記半導体柱内に、前記第３の不純物領域と同じ導電性を有する第４の不純物領域を形成する第４不純物領域形成工程をさらに有し、
前記第１の不純物領域と前記第２の不純物領域の一方がソースとして、他方がドレインとして、前記第１の不純物領域と前記第２の不純物領域の間の前記半導体柱の部分がチャネルとして、前記ゲート導体層がゲートとして機能することで第１のＳＧＴ（Surrounding Gate MOS Transistor）が形成され、
前記第３の不純物領域と前記第４の不純物領域との一方がソースとして、他方がドレインとして、前記第３の不純物領域と前記第４の不純物領域との間の前記半導体柱の部分がチャネルとして、前記ゲート導体層がゲートとして機能することで第２のＳＧＴが形成される、ことが好ましい。
前記半導体柱内合金層・不純物領域形成工程において、前記第３の合金層と前記第４の合金層を互いに繋がるように形成する、ことが好ましい。
前記半導体柱内合金層・不純物領域形成工程において、平面視で前記第３の合金層と前記第４の合金層とを前記半導体柱の中心に到達させる、ことが好ましい。
前記積層構造形成工程において、
前記第２の層間絶縁層上に、前記第１の金属層と、ドナー及びアクセプタ原子を含まない第３の半導体層と、前記第４の層間絶縁層を積層し、
イオン注入により、前記第３の半導体層に前記第１のドナー又はアクセプタ原子を注入して、前記第１の半導体層を形成し、
前記第４の層間絶縁層上に、第２の金属層と、ドナー及びアクセプタ原子を含まない第４の半導体層と、第５の層間絶縁層を積層し、そして、
イオン注入により、前記第４の半導体層に前記第２のドナー又はアクセプタ原子を注入して、前記第２の半導体層を形成する、ことが好ましい。
前記積層構造形成工程において、
前記第２の層間絶縁層上に、前記第１の金属層と、前記第２のドナー又はアクセプタ原子を含む第３の半導体層と、前記第４の層間絶縁層とを積層し、
前記第４の層間絶縁層上に、第２の金属層と、前記第２の半導体層とを、順に又は逆順に、積層し、
この結果物上に、第５の層間絶縁層を積層し、そして、
イオン注入により、前記第３の半導体層に、前記第２のドナー又はアクセプタ原子とは反対の導電性の前記第１のドナー又はアクセプタ原子を、前記第３の半導体層の前記第２のドナー又はアクセプタ原子よりも多く注入して、前記第１の半導体層を形成する、又は、
前記第２の層間絶縁層上に、前記第１の金属層と、前記第１の半導体層とを、順に又は逆順に、積層し、
この結果物上に、前記第４の層間絶縁層を積層し、
前記第４の層間絶縁層上に、第２の金属層と、前記第１のドナー又はアクセプタ原子を含む第４の半導体層とを、順に又は逆順に、積層し、
この結果物上に、第５の層間絶縁層を積層し、そして、
イオン注入により、前記第４の半導体層に、前記第１のドナー又はアクセプタ原子とは反対の導電性の前記第２のドナー又はアクセプタ原子を、前記第４の半導体層の前記第１のドナー又はアクセプタ原子よりも多く注入して、前記第２の半導体層を形成する、ことが好ましい。
前記第１の合金層と前記第２の合金層の両方を貫通するコンタクトホールを形成するコンタクトホール形成工程と、
前記コンタクトホールを介して、前記第１の合金層と前記第２の合金層に電気的に接続されている配線金属層を形成する配線金属層形成工程と、
をさらに有する、ことが好ましい。
前記半導体柱の下方に向いた応力を発生する前記第４の不純物領域を形成する、ことが好ましい。
前記第１の合金層及び前記第２の合金層と、前記ゲートゲート導体層との間に、空間を形成する、ことが好ましい。
本発明によれば、ＳＧＴを有する半導体装置において、半導体柱の中央部に存在するＳＧＴのソースまたはドレインとなる半導体領域を、ゲート導体層の位置に対して、高精度に形成することが可能となる。また、本発明によれば、ＳＧＴを有する半導体装置において、半導体柱の中央部に存在するＳＧＴのソースまたはドレインとなる半導体領域内に合金層を形成する場合に発生する、半導体柱の曲がりや倒れを抑制し、半導体領域と、合金層に繋がる配線金属層との間の接続を確実にすることが可能となる。
本発明の第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図（ａ）と断面構造図（ｂ）、（ｃ）である。 第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図（ａ）と断面構造図（ｂ）、（ｃ）である。 第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図（ａ）と断面構造図（ｂ）、（ｃ）である。 第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図（ａ）と断面構造図（ｂ）、（ｃ）である。 第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図（ａ）と断面構造図（ｂ）、（ｃ）である。 第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図（ａ）と断面構造図（ｂ）、（ｃ）である。 第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図（ａ）と、断面構造図（ｂ）、（ｃ）と、断面拡大図（ｄ）である。 第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図（ａ）と、断面構造図（ｂ）、（ｃ）と、断面拡大図（ｄ）である。 第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図（ａ）と断面構造図（ｂ）、（ｃ）である。 第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図（ａ）と断面構造図（ｂ）、（ｃ）である。 第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図（ａ）と断面構造図（ｂ）、（ｃ）である。 第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図（ａ）と断面構造図（ｂ）、（ｃ）である。 本発明の第２実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図（ａ）と断面構造図（ｂ）、（ｃ）である。 図２Ａに示した第２実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の断面構造図（ｂ）における点線枠Ｂの断面拡大図である。 本発明の第３実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図（ａ）と断面構造図（ｂ）、（ｃ）である。 第３実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図（ａ）と断面構造図（ｂ）、（ｃ）である。 本発明の第４実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図（ａ）と断面構造図（ｂ）、（ｃ）である。 本発明の第５実施形態に係るＳＧＴを有する半導体装置を説明するためのＣＭＯＳインバータ回路の平面図（ａ）と断面構造図（ｂ）、（ｃ）である。 本発明の第６実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図（ａ）と断面構造図（ｂ）、（ｃ）である。 第６実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図（ａ）と断面構造図（ｂ）、（ｃ）である。 従来例のＳＧＴを示す模式構造図である。 従来例の単一のＳｉ柱に、下方にＮチャネルＳＧＴを形成し、上方にＰチャネルＳＧＴを形成したＣＭＯＳインバータ回路の模式構造図である。
以下、本発明の実施形態に係る、ＳＧＴを有する柱状半導体装置の製造方法について、図面を参照しながら説明する。
（第１実施形態）
以下、図１Ａ〜図１Ｌを参照しながら、本発明の第１実施形態に係る、ＳＧＴを有するＣＭＯＳインバータ回路の製造方法について説明する。
図１Ａに、ＳＧＴを有するＣＭＯＳインバータ回路の最初の工程を説明するための、平面図及び断面図を示す。（ａ）は平面図、（ｂ）は（ａ）のＸ−Ｘ’線に沿う断面構造図、（ｃ）は（ａ）のＹ−Ｙ’線に沿う断面構造図を示す。以下に参照するその他の図面も、（ａ）、（ｂ）、（ｃ）で示す各図の関係はこれと同様である。
図１Ａに示すように、ｉ層基板１上に、熱酸化法によりＳｉＯ２層５を形成する。
次に、図１Ｂに示すように、リソグラフィ法と、ＲＩＥ（Reactive Ion Etching）法とを用いてＳｉＯ２層５をエッチングすることで、ＳｉＯ２層５ａを形成する。さらにＳｉＯ２層５ａをマスクとして用いたＲＩＥ法によって、ｉ層基板１をエッチングすることで、ｉ層基板１表面に対して垂直（上下）方向に延びるＳｉ柱６を形成する。ここで、Ｓｉ柱６の断面形状は、図１Ｂ（ａ）に示すように、好ましくは、円形である。また、Ｓｉ柱６の側面の角度は、好ましくは、ｉ層基板１の上表面に対して略直角である。
次に、図１Ｃに示すように、Ｓｉ柱６の外周のｉ層基板１の表層に、イオン注入法によってＮ＋領域７を形成する。続いて、ＣＶＤ（Chemical Vapor Deposition）法を用いてＳｉＯ２膜（図示せず）を堆積し、ＳｉＯ２膜の上表面をＭＣＰ（Mechanical Chemical Polishing）法を用いて平坦化した後、エッチバック法を用いてＳｉＯ２膜をエッチングする。これにより、Ｓｉ柱６の外周のｉ層基板１及びＮ＋領域７上にＳｉＯ２層８を残存させる。続いて、ＡＬＤ（Atomic Layer Deposition）法により、Ｓｉ柱６及びＳｉＯ２層８の全体を、酸化ハフニウム（ＨｆＯ２）層９で被覆し、その後、さらに、窒化チタン（ＴｉＮ）層１０で被覆する。その後、ＣＶＤ法によって、Ｓｉ柱６及びＳｉ柱６の周辺全体をＳｉＯ２層１１で覆う。最終的に、ＨｆＯ２層９はＳＧＴのゲート絶縁層となり、ＴｉＮ層１０はＳＧＴのゲート導体層となる。
次に、リソグラフィ法により形成したレジストをマスクとして用い、図１Ｄに示すように、ＳｉＯ２層１１及びＴｉＮ層１０をＲＩＥ法によってエッチングすることで、Ｓｉ柱６の上表面からＳｉＯ２層８の上表面に亘って、ＳｉＯ２層１１ａとＴｉＮ層１０ａとを形成する。
次に、図１Ｅに示すように、Ｓｉ柱６の外周に窒化シリコン（ＳｉＮ）層１２ａを形成する。続いて、ＳｉＮ層１２ａ上にレジスト層１３を形成する。レジスト層１３は、レジスト材料をｉ層基板１の上表面全体に塗布した後、例えば２００℃の熱処理を行ってレジスト材料の流動性を大きくし、レジスト材料をＳｉ柱６の外側のＳｉＮ層１２ａ上で平坦になるまで静置することで形成する。続いて、フッ化水素ガス（以下、「ＨＦガス」と称する。）を全体に供給する。続いて、例えば１８０℃の加熱環境とすることで、ＨＦガスをレジスト層１３内に含まれた水分により電離し、フッ化水素イオン（ＨＦ２ ＋）（以下、「ＨＦイオン」と称する。）を形成する。このＨＦイオンがレジスト層１３内を拡散して、レジスト層１３に接触するＳｉＯ２層１１ａをエッチングする（ここでのエッチングのメカニズムは非特許文献２を参照のこと。）。一方、レジスト層１３に接触していないＳｉＯ２層１１ａは、殆どエッチングされずに残存する。その後、レジスト層１３を除去する。
以上によって、図１Ｆに示すように、ＳｉＯ２層１１ａは、ＳｉＮ層１２ａで覆われた領域のＳｉＯ２層１１ｂと、Ｓｉ柱６の上部領域のＳｉＯ２層１１ｃとに分離される。続いて、ＳｉＯ２層１１ｂ、１１ｃをマスクとして用い、ＴｉＮ層１０ａをエッチングすることで、ＴｉＮ層１０ａを、Ｓｉ柱６の下方領域でＳｉＯ２層１１ｂで覆われたＴｉＮ層１０ｂと、Ｓｉ柱６の上方領域でＳｉＯ２層１１ｃで覆われたＴｉＮ層１０ｃとに分離する。続いて、ＳｉＯ２層１１ｂ、１１ｃと、ＴｉＮ層１０ｂ、１０ｃとをマスクとして用い、ＨｆＯ２層９をエッチングすることで、ＨｆＯ２層９を、Ｓｉ柱６の下方領域でＴｉＮ層１０ｂによりその一部が覆われたＨｆＯ２層９ａと、Ｓｉ柱６の上部領域でＴｉＮ層１０ｃに覆われたＨｆＯ２層９ｂとに分離する。こうして、Ｓｉ柱６の側面に開口部３０ａが形成される。その後、ＴｉＮ層１０ｂ、１０ｃの露出部を酸化することで、ＴｉＯ（酸化チタン）層１４ａ、１４ｂを形成する。
次に、図１Ｇに示すように、熱処理により、Ｎ＋領域７のＡｓ原子をｉ層基板内に拡散させて、Ｎ＋領域７ａを形成する。そして、例えば、ｉ層基板１を配置した基板金属板と、この基板金属板から離間した対向金属板とを用意し、基板金属板に直流電圧を印加し、これら２枚の平行金属板にＲＦ高周波電圧を印加することで対向金属板の材料原子をスパッタしてｉ層基板１上に堆積させるバイアス・スパッタ法を用いて、Ｎｉ原子をｉ層基板１の上表面に垂直な方向から入射させ、ＳｉＮ層１２ａ上にＮｉ層１５ａを形成し、Ｓｉ柱６上にＮｉ層１５ｃを形成する。次に、バイアス・スパッタ法により砒素（Ａｓ）不純物を含んだポリＳｉ層１６ａをＮｉ層１５ａ上に形成し、Ｎｉ層１５ｃ上にドナー不純物となる砒素（Ａｓ）原子を含んだポリＳｉ層１６ｃを形成する。次に、バイアス・スパッタ法を用いて、ＳｉＯ２原子をｉ層基板１の上表面に垂直な方向から入射させ、ポリＳｉ層１６ａ上にＳｉＯ２層１７ａを形成し、ポリＳｉ層１６ｃ上にＳｉＯ２層１７ｃを形成する。そして、Ｎｉ層１５ａ、ポリＳｉ層１６ａ、ＳｉＯ２層１７ａと同じ方法を用いて、ＳｉＯ２層１７ａ上に、Ｎｉ層１５ｂ、アクセプタ不純物となるボロン（Ｂ）原子を含んだポリＳｉ層１６ｂ、ＳｉＯ２層１７ｂを形成し、ＳｉＯ２層１７ｃ上に、Ｎｉ層１５ｄ、ボロン（Ｂ）原子を含んだポリＳｉ層１６ｄ、ＳｉＯ２層１７ｄを形成する。
Ｎｉ原子、ポリＳｉ原子、ＳｉＯ２原子は、ｉ層基板１の上表面に対して垂直な方向から入射するので、Ｓｉ柱６外周部側面とＮｉ層１５ａ、１５ｂ、ポリＳｉ層１６ａ、１６ｂ、ＳｉＯ２層１７ａ、１７ｂとの間に、空間１８が形成される。
図１Ｇ（ｄ）に、図１Ｇ（ｂ）の点線枠Ａ内の拡大図を示す。ＳｉＯ２層１７ｂ上方表面位置は、空間１８の上端位置より上方にあるように形成される。そして、ＳｉＯ２層１７ｂはＳｉＯ２層１１ｃと接触しているので、密閉された空間１８が形成される。
次に、図１Ｈに示すように、例えば５５０℃の熱処理を行うことで、Ｎｉ層１５ａ、１５ｂのＮｉ原子をポリＳｉ層１６ａ、１６ｂ内に拡散させてニッケルシリサイド（ＮｉＳｉ）層２０ａ、２０ｂを形成する。ＮｉＳｉ層２０ａ、２０ｂは、ポリＳｉ層１６ａ、１６ｂの体積より膨張する（この体積膨張については非特許文献３を参照のこと）。ポリＳｉ層１６ａはＳｉＮ層１２ａ、ＳｉＯ２層１７ａにより挟まれ、ポリＳｉ層１６ｂはＳｉＯ２層１７ａ、１７ｂにより挟まれているので、ＮｉＳｉ層２０ａ、２０ｂは、主に空間１８内に膨張する。ポリＳｉ層１６ａに含まれているＡｓ原子と、ポリＳｉ層１６ｂとに含まれているＢ原子は、ＮｉＳｉ層２０ａ、２０ｂより外側に掃き出される（この掃き出し現象については非特許文献３を参照のこと）。この不純物原子掃き出し効果により、ＮｉＳｉ層２０ａ、２０ｂの形成過程で、空間１８内に突き出したＮｉＳｉ層２０ａ、２０ｂの側面表層に不純物原子を多く含んだ突起部２１ａ、２１ｂが形成され、最終的に、突起部２１ａ、２１ｂ側面がＳｉ柱６表面に接触する。上述の過程で、Ｓｉ柱６上に、Ｎｉ層１５ｃ、１５ｄとポリＳｉ層１６ｃ、１６ｄからＮｉＳｉ層２０ｃ、２０ｄとその突起部２１ｃ、２１ｄも同時に形成される。その後、Ｓｉ柱６上の、ＮｉＳｉ層２０ｃ、２０ｄ、突起部２１ｃ、２１ｄ、ＳｉＯ２層１７ｃ、１７ｄを除去する。
図１Ｈ（ｄ）に、図１Ｈ（ｂ）の点線枠Ａ内の拡大図を示す。ドナー不純物Ａｓ原子を多く含んだ突起部２１ａと、アクセプタ不純物Ｂ原子を多く含んだ突起部２１ｂとの側面は、Ｓｉ柱６側面表面に接触する。ＳｉＯ２層１７ｂ上方表面位置は、空間１８の上端位置より上方にあるように形成される。これにより、ＮｉＳｉ層２０ａはＳｉＮ層１２ａとＳｉＯ２層１７ａに挟まれ、ＮｉＳｉ層２０ｂはＳｉＯ２層１７ａ、１７ｂに挟まれる。
次に、図１Ｉに示すように、熱処理を行って、ＮｉＳｉ層２０ａ、２０ｂのシリサイド化を拡張すると共に、不純物掃き出し効果により突起部２１ａ、２１ｂからＡｓ原子、Ｂ原子がＳｉ柱内に拡散される。そして、ＮｉＳｉ層２０ａ、２０ｂに接したＳｉ柱６の側面表層にＮｉＳｉ層３１ａ、３１ｂが形成されると共に、Ａｓ原子、Ｂ原子が不純物掃き出し効果によりＳｉ柱６内部に拡散され、Ｎ＋領域２ａ、Ｐ＋領域３ａが形成される。
次に、図１Ｊに示すように、リソグラフィ法とＲＩＥ法とを用いて、ＮｉＳｉ層２０ａ、２０ｂ、ＳｉＯ２層１７ａ、１７ｂをパターン加工することで、ＮｉＳｉ層２０ａａ、２０ｂｂ、ＳｉＯ２層１７ａａ、１７ｂｂを形成する。
次に、図１Ｋに示すように、ＳｉＮ層１２ａを形成した方法と同じ方法を用いることで、その上表面が、ＴｉＮ層１０ｃの高さ方向の中間に位置するように、ＳｉＮ層１２ｂを形成する。続いて、開口部３０ａを形成した方法と同じ方法を用いることで、ＴｉＮ層１０ｃの外周に開口部３０ｂを形成する。続いて、ＴｉＮ層１０ｃに接触したＮｉＳｉ層２２を形成する。次に、ＳｉＯ２膜１２ｃを、その上表面の位置がＮｉＳｉ層２２の表面よりも高く、かつＳｉ柱６の頂部よりも低くなるようにＣＶＤ法によって全体に形成する。その後、ＳｉＯ２層１２ｃをマスクとして用い、ＳｉＯ２層１１ｃ、ＴｉＮ層１０ｃ、ＨｆＯ２層９ｂをエッチングすることで、ＳｉＯ２層１１ｄ、ＴｉＮ層１０ｄ、ＨｆＯ２層９ｃを形成する。次に、ＳｉＯ２層１１ｄ、１２ｃ、ＴｉＮ層１０ｄ、ＨｆＯ２層９ｃをマスクとして用い、ボロン（Ｂ）イオン注入法を用いることで、Ｓｉ柱６の頂部にＰ＋領域２４を形成する。
次に、図１Ｌに示すように、ＳｉＯ２層１２ｄをＣＶＤ法、ＭＣＰ法によって全体に形成する。続いて、リソグラフィ法とＲＩＥ法とを用いて、ＮｉＳｉ層２２を貫通させて、ＴｉＮ層１０ｂ上にコンタクトホール２８ａ、Ｓｉ柱６の頂部上にコンタクトホール２８ｂ、ＳｉＯ２層１７ｂｂ、ＮｉＳｉ層２０ｂｂ、ＳｉＯ２層１７ａａ、ＮｉＳｉ層２０ａａを貫通するコンタクトホール２８ｃ、Ｎ＋領域７ａ上にコンタクトホール２８ｄをそれぞれ形成する。次に、コンタクトホール２８ａを介して、ＮｉＳｉ層２２、ＴｉＮ層１０ｂに電気的に接続された入力配線金属層Ｖｉｎを形成し、コンタクトホール２８ｂを介して、Ｓｉ柱６の頂部のＰ＋領域２４に電気的に接続された電源配線金属層Ｖｄｄを形成する。また、コンタクトホール２８ｃを介して、ＮｉＳｉ層２０ａａ、２０ｂｂに電気的に接続された出力配線金属層Ｖｏｕｔを形成し、コンタクトホール２８ｄを介して、Ｎ＋領域７ｂに電気的に接続されたグランド配線金属層Ｖｓｓを形成する。
上記した製造方法により、Ｓｉ柱６の下部のｉ層１ａをチャネル、ｉ層１ａの外周を囲むＨｆＯ２層９ａをゲート絶縁層、ＨｆＯ２層９ａの外周を囲むＴｉＮ層１０ｂをゲート導体層、ｉ層１ａの下方に位置するＮ＋領域７ａをソース、ｉ層１ａ上に位置するＮ＋領域２ａをドレインとしてそれぞれ機能させるＮチャネル型ＳＧＴと、Ｓｉ柱６の上部のｉ層１ｂをチャネル、ｉ層１ｂの外周を囲むＨｆＯ２層９ｃをゲート絶縁層、ＨｆＯ２層９ｃの外周を囲むＴｉＮ層１０ｄをゲート導体層、ｉ層１ｂの下方に位置するＰ＋領域３ａをドレイン、ｉ層１ｂ上に位置するＰ＋領域２４をソースとしてそれぞれ機能させるＰチャネル型ＳＧＴと、から構成される、ＣＭＯＳ型インバータ回路が形成される。
図１Ｈで示した工程において、ＮｉＳｉ層２０ａ、２０ｂの空間１８内への膨張と、ドナー又はアクセプタ不純物原子を多く含んだ突起部２１ａ、２１ｂのＳｉ柱６側面への接続とを行ったが、それ以後の工程で行ってもよい。図１Ｋで示した構造が得られればよい。例えば、図１Ｉで示した工程で行ってもよい。
また、図１Ｌで示したように、ＮｉＳｉ層２０ａａ、２０ｂｂは、ＴｉＮ層１０ｂ、１０ｄの露出部を酸化して形成したＴｉＯ層１４ａ、１４ｂと離れていることが好ましい。これにより、ＮｉＳｉ層２０ａａ、２０ｂｂとＴｉＮ層１０ｂ、１０ｄとの間に、空間（空気層）が介在することにより、ＮｉＳｉ層２０ａａ、２０ｂｂとＴｉＮ層１０ｂ、１０ｄ間の絶縁性がより向上する。さらに、ＴｉＯ層１４ａ、１４ｂを省略してもよく、この場合も、ＮｉＳｉ層２０ａａ、２０ｂｂとＴｉＮ層１０ｂ、１０ｄとの間に、空間（空気層）を介在させることが好ましい。
また、絶縁性を向上させるためにＴｉＮ層１０ｂ、１０ｄの端面にさらなる絶縁層を設けてもよい。例えば、図１Ｆで示した工程において、Ｓｉ柱６の側面に開口部３０ａを形成した後に、Ｓｉ柱６側面の露出部と全体をさらなる絶縁層で覆い、例えばＡＬＤ法によりＳｉＮ層とＳｉＯ２層とを被覆させて、開口部３０ａを形成したのと同様の方法を用いて開口部を形成してもよい。なお、こうしてさらなる絶縁層を形成した場合、図１Ｈで示した工程の段階で、ＳｉＯ２層１７ａとさらなる絶縁層はＮｉＳｉ層２０ａを挟持し、ＳｉＯ２層１７ａはＳｉ柱６側面と離れ、且つ、さらなる絶縁層はＳｉ柱６側面と接することとなる。
また、図１Ｉで示した工程では、Ｎ＋領域２ａ及びＰ＋領域３ａの形成を１度の熱処理により行ったが、しかしながら、このように１回のみの熱処理によってＮ＋領域２ａ及びＰ＋領域３ａの形成を行うのでなく、図１Ｉ〜図１Ｌで示した工程における、複数回の熱処理によって、ＳＧＴを製造する最終工程までに、Ｎ＋領域２ａ及びＰ＋領域３ａの形成が行われればよい。
第１実施形態のＣＭＯＳ型インバータ回路の製造方法によれば、以下の効果が奏される。
１．図１Ｉで示したように、Ｎ＋領域２ａは、下方端位置が下方ＳＧＴのゲートとなるＴｉＮ層１０ｂ上端位置にあるＮｉＳｉ層２０ａをドナー不純物Ａｓ原子の拡散源として、形成される。これにより、下方ＳＧＴにおいて、ドレインＮ＋領域２ａとゲートＴｉＮ層１０ｂが自己整合により形成される。同様に、Ｐ＋領域３ａは、上面位置が上方ＳＧＴのゲートとなるＴｉＮ層１０ｃ下方端位置にあるＮｉＳｉ層２０ｂをアクセプタ不純物Ｂ原子の拡散源として、形成される。これにより、上方ＳＧＴにおいて、ドレインＰ＋領域３ａとゲートＴｉＮ層１０ｃが自己整合により形成される。そして、２つのドレインのＮ＋領域２ａ、Ｐ＋領域３ａとゲートＴｉＮ層１０ｂ、１０ｃの自己整合形成が同時に行われる特徴を有する。これは、ドレインＮ＋領域２ａ、ゲートＴｉＮ層１０ｂ間と、ドレインＰ＋領域３ａ、ゲートＴｉＮ層１０ｃ間との低容量化と、ＳＧＴ特性バラツキ低減に繋がる。
２．インバータ回路において、繋がって形成されるドレインＮ＋領域２ａ、Ｐ＋領域３ａが、別々に形成されないで、同時に形成される特徴を有する。これは、ＳＧＴインバータ回路を搭載するＩＣ（Integrated Circuit）製造の低コスト化に繋がる。また、これは、ドレインＮ＋領域２ａ、Ｐ＋領域３ａの位置関係を正確に形成できることによる性能バラツキの少ないインバータ回路を形成できる利点がある。
３．ドレインＮ＋領域２ａ、Ｐ＋領域３ａ形成の不純物拡散源であるＮｉＳｉ層２０ａ、２０ｂ自体が、ドレインＮ＋領域２ａ、Ｐ＋領域３ａの引き出し配線材料層となる。これは、ＳＧＴインバータ回路を搭載するＩＣ製造の低コスト化に繋がる。
４．ＮｉＳｉ層２０ａ、２０ｂ、２０ａａ、２０ｂｂは、Ｓｉ柱６内にＮｉＳｉ層３１ａ、３１ｂが形成される工程から、そしてその後の工程においても、残存して、Ｓｉ柱６の倒れ、または曲がり発生を防止する役割を担う。
５．ＮｉＳｉ層２０ａａ、ＳｉＯ２層１７ａａ、ＮｉＳｉ層２０ｂｂを貫通するコンタクトホール２８ｃを形成し、これに出力配線金属層Ｖｏｕｔを形成することにより、平面視において、１つのコンタクトホール２８ｃにより、ＮｉＳｉ層２０ａａ、２０ｂｂの接続を行うことができる。これは、ＳＧＴインバータ回路を搭載するＩＣチップ面積の縮小化と低コスト化に繋がる。
６．ＮｉＳｉ層２０ａａ、２０ｂｂとＴｉＮ層１０ｂ、１０ｄとの間に、空間（空気層）が介在することにより、ＮｉＳｉ層２０ａａ、２０ｂｂとＴｉＮ層１０ｂ、１０ｄ間の絶縁性がより向上する。
（第２実施形態）
以下、図２Ａ、図２Ｂを参照しながら、本発明の第２実施形態に係る、ＳＧＴを有するＣＭＯＳインバータ回路の製造方法について説明する。第２実施形態のＣＭＯＳインバータ回路は、以下に説明する構造上の相違点が生じたこと以外は、第１実施形態の図１Ａ〜図１Ｌに示す工程と同様な工程によって製造される。
本実施形態では、ＮｉＳｉ層３１ａ、３１ｂの代わりに、図２Ａに示すように、ＮｉＳｉ層２０ａａ、２０ｂｂ側面表面に繋がった、ＮｉＳｉ層３２をＳｉ柱６側面に形成する。そして、コンタクトホール２８ｅ底部表面をＳｉＯ２層１７ａａ表面にあるように形成する。そして、コンタクトホール２８ｅを介して、出力配線金属層Ｖｏｕｔと、ＮｉＳｉ層２０ｂｂとの接続を行う。
図２Ｂに図２Ａ（ｂ）の点線枠Ｂ内に拡大図を示す。図１Ｉ（ｄ）で示したＮｉＳｉ層２０ａ、２０ｂからＳｉ柱６内部へのシリサイド化は、Ｓｉ柱６側面表層において等方的に拡張される。例えばＳｉＯ２層１７ａａの厚さを変えることによって、ＮｉＳｉ層２０ａａ、２０ｂｂ側面と繋がったＮｉＳｉ層３２をＳｉ柱６の側面表層に形成することができる。
本実施形態では、Ｎ＋領域２ａと、Ｐ＋領域３ａとは、低抵抗ＮｉＳｉ層３２により接続されているので、出力配線金属層Ｖｏｕｔが直接にＮｉＳｉ層２０ａａと繋がる必要がない。このため、コンタクトホール２８ｅ形成は、底部表面がＮｉＳｉ層２０ｂｂ内にあってもよいし、ＮｉＳｉ層２０ａａ内にあってもよい。これにより、コンタクトホール２８ｅの形成が容易になる。
（第３実施形態）
以下、図３Ａ、図３Ｂを参照しながら、本発明の第３実施形態に係る、ＳＧＴを有するＣＭＯＳインバータ回路の製造方法について説明する。第３実施形態のＣＭＯＳインバータ回路は、以下に説明する構造上の相違点が生じたこと以外は、第１実施形態の図１Ａ〜図１Ｌに示す工程と同様な工程によって製造される。
図１Ａ〜図１Ｆと同じ工程を行った後、図３Ａに示すように、熱処理により、Ｎ＋領域７のＡｓ原子をｉ層基板内に拡散させて、Ｎ＋領域７ａを形成する。そして、例えばバイアス・スパッタ法を用いて、Ｎｉ原子をｉ層基板１の上表面に垂直な方向から入射させ、ＳｉＮ層１２ａ上にＮｉ層１５ａを形成し、Ｓｉ柱６上にＮｉ層１５ｃを形成する。次に、バイアス・スパッタ法によりＮｉ層１５ａ上に、不純物原子を含まないポリＳｉ層２９ａと、ＳｉＯ２層１７ａとを形成し、Ｎｉ層１５ｃ上に、不純物原子を含まないポリＳｉ層２９ｃと、ＳｉＯ２層１７ｃを形成する。次に、イオン注入法により、ドナー不純物ＡｓイオンをポリＳｉ層２９ａ、２９ｃに注入させる。
次に、図３Ｂに示すように、例えばバイアス・スパッタ法を用いて、Ｎｉ原子をｉ層基板１の上表面に垂直な方向から入射させ、ＳｉＯ２層１７ａ上にＮｉ層１５ｂを形成し、ＳｉＯ２層１７ｃ上にＮｉ層１５ｄを形成する。次に、バイアス・スパッタ法によりＮｉ層１５ｂ上に、不純物原子を含まないポリＳｉ層２９ｂと、ＳｉＯ２層１７ｂとを形成し、ＳｉＯ２層１７ｃ上に不純物原子を含まないポリＳｉ層２９ｄと、ＳｉＯ２層１７ｄを形成する。次に、イオン注入法により、アクセプタ不純物ＢイオンをポリＳｉ層２９ｂ、２９ｄに注入させる。
また、図３Ａ、図３Ｂにおいては、ドナー不純物Ａｓイオン注入を、Ｎｉ層１５ａ、ポリＳｉ層２９ａ、ＳｉＯ２層１７ａの堆積後に行い、続いてアクセプタ不純物Ｂイオン注入を、Ｎｉ層１５ｂ、ポリＳｉ層２９ｂ、ＳｉＯ２層１７ｂの堆積後に行った。これに対し、ドナー不純物Ａｓイオンと、アクセプタ不純物Ｂイオン注入を、Ｎｉ層１５ａ、ポリＳｉ層２９ａ、ＳｉＯ２層１７ａとＮｉ層１５ｂ、ポリＳｉ層２９ｂ、ＳｉＯ２層１７ｂとを続けて堆積した後に行い、イオン注入電圧を上げて最大Ａｓ原子分布位置が下層のポリＳｉ層２９ａにあるようにし、イオン注入電圧を変えて最大Ｂ原子分布位置が上層のポリＳｉ層２９ｂにあるようにすることにより、ドナー不純物Ａｓ原子を含んだポリＳｉ層２９ａと、アクセプタ不純物Ｂ原子を含んだポリＳｉ層２９ｂを形成してもよい。
第３実施形態によれば、ポリＳｉ層２９ａ、２９ｂへのドナー不純物またはアクセプタ不純物の導入をイオン注入法により行っている。複数のＳｉ柱６よりなる回路形成において、それぞれのＳｉ柱６ごとに、例えばリソグラフィ法を用いて、レジスト層で覆うか、開口したレジスト層パターンを形成し、その後に、ドナーまたはアクセプタ不純物原子イオンをイオン注入させることにより、回路設計に対応して、各Ｓｉ柱６の上下ＳＧＴを、Ｎチャネル型ＳＧＴ、またはＰチャネル型ＳＧＴを形成することができる。これにより、多くの種類の回路をウエハ上に形成することができる。
（第４実施形態）
以下、図４を参照しながら、本発明の第４実施形態に係る、ＳＧＴを有するＣＭＯＳインバータ回路について説明する。
図４（ｂ）及び（ｃ）に示すように、Ｓｉ柱６内のＮ＋領域２ａ、Ｐ＋領域３ａ内に、ＮｉＳｉ層２０ａａ、２０ｂｂ側面から、断面中心までシリサイド化されたＮｉＳｉ層３１ｃ、３１ｄを形成する。この場合、ＮｉＳｉ層３１ｃ、３１ｄは繋がっていてもよい。
図１Ｌでは、ＮｉＳｉ層３１ａ、３１ｂは、Ｓｉ柱６の側面表層に形成されていたが、第４実施形態においては、ＮｉＳｉ層３１ａ、３１ｂに対応するＮｉＳｉ層３１ｃ、３１ｄがＳｉ柱６の断面中心までシリサイド化されて、形成される。
第４実施形態によれば、Ｓｉ柱６の中間部に断面全体に膨張係数の異なるＮｉＳｉ層３１ｃ、３１ｄが形成されることによるＳｉ柱６の倒れまたは曲がりを、ＮｉＳｉ層３１ｃ、３１ｄの外周を囲んだＮｉＳｉ層２０ａａ、２０ｂｂが除去されることなく残存することにより、防止することができる。これは、Ｓｉ柱６の断面直径の小さい場合に、さらに効果がある。
（第５実施形態）
以下、図５を参照しながら、本発明の第５実施形態に係る、ＳＧＴを有するＣＭＯＳインバータ回路について説明する。
図５に示すように、Ｓｉ柱６頂部にアクセプタ原子を含むＳｉ１−ｘＧｅｘ層３３（例えば、ｘ＝０．１７）が形成される。Ｓｉ１−ｘＧｅｘ層３３は、図１ＬにおけるＰ＋領域２４に対応したＰチャネル型ＳＧＴのドレイン層となる。Ｓｉ１−ｘＧｅｘ層３３は、Ｓｉ柱６のＳｉ原子の格子間距離の違いにより、Ｓｉ１−ｘＧｅｘ層３３からＳｉ柱６下方に向けて応力を生じる。そして、Ｓｉ柱６中間にあるＰ＋領域３ａは、突き出てＳｉ柱６外周部に接続したＮｉＳｉ層２０ａａ、２０ｂｂよりの圧縮応力を受ける。この圧縮応力はＰ＋領域３ａからＳｉ柱６上方に向いた応力成分を持つ。
第５実施形態によれば、Ｓｉ１−ｘＧｅｘ層３３と、Ｐ＋領域３ａとで挟まれたＳｉ柱６のＰチャネル型ＳＧＴのチャネル層１ｂは、Ｓｉ１−ｘＧｅｘ層３３とＰ＋領域３ａからの圧縮応力を受ける。これにより、ホール移動度が向上して、Ｐチャネル型ＳＧＴの電流駆動能力を増加できる（圧縮応力によるＰチャネル型ＭＯＳトランジスタのホール移動度増加現象については、例えば非特許文献４を参照）。
（第６実施形態）
以下、図６Ａ、図６Ｂを参照しながら、本発明の第６実施形態に係る、ＳＧＴを有するＣＭＯＳインバータ回路の製造方法について説明する。第６実施形態のＣＭＯＳインバータ回路は、以下に説明する構造上の相違点が生じたこと以外は、第１実施形態の図１Ａ〜図１Ｌに示す工程と同様な工程によって製造される。
図１Ｇで示した工程において、図６Ａに示すように、バイアス・スパッタ法を用いて、材料原子をｉ層基板１の上表面に垂直な方向から入射させ、ＳｉＮ層１２ａ上にＮｉ層１５ａ、砒素（Ａｓ）不純物を含んだＮ型ポリＳｉ層１６ａ、ＳｉＯ２層１７ａ、Ｎｉ層１５ｂ、砒素（Ａｓ）不純物を含んだＮ型ポリＳｉ層１６ｂ、ＳｉＯ２層１７ｂを形成する。
次に、図６Ｂに示すように、イオン注入法により、アクセプタ不純物Ｂ原子を、先にポリＳｉ層１６ｂに含まれているドナー不純物濃度より多くの濃度をポリＳｉ層１６ｂに注入する。これにより、Ｐ型のポリＳｉ層１６ｂを形成する。その後、図１Ｉから図１Ｌの工程を行う。
第６実施形態によれば、第３実施形態で行ったイオン注入工程を半分に減らすことができる。例えば、複数のＳｉ柱６において、上下ＳＧＴのチャネル型を異ならせるには、ポリＳｉ層１６ａ、１６ｂの各層で２回のドナー、アクセプタ不純物原子のイオン注入工程が必要であるが、第６実施形態では１回でよい。
なお、第１実施形態では、材料原子をバイアス・スパッタ法を用いてｉ層基板１の上表面に対して垂直な方向から入射することでＮｉ層１５ａ、１５ｂ、ポリＳｉ層１６ａ、１６ｂ、ＳｉＯ２層１７ａ、１７ｂを形成した。しかし、材料原子をｉ層基板１の上表面に対して垂直な方向から入射できる方法であれば、バイアス・スパッタ法以外の方法を用いてもよい。このことは、本発明に係るその他の実施形態においても同様に適用可能である。
また、第１実施形態では、ポリＳｉ層１６ａ、１６ｂのシリサイド化に伴ってＮｉＳｉ層２０ａ、２０ｂを空間８内へ突起させた。このＮｉ層１５ａ、１５ｂの代わりに、チタン（Ｔｉ）、コバルト（Ｃｏ）などの他の金属層を用いてシリサイド層の空間１８内への突起を行ってもよい。このことは、本発明に係るその他の実施形態においても同様に適用可能である。
また、第１実施形態では、下層にＮｉ層１５ａ、１５ｂを形成し、上層にドナーまたはアクセプタ不純物を含んだポリＳｉ層１６ａ、１６ｂを形成したが、上層にＮｉ層１５ａ、１５ｂを形成し、下層にドナーまたはアクセプタ不純物を含んだポリＳｉ層１６ａ、１６ｂを形成してもよい。このことは、本発明に係るその他の実施形態においても同様に適用可能である。
また、第１実施形態では、Ｎｉ層１５ａとポリＳｉ層１６ａの２層、及び、Ｎｉ層１５ｂとポリＳｉ層１６ｂの２層から、その後の熱処理によって、ＮｉＳｉ層２０ａ、２０ｂをそれぞれ形成したが、複数層のＮｉ層と複数層のポリＳｉ層からＮｉＳｉ層２０ａ、２０ｂをそれぞれ形成してもよい。このことは、本発明に係るその他の実施形態においても同様に適用可能である。
また、第１実施形態では、ｉ層基板１の上表面に対して側面の角度が略直角（約９０度）であるＳｉ柱６を形成し、材料原子をバイアス・スパッタ法を用いてｉ層基板１の上表面に対して垂直な方向から入射することでＮｉ層１５ａ、１５ｂ、ポリＳｉ層１６ａ、１６ｂ、ＳｉＯ２層１７ａ、１７ｂを形成した。ここでは、Ｓｉ柱６の側面の角度を、ｉ層基板１の上表面に対して略直角とすることにより、Ｓｉ柱６の外周を囲むＳｉＯ２層１１ｃの側部表面へのＮｉ、Ｓｉ、ＳｉＯ２材料原子の堆積が防止されている。このＳｉ柱６の側面の角度は、Ｓｉ柱６の外周を囲むＳｉＯ２層１１ｃの側部表面にＮｉ、Ｓｉ、ＳｉＯ２材料原子が堆積されない限り、９０度よりも小さくともよい。例えば、バイアス・スパッタ法では、ｉ層基板１を配置する基板電極板と、ｉ層基板１から離間した対抗電極板との間に印加するバイアス電圧を制御することで、ＳｉＯ２層１１ｃの側部表面にＮｉ、Ｓｉ、ＳｉＯ２材料原子が堆積されることが防止できる（これについて基本的な方法に関しては、非特許文献５を参照のこと。）。また、ＳｉＯ２層１１ｃの側部表面にＮｉ、Ｓｉ、ＳｉＯ２材料原子が堆積されても、例えば希釈フッ酸溶液などで簡単にエッチング除去可能なものであれば問題はない。このことは、本発明に係るその他の実施形態においても適用可能である。
また、第１実施形態では、Ｓｉ柱６側面表面と、ＮｉＳｉ層２０ａ、２０ｂとの接続、Ｓｉ柱６内でのＮｉＳｉ層３１ａ、３１ｂの形成、Ｎ＋領域２ａ、Ｐ＋領域３ａの形成は、図１Ｈ、図１Ｉにおける熱処理によって行った。これら、Ｓｉ柱６側面表面とＮｉＳｉ層２０ａ、２０ｂとの接続、Ｓｉ柱６内のＮｉＳｉ層３１ａ、３１ｂの形成、Ｎ＋領域２ａ、Ｐ＋領域３ａの形成は、ＳＧＴを製造する最終工程までに行われればよい。このことは、本発明に係るその他の実施形態においても適用可能である。
また、第１実施形態では、ポリＳｉ層１６ａ、１６ｂを用いたが、アモルファス層であってもよい。このことは、本発明に係るその他の実施形態においても適用可能である。
また、第１実施形態では、ＳｉＮ層１２ａ、１２ｂの単体材料層を用いて説明したが、下部にＳｉＯ２層、上部にＳｉＮ層を用いてもよい、また、ＳｉＮ層１２ａ、１２ｂに換えて、ＨＦイオンの拡散係数が小さい絶縁材料層を用いてもよい。このことは、本発明に係るその他の実施形態においても適用可能である。
第４実施形態では、Ｓｉ柱６の断面中心までシリサイド化されてＮｉＳｉ層３１ｃ、３１ｄが形成された。このことは、本発明に係るその他の実施形態においても、なんらＳＧＴ動作に不都合を生じないので、その他の実施形態に適用可能である。
また、上記各実施形態では、半導体柱としてＳｉ（シリコン）柱を用いた例について説明した。しかしこれに限られず、本発明の技術思想は、シリコン以外の半導体材料からなる半導体柱を用いた、ＳＧＴを有する半導体装置にも適用可能である。
また、上記各実施形態では、１つのＳｉ柱に２個のＳＧＴが形成されている半導体装置の製造方法とした。しかしこれに限られず、本発明の技術思想は、１個の半導体柱に１個、または３個以上のＳＧＴを有する半導体装置の製造方法にも適用可能である。
第１実施形態では、Ｓｉ柱６において、下部にＮチャネル型ＳＧＴが形成され、上部にＰチャネル型ＳＧＴが形成されている形態としたが、下部にＰチャネル型ＳＧＴ、上部にＮチャネル型ＳＧＴが形成された回路に対しても、本発明の技術的思想が適用可能である。また、上下共にＮチャネル型、又はＰチャネル型ＳＧＴを用いた回路の形成にも本発明の技術思想は適用可能である。このことは、本発明に係るその他の実施形態においても適用可能である。
また、上記各実施形態では、ＳＧＴは、Ｓｉ柱６などの半導体柱の外周にＨｆＯ２層（ゲート絶縁層）９ｃが形成され、ＨｆＯ２層９ｃの外周にＴｉＮ層（ゲート導体層）１０ｄが形成されている構造を有する。しかしこれに限られず、ゲート絶縁層とゲート導体層との間に電気的に浮遊した導体層、又は、例えばＳｉＮ層などの電荷蓄積層を有する不揮発性メモリ素子もＳＧＴの１種であるので、このような不揮発性メモリ素子にも、本発明の技術思想を適用することができる。この場合、 ＨｆＯ２層の代わりにトンネル酸化膜としてＳｉＯ２層を用いることが好ましい。
また、上記各実施形態では、本発明の技術思想をＣＭＯＳインバータ回路に適用した場合としたが、本発明の技術思想は、その他の回路、装置、素子などの半導体装置にも適用可能である。
また、第１実施形態では、ゲート導電層がＴｉＮ層１０ｂ、１０ｄからなる形態とした。しかしこれに限られず、ゲート導電層は、他の金属材料からなる形態でもよい。また、ゲート導電層は、金属層と例えばポリＳｉ層などからなる多層構造からなる形態でもよい。また、Ｎ＋領域２ａ及びＰ＋領域３ａからなる不純物領域は、このように異なる導電型からなる不純物層から構成されるものでも、同じ導電型からなる不純物層から構成されるものでもよい。不純物領域が同じ導電型からなる場合は、２つの不純物層が全体として同種の導電型からなる１つの不純物領域を構成する。一方、不純物領域が異なる導電型からなる場合でも、これと同様に、２つの不純物層が全体として一つの不純物領域を構成する。このような構成は、本発明に係るその他の実施形態においても同様に適用可能である。
また、第１実施形態では、ゲート絶縁層がＨｆＯ２層からなる形態とした。しかしこれに限られず、ゲート絶縁層は他の絶縁材料からなる形態でもよい。
また、第１実施形態では、図１Ｆにおいて、Ｓｉ柱６側面に開口部３０ａを形成した後、ＴｉＮ層１０ｂ、１０ｃの露出部を酸化して、絶縁ＴｉＯ層１４ａ、１４ｂを形成したが、絶縁ＴｉＯ層１４ａ、１４ｂの替わりに、例えばＳｉＯ２層などの他の絶縁層が被覆されてもよい。例えば、図１ＦにおいてＡＬＤ法によりＳｉ柱６全体を覆ってＳｉＯ２膜を被覆し、そのあと、図１Ｅで示した開口部３０ａを形成したのと同じ方法を用いて、ＴｉＮ層１０ｂ、１０ｃの露出部をＳｉＯ２層で覆った状態で、開口部の形成を行ってもよい。
また、上記各実施形態において、ｉ層基板１の代わりに、ＳＯＩ（Silicon on Insulator）基板を用いることができる。
また、第１実施形態では、Ｎ＋領域２ａとＰ＋領域３ａとが接触しているが、Ｎ＋領域２ａとＰ＋領域３ａの間に絶縁層が形成されている場合にも本発明の技術思想は適用可能である。このことは、本発明のその他の実施形態においても同様に適用される。
また、第５実施形態では、Ｓｉ柱６の頂部に、Ｓｉ柱６の下方に応力を発生するＳｉ１−ｘＧｅｘ層３３を用いたが、Ｓｉ柱６の下方に応力を発生し、Ｐチャネル型ＳＧＴのソース、またはドレインになる材料層であれば、他の材料層であってもよい。
本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。上記実施例及び変形例は任意に組み合わせることができる。さらに、必要に応じて上記実施形態の構成要件の一部を除いても本発明の技術思想の範囲内となる。
本発明に係る、柱状半導体装置の製造方法によれば、高集積度な半導体装置が得られる。
１ ｉ層基板
１ａ、１ｂ ｉ層
２ａ、７、７ａ Ｎ＋領域
３ａ、２４ Ｐ＋領域
５、５ａ、８、１１、１１ａ、１１ｂ、１１ｃ、１１ｄ、１２ｃ、１２ｄ、１７ａ、１７ｂ、１７ｃ、１７ｄ、１７ａａ、１７ｂｂ ＳｉＯ２層
６ Ｓｉ柱
９、９ａ、９ｂ、９ｃ ＨｆＯ２層
１０、１０ａ、１０ｂ、１０ｃ、１０ｄ ＴｉＮ層
１２ａ、１２ｂ ＳｉＮ層
１３ レジスト層
１４ａ、１４ｂ ＴｉＯ層
１５ａ、１５ｂ、１５ｃ、１５ｄ Ｎｉ層
１６ａ、１６ｂ、１６ｃ、１６ｄ ポリＳｉ層
２９ａ、２９ｂ、２９ｃ、２９ｄ 不純物原子を含まないポリＳｉ層
１８ 空間
２０ａ、２０ｂ、２０ｃ、２０ｄ、２０ａａ、２０ｂｂ、２２、３１ａ、３１ｂ、３１ｃ、３１ｄ、３２ ＮｉＳｉ層
２１ａ、２１ｂ、２１ｃ、２１ｄ ドナーまたはアクセプタ不純物を多く含んだ突起部
３０ａ、３０ｂ 開口部
３３ Ｓｉ１−ｘＧｅｘ層
２８ａ、２８ｂ、２８ｃ、２８ｄ、２８ｅ コンタクトホール
Ｖｉｎ 入力配線金属層
Ｖｄｄ 電源配線金属層
Ｖｏｕｔ 出力配線金属層
Ｖｓｓ グランド配線金属層
本発明の第１の観点に係る柱状半導体装置は、
基板上に、前記基板平面に対して垂直方向に立った半導体柱と、
前記半導体柱内に形成された、ドナー又はアクセプタ原子を含む不純物領域と、
前記不純物領域の側面に接し、前記半導体柱内と、前記半導体柱の外周とに形成されており、金属原子、半導体原子、及び前記ドナー又はアクセプタ原子を含む合金層と、
前記合金層を挟持する２つの層間絶縁層と、
を有し、
前記２つの層間絶縁層の少なくとも一つと前記半導体柱の側面との間に空間を有する、
ことを特徴とする。
前記基板上に、前記基板平面に対して垂直方向に立った前記半導体柱と、
前記半導体柱を囲むゲート絶縁層と、
前記ゲート絶縁層を囲むゲート導体層と、
前記ゲート導体層を囲む第１の層間絶縁層と、
前記半導体柱の底部に形成された、ドナー又はアクセプタ原子を含む第１の不純物領域と、
前記第１の不純物領域の上方の前記半導体柱内にある、前記第１の不純物領域と同じ導電性を有する第２の不純物領域と、
前記不純物領域である、前記第２の不純物領域の上方の前記半導体柱内にある、前記不純物領域の前記ドナー又はアクセプタ原子を含む第３の不純物領域と、
前記第３の不純物領域の上方の前記半導体柱内にある、前記第３の不純物領域と同じ導電性を有する第４の不純物領域と、
前記第２の不純物領域の側面に接する第１の合金層と、
前記合金層である、前記第３の不純物領域の側面に接する第２の合金層と、
前記２つの層間絶縁層の一方である、前記第１の合金層の上面と前記第２の合金層の下面に接し且つ前記半導体柱の側面との間に空間を有する第２の層間絶縁層と、
前記２つの層間絶縁層の他方である、前記第２の合金層の上面にあり且つ前記第１の層間絶縁層の側面に接する第３の層間絶縁層とを有し、
前記第１の不純物領域と前記第２の不純物領域の一方がソースとして、他方がドレインとして、前記第１の不純物領域と前記第２の不純物領域の間の前記半導体柱の部分がチャネルとして、前記ゲート導体層がゲートとして機能することで第１のＳＧＴ（Surrounding Gate MOS Transistor）が形成され、
前記第３の不純物領域と前記第４の不純物領域との一方がソースとして、他方がドレインとして、前記第３の不純物領域と前記第４の不純物領域との間の前記半導体柱の部分がチャネルとして、前記ゲート導体層がゲートとして機能することで第２のＳＧＴが形成される、ことが好ましい。
本発明の第２の観点に係る柱状半導体装置の製造方法は、
基板上に、前記基板平面に対して垂直方向に立つ半導体柱を形成する半導体柱形成工程と、
互いに接している金属層とドナー又はアクセプタ原子を含む半導体層、及び、これらを挟持する２つの層間絶縁層を、前記各層を前記基板平面に対して垂直方向に積層することで、前記２つの層間絶縁層の少なくとも一方の側面は前記半導体柱の露出した側面から離れ、且つ、前記金属層と前記半導体層と前記２つの層間絶縁層とは前記半導体柱の外周を囲むように形成する積層構造形成工程と、
熱処理により、前記金属層を前記半導体層と反応させて合金層を形成し、続いて、熱処理により前記合金層を前記半導体柱側面に向けて突出させて、前記合金層を前記半導体柱の側面に接触させる合金層・半導体柱側面接触工程と、
前記合金層・半導体柱側面接触工程に続き、熱処理により、前記合金層内の金属原子を前記半導体柱の半導体原子と反応させて前記半導体柱内に前記合金層を広げると共に、前記合金層から掃き出された前記ドナー又はアクセプタ原子を前記半導体柱内に拡散させて、前記半導体柱内に前記ドナー又はアクセプタ原子を含む不純物領域を形成する、半導体柱内合金層・不純物領域形成工程と、
を備える、
ことを特徴とする。
前記半導体柱形成工程の後に、
前記半導体柱を囲むゲート絶縁層を形成し、
前記ゲート絶縁層を囲むゲート導体層を形成し、
前記ゲート導体層を囲む第１の層間絶縁層を形成し、
前記半導体柱の底部にドナーまたはアクセプタ原子を含む第１の不純物領域を形成し、
前記積層構造形成工程において、
前記半導体柱の外周に、上部表面位置が、垂直方向における前記半導体柱の中間に位置する第２の層間絶縁層を形成し、
前記第２の層間絶縁層の前記上部表面位置を下方端として、垂直方向における前記半導体柱の中間位置で、前記第１の層間絶縁層と、前記ゲート導体層と、前記ゲート絶縁層との側面を除去して、前記半導体柱の側面を露出させ、
前記除去により露出した前記ゲート導体層の表面を覆って第３の層間絶縁層を形成し、
前記第２の層間絶縁層上に、第１の金属層と、第１のドナー又はアクセプタ原子を含む第１の半導体層と、前記２つの層間絶縁層の一方である第４の層間絶縁層と、前記金属層である第２の金属層と、前記半導体層である第２のドナー又はアクセプタ原子を含む第２の半導体層と、前記２つの層間絶縁層の他方である第５の層間絶縁層とを、前記各層を前記基板表面に対して垂直方向より材料原子を照射して垂直方向に積層することで、前記第１の金属層と前記第１の半導体層は前記第２の層間絶縁層と前記第４の層間絶縁層との間に位置し、前記第２の金属層と前記第２の半導体層は前記第４の層間絶縁層と前記第５の層間絶縁層との間に位置し、且つ、前記第１の金属層、前記第１の半導体層、前記第４の層間絶縁層、前記第２の金属層、及び前記第２の半導体層を露出させた前記半導体柱の前記側面から離れるように、形成し、
前記合金層・半導体柱側面接触工程において、
熱処理により、前記第１の金属層の金属原子と前記第１の半導体層の半導体原子とから形成される第１の合金層と、前記第２の金属層の金属原子と前記第２の半導体層の半導体原子とから形成される第２の合金層とを形成し、露出させた前記半導体柱の前記側面に対面する前記第１の合金層と前記第２の合金層を露出させた前記半導体柱の前記側面に向けて突出させて、突出する前記第１の合金層の先端部に形成されている前記第１のドナー又はアクセプタ原子を多く含む第１の突出部と、突出する前記第２の合金層の先端部に形成されている前記第２のドナー又はアクセプタ原子を多く含む第２の突出部とを、露出させた前記半導体柱の前記側面に接触させ、
前記半導体柱内合金層・不純物領域形成工程において、
前記第１の突出部の前記第１のドナー又はアクセプタ原子を前記半導体柱内に拡散させて、前記半導体柱内にあって、前記第１の不純物領域の上方に、前記第１の不純物領域と同じ導電性を有する第２の不純物領域を形成すると共に、前記第２の突出部の前記第２のドナー又はアクセプタ原子を前記半導体柱内に拡散させて、前記第２の不純物領域の上方に、前記不純物領域である第３の不純物領域を形成し、さらに、前記第１の合金層を前記半導体柱内に広げて第３の合金層を形成すると共に、前記第２の合金層を前記半導体柱内に広げて第４の合金層を形成し、
前記第３の不純物領域の上方の前記半導体柱内に、前記第３の不純物領域と同じ導電性を有する第４の不純物領域を形成する第４不純物領域形成工程をさらに有し、
前記第１の不純物領域と前記第２の不純物領域の一方がソースとして、他方がドレインとして、前記第１の不純物領域と前記第２の不純物領域の間の前記半導体柱の部分がチャネルとして、前記ゲート導体層がゲートとして機能することで第１のＳＧＴ（Surrounding Gate MOS Transistor）が形成され、
前記第３の不純物領域と前記第４の不純物領域との一方がソースとして、他方がドレインとして、前記第３の不純物領域と前記第４の不純物領域との間の前記半導体柱の部分がチャネルとして、前記ゲート導体層がゲートとして機能することで第２のＳＧＴが形成される、ことが好ましい。

Claims (18)

  1. 半導体基板上に、前記半導体基板平面に対して垂直方向に立った半導体柱と、
    前記半導体柱内に形成された、ドナー又はアクセプタ原子を含む不純物領域と、
    前記不純物領域の側面に接し、前記半導体柱内と、前記半導体柱の外周とに形成されている合金層と、
    前記合金層を挟持する２つの層間絶縁層と、
    を有し、
    前記２つの層間絶縁層の少なくとも一つは、前記半導体柱の側面から離れており、
    前記合金層は金属原子及び半導体原子を含み、
    前記金属原子は、熱処理により前記半導体原子と反応して前記合金層を形成し、前記合金層形成時において、前記合金層から前記ドナー又はアクセプタ原子を掃き出す性質を有する、
    ことを特徴とする柱状半導体装置。
  2. 前記半導体基板上に、前記半導体基板平面に対して垂直方向に立った前記半導体柱と、
    前記半導体柱を囲むゲート絶縁層と、
    前記ゲート絶縁層を囲むゲート導体層と、
    前記ゲート導体層を囲む第１の層間絶縁層と、
    前記半導体柱の底部に形成された、ドナー又はアクセプタ原子を含む第１の不純物領域と、
    前記第１の不純物領域の上方の前記半導体柱内にある、前記第１の不純物領域と同じ導電性を有する第２の不純物領域と、
    前記不純物領域である、前記第２の不純物領域の上方の前記半導体柱内にある、前記ドナー又はアクセプタ原子を含む第３の不純物領域と、
    前記第３の不純物領域の上方の前記半導体柱内にある、前記第３の不純物領域と同じ導電性を有する第４の不純物領域と、
    前記第２の不純物領域の側面に接する第１の合金層と、
    前記合金層である、前記第３の不純物領域の側面に接する第２の合金層と、
    前記２つの層間絶縁層の一方である、前記第１の合金層の上面と前記第２の合金層の下面に接し且つ前記半導体柱の側面から離れている第２の層間絶縁層と、
    前記２つの層間絶縁層の他方である、前記第２の合金層の上面にあり且つ前記第１の層間絶縁層の側面に接する第３の層間絶縁層とを有し、
    前記第１の不純物領域と前記第２の不純物領域の一方がソースとして、他方がドレインとして、前記第１の不純物領域と前記第２の不純物領域の間の前記半導体柱の部分がチャネルとして、前記ゲート導体層がゲートとして機能することで第１のＳＧＴ（Surrounding Gate MOS Transistor）が形成され、
    前記第３の不純物領域と前記第４の不純物領域との一方がソースとして、他方がドレインとして、前記第３の不純物領域と前記第４の不純物領域との間の前記半導体柱の部分がチャネルとして、前記ゲート導体層がゲートとして機能することで第２のＳＧＴが形成される、
    請求項１に記載の柱状半導体装置。
  3. 前記半導体柱内に形成され、前記第２の不純物領域と前記第１の合金層とを接続する第３の合金層と、
    前記半導体柱内に形成され、前記第３の不純物領域と前記第２の合金層とを接続する第４の合金層と、
    をさらに有する、請求項２に記載の柱状半導体装置。
  4. 前記第３の合金層と前記第４の合金層は前記半導体柱内で接続されている、請求項３に記載の柱状半導体装置。
  5. 前記第３の合金層と前記第４の合金層は平面視で前記半導体柱の中心まで形成されている、請求項３に記載の柱状半導体装置。
  6. 前記第１の合金層と前記第２の合金層は配線導体材料層である、請求項２に記載の柱状半導体装置。
  7. 前記第１の合金層と前記第２の合金層は、前記第１の合金層と前記第２の合金層の両方を貫通するコンタクトホールを介して、前記コンタクトホールの上部に形成した配線金属層に接続されている、請求項２に記載の柱状半導体装置。
  8. 前記半導体柱にあって、前記第４の不純物領域から下方に向けて応力が形成されている、
    請求項２に記載の柱状半導体装置。
  9. 前記第１の合金層及び前記第２の合金層と、前記ゲート導体層との間に、空間を有する、
    請求項２に記載の柱状半導体装置。
  10. 半導体基板上に、前記半導体基板平面に対して垂直方向に立つ半導体柱を形成する半導体柱形成工程と、
    互いに接している金属層とドナー又はアクセプタ原子を含む半導体層、及び、これらを挟持する２つの層間絶縁層を、前記各層を前記半導体基板平面に対して垂直方向に積層することで、前記２つの層間絶縁層の少なくとも一方の側面は前記半導体柱の側面から離れ、且つ、前記金属層と前記半導体層と前記２つの層間絶縁層とは前記半導体柱の外周を囲むように形成する積層構造形成工程と、
    熱処理により、前記金属層を前記半導体層と反応させて合金層を形成し、続いて、熱処理により前記合金層を前記半導体柱側面に向けて突出させて、前記合金層を前記半導体柱の側面に接触させる合金層・半導体柱側面接触工程と、
    前記合金層・半導体柱側面接触工程に続き、熱処理により、前記合金層内の金属原子を前記半導体柱の半導体原子と反応させて前記半導体柱内に前記合金層を広げると共に、前記合金層から掃き出された前記ドナー又はアクセプタ原子を前記半導体柱内に拡散させて、前記半導体柱内に前記ドナー又はアクセプタ原子を含む不純物領域を形成する、半導体柱内合金層・不純物領域形成工程と、
    を備える、
    ことを特徴とする柱状半導体装置の製造方法。
  11. 前記半導体柱形成工程の後に、
    前記半導体柱を囲むゲート絶縁層を形成し、
    前記ゲート絶縁層を囲むゲート導体層を形成し、
    前記ゲート導体層を囲む第１の層間絶縁層を形成し、
    前記半導体柱の底部にドナーまたはアクセプタ原子を含む第１の不純物領域を形成し、
    前記積層構造形成工程において、
    前記半導体柱の外周に、上部表面位置が、垂直方向における前記半導体柱の中間に位置する第２の層間絶縁層を形成し、
    前記第２の層間絶縁層の前記上部表面位置を下方端として、垂直方向における前記半導体柱の中間位置で、前記第１の層間絶縁層と、前記ゲート導体層と、前記ゲート絶縁層との側面を除去して、前記半導体柱の側面を露出させ、
    前記除去により露出した前記ゲート導体層の表面を覆って第３の層間絶縁層を形成し、
    前記第２の層間絶縁層上に、第１の金属層と、第１のドナー又はアクセプタ原子を含む第１の半導体層と、前記２つの層間絶縁層の一方である第４の層間絶縁層と、前記金属層である第２の金属層と、前記半導体層である第２のドナー又はアクセプタ原子を含む第２の半導体層と、前記２つの層間絶縁層の他方である第５の層間絶縁層とを、前記各層を前記半導体基板表面に対して垂直方向より材料原子を照射して垂直方向に積層することで、前記第１の金属層と前記第１の半導体層は前記第２の層間絶縁層と前記第４の層間絶縁層との間に位置し、前記第２の金属層と前記第２の半導体層は前記第４の層間絶縁層と前記第５の層間絶縁層との間に位置し、且つ、前記第１の金属層、前記第１の半導体層、前記第４の層間絶縁層、前記第２の金属層、及び前記第２の半導体層を露出させた前記半導体柱の前記側面から離れるように、形成し、
    前記合金層・半導体柱側面接触工程において、
    熱処理により、前記第１の金属層の金属原子と前記第１の半導体層の半導体原子とから形成される第１の合金層と、前記第２の金属層の金属原子と前記第２の半導体層の半導体原子とから形成される第２の合金層とを形成し、露出させた前記半導体柱の前記側面に対面する前記第１の合金層と前記第２の合金層を露出させた前記半導体柱の前記側面に向けて突出させて、突出する前記第１の合金層の先端部に形成されている前記第１のドナー又はアクセプタ原子を多く含む第１の突出部と、突出する前記第２の合金層の先端部に形成されている前記第２のドナー又はアクセプタ原子を多く含む第２の突出部とを、露出させた前記半導体柱の前記側面に接触させ、
    前記半導体柱内合金層・不純物領域形成工程において、
    前記第１の突出部の前記第１のドナー又はアクセプタ原子を前記半導体柱内に拡散させて、前記半導体柱内にあって、前記第１の不純物領域の上方に、前記第１の不純物領域と同じ導電性を有する第２の不純物領域を形成すると共に、前記第２の突出部の前記第２のドナー又はアクセプタ原子を前記半導体柱内に拡散させて、前記第２の不純物領域の上方に、前記不純物領域である第３の不純物領域を形成し、さらに、前記第１の合金層を前記半導体柱内に広げて第３の合金層を形成すると共に、前記第２の合金層を前記半導体柱内に広げて第４の合金層を形成し、
    前記第３の不純物領域の上方の前記半導体柱内に、前記第３の不純物領域と同じ導電性を有する第４の不純物領域を形成する第４不純物領域形成工程をさらに有し、
    前記第１の不純物領域と前記第２の不純物領域の一方がソースとして、他方がドレインとして、前記第１の不純物領域と前記第２の不純物領域の間の前記半導体柱の部分がチャネルとして、前記ゲート導体層がゲートとして機能することで第１のＳＧＴ（Surrounding Gate MOS Transistor）が形成され、
    前記第３の不純物領域と前記第４の不純物領域との一方がソースとして、他方がドレインとして、前記第３の不純物領域と前記第４の不純物領域との間の前記半導体柱の部分がチャネルとして、前記ゲート導体層がゲートとして機能することで第２のＳＧＴが形成される、
    ことを特徴とする請求項１０に記載の柱状半導体装置の製造方法。
  12. 前記半導体柱内合金層・不純物領域形成工程において、前記第３の合金層と前記第４の合金層を互いに繋がるように形成する、請求項１１に記載の柱状半導体装置の製造方法。
  13. 前記半導体柱内合金層・不純物領域形成工程において、平面視で前記第３の合金層と前記第４の合金層とを前記半導体柱の中心に到達させる、請求項１１に記載の柱状半導体装置の製造方法。
  14. 前記積層構造形成工程において、
    前記第２の層間絶縁層上に、前記第１の金属層と、ドナー及びアクセプタ原子を含まない第３の半導体層と、前記第４の層間絶縁層を積層し、
    イオン注入により、前記第３の半導体層に前記第１のドナー又はアクセプタ原子を注入して、前記第１の半導体層を形成し、
    前記第４の層間絶縁層上に、第２の金属層と、ドナー及びアクセプタ原子を含まない第４の半導体層と、第５の層間絶縁層を積層し、そして、
    イオン注入により、前記第４の半導体層に前記第２のドナー又はアクセプタ原子を注入して、前記第２の半導体層を形成する、請求項１１に記載の柱状半導体装置の製造方法。
  15. 前記積層構造形成工程において、
    前記第２の層間絶縁層上に、前記第１の金属層と、前記第２のドナー又はアクセプタ原子を含む第３の半導体層と、前記第４の層間絶縁層とを積層し、
    前記第４の層間絶縁層上に、第２の金属層と、前記第２の半導体層とを、順に又は逆順に、積層し、
    この結果物上に、第５の層間絶縁層を積層し、そして、
    イオン注入により、前記第３の半導体層に、前記第２のドナー又はアクセプタ原子とは反対の導電性の前記第１のドナー又はアクセプタ原子を、前記第３の半導体層の前記第２のドナー又はアクセプタ原子よりも多く注入して、前記第１の半導体層を形成する、又は、
    前記第２の層間絶縁層上に、前記第１の金属層と、前記第１の半導体層とを、順に又は逆順に、積層し、
    この結果物上に、前記第４の層間絶縁層を積層し、
    前記第４の層間絶縁層上に、第２の金属層と、前記第１のドナー又はアクセプタ原子を含む第４の半導体層とを、順に又は逆順に、積層し、
    この結果物上に、第５の層間絶縁層を積層し、そして、
    イオン注入により、前記第４の半導体層に、前記第１のドナー又はアクセプタ原子とは反対の導電性の前記第２のドナー又はアクセプタ原子を、前記第４の半導体層の前記第１のドナー又はアクセプタ原子よりも多く注入して、前記第２の半導体層を形成する、
    請求項１１に記載の柱状半導体装置の製造方法。
  16. 前記第１の合金層と前記第２の合金層の両方を貫通するコンタクトホールを形成するコンタクトホール形成工程と、
    前記コンタクトホールを介して、前記第１の合金層と前記第２の合金層に電気的に接続されている配線金属層を形成する配線金属層形成工程と、
    をさらに有する、請求項１１に記載の柱状半導体装置の製造方法。
  17. 前記半導体柱の下方に向いた応力を発生する前記第４の不純物領域を形成する、請求項１１に記載の柱状半導体装置の製造方法。
  18. 前記第１の合金層及び前記第２の合金層と、前記ゲート導体層との間に、空間を形成する、
    請求項１１に記載の柱状半導体装置の製造方法。
JP2015512405A 2014-11-27 2014-11-27 柱状半導体装置と、その製造方法 Active JP5841696B1 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2014/081455 WO2016084205A1 (ja) 2014-11-27 2014-11-27 柱状半導体装置と、その製造方法

Publications (2)

Publication Number Publication Date
JP5841696B1 JP5841696B1 (ja) 2016-01-13
JPWO2016084205A1 true JPWO2016084205A1 (ja) 2017-04-27

Family

ID=55073272

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015512405A Active JP5841696B1 (ja) 2014-11-27 2014-11-27 柱状半導体装置と、その製造方法

Country Status (3)

Country Link
US (2) US9673321B2 (ja)
JP (1) JP5841696B1 (ja)
WO (1) WO2016084205A1 (ja)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6122556B2 (ja) * 2015-03-03 2017-04-26 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置
JP6378826B2 (ja) * 2015-04-06 2018-08-22 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． Ｓｇｔを有する柱状半導体装置と、その製造方法
WO2018179026A1 (ja) 2017-03-27 2018-10-04 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 柱状半導体装置と、その製造方法
TWI710134B (zh) * 2017-07-12 2020-11-11 聯華電子股份有限公司 穿隧場效電晶體及其製作方法
WO2019215808A1 (ja) 2018-05-08 2019-11-14 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 柱状半導体装置の製造方法
JP6980316B2 (ja) * 2018-12-21 2021-12-15 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドUnisantis Electronics Singapore Pte Ltd. ３次元半導体装置の製造方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2703970B2 (ja) 1989-01-17 1998-01-26 株式会社東芝 Ｍｏｓ型半導体装置
US5308782A (en) * 1992-03-02 1994-05-03 Motorola Semiconductor memory device and method of formation
EP1804286A1 (en) * 2005-12-27 2007-07-04 Interuniversitair Microelektronica Centrum Elongate nanostructure semiconductor device
JP5130596B2 (ja) * 2007-05-30 2013-01-30 国立大学法人東北大学 半導体装置
US8188537B2 (en) 2008-01-29 2012-05-29 Unisantis Electronics Singapore Pte Ltd. Semiconductor device and production method therefor
JP5317343B2 (ja) * 2009-04-28 2013-10-16 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置及びその製造方法
JP2012004473A (ja) * 2010-06-21 2012-01-05 Renesas Electronics Corp 半導体装置及び半導体装置の製造方法
JP2014013792A (ja) 2012-07-03 2014-01-23 Fujitsu Semiconductor Ltd 半導体装置およびその製造方法
WO2014141485A1 (ja) * 2013-03-15 2014-09-18 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド Ｓｇｔを有する半導体装置の製造方法
WO2014184933A1 (ja) * 2013-05-16 2014-11-20 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド Ｓｇｔを有する半導体装置の製造方法
JP5639317B1 (ja) * 2013-11-06 2014-12-10 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． Ｓｇｔを有する半導体装置と、その製造方法
WO2015097798A1 (ja) * 2013-12-25 2015-07-02 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 柱状半導体装置の製造方法
WO2016021020A1 (ja) * 2014-08-07 2016-02-11 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置の製造方法、及び、半導体装置
WO2016110981A1 (ja) * 2015-01-08 2016-07-14 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 柱状半導体装置と、その製造方法

Also Published As

Publication number Publication date
JP5841696B1 (ja) 2016-01-13
US20160155842A1 (en) 2016-06-02
US20170236920A1 (en) 2017-08-17
WO2016084205A1 (ja) 2016-06-02
US10050124B2 (en) 2018-08-14
US9673321B2 (en) 2017-06-06

Similar Documents

Publication Publication Date Title
JP5938529B1 (ja) 柱状半導体装置と、その製造方法
JP5841696B1 (ja) 柱状半導体装置と、その製造方法
JP6503470B2 (ja) 柱状半導体装置の製造方法
WO2015068226A1 (ja) Ｓｇｔを有する半導体装置と、その製造方法
TWI582961B (zh) 半導體元件及其製造方法
JP5973665B2 (ja) Ｓｇｔを有する半導体装置とその製造方法
JP6175196B2 (ja) 柱状半導体メモリ装置と、その製造方法
JP6442645B1 (ja) 柱状半導体装置と、その製造方法
JP6367495B2 (ja) 柱状半導体装置とその製造方法
JP5685351B1 (ja) 柱状半導体装置の製造方法
US8659069B2 (en) Gate structures
JP5432379B2 (ja) 半導体装置
US10410932B2 (en) Method for producing pillar-shaped semiconductor device
JP5725679B2 (ja) 半導体装置
JP2013125830A (ja) 半導体装置の製造方法
JP2008098517A (ja) 半導体装置及びその製造方法
JPH05243514A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20151008

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20151110

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20151113

R150 Certificate of patent or registration of utility model

Ref document number: 5841696

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250