JPWO2014156134A1 - 電子デバイス及び電子デバイスの製造方法 - Google Patents

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Abstract

基板１０９と、基板１０９の上面に形成され、基板１０９の上面における一部の領域を囲繞し、一部の領域を露出させるための開口部１０６を規定する隔壁１０５と、一部の領域における中央領域を避けて形成され、中央領域の周囲に配置された親液層１０８と、開口部１０６内に形成され、中央領域の少なくとも一部および親液層１０８の上面に被着された半導体層１０７と、半導体層１０７を平面視した場合に、親液層１０８と重ならない領域において半導体層１０７に接触する一対の電極１０４Ｄと、を備え、開口部１０６の開口側面は撥液性を有し、親液層１０８の上面は、基板１０９の上面よりも高い親液性を有する。

Description

本発明は、電子デバイス及び電子デバイスの製造方法に関するものである。
液晶表示素子や有機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）素子等を表示素子とするアクティブマトリクス駆動型の表示装置においては、表示素子の駆動素子として薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）が広く用いられている。
製品化されている表示装置では、一般的に、シリコンを半導体層として用いた薄膜トランジスタが用いられているが、近年、有機材料を半導体層として用いた薄膜トランジスタが注目されている。有機材料は、シリコン結晶のような原子結合とは異なり、分子間力によって結合されているので、柔軟性に富むという性質を有する。したがって、有機材料を半導体層として用いた薄膜トランジスタを用いることで、シリコンを半導体層として用いた薄膜トランジスタを用いた電子デバイスと比較して、より軽く、より薄く、しかも可撓性を有する電子デバイスを実現することができる。このため、有機材料を半導体層として用いた薄膜トランジスタを、次世代の表示装置または電子ペーパ等において利用することが提案されている。有機材料を半導体層として用いた薄膜トランジスタに関し、特許文献１には、塗布法により半導体層を形成した塗布型薄膜トランジスタが開示されている。
図２８は、一般的な塗布型薄膜トランジスタ９００の構造の一例を示す模式上面図である。
図２８に示すように、薄膜トランジスタ９００は、一対のソース電極９０４Ｓおよびドレイン電極９０４Ｄ、隔壁９０５、および半導体層９０７を備える。隔壁９０５は、半導体層９０７の形成領域となる開口部９０６を規定するものであり、開口部９０６の開口側面は撥液性を有するように形成されている。半導体層９０７は、この開口部９０６内に形成されている。半導体層９０７の形成方法としては、まず、溶媒に半導体層９０７を構成する有機材料が分散されてなる半導体インクを準備し、半導体インクを開口部９０６内に塗布する。そして、半導体インクに含まれる溶媒を蒸発乾燥させることで、開口部９０６内に半導体層９０７が形成される。
特開２００９−７６７９１号公報
薄膜トランジスタをはじめとして、半導体層を備える電子デバイスの特性は、半導体層の断面形状に敏感である。そのため、半導体層を塗布法により形成する場合には、電子デバイスとしての特性が得られるよう、半導体層を適切な断面形状とすることが求められる。
しかしながら、本発明者は、開口部の開口側面が撥液性を有するため、図２８に示した一般的な構成では、開口部内における中央付近では半導体層の膜厚が薄くなりやすい一方で、開口部内における周縁付近では半導体層の膜厚が厚くなり、トランジスタ特性の劣化を引起していることを見出した。
本発明は、半導体層を適切な断面形状とすることが可能な電子デバイス等の提供を目的とする。
本発明の一態様である電子デバイスは、基板と、前記基板の上面に形成され、当該基板の上面における一部の領域を囲繞し、当該一部の領域を露出させるための開口部を規定する隔壁と、前記一部の領域における中央領域を避けて形成され、当該中央領域の周囲に配置された親液層と、前記開口部内に形成され、前記中央領域の少なくとも一部および前記親液層の上面に被着された半導体層と、前記半導体層を平面視した場合に、前記親液層と重ならない領域において前記半導体層に接触する一対の電極と、を備え、前記開口部の開口側面は撥液性を有し、前記親液層の上面は、前記基板の上面よりも高い親液性を有する。
本発明の一態様である電子デバイスは、基板の上面における一部の領域を露出させるための開口部を規定する隔壁と、当該一部の領域における中央領域を避けて形成され、中央領域の周囲に配置された親液層とを備える。すなわち、親液層は開口部の開口底面における周縁領域に配置されている。さらに、親液層の上面は、基板の上面よりも高い親液性を有する。このような構成により、開口側面付近に存在する半導体インクが、開口側面を這い上がることを抑制することができる。開口側面を這い上がっていた半導体インクを開口部の底部付近に留めることができる結果、開口部内の中央付近における半導体層の膜厚を十分に確保することが可能である。
したがって、本発明の一態様である電子デバイスによれば、半導体層を適切な断面形状とすることが可能である。
第１の実施形態に係る薄膜トランジスタ１００の構造を示す模式断面図である。 第１の実施形態に係る薄膜トランジスタ１００の構造を示す模式上面図である。 薄膜トランジスタ１００における隔壁１０５および半導体層１０７を形成する前の構造を示す模式上面図である。 比較例に係る薄膜トランジスタ８００の構造を示す模式上面図である。 比較例に係る薄膜トランジスタ９００の構造の一例を示す模式断面図である。 薄膜トランジスタにおける半導体層の断面形状を示す図である。 半導体層におけるチャネル部分の膜厚が十分でない薄膜トランジスタにおける、ゲート電圧Ｖｇとドレイン電流ＩDとの関係を示すグラフである。 半導体層におけるチャネル部分の膜厚が十分である薄膜トランジスタにおける、ゲート電圧Ｖｇとドレイン電流ＩDとの関係を示すグラフである。 第１の実施形態に係る薄膜トランジスタ１００の製造方法を説明するためのフローチャートである。 第１の実施形態に係る薄膜トランジスタ１００の製造方法を説明するための模式断面図である。 第１の実施形態に係る薄膜トランジスタ１００の製造方法を説明するための模式断面図である。 第１の実施形態に係る薄膜トランジスタ１００の製造方法を説明するための模式断面図である。 第１の実施形態に係る薄膜トランジスタ１００の製造方法を説明するための模式断面図である。 第１の実施形態に係る薄膜トランジスタ１００の製造方法を説明するための模式断面図である。 第１の実施形態に係る薄膜トランジスタ１００の製造方法を説明するための模式断面図である。 第１の実施形態に係る薄膜トランジスタ１００の製造方法を説明するための模式断面図である。 第１の実施形態に係る薄膜トランジスタ１００の製造方法を説明するための模式断面図である。 第２の実施形態に係る薄膜トランジスタ１００Ａの構造を示す模式上面図である。 比較例に係る薄膜トランジスタ８１０の構造を示す模式上面図である。 第３の実施形態の第１例に係る薄膜トランジスタ２００Ａの構造を示す模式断面図である。 第３の実施形態の第２例に係る薄膜トランジスタ２００Ｂの構造を示す模式断面図である。 第３の実施形態の第３例に係る薄膜トランジスタ２００Ｃの構造を示す模式断面図である。 第４の実施形態に係る発光素子３００の構造を示す模式断面図である。 第４の実施形態に係る発光素子３００の構造を示す模式上面図である。 第５の実施形態に係る薄膜トランジスタ４００の構造を示す模式上面図である。 第６の実施形態に係る有機ＥＬ表示装置１の全体構成を示す図である。 有機ＥＬ表示パネル１０の構成の一部を示す模式断面図である。 一般的な塗布型薄膜トランジスタ９００の構造の一例を示す模式上面図である。
≪本発明の一態様の概要≫
本発明の一態様に係る電子デバイスは、基板と、前記基板の上面に形成され、当該基板の上面における一部の領域を囲繞し、当該一部の領域を露出させるための開口部を規定する隔壁と、前記一部の領域における中央領域を避けて形成され、当該中央領域の周囲に配置された親液層と、前記開口部内に形成され、前記中央領域の少なくとも一部および前記親液層の上面に被着された半導体層と、前記半導体層を平面視した場合に、前記親液層と重ならない領域において前記半導体層に接触する一対の電極と、を備え、前記開口部の開口側面は撥液性を有し、前記親液層の上面は、前記基板の上面よりも高い親液性を有する。
また、本発明の一態様に係る電子デバイスの特定の局面では、前記一対の電極の少なくとも一方が前記基板の上面に形成されていることで、前記親液層と前記一対の電極の少なくとも一方とが同層に形成されている。
あるいは、本発明の一態様に係る電子デバイスの特定の局面では、前記一対の電極のうち前記親液層と同層に形成されているものは、前記親液層と離間して形成されており、前記親液層は、前記一対の電極のうち前記親液層と同層に形成されているものと同一の材料で構成されている。
そして、本発明の一態様に係る電子デバイスの特定の局面では、前記親液層の膜厚は、前記一対の電極のうち前記親液層と同層に形成されているものの膜厚と同じである。
また、本発明の一態様に係る電子デバイスの特定の局面では、前記親液層の膜厚は、前記一対の電極のうち前記親液層と同層に形成されているものの膜厚以下である。
あるいは、本発明の一態様に係る電子デバイスの特定の局面では、前記一対の電極は、前記基板の上面または前記半導体層の上面に互いに離間して形成されたソース電極およびドレイン電極である。
そして、本発明の一態様に係る電子デバイスの特定の局面では、前記ソース電極およびドレイン電極が前記基板の上面に形成されていることで、前記親液層と前記ソース電極およびドレイン電極とが同層に形成されている。
また、本発明の一態様に係る電子デバイスの特定の局面では、前記基板は、基部、前記基部上に形成されたゲート電極、および前記ゲート電極を被覆するゲート絶縁層が順に積層されてなり、前記ゲート絶縁層の上面に前記ソース電極およびドレイン電極が形成されている。
あるいは、本発明の一態様に係る電子デバイスの特定の局面では、前記一対の電極の一方は、前記基板の上面における前記中央領域に形成されており、前記一対の電極の他方は、前記半導体層の上面における前記中央領域と重なる領域に形成されている。
本発明の一態様に係る電子デバイスの製造方法は、基板を準備し、前記基板の上面に、当該基板の上面における一部の領域を囲繞し、当該一部の領域を露出させるとともに開口側面が撥液性を有する開口部を規定する隔壁を形成し、前記一部の領域における中央領域を避けた当該中央領域の周囲に、上面が前記基板の上面よりも高い親液性を有する親液層を形成し、前記開口部内に、前記中央領域の少なくとも一部および前記親液層の上面に被着されるように半導体層を形成し、前記半導体層を平面視した場合に、前記親液層と重ならない領域において前記半導体層に接触するように一対の電極を形成する。
また、本発明の一態様に係る電子デバイスの製造方法の特定の局面では、前記一対の電極の少なくとも一方は、前記基板の上面に前記親液層と離間して形成され、前記一対の電極のうち前記基板の上面に形成されるものを形成する際に、前記親液層を形成する。
≪第１の実施形態≫
［概略構成］
図１は、第１の実施形態に係る薄膜トランジスタ１００の構造を示す模式断面図である。また、図２は、第１の実施形態に係る薄膜トランジスタ１００の構造を示す模式上面図である。図１の断面図は、図２におけるＡ−Ａ線矢視断面図である。
図１および図２に示すように、薄膜トランジスタ１００は、基部１０１、ゲート電極１０２、ゲート絶縁層１０３、ソース電極１０４Ｓ、ドレイン電極１０４Ｄ、隔壁１０５、半導体層１０７および親液層１０８を有する。本実施形態では、一例として、いわゆるボトムコンタクト−ボトムゲート型の薄膜トランジスタを例に挙げて説明する。
［各部構成］
＜基部１０１＞
基部１０１は、薄膜トランジスタ１００の基材となる部分であり、例えば、無アルカリガラス、ソーダガラス、無蛍光ガラス、燐酸系ガラス、硼酸系ガラス、石英、アクリル系樹脂、スチレン系樹脂、ポリカーボネート系樹脂、エポキシ系樹脂、ポリエチレン、ポリエステル、シリコーン系樹脂、またはアルミナ等の絶縁性材料で形成することができる。
また、薄膜トランジスタ１００をフレキシブルディスプレイにおける駆動素子として用いることもでき、その場合には基部１０１を、可撓性を有する材料で構成する。可撓性を有する材料としては、例えば、ポリイミド、ポリエステル、ポリテトラフルオロエチレン、ポリフェニレンスルフィド、ポリアミド、ポリアミドイミド、ポリカーボネート、ポリスチレン、ポリプロピレン、ポリエチレン、ポリ塩化ビニル、ポリエーテルスルホン、ポリエチレンナフタレン等からなるプラスチックフィルムを用いることができる。また、これらの材料のうち１種または２種以上を組み合わせて、多層構造の積層フィルムとしてもよい。
＜ゲート電極１０２＞
図１に示すように、ゲート電極１０２は基部１０１上に形成されている。ゲート電極１０２は、単一の金属材料または合金材料等の導電性材料からなる単層構造、複数の導電性材料が積層されてなる多層構造をしている。ゲート電極１０２を構成する導電性材料としては、例えば、Ｍｏ（モリブデン）、Ａｌ（アルミニウム）、Ｃｕ（銅）、Ｗ（タングステン）、Ｔｉ（チタン）、Ｃｒ（クロム）、ＭｏＷ（モリブデンタングステン）等がある。
図１および図２に示すように、本実施形態においては、薄膜トランジスタ１００を平面視した場合に、ゲート電極１０２は、ソース電極１０４Ｓおよびドレイン電極１０４Ｄよりも広い範囲に形成されている。しかしながら、ゲート電極１０２とソース電極１０４Ｓおよびドレイン電極１０４Ｄの大小関係は特に限定されず、薄膜トランジスタ１００のチャネル領域に効果的に電圧が印加できる大きさであればよい。
＜ゲート絶縁層１０３＞
図１に示すように、ゲート絶縁層１０３は、基部１０１上においてゲート電極１０２を被覆するように形成されている。ゲート絶縁層１０３は、例えば、シリコン酸化膜またはシリコン窒化膜等の単層膜や、これらの積層膜で構成されている。ゲート絶縁層１０３を構成する材料としては上述した無機絶縁材料に限定されず、例えば、ポリイミド、ポリビニルフェノール、ポリプロピレン、ポリスチレン等の有機絶縁材料を用いることもできる。
本実施形態においては、基部１０１、ゲート電極１０２およびゲート絶縁層１０３で基板１０９を構成している。すなわち、基板１０９は、基部１０１、基部１０１上に形成されたゲート電極１０２、およびゲート電極１０２を被覆するゲート絶縁層１０３が順に積層されてなる。
＜ソース電極１０４Ｓおよびドレイン電極１０４Ｄ＞
図３は、薄膜トランジスタ１００における隔壁１０５および半導体層１０７を形成する前の構造を示す模式上面図である。図２および図３に示すように、ソース電極１０４Ｓおよびドレイン電極１０４Ｄは、ゲート絶縁層１０３の上面（基板１０９の上面）に互いに離間して形成された一対の電極である。図１および図２に示すように、ソース電極１０４Ｓおよびドレイン電極１０４Ｄは半導体層１０７と物理的に接触しており、これによりソース電極１０４Ｓおよびドレイン電極１０４Ｄは半導体層１０７と電気接続されている。また、図１〜図３に示すように、ソース電極１０４Ｓおよびドレイン電極１０４Ｄの各々は、後述する親液層１０８と離間して形成されている。
ソース電極１０４Ｓおよびドレイン電極１０４Ｄは、単一の金属材料または合金材料等の導電性材料からなる単層構造、複数の導電性材料が積層されてなる多層構造をしている。ソース電極１０４Ｓおよびドレイン電極１０４Ｄを構成する導電性材料としては、例えば、Ｍｏ、Ｗ、Ｃｕ、Ａｌ、Ｎｉ（ニッケル）、Ａｕ（金）、Ａｇ（銀）、ＭｏＷ、ＭｏＮ（窒化モリブデン）、Ｐｄ（パラジウム）等がある。これらに加え、ＩＴＯ（酸化インジウムスズ：Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）、ＩＺＯ（酸化インジウム亜鉛：Ｉｎｄｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ）、ＩＴＺＯ（酸化インジウムスズ亜鉛：Ｉｎｄｉｕｍ Ｔｉｎ Ｚｉｎｃ Ｏｘｉｄｅ）等の導電性酸化物を用いることとしてもよい。
ソース電極１０４Ｓおよびドレイン電極１０４Ｄの仕事関数は、半導体層１０７のＨＯＭＯ（最高被占軌道：Ｈｉｇｈｅｓｔ Ｏｃｃｕｐｉｅｄ Ｍｏｌｅｃｕｌａｒ Ｏｒｂｉｔａｌ）レベルや電子親和力で表されるエネルギー準位よりも大きいことが望ましい。また、ソース電極１０４Ｓと半導体層１０７とのコンタクト抵抗、およびドレイン電極１０４Ｄと半導体層１０７とのコンタクト抵抗は可能な限り低減することが望ましい。低コンタクト抵抗化のために、ソース電極１０４Ｓおよびドレイン電極１０４Ｄを自己組織化単分子膜（ＳＡＭ：Ｓｅｌｆ−Ａｓｓｓｅｍｂｌｅｄ Ｍｏｎｏｌａｙｅｒｓ）としたり、ＵＶ（紫外線）オゾン処理等の表面処理を施したりすることで、半導体層１０７のＨＯＭＯレベルとソース電極１０４Ｓおよびドレイン電極１０４Ｄの仕事関数とを合わせることとしてもよい。
一般に、Ｐ型半導体の仕事関数は５．０［ｅＶ］程度である。そのため、ソース電極１０４Ｓおよびドレイン電極１０４Ｄとして、例えば、Ａｕ（仕事関数は５．１［ｅＶ］）、ＭｏＷＯｘ（仕事関数は５．３［ｅＶ］）、Ｎｉ（仕事関数は５．２［ｅＶ］）等を用いることで、半導体層１０７との良好なオーミックコンタクトを実現することができる。これらの材料を用いることで、さらには、オン抵抗が小さくオン特性に優れた薄膜トランジスタを構成することができる。
図４は、比較例に係る薄膜トランジスタ８００の構造を示す模式上面図である。図４に示すように、薄膜トランジスタ８００は、ソース電極８０４Ｓ、ドレイン電極８０４Ｄ、開口部８０６を規定する隔壁８０５、および半導体層８０７を含む。図４に示すように、比較例に係るソース電極８０４Ｓおよびドレイン電極８０４Ｄは、平面視した場合に、開口側面８０６ａ付近や隅部８０６ｂと重なるように配置されている。本発明者は、ソース電極８０４Ｓおよびドレイン電極８０４Ｄを比較例のような配置にした場合に、良好なトランジスタを得られないおそれがあることを見出している。すなわち、開口部８０６内の周縁付近では、半導体層８０７の膜厚が厚くなりやすい。そのため、比較例では、半導体層８０７における膜厚の厚い部分がトランジスタのチャネル領域に含まれることになり、良好なトランジスタ特性を得られないおそれがある。
これに対し、本実施形態では平面視した場合に、ソース電極１０４Ｓおよびドレイン電極１０４Ｄが開口側面１０６ａにおける隅部１０６ｂと重ならないように配置されている。また、ソース電極１０４Ｓおよびドレイン電極１０４Ｄの端部が開口側面１０６ａより離間しているため、開口側面８０６ａ付近の半導体層８０７がチャネル領域に含まれにくくなる。このような構成とすることで、半導体層１０７における膜厚の厚い部分がトランジスタのチャネル領域に含まれないため、良好なトランジスタ特性を得ることが可能である。
＜隔壁１０５、開口部１０６＞
図１に示すように、隔壁１０５は、ゲート絶縁層１０３の上面、すなわち基板１０９の上面に形成されている。図２に示すように、隔壁１０５は、基板１０９の上面における一部の領域を囲繞し、一部の領域を露出させるための開口部１０６を規定するものである。ここで、隔壁１０５により規定される開口部１０６とは、開口側面８０６ａと、開口側面８０６ａにより形成される空間とを指すものとする。隔壁１０５により、半導体層１０７の形成領域が区画され、開口部１０６が半導体層１０７の形成領域となる。本実施形態においては、基板１０９の上面がゲート絶縁層１０３の上面に相当するため、「基板１０９の上面における一部の領域」は、ゲート絶縁層１０３の上面に存在する。当該一部の領域は、図３における破線で囲まれた領域１０３ａである。
図１および図２に示すように、薄膜トランジスタ１００の平面視において、ソース電極１０４Ｓおよびドレイン電極１０４Ｄの一部は、開口部１０６から露出している。このような状態の開口部１０６の内部に半導体層１０７が形成されることで、ソース電極１０４Ｓおよびドレイン電極１０４Ｄの一部が半導体層１０７と物理的に接触するように、半導体層１０７が形成される。
開口部１０６内には半導体インクが塗布されるため、開口部１０６の開口側面１０６ａは撥液性を有するように形成される。開口側面１０６ａに撥液性を付与する方法としては、例えば、隔壁１０５をフッ素元素含有材料で構成する方法や、開口側面１０６ａに対しフッ素ガス等を用いた表面処理を施す方法等がある。
＜半導体層１０７＞
半導体層１０７は、開口部１０６内に形成されている。図２および図３に示すように、半導体層１０７は、ゲート絶縁層１０３上面における中央領域１０３ｂの少なくとも一部に被着されている。中央領域１０３ｂは、ゲート絶縁層１０３上面の領域１０３ａにおける中央部に位置し、薄膜トランジスタ１００におけるチャネル領域となる領域である。
後述するように、本実施形態では、ゲート絶縁層１０３上面の領域１０３ａに親液層１０８が形成されている。これにより、親液層１０８を有していない薄膜トランジスタと比較して、本実施形態に係る半導体層１０７は、薄膜トランジスタ１００におけるチャネル領域となる中央領域１０３ｂの膜厚が厚い。そのため、中央領域１０３ｂの膜厚が十分でないことによる、薄膜トランジスタ１００の動作不良を防止することが可能である。
半導体層１０７の膜厚は特に限定されないが、ソース電極１０４Ｓおよびドレイン電極１０４Ｄが存在することによる半導体層１０７の膜切れを防止することができる膜厚である必要がある。そのため、半導体層１０７の膜厚は、ソース電極１０４Ｓおよびドレイン電極１０４Ｄの膜厚の２倍程度とすることが望ましく、例えば、２５〜１００［ｎｍ］程度である。
半導体層１０７を構成する材料としては、例えば、ペンタセン、フタロシアニン系、ポルフィリン系等の可溶性の有機材料を用いることができる。また、ペンタセン、フタロシアニン系、ポルフィリン系等の材料の前駆体を用い、熱または光によりペンタセン、フタロシアニン系、ポルフィリン系等に転化させることとしてもよい。さらに、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を含むＩｎＧａＺｎＯ等の酸化物材料を用いることもできる。
＜親液層１０８＞
親液層１０８は、半導体層１０７を適切な断面形状とするために用いられるものである。図３に示すように、親液層１０８は、その一部がゲート絶縁層１０３上面における周辺領域１０３ｃと重なるように配置されている。周辺領域１０３ｃは、ゲート絶縁層１０３上面における中央領域１０３ｂの周囲に位置し、領域１０３ａのうち中央領域１０３ｂを除く領域に相当する。このように、親液層１０８は、ゲート絶縁層１０３上面の領域１０３ａにおける中央領域１０３ｂを避けて形成されている。上述したように、ソース電極１０４Ｓおよびドレイン電極１０４Ｄは基板１０９の上面に形成されており、親液層も同じく基板１０９の上面に形成されている。このため、親液層１０８とソース電極１０４Ｓおよびドレイン電極１０４Ｄとは、同層に形成されている。
図１および図２に示すように、薄膜トランジスタ１００の平面視において、親液層１０８の一部は開口部１０６から露出している。このような状態の開口部１０６の内部に半導体層１０７が形成されることで、親液層１０８の上面に被着されるように、半導体層１０７が形成される。
なお、ゲート電極１０２、ゲート絶縁層１０３、ソース電極１０４Ｓ、ドレイン電極１０４Ｄおよび半導体層１０７は、薄膜トランジスタ１００のトランジスタとしての機能を果たすために必要な機能要素であるのに対し、親液層１０８はこのような機能要素ではない。そのため、親液層１０８は、ゲート絶縁層１０３、ソース電極１０４Ｓおよびドレイン電極１０４Ｄとは異なり、電圧は印加されない。また、親液層１０８は、ゲート絶縁層１０３、ソース電極１０４Ｓおよびドレイン電極１０４Ｄと電気的に絶縁されている。
親液層１０８の上面は、基板１０９の上面よりも高い親液性を有する。ここでの「親液性」とは、半導体インクに対する親液性をいう。本実施形態においては、ゲート絶縁層１０３の上面よりも高い親液性を有するように形成されている。親液層１０８を構成する材料は、ゲート絶縁層１０３を構成する材料よりも高い親液性を有するものであればよく、例えば、有機材料、無機材料、金属材料等から選択することができる。また、導電性材料であってもよいし、非導電性材料であってもよい。
本実施形態における親液層１０８は、ソース電極１０４Ｓおよびドレイン電極１０４Ｄと同一の金属材料で構成されている。また、図１に示すように、親液層１０８の膜厚は、ソース電極１０４Ｓおよびドレイン電極１０４Ｄの膜厚と同じである。このような構成により、ソース電極１０４Ｓおよびドレイン電極１０４Ｄを形成する工程と同工程で親液層１０８を形成することができる。そのため、親液層１０８を形成する工程を別途設ける必要がなく、親液層１０８を形成することによる薄膜トランジスタ１００の生産効率低下を招来しない。
＜その他＞
特に図示していないが、水分や酸素、不純物等から半導体層１０７を保護するために、半導体層１０７の上面に保護層が形成される。保護層を構成する材料としては、例えば、二酸化珪素や窒化珪素等がある。水分や酸素等を効果的に遮断できる有機材料や高分子材料であってもよい。
また、保護層を構成する材料として、光で架橋する材料を用いることとしてもよい。光で架橋する材料は、光照射により分子中に分子結合が形成され、分子構造が緻密になる。これにより、水分や酸素等をより効果的に遮断することができる。光で架橋する材料としては、例えば、アクリル系材料、スチレン系材料等がある。保護層を構成する材料は、光で架橋する材料のほか、熱で架橋する材料を含むこととしてもよいし、光で架橋する材料と熱で架橋する材料の両方を含むこととしてもよい。
さらに、上述した有機材料に上述した無機材料を添加したもので保護層を構成することとしてもよい。このような構成により、有機材料のみからなる保護層よりも、水分や酸素等を効果的に遮断することができる。加えて、保護層に遮光性を持たせるために、保護層を構成する材料に着色することとしてもよい。
［親液層１０８形成による効果］
親液層１０８を形成することで、親液層１０８を形成しない場合と比較して、開口部１０６の中央付近における半導体層１０７の膜厚を十分に確保することができる結果、半導体層１０７を適切な断面形状とすることが可能である。次に、この効果の詳細について、比較例と比べながら説明する。
＜比較例＞
本項では、図２８に示した親液層を有しない塗布型薄膜トランジスタ９００を比較例として説明する。図５は、比較例に係る薄膜トランジスタ９００の構造の一例を示す模式断面図である。図５に示す断面図は、図２８におけるＣ−Ｃ線矢視断面図である。なお、図５において、９０１は基部、９０２はゲート電極、９０３はゲート絶縁層である。
塗布型の薄膜トランジスタにおいては、開口部９０６の開口側面９０６ａが撥液性を有するように形成されている。そのため、開口部９０６内に半導体インクを塗布した状態では、開口側面９０６ａ付近に存在する半導体インクが開口側面９０６ａを這い上がりやすい。半導体インクがこのような方向に移動するため、半導体インクに含まれる溶媒を乾燥させてできた半導体層９０７は、図５に示すように、開口部９０６内における周縁付近９０６ｄでは膜厚が厚くなりやすい。
一方、開口部９０６内における中央付近９０６ｃでは、半導体インクが開口側面９０６ａを這い上がりやすいため、中央付近９０６ｃに存在する半導体インク量は減ってしまう。その結果、開口部９０６内における中央付近９０６ｃでは、半導体層９０７の膜厚が薄くなりやすい。この中央付近９０６ｃにおける半導体層９０７は、トランジスタのチャネル部分として機能するため、中央付近９０６ｃにおける半導体層９０７の膜厚が十分でないことにより、良好なトランジスタ特性が得られないおそれがある。
また、図６は、薄膜トランジスタにおける半導体層の断面形状を示す図である。図６において、両端の領域が隔壁であり、中央の領域が開口部である。比較例に係る半導体層の断面形状を実線で、本実施形態に係る半導体層の断面形状を破線でそれぞれ示している。図６に示すように、比較例（実線）では、隔壁の開口側面において半導体インクの這い上がりが生じていることが分かる。このため、開口部の中央付近における半導体層の膜厚が薄くなっているのが見てとれる。
続いて、図７および図８を参照しながら、半導体層におけるチャネル部分として機能する領域の膜厚が十分でない場合に起こり得る不具合について説明する。図７は、半導体層におけるチャネル部分の膜厚が十分でない薄膜トランジスタにおける、ゲート電圧Ｖｇとドレイン電流ＩDとの関係を示すグラフである。図８は、半導体層におけるチャネル部分の膜厚が十分である薄膜トランジスタにおける、ゲート電圧Ｖｇとドレイン電流ＩDとの関係を示すグラフである。図７および図８において、横軸がゲート電圧Ｖｇであり、縦軸がドレイン電流ＩDである。
図７および図８に示すように、チャネル部分の膜厚が十分でない薄膜トランジスタ（図７）では良好なトランジスタ特性が得られていないのに対し、チャネル部分の膜厚が十分である薄膜トランジスタ（図８）では良好なトランジスタ特性が得られることがわかる。この結果から、開口部９０６内の中央付近９０６ｃにおける半導体層９０７（図５）の膜厚が十分でないことにより、良好なトランジスタ特性が得られないおそれがあることがわかる。
さらに、一般的に、ソース電極９０４Ｓおよびドレイン電極９０４Ｄを構成する金属材料よりも、ゲート絶縁層９０３を構成する材料の方が、親液性が低い。また、本実施形態および比較例の共通事項であるが、図２８に示すように、平面視において、ソース電極９０４Ｓおよびドレイン電極９０４Ｄが開口側面９０６ａにおける隅部９０６ｂと重ならないように配置されている。このため、図４に示す比較例と比較して、ゲート絶縁層９０３の上面におけるソース電極９０４Ｓおよびドレイン電極９０４Ｄが形成されている領域が小さい。すなわち、隔壁９０６を形成する前の状態において、露出しているゲート絶縁層９０３の面積が図４に示す比較例に比して広い。そのため、半導体層における膜厚の厚い部分がトランジスタのチャネル領域に含まれるのを防止する構成を採ったことで、開口側面９０６ａ付近に存在する半導体インクが、余計に開口側面９０６ａを這い上がりやすくなる。結果として、開口部９０６内における中央付近９０６ｃの半導体層９０７の膜厚が、さらに薄くなりやすい。
＜本実施形態＞
図２および図３に示すように、本実施形態においても、平面視した場合に、ソース電極１０４Ｓおよびドレイン電極１０４Ｄが開口側面１０６ａにおける隅部１０６ｂと重ならないように配置されている。本実施形態では、ソース電極１０４Ｓおよびドレイン電極１０４Ｄが隅部１０６ｂと重ならないように配置したことで生まれた領域に親液層１０８を形成している。また、親液層１０８の上面は、ゲート絶縁層１０３の上面よりも高い親液性を有するため、親液層１０８は半導体インクを引き寄せやすい。
このような構成により、撥液性が比較的高いゲート絶縁層上面を避けるように開口部の開口側面を這い上がりがちであった半導体インクが、開口部１０６の開口側面１０６ａを這い上がるのを抑制することができる。これにより、半導体インクを開口部１０６の底部に留めることが可能である。この結果、開口部１０６内の周縁付近における半導体層１０７の膜厚増加が抑えられ、開口部１０６内の中央付近における半導体層１０７の膜厚を十分に確保することができる。
また、図６において破線で示しているように、本実施形態では、比較例の場合（実線）とは異なり、隔壁の開口側面において半導体インクの這い上がりが生じていない。これにより、開口部の中央付近における半導体層の膜厚が確保されていることが見てとれる。
［薄膜トランジスタ１００の製造方法］
次に、本実施形態に係る薄膜トランジスタ１００の製造方法について、図９から図１７を参照しながら説明する。図９は、第１の実施形態に係る薄膜トランジスタ１００の製造方法を説明するためのフローチャートである。図１０〜図１７は、第１の実施形態に係る薄膜トランジスタ１００の製造方法を説明するための模式断面図である。
図９のステップＳ２１および図１０に示すように、基部１０１の上面にゲート電極１０２を形成する。まず、基部１０１の上面に、ゲート電極１０２を構成する金属材料をスパッタ法、蒸着法、印刷法等により堆積させて金属膜を形成する。そして、フォトリソグラフィおよびエッチングにより金属膜をパターニングし、金属膜を所定形状とすることで基部１０１上面にゲート電極１０２が形成される。なお、金属膜のエッチングは、ウェットエッチングまたはドライエッチングを用いることができる。
次に、図９のステップＳ２２および図１１に示すように、ゲート電極１０２および基部１０１の上を覆うように、ゲート絶縁層１０３を積層形成する。ゲート絶縁層１０３は、材料に応じてプラズマＣＶＤ（化学気相成長：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）または塗布法によって形成することができる。例えば、ゲート絶縁層１０３としてシリコン酸化膜またはシリコン窒化膜等の無機絶縁膜を用いる場合、プラズマＣＶＤによって成膜することができる。また、ゲート絶縁層１０３としてスチレン系、イミド系、ポリビニルフェノールまたはポリプロピレン等の有機絶縁膜を用いる場合、塗布法によって成膜することができる。図９に示すステップＳ２１，Ｓ２２、図１１および図１２に示す工程により、基板１０９（図１）を準備することができる。
なお、その後、必要に応じて、ゲート絶縁層１０３にコンタクトホールを形成しても構わない。コンタクトホールの形成は、薄膜トランジスタ１００に隣接する他の薄膜トランジスタにおけるソース電極またはドレイン電極と、薄膜トランジスタ１００のゲート電極とを電気的に接続するために行う。この場合、コンタクトホールは、ゲート絶縁層１０３が感光性を有するものであって塗布法によって形成された場合は、フォトリソグラフィ法によるパターニングによって形成することができる。また、ゲート絶縁層１０３が感光性を有さず、プラズマＣＶＤによって形成された場合は、レジストをパターン形成した後に、ドライエッチングまたはウェットエッチングによってコンタクトホールを形成することができる。
次に、図９のステップＳ２３および図１２に示すように、ゲート絶縁層１０３の上面に、ソース電極、ドレイン電極１０４Ｄおよび親液層１０８を形成する。なお、ソース電極はドレイン電極１０４Ｄの紙面奥側に存在し、図１２〜図１７には表れていない。まず、ゲート絶縁層１０３の上面に、ソース電極、ドレイン電極１０４Ｄおよび親液層１０８を構成する金属材料をスパッタ法、蒸着法、印刷法等により堆積させて金属膜を形成する。そして、フォトリソグラフィおよびエッチングにより金属膜をパターニングし、金属膜を所定形状とすることで、ゲート絶縁層１０３の上面にソース電極、ドレイン電極１０４Ｄおよび親液層１０８が形成される。金属膜のエッチングは、ウェットエッチングまたはドライエッチングを用いることができる。このような方法により、ソース電極およびドレイン電極１０４Ｄを形成する際に、親液層１０８を形成することができ、製造効率がよい。
次に、図９のステップＳ２４および図１３に示すように、ソース電極、ドレイン電極１０４Ｄおよび親液層１０８を覆うように、隔壁１０５を形成するための感光性レジスト材料膜１０５０を堆積させる。
そして、図９のステップＳ２５および図１４に示すように、堆積させた感光性レジスト材料膜１０５０に対し、上方にマスク５０１を配置する。ここで、マスク５０１には、隔壁１０５を形成しようとする部分に、窓部５０１ａがあけられている。感光性レジスト材料膜１０５０上にマスク５０１が配された状態で、マスク露光およびパターニングを施すことにより、ゲート絶縁層１０３の上面における一部の領域を囲繞し、一部の領域を露出させるための開口部１０６を規定する隔壁１０５が形成される（図９のステップＳ２６および図１５）。また、開口部１０６の開口側面１０６ａ（図１）に撥液性を付与するために、隔壁１０５の表面に対して上述した表面処理を行う。
続いて、図９のステップＳ２７および図１６に示すように、開口部１０６に対し、半導体層１０７を形成するための半導体インクを塗布する。半導体インクは、開口部１０６から露出したゲート絶縁層１０３の上面、開口部１０６内に露出するソース電極およびドレイン電極１０４Ｄの上面、および親液層１０８の上面に広がる。
次に、図９のステップＳ２８に示すように、半導体インクに含まれる溶媒を乾燥させる。これにより、図９のステップＳ２９および図１６に示すように、開口部１０６内に、中央領域１０３ｂ（図３）の少なくとも一部および親液層１０８の上面に被着されるように半導体層１０７を形成することができる。また、半導体層１０７が形成されることで、半導体層１０７を平面視した場合に、ソース電極およびドレイン電極１０４Ｄが、親液層１０８と重ならない領域において半導体層１０７に接触することになる。
最後に、図９のステップＳ３０および図１７に示すように、半導体層１０７および隔壁１０５の表面を覆うように保護層１１０を形成することで、薄膜トランジスタ１００（図１）が完成する。
≪第２の実施形態≫
ソース電極およびドレイン電極の平面視形状は、第１の実施形態で説明したものに限定されない。
図１８は、第２の実施形態に係る薄膜トランジスタ１００Ａの構造を示す模式上面図である。以降の図において、第１の実施形態に係るものと同様の構成については同符号を付し、説明を省略する。
本実施形態に係る薄膜トランジスタ１００Ａは、ソース電極およびドレイン電極の平面視形状に特徴がある。すなわち、本実施形態に係るソース電極１０４ＡＳおよびドレイン電極１０４ＡＤは、平面視形状が櫛型である。また、ゲート絶縁層の上面には、ゲート絶縁層の上面よりも高い親液性を有する親液層１０８Ａが形成されている。親液層１０８Ａは、第１の実施形態に係る親液層１０８と同様の機能を果たすものである。
さらに、本実施形態においても、第１の実施形態と同様に、ソース電極１０４ＡＳおよびドレイン電極１０４ＡＤが、開口側面１０６ａにおける隅部１０６ｂと重ならないように配置されている。このような構成とする利点について、比較例と対比しながら説明する。
図１９は、比較例に係る薄膜トランジスタ８１０の構造を示す模式上面図である。本比較例は、薄膜トランジスタ１００Ａと同様に、隔壁８１５により開口部８１６が規定されており、開口部８１６内に半導体層８１７が形成されている。しかし、薄膜トランジスタ１００Ａとは異なり、ソース電極８１４Ｓおよびドレイン電極８１４Ｄは、開口部８１６の開口側面８１６ａにおける隅部８１６ｂと重ならないように配置されている。また、ソース電極８１４Ｓおよびドレイン電極８１４Ｄが隅部８１６ｂと重なるように形成されているため、本比較例では親液層は形成されていない。
上述したように、開口部８１６に半導体インクを塗布した状態においては、中央付近から周縁付近に向けて半導体インクが移動する。そのため、開口部８１６における中央付近と周縁付近とでは、周縁付近の方が中央付近よりも半導体層８１７の膜厚が厚くなる。また、場合によっては、図１９における（Ａ）部に半導体インクが溜まることで、（Ａ）部における半導体層８１７の膜厚が他の箇所よりも厚くなることもある。（Ａ）部は、三方が開口側面８１６ａとソース電極８１４Ｓの端部とドレイン電極８１４Ｄの端部とに囲まれる領域であるため、半導体インクが溜まりやすい。このため、（Ａ）部に寄生トランジスタが生じるという問題が発生するおそれがある。
これに対し、本実施形態では、ソース電極１０４ＡＳおよびドレイン電極１０４ＡＤを、開口部１０６の開口側面１０６ａにおける隅部１０６ｂと重ならないように配置している。このような構成により、開口側面１０６ａとソース電極１０４ＡＳの端部とドレイン電極１０４ＡＤの端部とに囲まれる領域が存在しなくなるため、寄生トランジスタが生じるという問題が招来しなくなる。
一方、このようなソース電極１０４ＡＳおよびドレイン電極１０４ＡＤの配置とすることで、図１９に示す比較例と比較して、ゲート絶縁層の上面におけるソース電極１０４ＡＳおよびドレイン電極１０４ＡＤが形成されている領域が小さくなる。このため、開口部１０６から露出するゲート絶縁層の面積が大きくなり、開口側面１０６ａ付近に存在する半導体インクが開口側面１０６ａを這い上がるのを余計に促進させてしまう。しかしながら、本実施形態では、ソース電極１０４ＡＳおよびドレイン電極１０４ＡＤが形成される範囲を縮小したことで生まれた領域に、親液層１０８Ａを配置している。これにより、半導体インクの開口側面１０６ａにおける這い上がりを抑制し、半導体層１０７における開口部１０６の中央領域での膜厚不足の問題を防止することが可能である。
なお、親液層１０８Ａを金属材料で形成した場合であっても、親液層１０８Ａは電圧が印加されるものではないため、親液層１０８Ａを設けることが寄生トランジスタ発生の原因になることはない。
≪第３の実施形態≫
なお、第１および第２の実施形態では、いわゆるボトムコンタクト−ボトムゲート型の薄膜トランジスタを例に挙げて説明したが、本発明を適用できるのはこの型に限定されない。以下、他の型の薄膜トランジスタに本発明の一態様を適用した例について説明する。
図２０は、第３の実施形態の第１例に係る薄膜トランジスタ２００Ａの構造を示す模式断面図である。薄膜トランジスタ２００Ａは、いわゆるボトムコンタクト−トップゲート型の薄膜トランジスタである。薄膜トランジスタ２００Ａは、下層から順に、基板２０９Ａ、ドレイン電極２０４Ａ、親液層２０８Ａ、隔壁２０５Ａ、半導体層２０７Ａ、ゲート絶縁層２０３Ａ、およびゲート電極２０２Ａを含む。ソース電極は、ドレイン電極２０４Ａの紙面奥側に存在し、図２０には表れていない。半導体層２０７Ａは、隔壁２０５Ａにより規定される開口部２０６Ａ内において、ドレイン電極２０４Ａの上面、不図示のソース電極の上面および親液層２０８Ａの上面に被着するように形成されている。
図２１は、第３の実施形態の第２例に係る薄膜トランジスタ２００Ｂの構造を示す模式断面図である。薄膜トランジスタ２００Ｂは、いわゆるトップコンタクト−ボトムゲート型の薄膜トランジスタである。薄膜トランジスタ２００Ｂは、下層から順に、基板２０９Ｂ、親液層２０８Ｂ、隔壁２０５Ｂ、半導体層２０７Ｂ、およびドレイン電極２０４Ｂを含む。ソース電極は、ドレイン電極２０４Ｂの紙面奥側に存在し、図２１には表れていない。基板２０９Ｂは、さらに、基部２０１Ｂ、基部２０１Ｂの上面に形成されたゲート電極２０２Ｂ、基部２０１Ｂの上目およびゲート電極２０２Ｂの上面を覆うように形成されたゲート絶縁層２０３Ｂを含む。半導体層２０７Ｂは、隔壁２０５Ｂにより規定される開口部２０６Ｂ内において、親液層２０８Ｂの上面に被着するように形成されている。
図２２は、第３の実施形態の第３例に係る薄膜トランジスタ２００Ｃの構造を示す模式断面図である。薄膜トランジスタ２００Ｃは、いわゆるトップコンタクト−トップゲート型の薄膜トランジスタである。薄膜トランジスタ２００Ｃは、下層から順に、基板２０９Ｃ、親液層２０８Ｃ、隔壁２０５Ｃ、半導体層２０７Ｃ、ドレイン電極２０４Ｃ、ゲート絶縁層２０３Ｃ、およびゲート電極２０２Ｃを含む。ソース電極は、ドレイン電極２０４Ｃの紙面奥側に存在し、図２２には表れていない。半導体層２０７Ｃは、隔壁２０５Ｃにより規定される開口部２０６Ｃ内において、親液層２０８Ｃの上面に被着するように形成されている。
図２０〜図２２に示したボトムコンタクト−トップゲート型、トップコンタクト−ボトムゲート型およびトップコンタクト−トップゲート型の薄膜トランジスタにおいても、ボトムコンタクト−ボトムゲート型の薄膜トランジスタにおいて得られる効果と同様の効果を得ることが可能である。
≪第４の実施形態≫
第１〜第３の実施形態では、薄膜トランジスタを例に挙げて説明した。しかしながら、本発明は薄膜トランジスタといった三端子の電子デバイスに限定されず、他の電子デバイスにも適用することが可能である。本実施形態では、発光素子に本発明の一態様を適用した例について説明する。
図２３は、第４の実施形態に係る発光素子３００の構造を示す模式断面図である。また、図２４は、第４の実施形態に係る発光素子３００の構造を示す模式上面図である。図２３の断面図は、図２４におけるＢ−Ｂ線矢視断面図である。
図２３および図２４に示すように、本実施形態に係る発光素子３００は、基部３０１、下部電極３０２、隔壁３０３、半導体層３０５、親液層３０６、上部電極３０７を含む。
基部３０１は、隔壁３０３が形成される基板に相当し、発光素子３００の基材となる部分である。基部３０１の材料としては、例えば、ガラス、アルミナ、サファイヤ、樹脂等を用いることができる。
下部電極３０２は、半導体層３０５に電子を注入するための陰極に相当する。下部電極３０２と上部電極３０７とで一対の電極を構成しており、下部電極３０２は一対の電極の一方に相当する。図２３に示すように、下部電極３０２は基板としての基部３０１の上面における中央領域３０１ｂに形成されている。
上部電極３０７側から光取り出しを行う場合、下部電極３０２は、発光素子３００の発光部である半導体層３０５から発せられた光を上部電極３０７側へ反射させる反射部材としての役割も担うことが望ましい。反射性を有する電極材料としては、例えば、ＮｉＡｕ（ニッケルと金の合金）、ＡＣＬ（アルミニウム、コバルト、ランタンの合金）、ＡＰＣ（銀、パラジウム、銅の合金）、ＡＲＡ（銀、ルビジウム、金の合金）、ＭｏＣｒ（モリブデンとクロムの合金）、ＮｉＣｒ（ニッケルとクロムの合金）等を用いることができる。逆に、下部電極３０２側から光を取り出す場合は、半導体層３０５から発せられた光を透過させる必要があるため、ＩＴＯやＩＺＯ（酸化インジウム亜鉛）等の透明導電材料を用いる必要がある。
図２３に示すように、隔壁３０３は基部３０１の上面に形成されている。隔壁３０３は、基部３０１の上面における一部の領域３０１ａを囲繞し、一部の領域３０１ａを露出させるための開口部３０４を規定するものである。隔壁３０３により、半導体層３０５の形成領域が区画される。
半導体層３０５は、発光素子３００の発光部となる部分であり、下層から順にｎ型半導体層とｐ型半導体層とが積層されてなる。ｎ型半導体層およびｐ型半導体層はｐ／ｎ接合されている。半導体層３０５は、ｎ型半導体層を構成する半導体材料を溶媒に分散してなる半導体インクを開口部３０４に塗布および乾燥させ、その後、ｐ型半導体層を構成する半導体材料を溶媒に分散してなる半導体インクを開口部３０４に塗布および乾燥させることで形成される。
親液層３０６は、図２３に示すように、基部３０１の上面における周辺領域３０１ｃに形成されている。また、図２３および図２４に示すように、半導体層３０５を平面視した場合に、親液層３０６は、下部電極３０２および上部電極３０７と重ならないように配置されている。親液層３０６は、半導体層３０５の断面形状を適切な形状とする機能を有するものであり、第１の実施形態に係る親液層１０８と同様の機能を果たすものである。したがって、第１の実施形態で説明した効果を発光素子３００においても得ることが可能である。
上部電極３０７は、半導体層３０５に正孔を注入するための陽極に相当する。上部電極３０７は、一対の電極の他方に相当し、図２３に示すように、半導体層３０５の上面における中央領域３０１ｂと重なる領域に形成されている。上部電極３０７側から光取り出しを行う場合、半導体層３０５から発せられた光を透過させる必要があるため、上部電極３０７は、ＩＴＯやＩＺＯ等の透明導電材料で形成される必要がある。また、下部電極３０２側から光を取り出す場合、上部電極３０７は、半導体層３０５から発せられた光を下部電極３０２側へ反射させる反射部材としての役割も担うことが望ましい。この場合、上部電極３０７は、例えばＮｉＡｕ、ＡＣＬ、ＡＰＣ、ＡＲＡ、ＭｏＣｒ、ＮｉＣｒ等の反射性を有する電極材料を用いて構成する。
≪第５の実施形態≫
本実施形態では、半導体層の断面形状をより適切な形状とすることが可能な薄膜トランジスタについて説明する。
図２５は、第５の実施形態に係る薄膜トランジスタ４００の構造を示す模式上面図である。薄膜トランジスタ４００は、基部、ゲート電極、ゲート絶縁層、ソース電極１０４Ｓ、ドレイン電極１０４Ｄ、隔壁４０５、半導体層１０７および親液層４０８を有する。なお、基部、ゲート電極およびゲート絶縁層は、図２５に表れていない。
本実施形態は、隔壁４０５により規定される開口部４０６の平面視形状に特徴がある。図２５において第１の実施形態に係る開口部１０６の輪郭を一点鎖線で示しているが、本実施形態に係る開口部４０６は、開口部１０６における隅部１０６ｂが切り欠かれたような形状をしている。
開口部４０６をこのような形状とすることで、開口部４０６内に半導体インクを塗布した際に、図２５において矢印で示す方向に半導体インクが流れる。これにより、半導体インクの乾燥時において、半導体インクの流動方向を一定方向にすることができ、半導体層１０７の膜厚バラツキを低減することができる。これにより、親液層４０８を形成した効果と合わせ、半導体層１０７の断面形状をより適切な形状とすることが可能である。
なお、図２５においては、親液層４０８を２箇所に配置する例を示しているが、第１の実施形態に係る親液層１０８のように４箇所に配置することとしてもよい。
≪第６の実施形態≫
本実施形態では、第１、第２、第３および第５の実施形態で説明した薄膜トランジスタを有する有機ＥＬ表示装置について説明する。ここでは一例として、第１の実施形態に係る薄膜トランジスタ１００（図１）を有する有機ＥＬ表示装置について説明する。
［有機ＥＬ表示装置１の全体構成］
図２６は、第６の実施形態に係る有機ＥＬ表示装置１の全体構成を示す図である。図２６に示すように、有機ＥＬ表示装置１は、有機ＥＬ表示パネル１０と、これに接続された駆動制御回路部２０とを有する。
有機ＥＬ表示パネル１０は、有機材料の電界発光現象を利用したパネルであり、複数の有機ＥＬ素子が、例えば、マトリクス状に配列され構成されている。駆動制御回路部２０は、４つの駆動回路２１〜２４と制御回路２５とから構成されている。
なお、有機ＥＬ表示パネル１０に対する駆動制御回路部２０の配置については、これに限られない。
［有機ＥＬ表示パネル１０の構成］
図２７は、有機ＥＬ表示パネル１０の構成の一部を示す模式断面図である。
図２７に示すように、有機ＥＬ表示パネル１０は、ＴＦＴ基板１１０１上に種々の構成要素が形成されてなる。有機ＥＬ表示パネル１０は、ＴＦＴ基板１１０１、平坦化膜１１０２、陽極１１０３、透明導電膜１１０４、ホール注入層１１０５、バンク１１０６、ホール輸送層１１０７、有機発光層１１０８、電子輸送層１１０９、陰極１１１０、封止層１１１１、接着層１１１２およびＣＦ（カラーフィルタ）基板１１１３を備える。
ＴＦＴ基板１１０１は、基部１０１、ゲート電極１０２、ゲート絶縁層１０３、ソース電極、ドレイン電極１０４Ｄ、隔壁１０５、半導体層１０７、親液層１０８および接続配線１０１５を含んでおり、第１の実施形態に係る薄膜トランジスタ１００（図１）が複数形成されてなるものである。接続配線１０１５は、ＴＦＴ基板１１０１の上方に形成される有機ＥＬ素子の陽極１１０３と、駆動素子としての薄膜トランジスタとを接続するために用いられるものである。なお、ソース電極は、ドレイン電極１０４Ｄの紙面奥側に存在し、図２７には表れていない。
ＴＦＴ基板１１０１上は、平坦化膜１１０２で被覆されている。ただし、接続配線１０１５の上は、コンタクトホール１１０２ａが開けられている。
平坦化膜１１０２の主面上には、陽極１１０３、透明導電膜１１０４、およびホール注入層１１０５が順に積層形成されている。これら、陽極１１０３、透明導電膜１１０４、およびホール注入層１１０５は、平坦化膜１１０２におけるコンタクトホール１１０２ａを臨む側面に沿っても形成されており、陽極１１０３は、接続配線１０１５と接触し、電気的に接続されている。
ホール注入層１１０５の上には、バンク１１０６が形成されている。バンク１１０６により区画される開口部には、ホール輸送層１１０７、有機発光層１１０８、および電子輸送層１１０９が順に積層形成されている。
さらに、電子輸送層１１０９の上、およびバンク１１０６の露出面を覆うように、陰極１１１０および封止層１１１１が順に積層形成されている。さらに、封止層１１１１に対向するようにＣＦ基板１１１３が配されており、封止層１１１１とＣＦ基板１１１３との間には、接着層１１１２が充填されている。ＣＦ基板１１１３は、基板１１３１のＺ軸方向下側主面にカラーフィルタ１１３２およびブラックマトリクス１１３３が形成されてなる。
≪変形例・その他≫
以上、第１〜第６の実施形態について説明したが、本発明はこれらの実施形態に限られない。例えば、以下のような変形例等が考えられる。
（１）第５の実施形態においては、三端子型でない電子デバイスとして発光素子を例に挙げたが、本発明はこれに限定されない。本発明は、半導体インクを開口部に塗布し、当該インクを乾燥させることで形成される半導体層を有する電子デバイスに広く適用することが可能である。他の電子デバイスとしては、例えば、フォトセンサ、太陽電池等が挙げられる。
（２）上記実施形態においては、親液層を４箇所または２箇所に形成する例を示したが、親液層の個数は特に限定されず、少なくとも１個以上形成されていればよい。また、基板上面の中央領域を囲繞するように環状の親液層を設けることとしてもよい。
（３）上記実施形態においては、製造工程数の増加を避ける観点から、ソース電極およびドレイン電極を構成する金属材料と同じ金属材料を用いて親液層を形成することとした。しかしながら、この例に限定されず、親液性の高い絶縁材料で親液層を構成することとしてもよい。親液層を金属材料で構成する場合は、ソース電極およびドレイン電極と離間して親液層を形成する必要があるが、絶縁材料で親液層を構成する場合は、必ずしもソース電極およびドレイン電極と離間させる必要はなく、これらの電極と接するように連続的に形成することとしてもよい。
（４）上記実施形態においては、ソース電極、ドレイン電極および親液層を共通の材料で構成することとしたが、これに限定されない。親液層を構成する材料を、ソース電極またはドレイン電極の少なくとも一方と共通とすることで、製造工程数の増加を避けることが可能である。
（５）上記実施形態においては、製造工程数の増加を避ける観点から、ソース電極およびドレイン電極と親液層の膜厚を同じにすることとしたが、親液層としての機能を発揮する上では、親液層の膜厚は特に限定されるものではない。親液層１０８の膜厚を、ソース電極およびドレイン電極の膜厚以下とした場合には、開口部の周縁付近における半導体層の膜厚増加を抑制することができる。
（６）上記実施形態で説明している態様は、いずれも本発明の望ましい一具体例を示すものである。したがって、上記実施形態で示した数値、形状、材料、構成要素、構成要素の配置位置または接続形態、ステップ（工程）、および、ステップの順序等は、一例であり、本発明を限定する主旨ではない。よって、上記実施形態における構成要素のうち、本発明の最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。なお、各図は、模式図であり、必ずしも厳密に図示したものではなく、部材の縮尺は実際のものとは異なる。また、数値範囲を示す際に用いる符号「〜」は、その両端の数値を含む。
本発明に係る電子デバイスは、例えば、テレビジョンセット、パーソナルコンピュータ、携帯電話、タブレット、スマートフォン、サイネージ等の表示装置またはその他様々な電気機器に広く利用することができる。
１００、１００Ａ 薄膜トランジスタ
１０１ 基部
１０２ ゲート電極
１０３ ゲート絶縁層
１０３ａ 一部の領域
１０３ｂ 中央領域
１０３ｃ 周辺領域
１０４Ｓ ソース電極
１０４Ｄ ドレイン電極
１０５ 隔壁
１０６ 開口部
１０６ａ 開口側面
１０６ｂ 隅部
１０７ 半導体層
１０８ 親液層
１０９ 基板

Claims (11)

  1. 基板と、
    前記基板の上面に形成され、当該基板の上面における一部の領域を囲繞し、当該一部の領域を露出させるための開口部を規定する隔壁と、
    前記一部の領域における中央領域を避けて形成され、当該中央領域の周囲に配置された親液層と、
    前記開口部内に形成され、前記中央領域の少なくとも一部および前記親液層の上面に被着された半導体層と、
    前記半導体層を平面視した場合に、前記親液層と重ならない領域において前記半導体層に接触する一対の電極と、を備え、
    前記開口部の開口側面は撥液性を有し、
    前記親液層の上面は、前記基板の上面よりも高い親液性を有する
    ことを特徴とする電子デバイス。
  2. 前記一対の電極の少なくとも一方が前記基板の上面に形成されていることで、前記親液層と前記一対の電極の少なくとも一方とが同層に形成されている
    ことを特徴とする請求項１に記載の電子デバイス。
  3. 前記一対の電極のうち前記親液層と同層に形成されているものは、前記親液層と離間して形成されており、
    前記親液層は、前記一対の電極のうち前記親液層と同層に形成されているものと同一の材料で構成されている
    ことを特徴とする請求項２に記載の電子デバイス。
  4. 前記親液層の膜厚は、前記一対の電極のうち前記親液層と同層に形成されているものの膜厚と同じである
    ことを特徴とする請求項２に記載の電子デバイス。
  5. 前記親液層の膜厚は、前記一対の電極のうち前記親液層と同層に形成されているものの膜厚以下である
    ことを特徴とする請求項２に記載の電子デバイス。
  6. 前記一対の電極は、前記基板の上面または前記半導体層の上面に互いに離間して形成されたソース電極およびドレイン電極である
    ことを特徴とする請求項１に記載の電子デバイス。
  7. 前記ソース電極およびドレイン電極が前記基板の上面に形成されていることで、前記親液層と前記ソース電極およびドレイン電極とが同層に形成されている
    ことを特徴とする請求項６に記載の電子デバイス。
  8. 前記基板は、基部、前記基部上に形成されたゲート電極、および前記ゲート電極を被覆するゲート絶縁層が順に積層されてなり、
    前記ゲート絶縁層の上面に前記ソース電極およびドレイン電極が形成されている
    ことを特徴とする請求項６に記載の電子デバイス。
  9. 前記一対の電極の一方は、前記基板の上面における前記中央領域に形成されており、
    前記一対の電極の他方は、前記半導体層の上面における前記中央領域と重なる領域に形成されている
    ことを特徴とする請求項１に記載の電子デバイス。
  10. 基板を準備し、
    前記基板の上面に、当該基板の上面における一部の領域を囲繞し、当該一部の領域を露出させるとともに開口側面が撥液性を有する開口部を規定する隔壁を形成し、
    前記一部の領域における中央領域を避けた当該中央領域の周囲に、上面が前記基板の上面よりも高い親液性を有する親液層を形成し、
    前記開口部内に、前記中央領域の少なくとも一部および前記親液層の上面に被着されるように半導体層を形成し、
    前記半導体層を平面視した場合に、前記親液層と重ならない領域において前記半導体層に接触するように一対の電極を形成する
    ことを特徴とする電子デバイスの製造方法。
  11. 前記一対の電極の少なくとも一方は、前記基板の上面に前記親液層と離間して形成され、
    前記一対の電極のうち前記基板の上面に形成されるものを形成する際に、前記親液層を形成する
    ことを特徴とする請求項１０に記載の電子デバイスの製造方法。
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