KR20180021286A - 표시 장치 및 그 제조방법 - Google Patents

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Abstract

표시 장치 및 그 제조 방법이 제공된다. 본 발명의 일 실시예에 따른 표시 장치는 기판, 상기 기판 상에 서로 이격되어 배치되는 소스 전극 및 드레인 전극, 상기 소스 전극 및 상기 드레인 전극 상에 배치되는 제1 평탄화막, 상기 제1 평탄화막 상에 배치되는 제2 평탄화막 및 상기 제2 평탄화막 상에 배치되는 제1 전극을 포함한다.

Description

표시 장치 및 그 제조방법{DISPLAY DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 표시 장치 및 그 제조방법에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 액정 표시 장치(Liquid Crystal Display, LCD), 유기 발광 표시 장치(Organic Light Emitting Display, OLED) 등과 같은 여러 종류의 표시 장치가 사용되고 있다.
그 중 유기 발광 표시 장치(organic light emitting display device, OLED)는 시야각이 넓고, 콘트라스트가 우수할 뿐만 아니라 응답 속도가 빠르다는 장점을 가지고 있어서 차세대 표시 소자로서 주목을 받고 있다. 유기 발광층은 애노드 전극과 캐소드 전극 사이에 유기물로 이루어진 발광층을 구비하고 있다. 이들 전극들에 양극 및 음극 전압이 각각 인가됨에 따라 애노드 전극으로부터 주입된 정공(hole)이 정공 주입층 및 정공 수송층을 경유하여
발광층으로 이동되고, 전자는 캐소드 전극으로부터 전자 주입층과 전자 수송층을 경유하여 발광층으로 이동되어, 발광층에서 전자와 정공이 재결합된다. 이러한 재결합에 의해 여기자(exiton)가 생성되며, 이 여기자가 여기 상태에서 기저 상태로 변화됨에 따라 발광층이 발광됨으로써 화상이 표시된다.
본 발명이 해결하고자 하는 과제는 색분리 현상을 방지하는 표시 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는 편광판을 생략할 수 있는 유기 발광 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 따른 표시 장치는 기판, 상기 기판 상에 서로 이격되어 배치되는 소스 전극 및 드레인 전극, 상기 소스 전극 및 상기 드레인 전극 상에 배치되는 제1 평탄화막, 상기 제1 평탄화막 상에 배치되는 제2 평탄화막 및 상기 제2 평탄화막 상에 배치되는 제1 전극을 포함한다.
본 발명의 일 실시예에 따른 표시 장치는 상기 제1 평탄화막과 상기 드레인 전극 사이의 단차는 100Å 이하일 수 있다.
또한, 상기 제1 전극 상면의 단차는 70nm이하일 수 있다.
또한, 상기 제1 평탄화막은 폴리이미드, 폴리아크릴 및 폴리실록산 중 선택된 어느 하나 이상을 포함할 수 있다.
또한, 상기 제1 평탄화막의 두께는 0.8㎛일 수 있다.
또한, 상기 제1 평탄화막은 검정 안료를 포함할 수 있다.
또한, 상기 검정 안료는 카본 블랙을 포함할 수 있다.
또한, 상기 제2 평탄화막은 검정 안료를 포함할 수 있다.
본 발명의 일 실시예에 따른 표시 장치는 상기 기판 상에 서로 이격되어 배치되는 소스 전극 및 드레인 전극, 상기 소스 전극 및 상기 드레인 전극 상에 배치되는 제1 평탄화막, 상기 제1 평탄화막 상에 배치되는 제2 평탄화막, 상기 제2 평탄화막 상에 배치되는 제1 전극, 상기 제1 전극 상에 배치되는 블랙 매트릭스를 포함한다.
또한, 상기 제1 전극 상에 배치되는 봉지막을 더 포함하고, 상기 블랙 매트릭스는 상기 봉지막 상에 배치될 수 있다.
또한, 상기 봉지막 상에 배치되는 컬러 필터를 더 포함할 수 있다.
또한, 상기 제1 전극과 대향하는 제2 전극 및 상기 제2 전극 상에 배치되는 커버층을 포함할 수 있다.
또한, 상기 커버층은 망간을 포함할 수 있다.
또한, 상기 제1 전극 상면의 단차는 70nm이하일 수 있다
또한, 상기 제1 평탄화막과 상기 드레인 전극 사이의 단차는 100Å 이하일 수 있다.
또한, 상기 제1 평탄화막은 검정 안료를 포함할 수 있다.
또한, 상기 검정 안료는 카본 블랙을 포함할 수 있다.
또한, 상기 제2 평탄화막은 검정 안료를 포함할 수 있다.
본 발명의 일 실시예에 따른 표시 장치의 제조 방법은 서로 이격되어 배치되는 소스 전극 및 드레인 전극이 형성된 기판을 준비하는 단계, 상기 소스 전극 및 상기 드레인 전극 상에 상기 드레인 전극과의 단차가 100A 이하인 제1 평탄화막을 형성하는 단계, 상기 제1 평탄화막 상에 제2 평탄화막을 형성하는 단계 및 상기 제2 평탄화막 상에 제1 전극을 형성하는 단계를 포함한다.
또한, 상기 제1 전극 상면의 단차는 70nm이하일 수 있다.
또한, 상기 제1 평탄화막은 검정 안료를 포함할 수 있다.
본 발명의 실시예들에 의하면 적어도 다음과 같은 효과가 있다.
표시 장치에서 색분리 현상을 방지할 수 있다.
표시 장치에서 편광판을 생략하여 제품 생산 비용을 절감하고 제품의 두께를 감소시킬 수 있다.
본 발명의 실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 배치도이다.
도 2는 본 발명의 일 실시예에 따른 표시장치의 단면도이다.
도 3은 도 2의 'A'부분을 확대한 확대도이다.
도 4는 본 발명의 일 실시예에 따른 표시 장치의 단면도이다.
도 5는 본 발명의 일 실시예에 따른 표시 장치의 단면도이다.
도 6은 본 발명의 일 실시예에 따른 표시 장치의 단면도이다.
도 7은 본 발명의 일 실시예에 따른 표시 장치의 단면도이다.
도 8은 본 발명의 일 실시예에 따른 표시 장치의 제조 방법을 설명하기 위한 단면도이다.
도 9는 본 발명의 일 실시예에 따른 표시 장치의 제조 방법을 설명하기 위한 단면도이다.
도 10은 본 발명의 일 실시예에 따른 표시 장치의 제조 방법을 설명하기 위한 단면도이다.
도 11은 본 발명의 일 실시예에 따른 표시 장치의 제조 방법을 설명하기 위한 단면도이다.
도 12는 본 발명의 일 실시예에 따른 표시 장치의 제조 방법을 설명하기 위한 단면도이다.
도 13은 본 발명의 일 실시예에 따른 표시 장치의 제조 방법을 설명하기 위한 단면도이다.
도 14는 본 발명의 일 실시예에 따른 표시 장치의 제조 방법을 설명하기 위한 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이며, 단지 하나의 구성요소를 다른 구성요소와 구별하기 위해 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수 있음은 물론이다.
이하, 첨부된 도면을 참조로 하여 본 발명의 실시예들에 대해 설명한다. 다만, 본 명세서에서는 본 발명에 따른 표시 장치를 유기 발광 표시 장치를 예로 들어 설명하나, 이에 제한되는 것은 아니며 전용이 가능한 경우에는 액정 표시 장치에도 적용될 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 배치도이다. 도 2는 본 발명의 일 실시예에 따른 표시장치의 단면도이다. 도 3은 도 2의 'A'부분을 확대한 확대도이다.
도 1 내지 도 3을 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 기판(500), 기판(500) 상에 서로 이격되어 배치되는 소스 전극(SE) 및 드레인 전극(DE), 소스 전극(SE) 및 드레인 전극(DE) 상에 배치되는 제1 평탄화막(OL1), 제1 평탄화막(OL1) 상에 배치되는 제2 평탄화막(OL2) 및 제2 평탄화막(OL2) 상에 배치되는 제1 전극(AN)을 포함한다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 표시 영역(DA)과 표시 영역(DA)의 외측에 배치되는 비표시 영역(NDA)을 포함할 수 잇다.
표시 영역(DA)은 각종 화상을 표시할 수 있다. 비표시 영역(NDA)에는 표시 영역(DA)이 화상을 표시할 수 있게 하기 위한 각종 신호선들이 배치될 수 있다.
비표시 영역(NDA)에 대해 보다 구체적으로 설명하면, 비표시 영역(NDA)에는 게이트 구동부(GD) 및/또는 데이터 구동부(DD)가 배치될 수 있다.
게이트 구동부(GD)는 표시 영역(DA)에 배치되는 게이트 라인(GL)에 신호를 제공할 수 있다. 데이터 구동부(DD)는 표시 영역(DA)에 배치되는 데이터 라인(DL)에 필요한 신호를 제공할 수 있다.
도 1은 게이트 구동부(GD)와 데이터 구동부(DD)가 독립적으로 형성되는 경우를 예시하지만, 다른 실시예에서 양자는 일체로 형성될 수도 있다.
또한 또 다른 실시예에서 게이트 구동부(GD) 및 데이터 구동부(DD) 중 어느 하나는 생략될 수도 있다.
표시 영역(DA)에는 제1 방향으로 연장되는 게이트 라인(GL)이 배치될 수 있다. 게이트 라인(GL)은 비표시 영역(NDA)에 배치되는 게이트 구동부(GD)로부터 연장되어 형성될 수 있다. 제1 방향은 예컨대, 도 1에서 보는 바와 같이 가로 방향일 수 있다.
표시 영역(DA)에는 게이트 라인(GL)과 교차하도록 데이터 라인(DL)이 배치될 수 있다. 표시 영역(DA)에서 데이터 라인(DL)은 제2 방향으로 연장될 수 있다. 데이터 라인(DL)은 비표시 영역(NDA)에 배치되는 데이터 구동부(DD)로부터 연장되어 형성될 수 있다. 제2 방향은 예컨대, 도 2에서 보는 바와 같이 세로 방향일 수 있다.
표시 영역에는 공통 전원 라인(VDDL)이 배치될 수 있다. 공통 전원 라인(VDDL)에는 공통 전압이 제공될 수 있다.
공통 전원 라인(VDDL)과 데이터 라인(DL)은 서로 나란하게 배치될 수 있다. 즉, 공통 전원 라인(VDDL)과 데이터 라인(DL)은 일정 간격 이격되어 평행하게 연장될 수 있다.
일 실시예에서 공통 전원 라인(VDDL)과 데이터 라인(DL)은 서로 동일한 재질로 형성될 수 있다. 또한, 일 실시예에서 양자는 서로 동일한 층에 형성될 수 있다.
하나의 공통 전원 라인(VDDL), 데이터 라인(DL) 및 인접하는 두 개의 게이트 라인(GL)이 모여 하나의 화소(PX)를 정의할 수 있다. 표시 영역(DA)에는 이와 같이 정의된 화소(PX)가 복수개 배치될 수 있다.
하나의 화소에는 적어도 하나의 트랜지스터가 배치될 수 있다. 일 실시예에서 하나의 화소에는 적어도 두 개의 트랜지스터 즉, 구동 트랜지스터 및 스위치 트랜지스터가 배치될 수 있다.
도 2는 화소(PX)에 배치되는 구동 트랜지스터를 도시한다. 이하에서는 도 2를 참조하여 본 발명의 일 실시예에 따른 표시 장치의 구성들에 대해 설명하기로 한다.
기판(500)은 절연 기판을 포함할 수 있다. 일 실시예에서 절연 기판은 SiO2를 주성분으로 하는 투명 재질의 글래스로 형성될 수 있다. 다른 실시예에서 기판(500)은 플라스틱 재질로 이루어질 수 있다. 또 다른 실시예에서 기판(500)은 벤딩(bending), 폴딩(folding)이나 롤링(rolling)이 가능한 플렉서블 기판일 수 있다. 이 경우 기판(500)은 폴리이미드(polyimide)를 포함하여 이루어질 수 있으나, 이에 제한되는 것은 아니다.
기판(500) 상에는 반도체 패턴층(ACT)이 배치될 수 있다. 반도체 패턴층(ACT)은 비정질 실리콘, 다결정 실리콘 또는 단결정 실리콘 중 선택된 어느 하나 또는 둘 이상을 혼합하여 형성될 수 있다. 또한, 다른 실시예에서 반도체 패턴층(ACT)은 산화물 반도체를 포함할 수 있다.
일 실시예에서 반도체 패턴층(ACT)이 산화물 반도체인 경우, 반도체 패턴층(ACT)은 ZnO, ZnGaO, ZnInO, ZnSnO, GaInZnO, CdO, InO, GaO, SnO, AgO, CuO, GeO, GdO, HfO, TiZnO, InGaZnO 및 InTiZnO 으로 이루어진 군에서 선택된 어느 하나 이상을 포함할 수 있다.
반도체 패턴층(ACT) 상에는 제1 절연막(IL1)이 배치될 수 있다. 일 실시예에서 제1 절연막(IL1)은 게이트 절연막일 수 있다.
제1 절연막(IL1)은 반도체 패턴층(ACT)을 덮으며, 기판(500) 상에 전면적으로 형성될 수 있다.
제1 절연막(IL1)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 등의 무기 절연물질, BCB(BenzoCycloButene), 아크릴계 물질, 및 폴리이미드와 같은 유기 절연 물질로 이루어진 군에서 선택된 어느 하나 또는 하나 이상의 물질을 혼합하여 형성할 수 있다.
제1 절연막(IL1) 상에는 게이트 전극(GE)이 배치될 수 있다. 게이트 전극(GE)은 앞서 설명한 게이트 라인(GL)으로부터 연장되어 형성될 수 있으며, 게이트 라인(GL)으로부터 게이트 신호를 제공받을 수 있다.
게이트 전극(GE)은 예컨대, 알루미늄 합금을 포함하는 알루미늄(Al) 계열의 금속, 은 합금을 포함하는 은(Ag) 계열의 금속, 구리 합금을 포함하는 구리(Cu)계열의 금속, 몰리브덴 합금을 포함하는 몰리브덴(Mo) 계열 금속, 크롬(Cr), 티타늄(Ti), 및 탄탈륨(Ta) 중 어느 하나 이상을 포함할 수 있다.
또한, 도 2는 게이트 전극(GE)이 단일층인 경우를 도시하나, 이에 제한되지 않으며 다른 실시예에서 게이트 전극(GE)은 둘 이상의 층을 가진 적층체일 수 있다.
게이트 전극(GE) 상에는 제2 절연막(IL2)이 배치될 수 있다. 제2 절연막(IL2)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 등의 무기 절연물질, BCB(BenzoCycloButene), 아크릴계 물질, 및 폴리이미드와 같은 유기 절연 물질로 이루어진 군에서 선택된 어느 하나 또는 하나 이상의 물질을 혼합하여 형성할 수 있다.
제1 절연막(IL1)과 제2 절연막(IL2)에는 제1 절연막(IL1) 및 제2 절연막(IL2)을 관통하여 반도체 패턴층(ACT)을 노출하는 제1 컨택(CNT1) 및 제2 컨택(CNT2)이 배치될 수 있다. 제1 컨택(CNT1) 및 제2 컨택(CNT2)은 서로 이격되어 형성될 수 있다.
제2 절연막(IL2)상에는 소스 전극(SE)과 드레인 전극(DE)이 배치될 수 있다. 소스 전극(SE)과 드레인 전극(DE)은 서로 이격되어 배치될 수 있다. 소스 전극(SE)은 전술한 데이터 라인(DL)과 전기적으로 연결되어 데이터 신호를 제공받을 수 있다.
일 실시예에서 소스 전극(SE)과 드레인 전극(DE)은 동일한 물질로 이루어질 수 있다. 소스 전극(SE)과 드레인 전극(DE)은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질으로 이루어진 군 중 선택된 하나 이상을 포함할 수 있다. 예컨대, 소스 전극(SE)과 드레인 전극(DE)은 니켈(Ni), 코발트(Co), 티탄(Ti), 은(Ag), 구리(Cu), 몰리브덴(Mo), 알루미늄(Al), 베릴륨(Be), 니오브(Nb), 금(Au), 철(Fe), 셀렌(Se) 또는 탄탈(Ta) 등으로 이루어진 단일막 또는 다중막 구조를 가질 수 있다. 또한, 상기 금속에 티탄(Ti), 지르코늄(Zr), 텅스텐(W), 탄탈(Ta), 니오브(Nb), 백금(Pt), 하프늄(Hf), 산소(O) 및 질소(N)로 이루어진 군에서 선택된 하나 이상의 원소를 포함시켜 형성한 합금이 소스 전극(SE) 및 드레인 전극(DE)의 재료로서 이용될 수 있다.
일 실시예에서 소스 전극(SE)과 드레인 전극(DE)은 동일층에 배치될 수 있다. 이는 소스 전극(SE) 및 드레인 전극(DE)이 동일한 공정에서 동시에 형성됨에 기인할 수 있다. 다만, 이에 제한되는 것은 아니며, 다른 실시예에서 소스 전극(SE)과 드레인 전극(DE)은 서로 다른 층에 배치될 수도 있다.
소스 전극(SE)은 제1 컨택(CNT1)을 통해 반도체 패턴층(ACT)과 전기적으로 연결될 수 있다. 드레인 전극(DE)은 제2 컨택(CNT2)을 통해 반도체 패턴층(ACT)과 전기적으로 연결될 수 있다.
소스 전극(SE)과 드레인 전극(DE) 상에는 제1 평탄화막(OL1)이 배치될 수 있다.
일 실시예에서 제1 평탄화막(OL1)은 유기막일 수 있다. 제1 평탄화막(OL1)은 예컨대, 폴리이미드(polyimide), 폴리아크릴(polyacryl) 및 폴리실록산(polysiloxane) 중 선택된 어느 하나 이상을 포함하여 이루어질 수 있다.
일 실시예에서 제1 평탄화막(OL1)의 두께는 약 0.8μm일 수 있다. 다만, 이는 예시적인 것으로 제1 평탄화막(OL1) 두께가 이에 제한되는 것은 아니다.
일 실시예에서 제1 평탄화막(OL1)과 소스 전극(SE) 또는 드레인 전극(DE)간의 단차(d1)는 100Å 이하일 수 있다. 본 명세서에서 '단차' 라 함은 일 구성의 최상단과 다른 구성의 최상단까지의 거리를 의미할 수 있다. 다만, 이에 제한되는 것은 아니고, 다른 실시예에서 '단차'는 일 구성의 평균 레벨(level)과 다른 구성의 평균 레벨 사이의 거리를 의미할 수 있다. 여기서 레벨(level)은 기준선으로부터의 높이라는 의미로 이해될 수 있다. 또한, 하나의 구성에서도 단차가 정의될 수 있다. 이 경우, 단차는 하나의 구성에서 특정 부분의 높낮이 차이를 의미할 수도 있다.
제1 평탄화막(OL1)과 소스 전극(SE) 또는 드레인 전극(DE)간의 단차(d1)는 100Å 이하로 유지되는 경우, 후술하는 제2 평탄화막(OL2) 상면의 단차가 감소할 수 있으며 이에 따라 제1 전극(AN)이 갖는 단차가 줄어들 수 있다. 제1 전극(AN)의 단차가 줄어드는 경우, 각 화소에서 외광에 의한 색분리 현상이 시인되는 것을 방지할 수 있다. 각 화소에서 발생하는 색분리 현상을 방지할 수 있는 경우, 표시 장치에서 필요한 편광판을 생략할 수 있으며, 이에 따라 제품을 생산하는데 드는 비용을 절약할 수 있다. 또한, 편광판을 생략함으로써, 제품의 두께를 줄일 수 있다.
제1 평탄화막(OL1)에는 제1 평탄화막(OL1)을 관통하는 제1 서브 컨택(C1)이 형성될 수 있다. 제1 서브 컨택(C1)은 드레인 전극(DE)의 상면을 적어도 부분적으로 노출할 수 있다.
제1 평탄화막(OL1) 상에는 제2 평탄화막(OL2)이 배치될 있다. 제2 평탄화막(OL2)은 예컨대, 폴리이미드(polyimide), 폴리아크릴(polyacryl) 및 폴리실록산(polysiloxane) 중 선택된 어느 하나 이상을 포함하여 이루어질 수 있다.
제2 평탄화막(OL2)에는 제2 평탄화막(OL2)을 관통하는 제2 서브 컨택(C2)이 배치될 수 있다. 제2 서브 컨택(C2)은 제1 서브 컨택(C1)과 중첩될 수 있다. 이에 따라 제2 서브 컨택(C2)과 제1 서브 컨택(C1)이 드레인 전극(DE)의 상면을 적어도 부분적으로 노출할 수 있다. 이하에서는 설명의 편의를 위해 제1 서브 컨택(C1)과 제2 서브 컨택(C2)이 결합된 구성을 제3 컨택홀(CNT3)로 지칭하기로 한다. 즉, 제3 컨택홀(CNT3)은 제1 평탄화막(OL1) 및 제2 평탄화막(OL2)을 관통하여 드레인 전극(DE)을 노출시킬 수 있다.
일 실시예에서 제2 평탄화막(OL2)의 두께는 약 0.8μm일 수 있다. 일 실시예에서 제1 평탄화막(OL1)과 제2 평탄화막(OL2)의 두께는 실질적으로 동일할 수 있다. 다만, 이에 제한되는 것은 아니고, 다른 실시예에서 양자의 두께는 상이할 수도 있다.
제2 평탄화막(OL2) 상에는 제1 전극(AN)이 배치될 수 있다. 일 실시예에서 제1 전극(AN)은 애노드(Anode) 전극일 수 있다. 제1 전극(AN)은 제3 컨택(CNT3)을 통해 드레인 전극(DE)과 전기적으로 연결될 수 있다.
제1 전극(AN)은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, ITO, IZO, Zno로 이루어진 군에서 선택된 하나 이상을 포함하여 형성될 수 있다. 도 2는 제1 전극(AN)이 단일층인 경우를 예시하나, 제1 전극(AN)의 구조가 이에 제한되는 것은 아니며, 제1 전극(AN)은 서로 다른 물질로 이루어진 복수의 층을 포함할 수도 있다.
제1 전극(AN) 상에는 화소 정의막(PDL)이 배치될 수 있다. 화소 정의막(PDL)은 제1 전극(AN)의 적어도 일부를 노출시키며, 표시 영역(DA)에 전면적으로 형성될 수 있다.
화소 정의막(PDL)에 의해 노출된 제1 전극(AN) 상에는 유기 발광층(EM)이 형성될 수 있다. 유기 발광층(EM)은 저분자 또는 고분자 유기물을 포함하여 이루어질 수 있다.
일 실시예에서 유기 발광층(EM)은 두 개 이상의 기능층을 포함할 수 있다.
일 실시예에서 유기 발광층(EM)은 정공 주입층, 정공 수송층, 발광층, 전자 수송층 및 전자 주입층으로 이루어진 군에서 선택된 어느 하나 이상을 포함할 수 있다.
유기 발광층(EM) 상에는 제2 전극(CA)이 형성될 수 있다. 제2 전극(CA)은 일함수가 낮은 도전성 물질로 형성될 수 있다. 제2 전극(CA)은 전면 전극으로서 기판(500) 상에 전면적으로 형성될 수 있다.
일 실시예에서 제2 전극(CA)은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, ITO, IZO, Zno로 이루어진 군에서 선택된 하나 이상을 포함하여 형성될 수 있다. 도 2는 제2 전극(CA)이 단일층인 경우를 예시하나, 제2 전극(CA)의 구조가 이에 제한되는 것은 아니며, 제2 전극(CA)은 서로 다른 물질로 이루어진 복수의 층을 포함할 수도 있다.
이어서, 도 3을 참조하여, 본 발명의 표시 장치의 제1 전극(AN)에 대해 보다 자세히 설명하기로 한다.
도 3은 도 2의 'A' 부분을 확대한 단면도이다.
도 3을 참조하면, 제1 전극(AN)의 상면에는 단차(d2)가 형성될 수 있다. 여기서 단차는 제1 전극(AN)의 상면 중 최상면과 최하면 사이의 거리 차를 의미할 수 있다. 일 실시예에서 제1 전극(AN)의 상면에 형성된 단차는 70nm 이하일 수 있다. 앞서 설명한 바와 같이 제1 전극(AN)의 단차는 색분리 현상을 유발할 수 있는데 제1 전극(AN) 상면의 단차가 70nm 이하인 경우, 이와 같은 색분리 현상을 방지할 수 있다.
이어서, 본 발명의 다른 실시예에 따른 표시 장치에 대해 설명한다. 이하의 실시예에서 이미 설명한 구성과 동일한 구성에 대해서는 동일한 참조 번호로서 지칭하며, 중복 설명은 생략하거나 간략화하기로 한다.
도 4는 본 발명의 일 실시예에 따른 표시 장치의 단면도이다.
도 4를 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 제2 평탄화막(OL2_a)이 검정색 안료를 포함하는 점이 도 2의 실시예와 다른 점이다.
일 실시예에서 제2 평탄화막(OL2_a)은 검정색 안료를 포함할 수 있다. 검정색 안료는 예컨대, 카본 블랙(Carbon black)을 포함할 수 있다.
제2 평탄화막(OL2_a)이 검정색 안료를 포함하는 경우, 표시 장치에 조사되는 외광을 적어도 부분적으로 흡수하여 외광이 표시 품질에 영향을 미치는 것을 최소화할 수 있다.
도 5는 본 발명의 일 실시예에 따른 표시 장치의 단면도이다.
도 5를 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 제1 평탄화막(OL1_a)이 검정색 안료를 포함하는 점이 도 2의 실시예와 다른 점이다.
일 실시예에서 제1 평탄화막(OL1_a)은 검정색 안료를 포함할 수 있다. 검정색 안료는 예컨대, 카본 블랙(Carbon black)을 포함할 수 있다.
제1 평탄화막(OL1_a)이 검정색 안료를 포함하는 경우, 표시 장치에 조사되는 외광을 적어도 부분적으로 흡수하여 외광이 표시 품질에 영향을 미치는 것을 최소화할 수 있다.
도 4 및 도 5는 두 개의 평탄화막 중 어느 하나의 평탄화막이 검정색 안료를 포함하는 경우를 예시하지만, 이에 제한되는 것은 아니다. 즉, 다른 실시예에서 제1 평탄화막(OL1_a)과 제2 평탄화막(OL2_a) 모두가 검정색 안료를 포함할 수 있다.
도 6은 본 발명의 일 실시예에 따른 표시 장치의 단면도이다.
도 6을 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 봉지막(TFE), 제3 절연막(IL3), 블랙 매트릭스(BM) 및 컬러 필터(CF)를 더 포함할 수 있다.
제2 전극(CA) 상에는 봉지막(TFE)이 배치될 수 있다. 봉지막(TFE)은 제2 전극(CA) 상에 배치되어 표시 장치를 이물질 또는 외기로부터 보호하는 역할을 할 수 있다.
봉지막(TFE)은 아크릴계 수지, 에폭시계 수지, 폴리이미드, 폴리에틸렌, 금속 산화물, 금속 질화물 및 금속 탄화물로 이루어진 군에서 선택된 어느 하나 이상을 포함하여 이루어질 수 있다. 다만, 이는 예시적인 것으로 봉지막(TFE)의 종류가 이에 제한되는 것은 아니다.
도 6은 봉지막(TFE)이 단일층으로 이루어진 경우를 예시하지만, 이에 제한되는 것은 아니며 봉지막(TFE)은 복수의 층이 적층된 적층체일 수 있다.
일 실시예에서 봉지막(TFE)은 유기막과 무기막이 교번하여 적층된 구조를 가질 수 있다.
봉지막(TFE) 상에는 제3 절연막(IL3)이 형성될 수 있다. 제3 절연막(IL3)은 무기물 또는 유기물로 이루어질 수 있다. 일 실시예에서 제3 절연막(IL3)은 생략될 수도 있다.
제3 절연막(IL3) 상에는 블랙 매트릭스(BM)와 컬러 필터(CF)가 형성될 수 있다.
컬러 필터(CF)는 유기 발광층(EM)과 중첩되도록 배치될 수 있다. 컬러 필터(CF)는 적색, 녹색 및 청색의 컬러 필터 중 선택된 어느 하나 이상일 수 있다. 컬러 필터(CF)의 색은 유기 발광층(EM)의 색과 대응될 수 있다. 예를 들어 유기 발광층(EM)이 적색을 방출하는 경우, 유기 발광층(EM) 상부에 배치되는 컬러 필터(CF)는 적색 컬러 필터일 수 있다. 이와 같이 유기 발광층(EM) 상에 컬러 필터(CF)가 배치되는 경우, 화상 선명도를 향상시킬 수 있다. 즉, 본 발명의 일 실시예에 따른 표시 장치는 유기발광층(EM)에서 나오는 빛이 컬러 필터(CF)를 통해 사용자에게 전달되는 전면 발광형 유기발광 표시 장치일 수 있다.
또한, 컬러 필터(CF)는 외광의 일부를 적어도 부분적으로 흡수하거나, 내부에서 반사되어 나오는 외광을 적어도 부분적으로 흡수함으로써, 외광이 표시 품질에 영향을 미치는 것을 방지할 수 있다.
제3 절연막(IL3) 상에는 블랙 매트릭스(BM)가 배치될 수 있다. 블랙 매트릭스(BM)는 복수개의 컬러 필터(CF) 사이 사이에 배치될 수 있다. 블랙 매트릭스(BM)는 외광을 적어도 부분적으로 흡수하거나, 내부에서 반사되어 나오는 외광을 적어도 부분적으로 흡수함으로써, 외광이 표시 품질에 영향을 미치는 것을 방지할 수 있다.
상술한 바와 같이 봉지막(TFE) 상에 블랙 매트릭스(BM) 및/또는 컬러 필터(CF)가 배치되는 경우, 외광이 표시 품질에 영향을 미치는 것을 방지할 수 있으며, 이에 따라 편광판을 생략할 수 있다. 즉, 편광판을 생략함에 따라 제품 생산 비용을 절감하거나, 제품의 두께를 감소시킬 수 있다.
도 7은 본 발명의 일 실시예에 따른 표시 장치의 단면도이다.
도 7을 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 제2 전극(CA) 상에 커버층(BE)을 더 포함하는 점이 도 2의 실시예와 다른 점이다.
일 실시예에서 제2 전극(CA) 상에는 커버층(BE)이 배치될 수 있다. 일 실시예에서 커버층(BE)은 검정색을 갖거나, 검정 안료를 포함할 수 있다. 커버층(BE)은 금속층일 수 있으며, 이 경우 흑색을 띠는 금속을 그 재료로서 이용할 수 있다. 예컨대, 커버층(BE)은 망간(Mn)을 포함하여 이루어질 수 있다.
커버층(BE)은 외광을 적어도 부분적으로 흡수하거나 내부에서 반사되어 나오는 외광을 적어도 부분적으로 흡수할 수 있다.
커버층(BE) 상에는 봉지막(TFE)과 제3 절연막(IL3) 및 블랙 매트릭스(BM)가 형성될 수 있다. 봉지막(TFE)과 제3 절연막(IL3) 및 블랙 매트릭스(BM)는 앞서 도 6에서 설명한 것과 실질적으로 동일할 수 있다.
도 6의 실시예와 다르게 도 7의 실시예에서 컬러 필터(CF)는 생략될 수 있다. 다만, 이에 제한되는 것은 아니며, 도 7의 실시예에서도 컬러 필터(CF)는 유기 발광층(EM)과 대응되도록 배치될 수 있다.
도 7의 실시예의 경우에도 외광이 표시 품질에 영향을 주는 것을 방지할 수 있으며, 이에 따라 표시 장치에서 편광판을 생략할 수 있다.
도 8 내지 도 14는 본 발명의 일 실시예에 따른 표시 장치의 제조 방법을 설명하기 위한 단면도이다.
도 8 내지 도 14를 참조하면, 본 발명의 일 실시예에 따른 표시 장치의 제조 방법은 서로 이격되어 배치되는 소스 전극(SE) 및 드레인 전극(DE)이 형성된 기판(500)을 준비하는 단계, 소스 전극(SE) 및 드레인 전극(DE) 상에 드레인 전극(DE)과의 단차가 100Å이하인 제1 평탄화막(OL1)을 형성하는 단계 및 제1 평탄화막(OL1) 상에 제2 평탄화막(OL2)을 형성하는 단계를 포함한다.
먼저, 도 8을 참조하면, 서로 이격되어 배치되는 소스 전극(SE) 및 드레인 전극(DE)이 형성된 기판(500)을 준비하는 단계가 진행된다, 소스 전극(SE), 드레인 전극(DE) 및 기판(500)은 앞서 본 발명의 몇몇 실시예에 따른 표시 장치에서 설명한 것과 실질적으로 동일할 수 있다.
이어서 도 9를 참조하면, 소스 전극(SE) 및 드레인 전극(DE) 상에 제1 평탄화막(OL1)을 형성하는 단계가 진행될 수 있다. 제1 평탄화막(OL1)은 화학 증착 방식, 슬릿 코팅 및 스프레이 방식 중에서 선택된 어느 하나 이상을 적용하여 형성될 수 있다. 다만, 이는 예시적인 것이고, 본 발명의 범위가 제1 평탄화막(OL1)의 제조 방법에 의해 제한되는 것은 아니다. 제1 평탄화막(OL1)의 두께는 제3 길이(d3)를 가질 수 있다. 제3 길이(d3)는 예컨대, 약 1.6μm일 수 있다.
이어서, 도 10을 참조하면, 제1 평탄화막(OL1)에 제1 서브 컨택(C1)을 형성하는 단계 및 베이크 단계가 진행될 수 있다.
제1 평탄화막(OL1)에 제1 서브 컨택(C1)을 형성하는 단계는 감광막 패턴을 이용하여 이를 노광, 현상하여 패터닝하고, 이를 마스크로 식각하는 방법을 채용할 수 있다.
이후에 상기의 결과물을 베이크 하는 단계가 진행될 수 있다. 베이크 단계를 수행하는 경우, 제1 평탄화막(OL1)에는 큐어링 로스(curing loss) 현상 즉, 제1 평탄화막(OL1)의 두께가 감소하는 현상이 발생할 수 있다.
일 실시예에서 베이크 단계 이후에 제1 평탄화막(OL1)의 두께는 제4 길이(d4)를 가질 수 있다. 제4 길이(d4)는 도 9의 제3 길이(d3)보다 짧으며, 약 0.8μm일 수 있다.
도 10은 제1 서브 컨택(C1)을 제외한 나머지 부분에서 제1 평탄화막(OL1)이 소스 전극(SE) 및/또는 드레인 전극(DE)을 덮는 것으로 도시하지만, 이에 제한되지 않으며 큐어링 로스에 의해 소스 전극(SE) 및/또는 드레인 전극(DE)이 적어도 부분적으로 노출될 수 있다. 즉, 앞서 설명한 바와 같이 소스 전극(SE) 및/또는 드레인 전극(DE)의 단차(도 2의 d1 참조)는 100Å이하일 수 있으며, 일 실시예에서 단차는 '0'일 수도 있다.
이어서, 도 11을 참조하면, 제1 평탄화막(OL1) 상에 제2 평탄화막(OL2)을 형성하는 단계가 진행될 수 있다.
제2 평탄화막(OL2)은 화학 증착 방식, 슬릿 코팅 및 스프레이 방식 중에서 선택된 어느 하나 이상을 적용하여 형성될 수 있다. 다만, 이는 예시적인 것이고, 본 발명의 범위가 제2 평탄화막(OL2)의 제조 방법에 의해 제한되는 것은 아니다. 제2 평탄화막(OL2)의 두께는 제5 길이(d5)를 가질 수 있다. 제5 길이(d5)는 예컨대, 약 1.6μm일 수 있다.
이어서, 도 12를 참조하면, 제2 평탄화막(OL2_2)에 제2 서브 컨택(C2)을 형성하는 단계 및 베이크 단계가 진행될 수 있다.
제2 평탄화막(OL2_2)에 제2 서브 컨택(C2)을 형성하는 단계는 감광막 패턴을 이용하여 이를 노광, 현상하여 패터닝하고, 이를 마스크로 식각하는 방법을 채용할 수 있다.
제2 서브 컨택(C2)은 제1 서브 컨택(C1)과 중첩되도록 형성할 수 있으며, 이에 따라 드레인 전극(DE)의 상면이 적어도 부분적으로 노출될 수 있음은 앞서 도 2에서 설명한 바와 같다.
이후에 상기의 결과물을 베이크 하는 단계가 진행될 수 있다. 베이크 단계를 수행하는 경우, 제2 평탄화막(OL2)에는 큐어링 로스(curing loss) 현상 즉, 제2 평탄화막(OL2)의 두께가 감소하는 현상이 발생할 수 있다.
일 실시예에서 베이크 단계 이후에 제2 평탄화막(OL2)의 두께는 제6 길이(d6)를 가질 수 있다. 제6 길이(d6)는 도 11의 제5 길이(d5)보다 짧으며, 약 0.8μm일 수 있다.
이어서 도 13을 참조하면, 제2 평탄화막(OL2) 상에 제1 전극(AN)을 형성하는 단계가 진행될 수 있다. 제1 평탄화막(OL1) 및 제2 평탄화막(OL2)이 하부에 배치되는 구성들에 의해 형성된 단차를 줄임으로 인해, 제1 전극(AN)이 갖는 단차가 감소할 수 있다. 즉, 제1 전극(AN) 상면의 단차는 70nm이하일 수 있다. 이는 도 2 및 도 3에서 설명한 바와 같다.
이어서, 도 14를 참조하면, 제1 전극(AN) 상에 화소 정의막(PDL)을 형성하는 단계가 진행될 수 있다. 화소 정의막(PDL)은 제1 전극(AN)의 상면을 적어도 부분적으로 노출할 수 있다.
이어서, 화소 정의막(PDL)에 의해 노출된 제1 전극(AN) 상면 상에 유기 발광층(EM)을 형성할 수 있다. 유기 발광층(EM)이 복수의 기능층을 포함할 수 있음은 앞서 도 2에서 설명한 바와 같다.
이어서, 유기 발광층(EM) 및 화소 정의막(PDL) 상에 제2 전극(CA)을 형성하는 단계가 진행될 수 있다. 제2 전극(CA)은 전면 전극으로서, 기판(500) 상부에 전면적으로 형성될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이지 않는 것으로 이해해야 한다.
DA: 표시 영역
NDA: 비표시 영역
DL: 데이터 라인
GL: 게이트 라인
SE: 소스 전극
DE: 드레인 전극
AN: 제1 전극
CA: 제2 전극
500: 기판
TFE: 봉지막
IL: 절연막
ACT: 반도체 패턴층
OL: 평탄화막
EM: 유기 발광층
BM: 블랙 매트릭스
PDL: 화소 정의막
GE: 게이트 전극

Claims (20)

  1. 기판;
    상기 기판 상에 서로 이격되어 배치되는 소스 전극 및 드레인 전극;
    상기 소스 전극 및 상기 드레인 전극 상에 배치되는 제1 평탄화막;
    상기 제1 평탄화막 상에 배치되는 제2 평탄화막; 및
    상기 제2 평탄화막 상에 배치되는 제1 전극을 포함하되,
    상기 제1 평탄화막과 상기 드레인 전극 사이의 단차는 100Å 이하인 표시 장치.
  2. 제1항에 있어서,
    상기 제1 전극 상면의 단차는 70nm이하인 표시 장치.
  3. 제1항에 있어서,
    상기 제1 평탄화막은 폴리이미드, 폴리아크릴 및 폴리실록산 중 선택된 어느 하나 이상을 포함하는 표시 장치.
  4. 제1항에 있어서,
    상기 제1 평탄화막의 두께는 0.8μm인 표시 장치.
  5. 제1항에 있어서,
    상기 제1 평탄화막은 검정 안료를 포함하는 표시 장치.
  6. 제5항에 있어서,
    상기 검정 안료는 카본 블랙을 포함하는 표시 장치.
  7. 제1항에 있어서,
    상기 제2 평탄화막은 검정 안료를 포함하는 표시 장치.
  8. 기판;
    상기 기판 상에 서로 이격되어 배치되는 소스 전극 및 드레인 전극;
    상기 소스 전극 및 상기 드레인 전극 상에 배치되는 제1 평탄화막;
    상기 제1 평탄화막 상에 배치되는 제2 평탄화막;
    상기 제2 평탄화막 상에 배치되는 제1 전극;
    상기 제1 전극 상에 배치되는 블랙 매트릭스를 포함하는 표시 장치.
  9. 제8항에 있어서,
    상기 제1 전극 상에 배치되는 봉지막을 더 포함하고, 상기 블랙 매트릭스는 상기 봉지막 상에 배치되는 표시 장치.
  10. 제9항에 있어서,
    상기 봉지막 상에 배치되는 컬러 필터를 더 포함하는 표시 장치.
  11. 제8항에 있어서,
    상기 제1 전극과 대향하는 제2 전극 및 상기 제2 전극 상에 배치되는 커버층을 포함하는 표시 장치.
  12. 제11항에 있어서,
    상기 커버층은 망간을 포함하는 표시 장치.
  13. 제8항에 있어서,
    상기 제1 전극 상면의 단차는 70nm이하인 표시 장치.
  14. 제8항에 있어서,
    상기 제1 평탄화막과 상기 드레인 전극 사이의 단차는 100Å 이하인 표시 장치.
  15. 제8항에 있어서,
    상기 제1 평탄화막은 검정 안료를 포함하는 표시 장치.
  16. 제15항에 있어서,
    상기 검정 안료는 카본 블랙을 포함하는 표시 장치.
  17. 제8항에 있어서,
    상기 제2 평탄화막은 검정 안료를 포함하는 표시 장치.
  18. 서로 이격되어 배치되는 소스 전극 및 드레인 전극이 형성된 기판을 준비하는 단계;
    상기 소스 전극 및 상기 드레인 전극 상에 상기 드레인 전극과의 단차가 100A 이하인 제1 평탄화막을 형성하는 단계;
    상기 제1 평탄화막 상에 제2 평탄화막을 형성하는 단계; 및
    상기 제2 평탄화막 상에 제1 전극을 형성하는 단계;를 포함하는 표시 장치의 제조 방법.
  19. 제18항에 있어서,
    상기 제1 전극 상면의 단차는 70nm이하인 표시 장치의 제조 방법.
  20. 제18항에 있어서,
    상기 제1 평탄화막은 검정 안료를 포함하는 표시 장치의 제조 방법.

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