JPWO2014147706A1 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JPWO2014147706A1
JPWO2014147706A1 JP2015506391A JP2015506391A JPWO2014147706A1 JP WO2014147706 A1 JPWO2014147706 A1 JP WO2014147706A1 JP 2015506391 A JP2015506391 A JP 2015506391A JP 2015506391 A JP2015506391 A JP 2015506391A JP WO2014147706 A1 JPWO2014147706 A1 JP WO2014147706A1
Authority
JP
Japan
Prior art keywords
layer
doped
semiconductor device
inalas
doping
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2015506391A
Other languages
English (en)
Other versions
JP6222220B2 (ja
Inventor
遠藤　聡
聡 遠藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Publication of JPWO2014147706A1 publication Critical patent/JPWO2014147706A1/ja
Application granted granted Critical
Publication of JP6222220B2 publication Critical patent/JP6222220B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/201—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys
    • H01L29/205—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/432—Heterojunction gate for field effect devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
    • H01L29/7783—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material
    • H01L29/7784—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material with delta or planar doped donor layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

半導体装置を、基板（１０）の上方に少なくとも電子走行層（１３）及び電子供給層（２３）を含む半導体積層構造（２２）を備え、電子供給層が、第１部分（１５〜１７）と、第１部分を挟む第２部分（１４、１８）とを有し、第１部分が、第２部分よりも伝導帯のエネルギーが高く、かつ、ｎ型不純物がドーピングされたドーピング部（１６）と、ドーピング部を挟み、不純物がドーピングされていないアンドーピング部（１５、１７）とを有するものとする。

Description

本発明は、半導体装置に関する。
従来、基板の上方に電子走行層及び電子供給層を含む半導体積層構造を備える半導体装置がある。
このような半導体装置では、バリア層としても機能する電子供給層にｎ型不純物をドーピングするため、このｎ型不純物がドーピングされた部分で伝導帯のエネルギーが下がり、電子供給層内にも電子が伝導するチャネルが形成されてしまう場合がある。つまり、電子走行層以外の電子供給層内でも電子が伝導してしまう、いわゆるパラレルコンダクションが起こる場合がある。
この電子供給層内の電子が伝導するチャネルは、電子移動度や電子速度が電子走行層よりも低いため、電子供給層内に電子が伝導するチャネルが形成されると、即ち、パラレルコンダクションが起こると、特性の劣化を引き起こすことになる。
このため、例えば、ＡｌＧａＮバリア層において、ｎ型不純物をドーピングする領域のＡｌの組成を、ノンドーピング領域のＡｌの組成よりも高くすることで、ｎ型不純物をドーピングする領域の伝導帯のエネルギーを上昇させ、ｎ型不純物がドーピングされることによって生じる伝導帯のエネルギーの低下を補償する技術がある。これを第１の技術という。
なお、全体にｎ型不純物をドーピングしたＩｎＡｌＡｓ電子供給層を挟んで両側にＡｌの組成が高いＩｎＡｌＡｓ層を設けたものもある。
特開２００５−３０２８６１号公報 特開２００１−１７７０８９号公報
ところで、上述のパラレルコンダクションを抑制するために、例えば、電子供給層全体の伝導帯のエネルギーを上昇させることが考えられる。しかしながら、電子供給層全体の伝導帯のエネルギーを上昇させると、電子のトンネル電流、熱電流が減少し、ソース電極及びドレイン電極の接触抵抗（オーミック接触抵抗）が増大し、寄生抵抗による遅延時間が大きくなってしまい、これにより、特性が劣化してしまうことになる。
また、上述の第１の技術では、ｎ型不純物がドーピングされることによって生じる伝導帯のエネルギーの低下を補償するために、ｎ型不純物をドーピングする領域の全体のＡｌの組成を高くして、その領域全体の伝導帯のエネルギーを上昇させている。しかしながら、上述のオーミック接触抵抗の増大による遅延時間の増大に起因した特性の劣化を抑制するには十分でない。また、ｎ型不純物がドーピングされた領域からノンドーピング領域にｎ型不純物が拡散してしまい、ｎ型不純物ドーピング領域とノンドーピング領域との境界部分の伝導帯のエネルギーが下がって、この境界部分に電子が伝導するチャネルが形成されてしまい、パラレルコンダクションが起こって特性が劣化してしまうおそれがある。
そこで、オーミック接触抵抗の増大による遅延時間の増大に起因した特性の劣化を十分に抑制しながら、パラレルコンダクションを抑制し、これによる特性の劣化を抑制したい。
本半導体装置は、基板の上方に少なくとも電子走行層及び電子供給層を含む半導体積層構造を備え、電子供給層は、第１部分と、第１部分を挟む第２部分とを有し、第１部分は、第２部分よりも伝導帯のエネルギーが高く、かつ、ｎ型不純物がドーピングされたドーピング部と、ドーピング部を挟み、不純物がドーピングされていないアンドーピング部とを有することを要件とする。
したがって、本半導体装置によれば、オーミック接触抵抗の増大による遅延時間の増大に起因した特性の劣化を十分に抑制しながら、パラレルコンダクションを抑制し、これによる特性の劣化を抑制できるという利点がある。
本実施形態の半導体装置（ＩｎＡｌＡｓ／ＩｎＧａＡｓ系ＨＥＭＴ；ＩｎＰ系ＨＥＭＴ）の構成を示す模式的断面図である。 本実施形態の半導体装置（ＩｎＡｌＡｓ／ＩｎＧａＡｓ系ＨＥＭＴ；ＩｎＰ系ＨＥＭＴ）の伝導帯バンド構造を示す模式図である。 第１比較例の半導体装置（ＩｎＡｌＡｓ／ＩｎＧａＡｓ系ＨＥＭＴ；ＩｎＰ系ＨＥＭＴ）の構成を示す模式的断面図である。 第１比較例の半導体装置（ＩｎＡｌＡｓ／ＩｎＧａＡｓ系ＨＥＭＴ；ＩｎＰ系ＨＥＭＴ）の伝導帯バンド構造を示す模式図である。 第２比較例の半導体装置（ＩｎＡｌＡｓ／ＩｎＧａＡｓ系ＨＥＭＴ；ＩｎＰ系ＨＥＭＴ）の構成を示す模式的断面図である。 第２比較例の半導体装置（ＩｎＡｌＡｓ／ＩｎＧａＡｓ系ＨＥＭＴ；ＩｎＰ系ＨＥＭＴ）の伝導帯バンド構造を示す模式図である。 （Ａ）〜（Ｃ）は、本実施形態の半導体装置（ＩｎＡｌＡｓ／ＩｎＧａＡｓ系ＨＥＭＴ；ＩｎＰ系ＨＥＭＴ）の製造方法を説明するための模式的断面図である。 （Ａ）〜（Ｃ）は、本実施形態の半導体装置（ＩｎＡｌＡｓ／ＩｎＧａＡｓ系ＨＥＭＴ；ＩｎＰ系ＨＥＭＴ）の製造方法を説明するための模式的断面図である。 （Ａ）〜（Ｃ）は、本実施形態の半導体装置（ＩｎＡｌＡｓ／ＩｎＧａＡｓ系ＨＥＭＴ；ＩｎＰ系ＨＥＭＴ）の製造方法を説明するための模式的断面図である。 本実施形態の第１変形例の半導体装置（ＩｎＡｌＡｓ／ＩｎＧａＡｓ系ＨＥＭＴ；ＩｎＰ系ＨＥＭＴ）の構成を示す模式的断面図である。 本実施形態の第１変形例の半導体装置（ＩｎＡｌＡｓ／ＩｎＧａＡｓ系ＨＥＭＴ；ＩｎＰ系ＨＥＭＴ）の伝導帯バンド構造を示す模式図である。 本実施形態の第２変形例の半導体装置（ＩｎＰ系ＨＥＭＴ）の構成を示す模式的断面図である。 本実施形態の第２変形例の半導体装置（ＩｎＰ系ＨＥＭＴ）の伝導帯バンド構造を示す模式図である。 本実施形態の第３変形例の半導体装置（ＡｌＧａＡｓ／ＧａＡｓ系ＨＥＭＴ）の構成を示す模式的断面図である。 本実施形態の第３変形例の半導体装置（ＡｌＧａＡｓ／ＧａＡｓ系ＨＥＭＴ）の伝導帯バンド構造を示す模式図である。 本実施形態の第４変形例の半導体装置（ＡｌＧａＮ／ＧａＮ系ＨＥＭＴ）の構成を示す模式的断面図である。 本実施形態の第４変形例の半導体装置（ＡｌＧａＮ／ＧａＮ系ＨＥＭＴ）の伝導帯バンド構造を示す模式図である。
以下、図面により、本発明の実施の形態にかかる半導体装置について、図１〜図９を参照しながら説明する。
本実施形態にかかる半導体装置は、例えば通信に用いられる超高速トランジスタの一つであるＩｎＰ系高電子移動度トランジスタ（ＨＥＭＴ；High Electron Mobility Transistor）を備える。つまり、本半導体装置は、例えば、ＩｎＰ基板上に、ＩｎＡｌＡｓ／ＩｎＧａＡｓ系の化合物半導体を用いた半導体積層構造を有するＩｎＰ系ＨＥＭＴを備える。このＩｎＰ系ＨＥＭＴは、例えば、ミリ波（約３０〜約３００ＧＨｚ）やサブミリ波（約３００ＧＨｚ〜約３ＴＨｚ）の領域で動作可能なトランジスタである。なお、ＩｎＡｌＡｓ／ＩｎＧａＡｓ系化合物半導体を、ＩＩＩ−Ｖ族化合物半導体ともいう。また、ＩｎＰ系ＨＥＭＴを、ＩｎＡｌＡｓ／ＩｎＧａＡｓ系ＨＥＭＴともいう。
本ＩｎＰ系ＨＥＭＴは、図１に示すように、基板１０と、基板１０上に設けられた半導体積層構造２２と、半導体積層構造２２上に設けられたゲート電極３３、ソース電極３１及びドレイン電極３２とを備える。
本実施形態では、基板１０は、半絶縁性ＩｎＰ基板（半導体基板）である。なお、基板１０としては、ＧａＡｓ基板やＳｉ基板を用いることもできる。
半導体積層構造２２は、電子走行層（チャネル層）１３及び電子供給層（バリア層）２３を含む半導体積層構造である。ここでは、半導体積層構造２２は、バッファ層１１、下部バリア層１２、電子走行層１３、電子供給層２３、エッチング停止層１９、キャップ層２０を順に積層した構造になっている。
本実施形態では、バッファ層１１は、例えば、厚さが約１０００ｎｍである。なお、バッファ層１１に用いる材料は、基板１０に応じて異なる。
下部バリア層１２は、ＩｎＡｌＡｓ層である。ここでは、アンドープのＩｎＡｌＡｓ層である。例えば、ｉ−Ｉｎ０．５２Ａｌ０．４８Ａｓ層であり、その厚さは約２００ｎｍである。
電子走行層１３は、ＩｎＧａＡｓ層である。つまり、電子走行層１３は、ＩｎＧａＡｓを含む。ここでは、アンドープのＩｎＧａＡｓ層である。例えば、ｉ−Ｉｎ０．５３Ｇａ０．４７Ａｓ層であり、その厚さは約１０ｎｍである。なお、電子走行層１３としては、ＩｎＰに格子整合するＩｎ０．５３Ｇａ０．４７Ａｓ層でなくても良く、圧縮歪みの加わるＩｎ０．７Ｇａ０．３Ａｓ層等、ＩｎＡｓ組成を０．５３よりも高くしても良い。
電子供給層２３は、ＩｎＡｌＡｓスペーサ層１４、ＩｎＡｌＡｓ層１５、Ｓｉ−δドーピング層１６、ＩｎＡｌＡｓ層１７、ＩｎＡｌＡｓバリア層１８を順に積層させた構造を有する。ここでは、電子供給層２３は、アンドープのＩｎＡｌＡｓスペーサ層１４、アンドープのＩｎＡｌＡｓ層１５、ｎ型不純物としてのＳｉがδドーピングされたＳｉ−δドーピング層１６、アンドープのＩｎＡｌＡｓ層１７、アンドープのＩｎＡｌＡｓバリア層１８を順に積層させた構造を有する。例えば、電子供給層２３は、厚さ約２ｎｍのｉ−Ｉｎ０．５２Ａｌ０．４８Ａｓスペーサ層１４、厚さ約１ｎｍのｉ−Ｉｎ０．４Ａｌ０．６Ａｓ層１５、Ｓｉのδドーピング量を約１×１０１３ｃｍ−２程度としたＳｉ−δドーピング層１６、厚さ約１ｎｍのｉ−Ｉｎ０．４Ａｌ０．６Ａｓ層１７、厚さ約５ｎｍのｉ−Ｉｎ０．５２Ａｌ０．４８Ａｓバリア層１８を順に積層させた構造を有する。
なお、ここでは、Ｓｉ−δドーピング層１６を挟むＩｎＡｌＡｓ層１５、１７、即ち、δドーピングを施すＩｎＡｌＡｓ層を、ｉ−Ｉｎ０．４Ａｌ０．６Ａｓ層としているが、これに限られるものではなく、ｉ−ＩｎｘＡｌ１−ｘＡｓ（ｘ＜０．５２）層であれば良い。つまり、ＩｎＡｌＡｓ層１５、１７は、これらを挟むＩｎＡｌＡｓスペーサ層１４及びＩｎＡｌＡｓバリア層１８よりもＡｌの組成（ＡｌＡｓ組成）が高いものであれば良い。
また、Ｓｉ−δドーピング層１６は、ＩｎＡｌＡｓの結晶成長の際に、ＩＩＩ族元素、Ｖ族元素を供給せずに、ｎ型不純物となる元素（ここではＳｉ）を１原子層以下の極薄膜として形成したものである。このＳｉ−δドーピング層１６、及び、これを挟むＩｎＡｌＡｓ層１５、１７の全体を、ＩｎＡｌＡｓ層の間に面状にｎ型不純物となる元素（ここではＳｉ）がドーピングされたものと見ることもできる。このＳｉ−δドーピング層１６を、ｎ型不純物ドーピング層、ｎ型不純物プレーナドーピング層、ｎ型不純物層又はｎ型不純物原子層ともいう。このように、電子供給層２３を構成するＩｎＡｌＡｓのＡｌ組成を高くして伝導帯のエネルギーを高くした領域にｎ型不純物を均一にドーピングするのではなく、δドーピングを施すことで、即ち、面状にドーピングすることで、ＩｎＡｌＡｓのＡｌ組成を高くして伝導帯のエネルギーを高くした領域に部分的にｎ型不純物をドーピングするようにしている。これは、ＨＥＭＴの高速化を図るべくゲート長Ｌｇを微細化する際に、スケーリングの観点から、ゲート長Ｌｇの微細化に合わせて、ゲート電極と電子走行層の間の電子供給層をできるだけ薄膜化するのに有効である。
また、ＩｎＡｌＡｓ層１５、Ｓｉ−δドーピング層１６、ＩｎＡｌＡｓ層１７を、第１部分ともいう。また、ＩｎＡｌＡｓスペーサ層１４及びＩｎＡｌＡｓバリア層１８を、第２部分ともいう。この場合、電子供給層２３は、第１部分と、第１部分を挟む第２部分とを有し、第１部分及び第２部分はＩｎＡｌＡｓを含み、即ち、第１部分及び第２部分はＡｌを含み、第１部分は、第２部分よりもＡｌの組成が高くなる。このため、第１部分は、第２部分よりも伝導帯のエネルギーが高くなる。このように、電子供給層２３を構成する第１部分と第２部分とは、同一の半導体材料を含み、組成が異なるものとなる。また、Ｓｉ−δドーピング層１６は、ｎ型不純物としてＳｉがδドーピングされた部分であるため、ｎ型不純物がドーピングされたドーピング部、又は、ｎ型不純物が面状にドーピングされたドーピング部ともいう。また、Ｓｉ−δドーピング層１６を挟むＩｎＡｌＡｓ層１５、１７、即ち、δドーピングを施すＩｎＡｌＡｓ層は、アンドープのＩｎＡｌＡｓ層であるため、不純物がドーピングされていないアンドーピング部ともいう。この場合、第１部分は、ｎ型不純物がドーピングされたドーピング部と、ドーピング部を挟み、不純物がドーピングされていないアンドーピング部とを有するものとなる。また、ＩｎＡｌＡｓスペーサ層１４及びＩｎＡｌＡｓバリア層１８は、アンドープのＩｎＡｌＡｓ層であるため、第２部分は、不純物がドーピングされていないものとなる。
このように、本実施形態では、電子供給層２３にＩｎＡｌＡｓを用い、上側部分及び下側部分（外側部分）で挟まれる中間部分（内側部分）のＡｌの組成を高くして、この中間部分の伝導帯のエネルギーを高くしている。つまり、Ａｌの組成を高くして、伝導帯のエネルギーを高くした部分が、この部分よりもＡｌの組成が低く、伝導帯のエネルギーが低い部分で挟まれるようにしている。そして、この伝導帯のエネルギーの高い中間部分の厚さ方向中央位置にｎ型不純物の面状ドーピング（δドーピング）を施すようにしている。つまり、ｎ型不純物が面状にドーピングされた部分を、伝導帯のエネルギーの高く、不純物がドーピングされていない部分で挟み込むようにしている。このように、電子供給層２３の中に部分的に伝導帯のエネルギーが高い領域を設け、この伝導帯のエネルギーの高い領域の中に部分的にｎ型不純物をドーピングすることで、ｎ型不純物をドーピングされた部分が、伝導帯のエネルギーが高く、不純物がドーピングされていない部分で挟まれ、さらに、伝導帯のエネルギーが高く、不純物がドーピングされていない部分が、この部分よりも伝導帯のエネルギーが低く、不純物がドーピングされていない部分で挟まれるようにしている。
なお、ここでは、電子供給層２３の各層を構成する半導体材料としてＩｎＡｌＡｓを用いているが、これに限られるものではなく、例えばＩｎＡｌＡｓＳｂを用いても良い。
エッチング停止層１９は、ＩｎＰ層であり、キャップ層２０に対するエッチング停止層である。ここでは、アンドープのＩｎＰ層、即ち、ｉ−ＩｎＰ層であり、その厚さは、約３ｎｍである。なお、このエッチング停止層１９は、ＩｎＡｌＡｓ電子供給層の酸化を防ぐ保護層としての機能も有する。
キャップ層２０は、ＩｎＧａＡｓ層である。ここでは、Ｓｉをドープしてｎ型導電性を付与したｎ−ＩｎＧａＡｓ層である。例えば、ｎ−Ｉｎ０．５３Ｇａ０．４７Ａｓ層であり、その厚さは約２０ｎｍであり、Ｓｉドーピング量は約２×１０１９ｃｍ−３程度である。なお、ｎ−Ｉｎ０．５３Ｇａ０．４７Ａｓ層に、ｎ−Ｉｎ０．７０Ｇａ０．３０Ａｓ層を積層して、２層構造のキャップ層にしても良い。また、ｎ型ＩｎＧａＡｓ層とｎ型ＩｎＡｌＡｓ層を積層して、２層構造のキャップ層にしても良い。
このように構成された半導体積層構造２２の伝導帯バンド構造は、図２に示すようになる。なお、図２中、細い点線はフェルミ準位Ｅｆを示しており、太い点線はこの部分にＳｉ−δドーピングが施されていることを示しており、ＩｎＧａＡｓチャネル層中の波形は電子分布を示している。
なお、半導体積層構造２２は、基板１０の上方に少なくとも電子走行層１３及び電子供給層２３を含むものであれば良く、他の積層構造になっていても良い。また、半導体積層構造２２を、ヘテロ構造半導体層ともいう。
そして、このように構成される半導体積層構造２２上に、ゲート電極３３、ソース電極３１及びドレイン電極３２が設けられており、半導体積層構造２２の表面はＳｉＯ２膜（絶縁膜）２１によって覆われている。
ここでは、ｎ−ＩｎＧａＡｓキャップ層２０上に、例えばＴｉ／Ｐｔ／Ａｕからなるソース電極３１及びドレイン電極３２が設けられている。また、ｉ−ＩｎＰ層１９上に、例えばＴｉ／Ｐｔ／Ａｕからなるゲート電極３３が設けられている。
ところで、本実施形態において、電子供給層２３を、上述のように構成しているのは、以下の理由による。
例えば図３に示すように、電子供給層２３を、ｉ−Ｉｎ０．５２Ａｌ０．４８Ａｓスペーサ層１４、Ｓｉ−δドーピング層１６、ｉ−Ｉｎ０．５２Ａｌ０．４８Ａｓバリア層１８を順に積層させた構造を有するものとする。これを第１比較例という。なお、この場合、ｉ−Ｉｎ０．５２Ａｌ０．４８Ａｓスペーサ層１４の厚さを約３ｎｍとし、ｉ−Ｉｎ０．５２Ａｌ０．４８Ａｓバリア層１８の厚さを約６ｎｍとし、電子供給層全体の厚さを上述の実施形態のものと同じにしている。
この場合、例えば図４の伝導帯バンド構造に示すように、電子供給層２３と電子走行層１３の間の伝導帯ＥＣにおけるバンド不連続量ΔＥＣがそれほど大きくならず、また、バリア層として機能する電子供給層２３にｎ型不純物をドーピングしたＳｉ−δドーピング層１６を設けるため、この部分の伝導帯のエネルギーが下がり、電子供給層２３内にも電子が伝導するチャネルが形成されてしまう場合がある。つまり、電子供給層２３の中のδドーピング部分、即ち、電子供給層２３を構成するｉ−Ｉｎ０．５２Ａｌ０．４８Ａｓスペーサ層１４とｉ−Ｉｎ０．５２Ａｌ０．４８Ａｓバリア層１８とに挟まれたＳｉ−δドーピング層１６の伝導帯ＥＣのエネルギーが鋭く下がり、δドーピング部分の伝導帯ＥＣのエネルギーがフェルミエネルギーＥｆ以下になり、この部分も電子が伝導するチャネルとなり、電子走行層１３以外の電子供給層２３内でも電子が伝導してしまう、いわゆるパラレルコンダクションが起こる場合がある。なお、図４中、細い点線はフェルミ準位Ｅｆを示しており、太い点線はこの部分にＳｉ−δドーピングが施されていることを示しており、波形は電子分布を示している。
この電子供給層２３内の電子が伝導するチャネル、即ち、δドーピング部分は、電子移動度や電子速度が電子走行層１３よりも低い。これは、δドーピング部分は、電子の有効質量が重いＩｎＡｌＡｓ層であること、イオン化不純物散乱が大きいことなどによる。このため、電子供給層２３内に電子が伝導するチャネルが形成されると、即ち、パラレルコンダクションが起こると、特性の劣化を引き起こすことになる。例えば、パラレルコンダクションが起こると、全遅延時間は、電子走行層１３だけでなくδドーピング部分の電子の影響も受けて、大きな値となり、遮断周波数等の特性の劣化を引き起こすことになる。したがって、バリア層として機能する電子供給層２３におけるパラレルコンダクションを、他の遅延時間等に対して影響を与えることなく、できるだけ抑制したい。
このようなパラレルコンダクションを抑制するために、電子供給層２３を構成するＩｎＡｌＡｓのＡｌの組成を全体的に高くして、電子供給層全体の伝導帯ＥＣのエネルギーを上昇させること、即ち、電子供給層２３と電子走行層１３の伝導帯ＥＣのバンド不連続量を大きくすることが考えられる。例えば図５に示すように、電子供給層２３を、ｉ−ＩｎｘＡｌ１−ｘＡｓ（ｘ＜０．５２）スペーサ層１４Ｘ（例えばｉ−Ｉｎ０．４Ａｌ０．６Ａｓスペーサ層）、Ｓｉ−δドーピング層１６、ｉ−ＩｎｘＡｌ１−ｘＡｓ（ｘ＜０．５２）バリア層１８Ｘ（例えばｉ−Ｉｎ０．４Ａｌ０．６Ａｓバリア層）を順に積層させた構造を有するものとすることで、図６に示すような伝導帯バンド構造とすることで、パラレルコンダクションを抑制することが考えられる。これを第２比較例という。なお、ｉ−ＩｎｘＡｌ１−ｘＡｓ（ｘ＜０．５２）スペーサ層１４Ｘ（例えばｉ−Ｉｎ０．４Ａｌ０．６Ａｓスペーサ層）、ｉ−ＩｎｘＡｌ１−ｘＡｓ（ｘ＜０．５２）バリア層１８Ｘ（例えばｉ−Ｉｎ０．４Ａｌ０．６Ａｓバリア層）の厚さは、上述の第１比較例の場合と同じである。なお、図６中、細い点線はフェルミ準位Ｅｆを示しており、太い点線はこの部分にＳｉ−δドーピングが施されていることを示しており、ＩｎＧａＡｓチャネル層中の波形は電子分布を示している。
しかしながら、このように電子供給層２３の伝導帯ＥＣのエネルギーの全体を上昇させると、トンネル電流、熱電流が減少し、ソース電極３１及びドレイン電極３２の接触抵抗（オーミック接触抵抗；コンタクト抵抗）が増大し、寄生抵抗による遅延時間が大きくなってしまい、これにより、特性が劣化してしまうことになる。例えば、オーミック接触抵抗が増大し、寄生抵抗による遅延時間が大きくなると、高周波特性値（例えば遮断周波数ｆＴ、最大発振周波数ｆｍａｘなど）が低くなってしまうことになる。なお、トンネル電流は、電子供給層２３の中を量子力学的なトンネル効果によって電子が通過することによって生じる電流である。また、熱電流は、熱エネルギーによって電子が高いバリアを超えることによって生じる電流である。
そこで、本実施形態では、上述のように、電子供給層２３を構成するＩｎＡｌＡｓのＡｌの組成をδドーピング部分の近傍のみ部分的に高くして、電子供給層２３の伝導帯ＥＣのエネルギーをδドーピング部分の近傍のみ部分的に上昇させるようにしている（図２参照）。ここでは、電子供給層２３を構成するＩｎ０．５２Ａｌ０．４８Ａｓ層中のδドーピング部分の上下にＩｎｘＡｌ１−ｘＡｓ層（ｘ＜０．５２；例えばｘ＝０．４程度）を設けて、電子供給層２３中のＡｌ組成（ＡｌＡｓ組成）をδドーピング部分近傍のみ階段状に高くするようにしている。この場合、電子供給層２３は、ｉ−Ｉｎ０．５２Ａｌ０．４８Ａｓスペーサ層１４、ｉ−ＩｎｘＡｌ１−ｘＡｓ（ｘ＜０．５２）層１５（例えばｉ−Ｉｎ０．４Ａｌ０．６Ａｓ層）、Ｓｉ−δドーピング層１６、ｉ−ＩｎｘＡｌ１−ｘＡｓ（ｘ＜０．５２）層１７（例えばｉ−Ｉｎ０．４Ａｌ０．６Ａｓ層）、ｉ−Ｉｎ０．５２Ａｌ０．４８Ａｓバリア層１８を順に積層させた構造を有するものとなる。
これにより、図２の伝導帯バンド構造に示すように、δドーピング部分及びその近傍は、上述の第１比較例（図４参照）のものほど伝導帯ＥＣのエネルギーが下がらず、δドーピング部分が電子を伝導するチャネルとなるパラレルコンダクションを抑制することができる。つまり、δドーピング部分及びその近傍の伝導帯のエネルギーがフェルミエネルギーＥｆ以下に下がることがなく、δドーピング部分が電子が伝導するチャネルとなるパラレルコンダクションを抑制することができる。このため、パラレルコンダクションによる特性の劣化を抑制することができる。例えば、電子分布としては、上述の第１比較例のもの（図４参照）では電子供給層２３に約１０％程度の電子が存在しうるのに対し、本実施形態のものではほぼ０％にすることができる。また、電子供給層全体の伝導帯ＥＣのエネルギーも、上述の第２比較例（図６参照）のものほど高くならないため、ソース電極３１及びドレイン電極３２のオーミック接触抵抗が増大してしまうのを抑制することができる。これにより、オーミック接触抵抗の増大による遅延時間の増大に起因した特性の劣化を抑制することができる。
さらに、電子供給層２３の伝導帯ＥＣのエネルギーを部分的に高くするだけであるため、オーミック接触抵抗の増大による遅延時間の増大に起因した特性の劣化を十分に抑制することができる。これに対し、従来の技術（上述の第１の技術）では、ｎ型不純物がドーピングされることによって生じる伝導帯ＥＣのエネルギーの低下を補償するために、ｎ型不純物をドーピングする領域の全体のＡｌの組成を高くして、その領域全体の伝導帯ＥＣのエネルギーを上昇させているため、上述のオーミック接触抵抗の増大による遅延時間の増大に起因した特性の劣化を抑制するには十分でない。このように、従来の技術（上述の第１の技術）と比較して、本実施形態のように構成することで、ｎ型不純物がドーピングされた部分及びその近傍の伝導帯のエネルギーが下がるため、オーミック接触抵抗の増大による遅延時間の増大に起因した特性の劣化を十分に抑制することができる。例えば、本実施形態のように構成することで、従来の技術（上述の第１の技術）と比較して、オーミック接触抵抗が下がり、寄生抵抗による遅延時間が減少し、高周波特性値（例えば遮断周波数ｆＴ、最大発振周波数ｆｍａｘなど）が高くなる。
また、電子供給層２３の伝導帯ＥＣのエネルギーを高くした部分に部分的にｎ型不純物をドーピングするだけである。つまり、δドーピング部分を挟む上下の部分、即ち、伝導帯ＥＣのエネルギーを高くした部分のδドーピング部分以外の部分は、不純物がドーピングされていない。このため、この伝導帯ＥＣのエネルギーを高くした部分を挟む上下の部分（スペーサ層１４及びバリア層１８）にδドーピング部分からｎ型不純物が拡散してしまうのを抑制することができる。このため、伝導帯ＥＣのエネルギーを高くした部分を挟む上下の部分（スペーサ層１４及びバリア層１８）の伝導帯ＥＣのエネルギーが下がり、伝導帯ＥＣのエネルギーを高くした部分とこの部分を挟む上下の部分（スペーサ層１４及びバリア層１８）との境界部分の伝導帯ＥＣのエネルギーが下がって、この境界部分に電子が伝導するチャネルが形成されてしまい、パラレルコンダクションが起こって特性が劣化してしまうのを抑制することができる。これに対し、従来の技術（上述の第１の技術）では、ｎ型不純物がドーピングされた領域からノンドーピング領域にｎ型不純物が拡散してしまい、ノンドーピング領域の伝導帯ＥＣのエネルギーが下がり、ｎ型不純物ドーピング領域とノンドーピング領域との境界部分の伝導帯ＥＣのエネルギーが下がって、この境界部分に電子が伝導するチャネルが形成されてしまい、パラレルコンダクションが起こって特性が劣化してしまうおそれがある。なお、本実施形態の１原子層以下のδドーピング部分をアンドーピング部分で挟み込んだ構造と、従来の技術（上述の第１の技術のＡｌ組成の高い約１ｎｍの厚さの層全体にｎ型不純物を均一にドーピングした構造とは、例えば二次イオン質量分析（ＳＩＭＳ；Secondary Ion Mass Spectrometry）によって区別することが可能である。
次に、本実施形態にかかる半導体装置（ＩｎＰ系ＨＥＭＴ；ＩｎＡｌＡｓ／ＩｎＧａＡｓ系ＨＥＭＴ）の製造方法について、図７〜図９を参照しながら説明する。
まず、図７（Ａ）に示すように、半絶縁性ＩｎＰ基板１０上に、例えば分子線エピタキシー（Molecular Beam Epitaxy；ＭＢＥ）法によって、バッファ層１１、ｉ−Ｉｎ０．５２Ａｌ０．４８Ａｓ層１２、ｉ−ＩｎＧａＡｓ電子走行層１３、電子供給層２３を構成するｉ−Ｉｎ０．５２Ａｌ０．４８Ａｓスペーサ層１４、ｉ−Ｉｎ０．４Ａｌ０．６Ａｓ層１５、Ｓｉ−δドーピング層１６、ｉ−Ｉｎ０．４Ａｌ０．６Ａｓ層１７、ｉ−Ｉｎ０．５２Ａｌ０．４８Ａｓバリア層１８、ｉ−ＩｎＰエッチング停止層１９、ｎ−Ｉｎ０．５３Ｇａ０．４７Ａｓキャップ層２０を順に積層させて、半導体積層構造２２を形成する。なお、結晶成長法は、ＭＢＥ法に限られるものではなく、例えば、有機金属化学堆積（ＭＯＣＶＤ；Metal Organic Chemical Vapor Deposition）法を用いることも可能である。
ここでは、バッファ層１１は、厚さを約１０００ｎｍとする。ｉ−Ｉｎ０．５２Ａｌ０．４８Ａｓ層１２は、厚さを約２００ｎｍとする。また、ｉ−ＩｎＧａＡｓ電子走行層１３は、厚さを約１０ｎｍとする。また、ｉ−Ｉｎ０．５２Ａｌ０．４８Ａｓスペーサ層１４は、厚さを約２ｎｍとする。また、ｉ−Ｉｎ０．４Ａｌ０．６Ａｓ層１５は、厚さを約１ｎｍとする。また、Ｓｉ−δドーピング層１６は、Ｓｉのδドーピング量を約１×１０１３ｃｍ−２程度とする。また、ｉ−Ｉｎ０．４Ａｌ０．６Ａｓ層１７は、厚さを約１ｎｍとする。また、ｉ−Ｉｎ０．５２Ａｌ０．４８Ａｓバリア層１８は、厚さを約５ｎｍとする。また、ｉ−ＩｎＰエッチング停止層１９は、厚さを約３ｎｍとする。また、ｎ−Ｉｎ０．５３Ｇａ０．４７Ａｓキャップ層２０は、厚さを約２０ｎｍとし、Ｓｉドーピング量を約２×１０１９ｃｍ−３程度とする。
次に、素子分離後、図７（Ｂ）に示すように、例えばＴｉ／Ｐｔ／Ａｕの３層構造のソース電極３１、ドレイン電極３２を形成する。これにより、ｎ−Ｉｎ０．５３Ｇａ０．４７Ａｓキャップ層２０上にソース電極３１及びドレイン電極３２が形成される。
次に、図７（Ｃ）に示すように、ソース電極３１とドレイン電極３２の間のｎ−Ｉｎ０．５３Ｇａ０．４７Ａｓキャップ層２０上に、例えばプラズマＣＶＤ（Chemical Vapor Deposition）法によって、ＳｉＯ２膜２１を形成する。ここでは、ＳｉＯ２膜２１は、厚さを約２０ｎｍ程度とする。
次に、図８（Ａ）〜図９（Ｃ）に示すように、Ｔ型ゲート電極３３を形成する。
つまり、まず、図８（Ａ）に示すように、３層構造のレジスト膜４１〜４３を形成する。ここでは、ＺＥＰレジスト（日本ゼオン製）、ＰＭＧＩ（Poly-dimethylglutarimide）レジスト、ＺＥＰレジストを順に塗布して、ＺＥＰレジスト膜４１、ＰＭＧＩレジスト膜４２、ＺＥＰレジスト膜４３を順に積層させた３層構造のレジスト膜を形成する。
次に、例えば電子ビーム露光法によって、図８（Ｂ）に示すように、Ｔ型ゲート電極３３のヘッド部分を形成する領域を露光し、ＺＥＰレジスト膜４３及びＰＭＧＩレジスト膜４２に開口部を形成する。また、例えば電子ビーム露光法によって、図８（Ｃ）に示すように、Ｔ型ゲート電極３３のフット部分を形成する領域を露光し、最下層のＺＥＰレジスト膜４１に所望のゲート長に合わせて開口部を形成する。
次に、ゲート長に合わせて形成された開口部を有する最下層のＺＥＰレジスト膜４１をマスクとして、例えばエッチングガスとしてＣＦ４を用いた反応性イオンエッチングによって、図９（Ａ）に示すように、ＳｉＯ２膜２１に開口部を形成する。
そして、ｎ型Ｉｎ０．５３Ｇａ０．４７Ａｓキャップ層２０を電気的に分離するために、例えばエッチング液としてクエン酸（Ｃ６Ｈ８Ｏ７）と過酸化水素水（Ｈ２Ｏ２）の混合溶液を用いてウェットエッチングを行なって、図９（Ｂ）に示すように、リセスを形成する。
最後に、図９（Ｃ）に示すように、例えばＴｉ、Ｐｔ、Ａｕを蒸着させた後、リフトオフを行なって、例えばＴｉ／Ｐｔ／Ａｕの３層構造のＴ型ゲート電極３３を形成する。これにより、ｉ−ＩｎＰエッチング停止層１９上にＴ型ゲート電極３３が形成される。
したがって、本実施形態にかかる半導体装置によれば、オーミック接触抵抗の増大による遅延時間の増大に起因した特性の劣化を十分に抑制しながら、パラレルコンダクションを抑制できるという利点がある。
なお、上述の実施形態では、電子供給層２３中のＡｌ組成をδドーピング部分の近傍（周囲）のみ階段状に高くするようにしているが、これに限られるものではない。例えば、δドーピング部分の近傍のＡｌ組成を高くした部分の上下に、一定組成のＩｎＡｌＡｓ層（ここではＩｎ０．５２Ａｌ０．４８Ａｓ層）を設けるのに代えて、傾斜組成のＩｎＡｌＡｓ層を設けて、δドーピング部分の近傍のＡｌ組成を高くした部分へ向けてＡｌ組成が徐々に高くするようにしても良い。なお、その他の詳細は、上述の実施形態の場合と同じである。これを第１変形例という。このような傾斜組成ＩｎＡｌＡｓ層は、例えば、Ｉｎ０．５３Ａｌ０．４７Ａｓ電子走行層１３に格子整合するＩｎ０．５２Ａｌ０．４８Ａｓから、徐々にＡｌ組成を高くしてＩｎ０．４Ａｌ０．６Ａｓとし、この組成を維持し、δドーピングを施し、さらにこの組成を維持した後、徐々にＡｌ組成を低くしてＩｎ０．５２Ａｌ０．４８Ａｓとすることで形成することができる。この場合、図１０に示すように、電子供給層２３は、ｉ−ＩｎＺＡｌ１−ＺＡｓ（ｚ＝０．５２→０．４；下から上へ向けて小さくなる）スペーサ層１４Ｙ、ｉ−ＩｎｘＡｌ１−ｘＡｓ（ｘ＜０．５２）層１５（例えばｉ−Ｉｎ０．４Ａｌ０．６Ａｓ層）、Ｓｉ−δドーピング層１６、ｉ−ＩｎｘＡｌ１−ｘＡｓ（ｘ＜０．５２）層１７（例えばｉ−Ｉｎ０．４Ａｌ０．６Ａｓ層）、ｉ−ＩｎｙＡｌ１−ｙＡｓ（ｙ＝０．４→０．５２；下から上へ向けて大きくなる）バリア層１８Ｙを順に積層させた構造を有するものとなる。そして、伝導帯バンド構造は、図１１に示すようになる。なお、図１１中、細い点線はフェルミ準位Ｅｆを示しており、太い点線はこの部分にＳｉ−δドーピングが施されていることを示しており、ＩｎＧａＡｓチャネル層中の波形は電子分布を示している。このような構造のものでは、上述の実施形態の場合（図２参照）と同様に、δドーピング部分及びその近傍は、上述の第１比較例（図４参照）のものほど伝導帯ＥＣのエネルギーが下がらず、δドーピング部分が電子を伝導するチャネルとなるパラレルコンダクションを抑制することができる。このため、パラレルコンダクションによる特性の劣化を抑制することができる。また、上述の実施形態のものよりもオーミック接触抵抗は高くなるが、上述の第２比較例（図６参照）のものほど高くなることはない。このため、オーミック接触抵抗の増大による遅延時間の増大に起因した特性の劣化を抑制することができる。さらに、上述の実施形態の場合（図２参照）と同様に、電子供給層２３の伝導帯ＥＣのエネルギーを部分的に高くするだけであるため、オーミック接触抵抗の増大による遅延時間の増大に起因した特性の劣化を十分に抑制することができ、また、δドーピング部分のｎ型不純物が拡散してしまうことによってパラレルコンダクションが起こって特性が劣化してしまうのを抑制することができる。
また、上述の実施形態では、電子供給層２３を、ＩｎＡｌＡｓスペーサ層１４、ＩｎＡｌＡｓ層１５、Ｓｉ−δドーピング層１６、ＩｎＡｌＡｓ層１７、ＩｎＡｌＡｓバリア層１８を順に積層させた構造を有するものとしているが、これに限られるものではない。
例えば、図１２に示すように、電子供給層２３を、ＩｎＰスペーサ層１４Ｚ（第２部分）、ＩｎＡｌＡｓ層１５（第１部分；アンドーピング部）、Ｓｉ−δドーピング層１６（第１部分；ドーピング部）、ＩｎＡｌＡｓ層１７（第１部分；アンドーピング部）、ＩｎＰバリア層１８Ｚ（第２部分）を順に積層させた構造を有するものとしても良い。なお、この場合、ＩｎＰバリア層１８Ｚがエッチング停止層も兼ねることになる。また、この場合、第１部分と第２部分とは異なる半導体材料を含むことになる。例えば、電子供給層２３を、ｉ−ＩｎＰスペーサ層１４Ｚ、ｉ−Ｉｎ０．５２Ａｌ０．４８Ａｓ層１５、Ｓｉ−δドーピング層１６、ｉ−Ｉｎ０．５２Ａｌ０．４８Ａｓ層１７、ｉ−ＩｎＰバリア層１８Ｚを順に積層させた構造を有するものとすれば良い。なお、ここでは、Ｓｉ−δドーピング層１６を挟むＩｎＡｌＡｓ層１５、１７（即ち、δドーピングを施すＩｎＡｌＡｓ層１５、１７）を、ＩｎＰに格子整合するｉ−Ｉｎ０．５２Ａｌ０．４８Ａｓ層としているが、これに限られるものではなく、Ａｌ組成を多くし（例えばｉ−Ｉｎ０．４Ａｌ０．６Ａｓ層とし）、さらにδドーピング部分及びその近傍の伝導帯のエネルギー（ポテンシャル）を高くしても良い。このため、Ｓｉ−δドーピング層１６を挟むＩｎＡｌＡｓ層１５、１７（即ち、δドーピングを施すＩｎＡｌＡｓ層１５、１７）は、ｉ−ＩｎｘＡｌ１−ｘＡｓ（ｘ≦０．５２）層であれば良い。このように構成する場合、伝導帯バンド構造は、図１３に示すようになる。なお、図１３中、細い点線はフェルミ準位Ｅｆを示しており、太い点線はこの部分にＳｉ−δドーピングが施されていることを示しており、ＩｎＧａＡｓチャネル層中の波形は電子分布を示している。なお、その他の詳細は、上述の実施形態の場合と同じである。これを第２変形例という。このように構成される第２変形例のものでも、上述の実施形態のものと同様の効果が得られる。
また、上述の実施形態では、ＩｎＰ系ＨＥＭＴ（ＩｎＡｌＡｓ／ＩｎＧａＡｓ系ＨＥＭＴ）を例に挙げて説明しているが、材料系はこれに限られるものではない。
例えば、ＡｌＧａＡｓ／ＧａＡｓ系ＨＥＭＴに本発明を適用することもできる。例えば図１４に示すように、ＧａＡｓ基板１０Ａ上に、バッファ層１１Ａ、ＡｌＧａＡｓ下部バリア層１２Ａ、ＧａＡｓ電子走行層１３Ａ、ＡｌＧａＡｓ電子供給層２３Ａ、ＧａＡｓキャップ層２０Ａを順に積層した半導体積層構造２２Ａを備えるものとすれば良い。例えば、ＧａＡｓ基板１０Ａ上に、バッファ層１１Ａ、ｉ−ＡｌｘＧａ１−ｘＡｓ下部バリア層１２Ａ、ｉ−ＧａＡｓ電子走行層１３Ａ、ｉ−ＡｌＧａＡｓ電子供給層２３Ａ、ｎ−ＧａＡｓキャップ層２０Ａを順に積層した半導体積層構造２２Ａを備えるものとすれば良い。そして、ｉ−ＡｌＧａＡｓ電子供給層２３Ａを、ｉ−ＡｌｘＧａ１−ｘＡｓスペーサ層１４Ａ（第２部分）、ｉ−ＡｌｙＧａ１−ｙＡｓ（ｘ＜ｙ）層１５Ａ（第１部分；アンドーピング部）、Ｓｉ−δドーピング層１６Ａ（第１部分；ドーピング部）、ｉ−ＡｌｙＧａ１−ｙＡｓ（ｘ＜ｙ）層１７Ａ（第１部分；アンドーピング部）、ｉ−ＡｌｘＧａ１−ｘＡｓバリア層１８Ａ（第２部分）を順に積層させた構造を有するものとすれば良い。ここで、ｘとｙの差は約０．１程度必要であり、例えば、ｘ＝０．３、ｙ＝０．４などとすれば良い。このように、上述の実施形態の場合と同様に、電子供給層２３Ａを構成するＡｌＧａＡｓのＡｌの組成をδドーピング部分の近傍のみ部分的に高くして、電子供給層２３Ａの伝導帯ＥＣのエネルギーをδドーピング部分の近傍のみ部分的に上昇させるようにすれば良い。このように構成する場合、伝導帯バンド構造は、図１５に示すようになる。なお、図１５中、細い点線はフェルミ準位Ｅｆを示しており、太い点線はこの部分にＳｉ−δドーピングが施されていることを示しており、ＧａＡｓチャネル層中の波形は電子分布を示している。なお、電子走行層１３は、多少のＩｎＡｓを添加して、例えばＩｎ０．１５Ｇａ０．８５ＡｓのようなＩｎＧａＡｓ層としても良い。この場合、キャップ層２０Ａは、ＧａＡｓ層（ｎ型ＧａＡｓ層）、ＩｎＧａＡｓ層（ｎ型ＩｎＧａＡｓ層）、又は、ＩｎＧａＡｓ層とＧａＡｓ層とを積層したもの（ｎ型ＩｎＧａＡｓ層とｎ型ＧａＡｓ層とを積層したもの）とすれば良い。これをＡｌＧａＡｓ／ＩｎＧａＡｓ系ＨＥＭＴという。これを第３変形例という。このように構成される第３変形例のものでも、上述の実施形態のものと同様の効果が得られる。なお、この第３変形例の電子供給層２３Ａを構成するバリア層１８Ａやスペーサ層１４Ａに、上述の第１変形例のように、傾斜組成ＡｌＧａＡｓ層を用いても良い。また、このように構成する場合も、上述の実施形態の場合と同様に、第１部分及び第２部分は、Ａｌを含む。また、第１部分は、第２部分よりもＡｌの組成が高く、第２部分よりも伝導帯ＥＣのエネルギーが高い。つまり、第１部分と第２部分とは、同一の半導体材料を含み、組成が異なる。また、第１部分は、ｎ型不純物がドーピングされたドーピング部と、ドーピング部を挟み、不純物がドーピングされていないアンドーピング部とを有する。また、ドーピング部は、ｎ型不純物が面状にドーピングされた部分であり、ｎ型不純物は、Ｓｉである。また、第２部分は、不純物がドーピングされていない。なお、ＡｌＧａＡｓ／ＧａＡｓ系化合物半導体又はＡｌＧａＡｓ／ＩｎＧａＡｓ系化合物半導体をＩＩＩ−Ｖ族化合物半導体という。
また、例えば、ＡｌＧａＮ／ＧａＮ系ＨＥＭＴに本発明を適用することもできる。例えば図１６に示すように、ＳｉＣ基板１０Ｂ上に、バッファ層１１Ｂ、ＧａＮ電子走行層１３Ｂ、ＡｌＧａＮ電子供給層２３Ｂを順に積層した半導体積層構造２２Ｂを備えるものとすれば良い。例えば、ＳｉＣ基板１０Ｂ上に、バッファ層１１Ｂ、ｉ−ＧａＮ電子走行層１３Ｂ、ｉ−ＡｌＧａＮ電子供給層２３Ｂを順に積層した半導体積層構造２２Ｂを備えるものとすれば良い。そして、ｉ−ＡｌＧａＮ電子供給層２３Ｂを、ｉ−ＡｌｘＧａ１−ｘＮスペーサ層１４Ｂ（第２部分）、ｉ−ＡｌｙＧａ１−ｙＮ（ｘ＜ｙ）層１５Ｂ（第１部分；アンドーピング部）、Ｓｉ−δドーピング層１６Ｂ（第１部分；ドーピング部）、ｉ−ＡｌｙＧａ１−ｙＮ（ｘ＜ｙ）層１７Ｂ（第１部分；アンドーピング部）、ｉ−ＡｌｘＧａ１−ｘＮバリア層１８Ｂ（第２部分）を順に積層させた構造を有するものとすれば良い。ここで、ｘとｙの差は約０．０５程度であれば良く、例えば、ｘ＝０．２５、ｙ＝０．３０などとすれば良い。このように、上述の実施形態の場合と同様に、電子供給層２３Ｂを構成するＡｌＧａＮのＡｌの組成（ＡｌＮ組成）をδドーピング部分の近傍のみ部分的に高くして、電子供給層の伝導帯ＥＣのエネルギーをδドーピング部分の近傍のみ部分的に上昇させるようにすれば良い。このように構成する場合、伝導帯バンド構造は、図１７に示すようになる。なお、図１７中、細い点線はフェルミ準位Ｅｆを示しており、太い点線はこの部分にＳｉ−δドーピングが施されていることを示しており、ＧａＮチャネル層中の波形は電子分布を示している。なお、電子供給層２３Ｂの各層を構成する半導体材料としてＡｌＧａＮを用いているが、これに限られるものではなく、例えばＩｎＡｌＮ層を用いても良い。これをＩｎＡｌＮ／ＧａＮ系ＨＥＭＴという。また、電子走行層１３Ｂの下側に例えばｉ−ＡｌｚＧａ１−ｚＮ下部バリア層を設けて、電子の閉じ込めを改善することも可能である。この場合、ｚは約０．０５〜約０．１０程度とすれば良い。また、電子供給層２３Ｂ上にｎ型ＧａＮキャップ層を設けても良い。なお、このように、ＡｌＧａＮ／ＧａＮ系ＨＥＭＴ又はＩｎＡｌＮ／ＧａＮ系ＨＥＭＴにおいてＳｉ−δドーピング層１６Ｂを設けることで、オーミック抵抗を下げることが可能である。これを第４変形例という。このように構成される第４変形例のものでも、上述の実施形態のものと同様の効果が得られる。なお、この第４変形例の電子供給層２３Ｂを構成するバリア層１８Ｂやスペーサ層１４Ｂに、上述の第１変形例のように、傾斜組成ＡｌＧａＮ層を用いても良い。また、このように構成する場合も、上述の実施形態の場合と同様に、第１部分及び第２部分は、Ａｌを含む。また、第１部分は、第２部分よりもＡｌの組成が高く、第２部分よりも伝導帯のエネルギーが高い。つまり、第１部分と第２部分とは、同一の半導体材料を含み、組成が異なる。また、第１部分は、ｎ型不純物がドーピングされたドーピング部と、ドーピング部を挟み、不純物がドーピングされていないアンドーピング部とを有する。また、ドーピング部は、ｎ型不純物が面状にドーピングされた部分であり、ｎ型不純物は、Ｓｉである。また、第２部分は、不純物がドーピングされていない。なお、ＡｌＧａＮ／ＧａＮ系化合物半導体又はＩｎＡｌＮ／ＧａＮ系化合物半導体をＩＩＩ−Ｖ族化合物半導体という。なお、これらの窒化物半導体に用いる基板１０Ｂとしては、サファイア基板やＳｉ（１１１）基板を用いることもできる。
１０ 基板（ＩｎＰ基板）
１０Ａ 基板（ＧａＡｓ基板）
１０Ｂ 基板（ＳｉＣ基板）
１１、１１Ａ、１１Ｂ バッファ層
１２ ＩｎＡｌＡｓ下部バリア層
１２Ａ ＡｌＧａＡｓ下部バリア層
１３ ＩｎＧａＡｓ電子走行層
１３Ａ ＧａＡｓ電子走行層
１３Ｂ ＧａＮ電子走行層
１４ Ｉｎ０．５２Ａｌ０．４８Ａｓスペーサ層
１４Ａ ＡｌｘＧａ１−ｘＡｓスペーサ層
１４Ｂ ＡｌｘＧａ１−ｘＮスペーサ層
１４Ｘ ＩｎｘＡｌ１−ｘＡｓ（ｘ＜０．５２）スペーサ層
１４Ｙ ＩｎｘＡｌ１−ｘＡｓ（ｘ＝０．５２→０．４）スペーサ層
１４Ｚ ＩｎＰスペーサ層
１５ ＩｎｘＡｌ１−ｘＡｓ（ｘ＜０．５２）層
１５Ａ ＡｌｙＧａ１−ｙＡｓ（ｘ＜ｙ）層
１５Ｂ ＡｌｙＧａ１−ｙＮ（ｘ＜ｙ）層
１６、１６Ａ、１６Ｂ Ｓｉ―δドーピング層
１７ ＩｎｘＡｌ１−ｘＡｓ（ｘ＜０．５２）層
１７Ａ ＡｌｙＧａ１−ｙＡｓ（ｘ＜ｙ）層
１７Ｂ ＡｌｙＧａ１−ｙＮ（ｘ＜ｙ）層
１８ Ｉｎ０．５２Ａｌ０．４８Ａｓバリア層
１８Ａ ＡｌｘＧａ１−ｘＡｓバリア層
１８Ｂ ＡｌｘＧａ１−ｘＮバリア層
１８Ｘ ＩｎｘＡｌ１−ｘＡｓ（ｘ＜０．５２）バリア層
１８Ｙ ＩｎｘＡｌ１−ｘＡｓ（ｘ＝０．４→０．５２）バリア層
１８Ｚ ＩｎＰバリア層
１９ ＩｎＰエッチング停止層
２０ ＩｎＧａＡｓキャップ層
２０Ａ ＧａＡｓキャップ層
２１ ＳｉＯ２膜
２２、２２Ａ、２２Ｂ 半導体積層構造
２３、２３Ａ、２３Ｂ 電子供給層
３１ ソース電極
３２ ドレイン電極
３３ ゲート電極
４１ レジスト膜（ＺＥＰ）
４２ レジスト膜（ＰＭＧＩ）
４３ レジスト膜（ＺＥＰ）
本半導体装置は、基板の上方に少なくとも電子走行層及び電子供給層を含む半導体積層構造を備え、電子供給層は、第１部分と、第１部分を挟む第２部分とを有し、第１部分は、ｎ型不純物がドーピングされたドーピング部と、ドーピング部を挟み、不純物がドーピングされていないアンドーピング部とを有し、ドーピング部の伝導帯のエネルギーがフェルミエネルギー以下に下がらないように第２部分よりも伝導帯のエネルギーが高くなっていることを要件とする。

Claims (11)

  1. 基板の上方に少なくとも電子走行層及び電子供給層を含む半導体積層構造を備え、
    前記電子供給層は、第１部分と、前記第１部分を挟む第２部分とを有し、
    前記第１部分は、前記第２部分よりも伝導帯のエネルギーが高く、かつ、ｎ型不純物がドーピングされたドーピング部と、前記ドーピング部を挟み、不純物がドーピングされていないアンドーピング部とを有することを特徴とする半導体装置。
  2. 前記第１部分と前記第２部分とは、同一の半導体材料を含み、組成が異なることを特徴とする、請求項１に記載の半導体装置。
  3. 前記第１部分及び前記第２部分は、Ａｌを含み、
    前記第１部分は、前記第２部分よりもＡｌの組成が高いことを特徴とする、請求項２に記載の半導体装置。
  4. 前記第１部分と前記第２部分とは、異なる半導体材料を含むことを特徴とする、請求項１に記載の半導体装置。
  5. 前記第２部分は、不純物がドーピングされていないことを特徴とする、請求項１〜４のいずれか１項に記載の半導体装置。
  6. 前記ドーピング部は、ｎ型不純物が面状にドーピングされた部分であることを特徴とする、請求項１〜５のいずれか１項に記載の半導体装置。
  7. 前記ｎ型不純物は、Ｓｉであることを特徴とする、請求項１〜６のいずれか１項に記載の半導体装置。
  8. 前記電子走行層は、ＩｎＧａＡｓを含み、
    前記第１部分及び前記第２部分は、ＩｎＡｌＡｓを含み、
    前記第１部分は、前記第２部分よりもＡｌの組成が高いことを特徴とする、請求項１〜３、５〜７のいずれか１項に記載の半導体装置。
  9. 前記電子走行層は、ＩｎＧａＡｓを含み、
    前記第１部分は、ＩｎＡｌＡｓを含み、
    前記第２部分は、ＩｎＰを含むことを特徴とする、請求項１、４、５〜７のいずれか１項に記載の半導体装置。
  10. 前記電子走行層は、ＧａＡｓ又はＩｎＧａＡｓを含み、
    前記第１部分及び前記第２部分は、ＡｌＧａＡｓを含み、
    前記第１部分は、前記第２部分よりもＡｌの組成が高いことを特徴とする、請求項１〜３、５〜７のいずれか１項に記載の半導体装置。
  11. 前記電子走行層は、ＧａＮを含み、
    前記第１部分及び前記第２部分は、ＡｌＧａＮ又はＩｎＡｌＮを含み、
    前記第１部分は、前記第２部分よりもＡｌの組成が高いことを特徴とする、請求項１〜３、５〜７のいずれか１項に記載の半導体装置。
JP2015506391A 2013-03-18 2013-03-18 半導体装置 Expired - Fee Related JP6222220B2 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2013/057658 WO2014147706A1 (ja) 2013-03-18 2013-03-18 半導体装置

Publications (2)

Publication Number Publication Date
JPWO2014147706A1 true JPWO2014147706A1 (ja) 2017-02-16
JP6222220B2 JP6222220B2 (ja) 2017-11-01

Family

ID=51579443

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015506391A Expired - Fee Related JP6222220B2 (ja) 2013-03-18 2013-03-18 半導体装置

Country Status (4)

Country Link
US (1) US9786743B2 (ja)
EP (1) EP2978013A4 (ja)
JP (1) JP6222220B2 (ja)
WO (1) WO2014147706A1 (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6604036B2 (ja) * 2015-06-03 2019-11-13 富士通株式会社 化合物半導体装置及びその製造方法
US9941398B2 (en) * 2016-03-17 2018-04-10 Taiwan Semiconductor Manufacturing Company Ltd. High-electron-mobility transistor (HEMT) capable of protecting a III-V compound layer
JP6720775B2 (ja) * 2016-08-25 2020-07-08 富士通株式会社 化合物半導体装置、及び化合物半導体装置の製造方法
US12082512B2 (en) 2019-10-24 2024-09-03 Microsoft Technology Licensing, Llc Semiconductor-superconductor hybrid device

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09252113A (ja) * 1996-03-15 1997-09-22 Toshiba Corp 半導体装置
JPH10214962A (ja) * 1996-11-28 1998-08-11 Nec Corp ヘテロ接合型電界効果トランジスタ
JP2007073659A (ja) * 2005-09-06 2007-03-22 Nippon Telegr & Teleph Corp <Ntt> 電界効果トランジスタ

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3689433T2 (de) * 1985-08-20 1994-04-14 Fujitsu Ltd Feldeffekttransistor.
US5061970A (en) * 1990-06-04 1991-10-29 Motorola, Inc. Energy band leveling modulation doped quantum well
JP2924239B2 (ja) * 1991-03-26 1999-07-26 三菱電機株式会社 電界効果トランジスタ
US5313093A (en) * 1991-10-29 1994-05-17 Rohm Co., Ltd. Compound semiconductor device
WO1997017731A1 (fr) * 1995-11-09 1997-05-15 Matsushita Electronics Corporation Transistor a effet de champ
US6160274A (en) * 1996-04-18 2000-12-12 The United States Of America As Represented By The Secretary Of The Army Reduced 1/f low frequency noise high electron mobility transistor
JP4507285B2 (ja) * 1998-09-18 2010-07-21 ソニー株式会社 半導体装置及びその製造方法
JP3442668B2 (ja) * 1998-10-23 2003-09-02 カナレ電気株式会社 量子波干渉層を有した電界効果トランジスタ
JP2001177089A (ja) 1999-12-20 2001-06-29 Nec Corp 電界効果トランジスタ
TWI288435B (en) * 2000-11-21 2007-10-11 Matsushita Electric Ind Co Ltd Semiconductor device and equipment for communication system
JP2003324110A (ja) * 2002-04-26 2003-11-14 Nippon Telegr & Teleph Corp <Ntt> デルタドープトランジスタ構造
JP2004221101A (ja) * 2003-01-09 2004-08-05 Nippon Telegr & Teleph Corp <Ntt> ヘテロ構造型電界効果トランジスタ
JP4801325B2 (ja) 2004-04-08 2011-10-26 パナソニック株式会社 Ｉｉｉ−ｖ族窒化物半導体を用いた半導体装置
JP2007048933A (ja) * 2005-08-10 2007-02-22 Nippon Telegr & Teleph Corp <Ntt> ヘテロ構造電界効果トランジスタ用エピタキシャルウェハ、ヘテロ構造電界効果トランジスタおよびヘテロ構造電界効果トランジスタ作製法
US20090008678A1 (en) * 2006-02-10 2009-01-08 Nec Corporation Semiconductor device
US20080023726A1 (en) * 2006-05-24 2008-01-31 Ilesanmi Adesida Schottky gate metallization for semiconductor devices
US20100270591A1 (en) * 2009-04-27 2010-10-28 University Of Seoul Industry Cooperation Foundation High-electron mobility transistor
JP5925410B2 (ja) * 2010-03-19 2016-05-25 富士通株式会社 半導体装置
JP5953706B2 (ja) * 2011-11-02 2016-07-20 富士通株式会社 化合物半導体装置及びその製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09252113A (ja) * 1996-03-15 1997-09-22 Toshiba Corp 半導体装置
JPH10214962A (ja) * 1996-11-28 1998-08-11 Nec Corp ヘテロ接合型電界効果トランジスタ
JP2007073659A (ja) * 2005-09-06 2007-03-22 Nippon Telegr & Teleph Corp <Ntt> 電界効果トランジスタ

Also Published As

Publication number Publication date
WO2014147706A1 (ja) 2014-09-25
US9786743B2 (en) 2017-10-10
EP2978013A1 (en) 2016-01-27
EP2978013A4 (en) 2016-11-09
JP6222220B2 (ja) 2017-11-01
US20150357420A1 (en) 2015-12-10

Similar Documents

Publication Publication Date Title
US8164117B2 (en) Nitride semiconductor device
US8546848B2 (en) Nitride semiconductor device
WO2010064362A1 (ja) 電界効果トランジスタ
US20070200142A1 (en) High linear enhancement-mode heterostructure field-effect transistor
US12021122B2 (en) Semiconductor device and manufacturing method thereof
JP2011238805A (ja) 電界効果トランジスタ、電界効果トランジスタの製造方法および電子装置
US11929407B2 (en) Method of fabricating high electron mobility transistor
CN111213244A (zh) 具有厚度沿晶体管宽度变化的半导体层的高电子迁移率晶体管
JP2009224605A (ja) 半導体装置およびその製造方法
JP6222220B2 (ja) 半導体装置
TW201926718A (zh) 半導體裝置
US9379205B2 (en) Semiconductor device
WO2023276972A1 (ja) 窒化物半導体装置
US9129891B2 (en) Semiconductor device
US8441037B2 (en) Semiconductor device having a thin film stacked structure
US12034071B2 (en) High electron mobility transistor
US20140252417A1 (en) Semiconductor device and electronic apparatus
JP2011254058A (ja) 化合物半導体エピタキシャルウエハ及び高周波半導体装置
JP6269315B2 (ja) 半導体装置
JPWO2004040638A1 (ja) ヘテロ電界効果トランジスタ、およびその製造方法、ならびにそれを備えた送受信装置
JP2014157908A (ja) 電界効果トランジスタ
JP2008218598A (ja) 化合物半導体装置
JP6047998B2 (ja) 半導体装置
CN118302863A (zh) 氮化物基半导体器件及其制造方法
JP4243593B2 (ja) ヘテロ電界効果トランジスタ、およびその製造方法、ならびにそれを備えた送受信装置

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20161206

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170206

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20170509

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170727

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20170807

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20170905

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170918

R150 Certificate of patent or registration of utility model

Ref document number: 6222220

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees