JPWO2014049689A1 - 通信装置 - Google Patents
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Abstract
Description
また、請求項1に記載の通信装置、および請求項7に記載の電子部品装着装置では、付加データ付与部により、伝送対象のデータに付加データを挿入することで送信データを生成し、付加データ除去部により、送信データから付加データを除去してデータを再生する。これにより、データ伝送に際しデータにスクランブルを行なわないため、データ処理にかかる遅延を低減することが可能となる。また、スクランブル用の回路も不要となり、これに伴い電流消費を低減することができる。
通信装置。
図1および図2に、本発明の実施例の対基板作業機(以下、「作業機」と略す場合がある)10を示す。図1は、作業機10の斜視図であり、図2は、作業機10を上方からの視点において示した概略平面図である。作業機10は、回路基板12に対して回路部品の装着作業を行う回路部品装着機であり、回路基板12を搬送する搬送装置14と、回路基板12に対して回路部品を装着する作動ヘッド16と、その作業ヘッド16を移動させる移動装置18と、回路部品を供給する1対の供給装置20、22とを備えている。
実施例においては、付加データの一例として反転ビットを例示して説明したが、本願はこれに限定されるものではない。例えば、複数ビットの乱数データであっても構わない。連続ビットの後のデータ反転の際にノイズが発生することがある。そのとき、データのビット長N毎に乱数データ挿入することで、ノイズを低減することが可能となる場合がある。
また、トレーニング回数がM1回に達しても、全てのテストビット列に対応するエラー回数M2が規定値を満たさない場合には、ビット長Nは予め設定されたデフォルト値を採用しても構わない。
また、算出されたビットエラーレートが規定のビットエラーレートBERを下回れば、ビット長Nは、ビットエラーレートが規定のビットエラーレートBERより下回るテストビット列の中で最長のビット長であることは必ずしも必要ではないことは言うまでもない。
Claims (7)
- 伝送対象のデータのビット長N毎に、該ビット長Nのデータでの同一ビット値の連続性を遮断する付加データを挿入する付加データ付与部と、
前記送信データから前記付加データを除去して前記データを再生する付加データ除去部とを備えることを特徴とする通信装置。 - 前記付加データは、前続する前記ビット長Nのデータにおける最後尾ビットあるいは後続する前記ビット長Nのデータにおける先頭ビットとは相補の関係にある単ビットデータであることを特徴とする請求項1に記載の通信装
置。 - データ伝送に先立って、予め定められたトレーニングパターンデータにより前記ビット長Nを決定するトレーニングルーチンを制御する制御部を備え、
前記制御部は、
前記トレーニングパターンデータを送信する送信手段と、
前記送信部により送信される前記トレーニングパターンデータを受信する受信手段と、
前記受信部により受信される前記トレーニングパターンデータによりビットエラーレートを算出し、前記ビット長Nを決定する判定手段とを備え、
前記トレーニングパターンデータは、同じビット値が連続するビット列が、該ビット列とは相補の関係にある少なくとも1ビットを挟んで、連続ビット数が1ビットずつ昇べきあるいは降べきに並ぶデータであり、
前記判定手段は、前記連続するビット列(ビット長(X))(X=1以上の整数)毎に、その後段に配置される前記単ビットのエラーを検出して、ビット長Xのビットエラーレートを算出することを特徴とする請求項2に記載の通信装置。 - 前記トレーニングパターンデータは、
同じビット値が連続するビット列が、該ビット列とは相補の関係にある単ビットを挟んで、連続ビット数が1ビットずつ昇べきあるいは降べきに並ぶデータであることを特徴とする請求項3に記載の通信装置。 - 前記トレーニングパターンデータは、
ビット値が互いに相補の関係にあり、各々のビット値の連続ビット数が同数に並ぶビット列がペアをなし、前記ビット列のペアごとに、連続ビット数が1ビットずつ昇べきあるいは降べきに並ぶデータであることを特徴とする請求項3に記載の通信装置。 - 前記トレーニングルーチンは、
前記トレーニングパターンデータを所定回数伝送し、
前記連続するビット列毎に、その後段に配置される前記単ビットがエラーする回数を積算して前記連続するビット列毎にビットエラーレートを算出し、
前記算出されたビットエラーレートが規定のレート以下であるもののうち、最長のビット列を前記ビット長Nとすることを特徴とする請求項3乃至5の何れか1項に記載の通信装置。 - 電子部品の基板への実装作業に係る各種のデータを伝送する電子部品装着装置であって、
伝送対象のデータのビット長N毎に、該ビット長Nのデータでの同一ビット値の連続性を遮断する付加データを挿入する付加データ付与部と、
前記送信データから前記付加データを除去して前記データを再生する付加データ除去部とを備えることを特徴とする電子部品装着装置。
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JPH10145437A (ja) * | 1996-11-12 | 1998-05-29 | Toshiba Corp | 同符号連続回避回路 |
JP2000068950A (ja) * | 1998-08-24 | 2000-03-03 | Fujitsu Ltd | 同符号耐力試験装置 |
JP2001197043A (ja) * | 2000-01-07 | 2001-07-19 | Fujitsu Ltd | 同符号連続耐力試験装置 |
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- 2012-09-25 JP JP2014537871A patent/JP6033877B2/ja active Active
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Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
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JPH10145437A (ja) * | 1996-11-12 | 1998-05-29 | Toshiba Corp | 同符号連続回避回路 |
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