JPWO2014020809A1 - 窒化物半導体装置および窒化物半導体装置の製造方法 - Google Patents

窒化物半導体装置および窒化物半導体装置の製造方法 Download PDF

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Abstract

本発明の窒化物半導体装置は、第２の窒化物半導体層上において、ソース電極およびドレイン電極の間に配置され、かつソース電極の少なくとも一部を覆うように形成されたソース電極側絶縁体保護膜層と、ソース電極側絶縁体保護膜層から離間して配置され、ドレイン電極の少なくとも一部を覆うように形成されたドレイン電極側絶縁体保護膜層と、ソース電極側絶縁体保護膜層とドレイン電極側絶縁体保護膜層との間に、第２の窒化物半導体層に接して形成されて、ｐ型金属酸化物半導体で構成されたゲート層と、を有しており、ゲート層は、ソース電極側絶縁体保護膜層およびドレイン電極側絶縁体保護膜層のそれぞれを介して第２の窒化物半導体層に対向する領域と、第２の窒化物半導体層に接する領域と、を含む。

Description

本発明は、窒化物半導体装置および窒化物半導体装置の製造方法に関する。
図１０は、日本の特開２００４−２７３４８６号公報（特許文献１）に記載のヘテロ接合電界効果トランジスタ（ＨＦＥＴ：Hetro-Junction Field Effect Transistor）の断面図である。
図１０に示すＨＦＥＴ１００は、基板１０１上に、窒化物バッファ層１０２、第１の窒化物半導体層１０３および第２の窒化物半導体層１０４がこの順で形成されている。
図１０に示すＨＦＥＴ１００は、さらに、ソース電極１０５と、ゲート層１０９と、ゲート電極１１０と、ドレイン電極１０６と、を備える。ソース電極１０５と、ゲート層１０９と、ドレイン電極１０６とは、第２の窒化物半導体層１０４の上に、互いに離間して形成されている。ゲート電極１１０は、ゲート層１０９の上に、形成されている。ゲート層２０９の材料は、ｐ型半導体層である。
図１０に示すＨＦＥＴ１００は、第２の窒化物半導体層１０４と第１の窒化物半導体層１０３との界面に生成される２次元電子ガス（２ＤＥＧ）が、チャネルとして機能する。
ＨＦＥＴにおいては、ノーマリオフ（Normally-Off）特性が望まれている。本明細書において、「ノーマリオフ特性」とは、ゲート電圧が０Ｖにおいて、ゲート直下の空乏層の厚さが十分に厚く、かつ、電子が存在しない状態である。
ソース電極１０５とドレイン電極１０６との間に所定の電圧を印加すると、チャネル内の電子がソース電極１０５からドレイン電極１０６に向かって移動する。このとき、ゲート電極１１０に電圧を印加していない状態であるゲート電圧が０Ｖの状態において、ドレイン電流が流れない状態が「ノーマリオフ特性」である。
従来の窒化物半導体装置は、ノーマリオフ特性を得るために、ｐ型半導体で構成したゲート層１０９を前述のように配置する。ｐ型半導体がゲート層１０９の直下の２次元電子ガス（２ＤＥＧ）の電子を枯渇させて、ノーマリオフ特性が得られている。
日本の特開２００９−０７６８４５号公報（特許文献２）に開示された窒化物半導体装置は、ｐ型半導体として、ＮｉＯが用いられている。
特開２００４−２７３４８６号公報 特開２００９−０７６８４５号公報
本発明は、ノーマリオフ特性であり、かつ、オン抵抗を低減することができる窒化物半導体装置の提供を課題とするものである。
本発明の一形態に係る窒化物半導体装置は、
基板と、
前記基板上に形成された窒化物バッファ層と、
前記窒化物バッファ層上に形成された第１の窒化物半導体層と、
前記第１の窒化物半導体層上に形成され、かつ、前記第１の窒化物半導体層よりも大きいバンドギャップを有する材料で構成された第２の窒化物半導体層と、
前記第２の窒化物半導体層上に形成されたソース電極と、
前記第２の窒化物半導体層上に形成され、かつ、前記ソース電極から離間して形成されたドレイン電極と、
前記第２の窒化物半導体層上において、前記ソース電極および前記ドレイン電極の間に配置され、かつ前記ソース電極の少なくとも一部を覆うように形成されたソース電極側絶縁体保護膜層と、
前記第２の窒化物半導体層上において、前記ソース電極側絶縁体保護膜層から離間して配置され、前記ドレイン電極の少なくとも一部を覆うように形成されたドレイン電極側絶縁体保護膜層と、
前記ソース電極側絶縁体保護膜層と前記ドレイン電極側絶縁体保護膜層との間に、前記第２の窒化物半導体層に接して形成されて、ｐ型金属酸化物半導体で構成されたゲート層と、
前記ゲート層の全体を覆い、前記絶縁体保護膜層の少なくとも一部を覆うように形成されたゲート電極と、を備えており、
前記ゲート層は、前記ソース電極側絶縁体保護膜層および前記ドレイン電極側絶縁体保護膜層のそれぞれを介して前記第２の窒化物半導体層に対向する領域と、前記第２の窒化物半導体層に接する領域と、を含む。
本発明の一形態に係る窒化物半導体装置の製造方法は、
基板上に窒化物バッファ層を形成する工程と、
前記窒化物バッファ層上に第１の窒化物半導体層を形成する工程と、
前記第１の窒化物半導体層上において、前記第１の窒化物半導体層よりもＡｌ組成が高い第２の窒化物半導体層を形成する工程と、
前記第２の窒化物半導体層の上において、互いに間隔を有してソース電極とドレイン電極とを形成する工程と、
前記ソース電極と前記ドレイン電極との上を含む第２の窒化物半導体層の上に絶縁体保護膜層を形成する工程と、
前記ソース電極と前記ドレイン電極との間の前記絶縁体保護膜層に開口部を形成する工程と、
前記開口部と前記絶縁体保護膜層の少なくとも一部を覆うようにゲート層を形成する工程と、
前記ゲート層上にゲート電極を形成する工程と、を備え、
前記ゲート層の製造方法においては、
前記開口部が、前記第２の窒化物半導体層の面と前記絶縁体保護膜層の面とを有して構成されており、
前記ゲート層を形成する工程には、前記ゲート層を形成すべき領域以外の前記絶縁体保護膜層上に撥水膜層を化学修飾し、パターンニングを施して、原子層堆積法を用いて前記ゲート層を選択的に成長させる撥水膜形成工程を含む。
本発明によれば、ノーマリオフ特性を有し、かつ、オン抵抗を低減することができる窒化物半導体装置およびその窒化物半導体装置の製造方法を提供することができる。
本発明に係る実施の形態１の窒化物半導体装置の構成を示す断面図 本発明に係る実施の形態１の窒化物半導体装置の一部の構成を示す断面図 本発明に係る実施の形態１の窒化物半導体装置の製造方法の工程を示す図 本発明に係る実施の形態１の窒化物半導体装置の製造方法において、撥水膜パターンニングにより、ＮｉＯを選択成長した光学顕微鏡写真を示す図 ゲート・ソース間電圧Ｖｇｓとドレイン・ソース間電流Ｉｄｓとの関係を示す図 ゲート層形成方法と閾値電圧との関係を示す図 ＮｉＯの正孔濃度に対する計算によるエネルギーダイアグラムを示す図 本発明に係る実施の形態２の窒化物半導体装置の構成を示す断面図 本発明に係る実施の形態２の窒化物半導体装置の製造方法の工程を示す図 本発明に係る実施の形態３の窒化物半導体装置の構成を示す断面図 従来のＨＦＥＴの断面図
以下、本発明の窒化物半導体装置および窒化物半導体装置の製造方法について、添付の図面を参照しながら説明する。なお、本発明について、以下の実施の形態および添付の図面を用いて説明を行うが、これは例示を目的としており、本発明がこれらの構成に限定されることを意図するものではない。
（本発明者らの知見）
図１０に示したように、窒化物半導体装置において、高い正孔濃度を有するｐ型半導体層でゲート層１０９を形成することが困難な場合、ノーマリオフ特性を有するためには、第２の窒化物半導体層１０４を薄く形成するか、又は、第２の窒化物半導体層１０４のＡｌ組成を低下させる必要がある。
そのように構成した場合、２次元電子ガス（２ＤＥＧ）層の電子濃度が低下し、ソース電極１０５とドレイン電極１０６との間のオン抵抗が高くなる。窒化物半導体装置において、ノーマリオフ特性とオン抵抗を小さくすることとは、トレードオフの関係があり、両立させることは困難である。
特許文献１の窒化物半導体装置において、ノーマリオフ特性を得るためには、例えば、ゲート層１０９の下部の第２の窒化物半導体層１０４の厚みを薄くすることが考えられる。その場合には、２次元電子ガス（２ＤＥＧ）層のキャリア濃度が低くなり、ソース・ゲート間、ドレイン・ゲート間の抵抗が高くなる。その結果、オン抵抗が高くなるという問題がある。
また、特許文献２の窒化物半導体装置ではノーマリオフ特性を得るため、ゲート層直下の第２の窒化物半導体層を薄く形成している。ゲート層の直下の第２の窒化物半導体層を薄く形成しているため、ゲート層直下の２次元電子ガス（２ＤＥＧ）層の電子濃度が低下する。その結果、特許文献２の窒化物半導体装置の構成は、オン抵抗が高くなるという問題を有している。
上記のように、従来の窒化物半導体装置（ＨＦＥＴ）においては、ノーマリオフ特性を有する構成とオン抵抗を低くする構成とを両立させることが非常に困難であると本発明者らは知見した。この知見に基づいて、本発明者らは、ノーマリオフ特性を有し、かつ、オン抵抗を低減することができる窒化物半導体装置の構成を発明するものである。
本発明に係る第１の態様の窒化物半導体装置は、
基板と、
前記基板上に形成された窒化物バッファ層と、
前記窒化物バッファ層上に形成された第１の窒化物半導体層と、
前記第１の窒化物半導体層上に形成され、かつ、前記第１の窒化物半導体層よりも大きいバンドギャップを有する材料で構成された第２の窒化物半導体層と、
前記第２の窒化物半導体層上に形成されたソース電極と、
前記第２の窒化物半導体層上に形成され、かつ、前記ソース電極から離間して形成されたドレイン電極と、
前記第２の窒化物半導体層上において、前記ソース電極および前記ドレイン電極の間に配置され、かつ前記ソース電極の少なくとも一部を覆うように形成されたソース電極側絶縁体保護膜層と、
前記第２の窒化物半導体層上において、前記ソース電極側絶縁体保護膜層から離間して配置され、前記ドレイン電極の少なくとも一部を覆うように形成されたドレイン電極側絶縁体保護膜層と、
前記ソース電極側絶縁体保護膜層と前記ドレイン電極側絶縁体保護膜層との間に、前記第２の窒化物半導体層に接して形成されて、ｐ型金属酸化物半導体で構成されたゲート層と、
前記ゲート層の全体を覆い、前記絶縁体保護膜層の少なくとも一部を覆うように形成されたゲート電極と、を備えており、
前記ゲート層は、前記ソース電極側絶縁体保護膜層および前記ドレイン電極側絶縁体保護膜層のそれぞれを介して前記第２の窒化物半導体層に対向する領域と、前記第２の窒化物半導体層に接する領域と、を含む。
本発明に係る第２の態様の窒化物半導体装置は、
基板と、
前記基板上に形成された窒化物バッファ層と、
前記窒化物バッファ層上に形成された第１の窒化物半導体層と、
前記第１の窒化物半導体層上に形成され、前記第１の窒化物半導体層よりもＡｌ組成が高い第２の窒化物半導体層と、
前記第２の窒化物半導体層の上において、互いに間隔を有して形成されたソース電極とドレイン電極と、
前記ソース電極と前記ドレイン電極との間の領域に形成され、ソース電極側とドレイン電極側に分ける開口部を有する絶縁体保護膜層と、
前記開口部の少なくとも側面と底面を覆うように形成されたゲート層と、
前記ゲート層を覆うように形成されたゲート電極と、を備え、
前記開口部の側面が前記絶縁体保護膜層の面であり、前記開口部の底面が前記第２の窒化物半導体層の面であり、
前記ソース電極と前記ゲート層と前記ドレイン電極が、前記第２の窒化物半導体層上の同一平面上に形成され、
前記ゲート層が、ｐ型金属酸化物半導体で形成されている。
本発明に係る第３の態様の窒化物半導体装置は、
基板と、
前記基板上に形成された窒化物バッファ層と、
前記窒化物バッファ層上に形成された第１の窒化物半導体層と、
前記第１の窒化物半導体層上に形成され、前記第１の窒化物半導体層よりもＡｌ組成が高い第２の窒化物半導体層と、
前記第２の半導体層積層体の上において、互いに間隔を有して形成されたソース電極とドレイン電極と、
前記ソース電極と前記ドレイン電極との間の領域に形成され、ソース電極側とドレイン電極側に分ける開口部を有する絶縁体保護膜層と、
前記開口部の少なくとも側面と底面を覆うように形成されたゲート層と、
前記ゲート層を覆うように形成されたゲート電極と、を備え、
前記開口部の側面が前記絶縁体保護膜層の面であり、前記開口部の底面が前記第２の窒化物半導体層の面であり、
前記絶縁体保護膜層の前記開口部に形成された前記ゲート層が、前記ソース電極と前記ドレイン電極に対して空間を介して分離されており、
前記ソース電極と前記ゲート層と前記ドレイン電極が、前記第２の窒化物半導体層上の同一平面上に形成され、
前記ゲート層が、ｐ型金属酸化物半導体で形成されている。
本発明に係る第４の態様の窒化物半導体装置は、前記第１の態様乃至第３の態様いずれかの態様において、前記ソース電極と前記ドレイン電極との電極間距離が、５μｍ以下が好ましい。
本発明に係る第５の態様の窒化物半導体装置は、前記第１の態様乃至第３の態様いずれかの態様において、前記ｐ型金属酸化物半導体が、酸化ニッケルが好ましい。
本発明に係る第６の態様の窒化物半導体装置は、前記第１の態様乃至第３の態様いずれかの態様において、前記ｐ型金属酸化物半導体の正孔濃度が、1×１０17cm-3以上１×１０19cm-3以下が好ましい。
本発明に係る第７の態様の窒化物半導体装置は、前記第５の態様において、前記酸化ニッケルからなるｐ型金属酸化物半導体が、リチウム、ナトリウム、カリウム、ルビジウム、セシウムからなるアルカリ金属を1×１０17cm-3以上１×１０21cm-3以下ドープされていることが好ましい。
本発明に係る第８の態様の窒化物半導体装置は、前記第１の態様乃至第３の態様いずれかの態様において、前記ｐ型金属酸化物半導体が、（１１１）配向している単結晶が好ましい。
本発明に係る第９の態様の窒化物半導体装置は、前記第２の態様又は第３の態様において、前記ｐ型金属酸化物半導体が、前記開口部および前記絶縁体保護膜層の上部に形成されてもよい。
本発明に係る第１０の態様の窒化物半導体装置は、前記第２の態様又は第３の態様において、前記ｐ型金属酸化物半導体が、前記開口部のみに形成されてもよい。
本発明に係る第１１の態様の窒化物半導体装置は、前記第１の態様乃至第３の態様いずれかの態様において、前記ｐ型金属酸化物半導体が、前記ソース電極および前記ドレイン電極の上部に形成された前記絶縁体保護膜層に形成してもよい。
本発明に係る第１２の態様の窒化物半導体装置は、前記第１の態様乃至第３の態様いずれかの態様において、前記第１の窒化物半導体層が、Ａｌx1Ｇａ1-xＮ（０≦ｘ≦１）で構成され、前記第２の窒化物半導体層が、ＡｌyＧａ1-y-zInｚＮ（０≦ｙ≦１、０≦ｚ≦１）で構成されてもよい。
本発明に係る第１３の態様の窒化物半導体装置においては、前記第１の態様乃至第３の態様いずれかの態様において、前記絶縁体保護膜層が、窒化物絶縁体保護膜層上に酸化物絶縁体保護膜層を形成して構成してもよい。
本発明に係る第１４の態様の窒化物半導体装置においては、前記第１３の態様において、前記酸化物絶縁体保護膜層の厚さが、１ｎｍ以上５０ｎｍ以下であることが好ましい。
本発明に係る第１５の態様の窒化物半導体装置は、前記第１の態様乃至第３の態様いずれかの態様において、前記絶縁体保護膜とゲート電極の界面に撥水膜層を形成してもよい。
本発明に係る第１６の態様の窒化物半導体装置は、前記第１の態様乃至第３の態様いずれかの態様において、前記絶縁体保護膜とゲート電極との界面にフッ化炭素鎖、炭化水素鎖を形成してもよい。
本発明に係る第１７の態様の窒化物半導体装置の製造方法は、
基板上に窒化物バッファ層を形成する工程と、
前記窒化物バッファ層上に第１の窒化物半導体層を形成する工程と、
前記第１の窒化物半導体層上において、前記第１の窒化物半導体層よりもＡｌ組成が高い第２の窒化物半導体層を形成する工程と、
前記第２の窒化物半導体層の上において、互いに間隔を有してソース電極とドレイン電極とを形成する工程と、
前記ソース電極と前記ドレイン電極との上を含む第２の窒化物半導体層の上に絶縁体保護膜層を形成する工程と、
前記ソース電極と前記ドレイン電極との間の前記絶縁体保護膜層に開口部を形成する工程と、
前記開口部と前記絶縁体保護膜層の少なくとも一部を覆うようにゲート層を形成する工程と、
前記ゲート層上にゲート電極を形成する工程と、を備え、
前記ゲート層の製造方法においては、
前記開口部が、前記第２の窒化物半導体層の面と前記絶縁体保護膜層の面とを有して構成されており、
前記ゲート層を形成する工程には、前記ゲート層を形成すべき領域以外の前記絶縁体保護膜層上に撥水膜層を化学修飾し、パターンニングを施して、原子層堆積法を用いて前記ゲート層を選択的に成長させる撥水膜形成工程を含む。
本発明に係る第１８の態様の窒化物半導体装置の製造方法は、
基板上に窒化物バッファ層を形成する工程と、
前記窒化物バッファ層上に第１の窒化物半導体層を形成する工程と、
前記第１の窒化物半導体層上において、前記第１の窒化物半導体層よりもＡｌ組成が高い第２の窒化物半導体層を形成する工程と、
前記第２の窒化物半導体層上に絶縁体保護膜層を形成する工程と、
前記絶縁体保護膜層に底面が前記第２の窒化物半導体層の面となる開口部を形成する工程と、
前記開口部を被うようにゲート層を形成する工程と、
前記ゲート層上にｐ型金属酸化物半導体のゲート電極を形成する工程と、
前記ゲート電極の両側の前記絶縁体保護膜層を除去して、前記第２の窒化物半導体層上に互いに間隔を有して、前記ゲート層と前記ゲート電極を用いてセルフアライン法によりソース電極とドレイン電極とを形成する工程と、を備え、
前記ゲート層の製造方法においては、
前記ゲート層を形成する工程には、前記ゲート層を形成すべき領域以外の前記絶縁体保護膜層上に撥水膜層を化学修飾し、パターンニングを施して、原子層堆積法を用いて前記ゲート層を選択的に成長させる撥水膜形成工程を含む、窒化物半導体装置の製造方法。
本発明に係る第１９の態様の窒化物半導体装置の製造方法は、前記の第１７の態様又は第１８の態様において、前記ゲート層を形成した後、酸素雰囲気中で熱処理をする工程を含み、
前記ゲート層が、酸化ニッケルで形成され、かつ、1×１０17cm-3以上１×１０19cm-3以下の正孔濃度を有することが好ましい。
本発明に係る第２０の態様の窒化物半導体装置の製造方法は、前記の第１７の態様又は第１８の態様において、撥水膜形成工程が、ＣＦ３（ＣＦ２）７Ｃ２Ｈ４ＳｉＣｌ３等のフッ化炭素鎖、またはＣＨ３（ＣＨ２）１７ＳｉＣｌ３等の炭化水素鎖を有するシランカップリング剤により形成される工程を含むものでもよい。
上記のように構成された本発明の窒化物半導体装置およびその窒化物半導体装置の製造方法によれば、ノーマリオフ特性を有し、かつ、オン抵抗が低減された窒化物半導体装置を得ることができる。
（実施の形態１）
以下、本発明に係る実施の形態１の窒化物半導体装置およびその製造方法について、添付の図面を参照しながら説明する。図１Ａは、本発明に係る実施の形態１の窒化物半導体装置２００の断面図である。
図１Ａに示す窒化物半導体装置２００は、基板２０１と、窒化物バッファ層２０２と、第１の窒化物半導体層２０３と、第２の窒化物半導体層２０４と、ソース電極２０５と、ドレイン電極２０６と、絶縁体保護膜層２０７と、ゲート層２０９と、ゲート電極２１０とを備える。窒化物半導体装置２００の一例は、ヘテロ接合電界効果トランジスタ（ＨＦＥＴ）である。以下、窒化物半導体装置２００の各構成要素を説明する。
＜基板２０１＞
基板２０１の材料の例は、シリコン、サファイア、ＳｉＣである。
基板２０１の材料がサファイア又はＳｉＣの場合、後述する窒化物バッファ層２０２、第１の窒化物半導体層２０３、および第２の窒化物半導体層２０４は、有機金属気相成長法（ＭＯＣＶＤ：MetalOrganic Chemical Vapor Deposition）を用いて、それぞれの層を形成する。
基板２０１は、第１の面と、その第１の面と対向する第２の面とを有する。基板２０１の第１の面は、後述する窒化物バッファ層２０２と接する面である。
＜窒化物バッファ層２０２＞
窒化物バッファ層２０２は、基板２０１の上に形成されている。
基板２０１の第１の面の上に、窒化物バッファ層２０２をエピタキシャル成長させることにより、基板２０１の第１の面と接する窒化物バッファ層２０２の面は、基板２０１の第１の面と結晶方位が揃う。例えば、基板２０１の材料がシリコンであり、かつ、第１の面が（１１１）面の場合、窒化物バッファ層２０２における基板２０１と接する面は、（０００１）面となる。また、基板２０１の材料がサファイアであり、かつ、第１の面が（０００１）面の場合、窒化物バッファ層２０２における基板２０１と接する面は、（０００１）面となる。
窒化物バッファ層２０２の材料の例としては、ＡｌＮ、ＡｌＧａＮである。窒化物バッファ層２０２は、ＡｌＮ又はＡｌＧａＮの単層構造を有しても良いし、ＡｌＮおよびＡｌＧａＮの多層構造としても良い。
また、窒化物バッファ層２０２は、基板２０１にシリコン（Ｓｉ）を用いた場合に、基板２０１の上部に、後述する第１の窒化物半導体層２０３および第２の窒化物半導体層２０４に内在する応力（反り）を緩和できる。
窒化物バッファ層２０２は、ＡｌｘＧａ１−ｘＮ（０＜ｘ＜１）の多層構造とすることで、後述する第１の窒化物半導体層２０３および第２の窒化物半導体層２０４の応力をより緩和することができる。ＡｌｘＧａ１−ｘＮ（０＜ｘ＜１）の多層構造とは、例えば、それぞれの層で、Ａｌ又はＧａの組成の異なる層を意味する。
＜第１の窒化物半導体層２０３＞
第１の窒化物半導体層２０３は、窒化物バッファ層２０２の上に形成されている。
基板２０１の第１の面の上にエピタキシャル成長した窒化物バッファ層２０２の上に、第１の窒化物半導体層２０３をエピタキシャル成長させることにより、窒化物バッファ層２０２と接する第１の窒化物半導体層２０３の面は、基板２０１の第１の面と結晶方位が揃う。例えば、基板２０１の材料がシリコンであり、かつ、第１の面が（１１１）面の場合、第１の窒化物半導体層２０３における窒化物バッファ層２０２と接する面は、（０００１）面となる。また、基板２０１の材料がサファイアであり、かつ、第１の面が（０００１）面の場合、第１の窒化物半導体層２０３における窒化物バッファ層２０２と接する面は、（０００１）面となる。
第１の窒化物半導体層２０３の材料の例は、アンドープのＧａＮである。本明細書において、「アンドープ」とは、不純物を意図的に導入していないことを意味する。第１の窒化物半導体層２０３は、０．１５μｍ以上５μｍ以下の厚みを有することが望ましい。
＜第２の窒化物半導体層２０４＞
第２の窒化物半導体層２０４は、第１の窒化物半導体層２０３の上に形成されている。
基板２０１の第１の面の上に、窒化物バッファ層２０２および第１の窒化物半導体層２０３をこの順にエピタキシャル成長させる。エピタキシャル成長させた第１の窒化物半導体層２０３の上に、第２の窒化物半導体層２０４をエピタキシャル成長させることにより、第１の窒化物半導体層２０３と接する第２の窒化物半導体層２０４の面は、基板２０１の第１の面と結晶方位が揃う。例えば、基板２０１の材料がシリコンであり、かつ、第１の面が（１１１）面の場合、第１の窒化物半導体層２０３における窒化物バッファ層２０２と接する面は、（０００１）面となる。また、基板２０１の材料がサファイアであり、かつ、第１の面が（０００１）面の場合、第１の窒化物半導体層２０３における窒化物バッファ層２０２と接する面は、（０００１）面となる。
第２の窒化物半導体層２０４の材料は、第１の窒化物半導体層２０３の材料よりも大きいバンドギャップを有し、かつ第１の窒化物半導体層２０３よりも小さい格子定数を有する。第２の窒化物半導体層２０４の材料の例は、ＡｌｘＩｎｙＧａ1-ｘ-ｙＮ（ここで、０≦ｘ＜１、ｂは０≦ｙ＜１）である。
第２の窒化物半導体層２０４は、１０ｎｍ以上５０ｎｍ以下の厚みを有することが望ましい。
図１Ｂに、窒化物半導体装置２００の断面図を示す。図１Ｂは、図１Ａの第２の窒化物半導体層２０４上を中心に拡大した図である。図１Ｂにおいて、説明に関連しない基板２０１、窒化物バッファ層２０２、および第１の窒化物半導体層２０３は省略している。
図１Ｂに示すように、第２の窒化物半導体層２０４は、第１の領域２００１と、第２の領域２００２と、第３の領域２００３と、第４の領域２００４と、第５の領域２０００５とに分けられる。図１Ｂにおいては、第１の領域２００１から第５の領域２００５は、この順に左から並んでいる。
ソース電極２０５、ドレイン電極２０６、絶縁体保護膜層２０７、およびゲート層２０９の詳細は後述するが、第２の窒化物半導体層２０４との位置関係を先に説明する。
第２の窒化物半導体層２０４における第１の領域２００１は、その上面がソース電極２０５と接している面を含む領域である。具体的には、第１の領域２００１は、第２の窒化物半導体層２０４の膜厚方向（図１Ｂの上下方向）を上下方向として、ソース電極２０５に接している面より下方の領域を含む。第１の領域２００１に続く第２の領域２００２から第５の領域２００５についても同様に、図１Ｂに示す第２の領域２００２から第５の領域２００５におけるそれぞれの上面より第２の窒化物半導体層２０４の膜厚方向（図１Ｂの上下方向）における下方の領域を含むものである。なお、「第２の窒化物半導体層２０４の膜厚方向」とは、基板２０１の第１の面と垂直な方向と概ね同一の意味を表す。
第２の領域２００２および第４の領域２００４は、その上面が絶縁体保護膜層２０７に接している領域である。第３の領域２００３は、その上面がゲート層２０９に接している領域である。第５の領域２００５は、その上面がドレイン電極２０６に接している領域である。
第２の窒化物半導体層２０４における第２の領域２００２、第３の領域２００３、および第４の領域２００４は、同じ厚みを有することが望ましい。本明細書において、「同じ厚み」とは、第２の窒化物半導体層２０４を形成する装置が制御可能な最小の厚み程度に異なる厚みは、同じ厚みとみなす。例えば、制御可能な厚みとは、数ｎｍである。
第２の窒化物半導体層２０４の第２の領域２００２、第３の領域２００３、および第４の領域２００４は、同じ組成を有する材料で構成されていることが望ましい。
本明細書において、「同じ組成」とは、第２の窒化物半導体層２０４を形成する装置が制御可能な最小の組成程度に異なる組成は、同じ組成とみなす。
第２の窒化物半導体層２０４の第２の領域２００２、第３の領域２００３、および第４の領域２００４を同じ厚み、Ａｌ組成にすることにより、２次元電子ガス（２ＤＥＧ）濃度を低下させることなく形成できる。
＜ソース電極２０５およびドレイン電極２０６＞
ソース電極２０５およびドレイン電極２０６は、第２の窒化物半導体層２０４上に、互いに間隔をおいて離間して形成されている。また、ソース電極２０５およびドレイン電極２０６は、後述するゲート層２０９とも離れて形成されている。
ソース電極２０５は、第２の窒化物半導体層２０４の第１の領域２００１と接している。ドレイン電極２０６は、第２の窒化物半導体層２０４の第５の領域２００５と接している。
ソース電極２０５およびドレイン電極２０６は、例えば、チタン（Ｔｉ）、アルミニウム（Ａｌ）、およびハフニウム（Ｈｆ）のそれぞれの材料の膜を積層して形成されている積層構造である。ソース電極２０５とドレイン電極２０６は、コンタクト抵抗が低い材料であることが望ましい。例えば、ハフニウム（Ｈｆ）に代わりに、バナジウム（Ｖ）又はジルコニウム（Ｚｒ）を用いればよい。
ソース電極２０５およびドレイン電極２０６は、好ましくは、２０ｎｍ以上５００ｎｍ以下の厚みを有することが望ましい。ソース電極２０５およびドレイン電極２０６は、さらに望ましくは、４０ｎｍ以上２００ｎｍ以下の厚みを有する。
ソース電極２０５とドレイン電極２０６と間は、５μｍ以下の距離であり、かつ、離間して形成されていることが望ましい。なお、前記の５μｍ以下の距離は、０μｍを除くものである。
＜絶縁体保護膜層２０７＞
絶縁体保護膜層２０７は、ソース電極２０５、ドレイン電極２０６、および第２の窒化物半導体層２０４のそれぞれの少なくとも一部を覆うように形成されている。
絶縁体保護膜層２０７は、第２の窒化物半導体層２０４の第２の領域２００２および第４の領域２００４の表面を覆っている。
絶縁体保護膜層２０７は、ソース電極２０５の少なくとも一部を覆っている。絶縁体保護膜層２０７は、第２の窒化物半導体層２０４の第１の領域２００１とソース電極２０５とを介して、対向している。
絶縁体保護膜層２０７は、ドレイン電極２０６の少なくとも一部を覆っている。絶縁体保護膜層２０７は、第２の窒化物半導体層２０４の第５の領域２００５とドレイン電極２０６とを介して、対向している。
絶縁体保護膜層２０７は、第２の窒化物半導体層２０４の第３の領域２００３の表面には、形成されていないため、一様な膜の形状ではない。絶縁体保護膜層２０７は、ソース電極２０５の上部および第２の領域２００２の上部に形成された領域と、ドレイン電極２０６の上部および第４の領域２００４の上部に形成された領域とで構成され、それぞれが分離した形状を有していても良い。または、絶縁体保護膜層２０７は、ソース電極２０５の上部および第２の領域２００２の上部に形成された領域と、ドレイン電極２０６の上部および第４の領域２００４の上部に形成された領域とで囲まれた凹部（開口部）を有していても良い。
図１Ｂに示すように、第２の窒化物半導体層２０４の上表面で構成された底面２０８ａと、絶縁体保護膜層２０７で構成されている側面２０８ｂとで、囲まれた領域を、開口部２０８とも表記する。
しがって、開口部２０８に相当する領域には絶縁体保護膜層２０７が形成されていない。すなわち、第２の窒化物半導体層２０４の上表面において、開口部２０８が形成されている領域には、絶縁体保護膜層２０７が形成されておらず、後述するゲート層２０９が第２の窒化物半導体層２０４の上表面と直接接して形成されている。
絶縁体保護膜層２０７において、ソース電極２０５およびドレイン電極２０６と接する側面を外部側面と表記し、第２の領域２００２および第４の領域の上部形成された領域においてゲート層２０９と接する側面を内部側面と表記する。
絶縁体保護膜層２０７の材料の例としては、窒化シリコン（ＳｉＮｘ）、酸化シリコン（ＳｉＯｘ）、ＡｌＮ等である。絶縁体保護膜層２０７は、単層構造又は多層構造である。
絶縁体保護膜層２０７は、第２の窒化物半導体層２０４の第２の領域２００２および第４の領域２００４と直接接していることにより、第２の領域２００２および第４の領域２００４に形成される表面準位を減少させる。
第２の窒化物半導体層２０４の第２の領域２００２および第４の領域２００４の下部に形成されている第１の窒化物半導体層２０３と第２の窒化物半導体層２０４との界面に２次元電子ガス（２ＤＥＧ）層が形成されている。表面準位の低減により、２ＤＥＧ層のキャリア濃度を上昇させることができるため、窒化物半導体装置２００のオン抵抗を低減することができる。
第２の窒化物半導体層２０４の第２の領域２００２および第４の領域２００４上に形成された絶縁体保護膜層２０７は、後述するゲート電極２１０に正電圧を印加したときに誘電体膜として機能する。その結果、第２の窒化物半導体層２０４の第２の領域２００２および第４の領域２００４の下にある第１の窒化物半導体層２０３と、第２の窒化物半導体層２０４との界面で形成される２ＤＥＧ層のキャリア濃度を上昇させることができるため、オン抵抗を低減することができる。
絶縁体保護膜層２０７は１０ｎｍ以上２００ｎｍ以下の厚みを有することが望ましい。
好ましくは、絶縁体保護膜層２０７は、第２の窒化物半導体層２０４の上においてソース電極２０５およびドレイン電極２０６の少なくとも一部を覆うように形成された窒化物絶縁体保護膜層２０７ａと、この窒化物絶縁体保護膜層２０７ａの上に形成された酸化物絶縁体保護膜層２０７ｂとを含む。絶縁体保護膜層２０７は、窒化物絶縁体保護膜層２０７ａを有することにより、第２の窒化物半導体層２０４との密着性向上に寄与する。また、窒化物絶縁体保護膜層２０７ａは２ＤＥＧ層の濃度上昇に寄与する。酸化物絶縁体保護膜層２０７ｂは後述する撥水膜層２１１との密着性が向上に寄与する。
なお、酸化物絶縁体保護膜層２０７ｂの厚みは、１ｎｍよりも薄くなると、後述する撥水膜層２１１との密着性が悪くなり、反対に５０ｎｍよりも厚くなると窒化物絶縁体保護膜層２０７ａとの密着性が悪くなる。したがって、酸化物絶縁体保護膜層２０７ｂは、１ｎｍ以上５０ｎｍ以下の厚みを有することが望ましい。
実施の形態１の窒化物半導体装置においては、ゲート層２０９と第２の窒化物半導体層２０４の第３の領域２００２が直接接して構成されているため、絶縁体保護膜層２０７はソース電極側の絶縁体保護膜層（ソース電極形成領域）２０７ｓと、ドレイン電極側の絶縁体保護膜層（ドレイン電極形成領域）２０７ｄとにゲート層２０９により分けられている。
したがって、絶縁体保護膜層２０７は、第２の窒化物半導体層２０４上におけるソース電極２０５の形成領域に配置され、ソース電極の少なくとも一部を覆うように形成されたソース電極側絶縁体保護膜層２０７ｓと、第２の窒化物半導体層２０４上において前記のソース電極側絶縁体保護膜層２０７ｓから離れて配置され、ドレイン電極の少なくとも一部を覆うように形成されたドレイン電極側絶縁体保護膜層２０７ｄとを有して構成されている。ゲート層２０９は、ソース電極側絶縁体保護膜層２０７ｓとドレイン電極側絶縁体保護膜層２０７ｄとの間に、それぞれを分けるように、前記第２の窒化物半導体層２０４に接して形成されている。ゲート層２０９は、ｐ型半導体で構成されている。
ゲート層２０９は、ソース電極側絶縁体保護膜層２０７ｓおよびドレイン電極側絶縁体保護膜層２０７ｄのそれぞれを介して第２の窒化物半導体層２０４に対向する領域（領域２００２および領域２００４）と、第２の窒化物半導体層２０４に接する領域（領域２００３）と、を含むものである。
なお、図１Ａに示すように、ゲート電極２１０は、ゲート層２０９の上面の全体を覆うとともに、絶縁体保護膜層２０７の少なくとも一部を覆うように形成されている。なお、ここで、ゲート層２０９における上面とは、図１Ａにおける上側の面であり、下側にある基板２０１と反対側の面である。なお、本明細書においては、基板２０１の第１の面に直交する方向を上下方向として説明する。
＜撥水膜層２１１＞
撥水膜層２１１は、絶縁体保護膜層２０７の上部において少なくとも一部に形成されていても良い。例えば、撥水膜層２１１は、絶縁体保護膜層２０７、ソース電極２０５、およびドレイン電極２０６を介して、第２の窒化物半導体層２０４の第１の領域２００１、第２の領域２００２、第４の領域２００４、および第５の領域２００５に対向するように、絶縁体保護膜層２０７の上部に形成されている。
絶縁体保護膜層２０７の上部で、かつ、撥水膜層２１１が形成されている部分には、後述するゲート層２０９が形成され難い。したがって、撥水膜層２１１を形成することにより、ゲート層２０９を形成する位置を制御することができる。
撥水膜層２１１は、絶縁体保護膜層２０７の上部の表面を化学吸着、或いは物理吸着により被覆できる。撥水膜層２１１の材料の例は、ＣＦ３（ＣＦ２）７Ｃ２Ｈ４ＳｉＣｌ３、ＣＨ３（ＣＨ２）１７ＳｉＣｌ３である。撥水膜層２１１は、ＣＦ３（ＣＦ２）７Ｃ２Ｈ４ＳｉＣｌ３等のフッ化炭素鎖、または炭化水素鎖を有するシランカップリング剤である。
撥水膜層２１１は、撥水膜層２１１と水（Ｈ２Ｏ）との接触角が１００度以上の撥水性を有することが望ましい。
＜ゲート層２０９＞
ゲート層２０９は、第２の窒化物半導体層２０４の上表面に接し、かつ、ソース電極２０５およびドレイン電極２０６の間の領域に形成され、ソース電極２０５およびドレイン電極２０６と電気的に離間（絶縁）して形成されている。
ゲート層２０９は、第２の窒化物半導体層２０４における第３の領域２００３の表面と接触する領域を有する。
第２の窒化物半導体層２０４の膜厚方向（図１Ｂにおける上下方向）において、第２の窒化物半導体層２０４の第２の領域２００２および第４の領域２００４と対向するゲート層２０９は、絶縁体保護膜層２０７を介して形成されている。第２の窒化物半導体層２０４の第２の領域２００２および第４の領域２００４と上下方向において対向する絶縁体保護膜層２０７の領域において、ゲート層２０９は、絶縁体保護膜層２０７の内部側面２０８ｂと接する領域と、絶縁体保護膜層２０７の上面と接する領域とを有する。図１Ｂに示すように、ソース電極２０５およびドレイン電極２０６と、ゲート層２０９との間、並びにソース電極２０５およびドレイン電極２０６と、後述するゲート電極２１０との間には、絶縁体保護膜層２０７が形成されている。ゲート層２０９の材料の例としては、ｐ型金属酸化物半導体である。
前述のように、第２の窒化物半導体層２０４の第２の領域２００２および第４の領域２００４と上下方向において対向するようにゲート層２０９が形成されている。そのため、ゲート層２０９は、第２の窒化物半導体層２０４に接する領域（第３の領域２００３）のみを有する場合より、第２の窒化物半導体層２０４に対向する領域（第２の領域２００２から第４の領域２００４）が増えることになる。
後述するゲート電極２１０に正電圧を印加したときに、第２の窒化物半導体層２０４の第２の領域２００２および第４の領域２００４の下部にある第１の窒化物半導体層２０３および第２の窒化物半導体層２０４との界面で形成される２ＤＥＧ層のキャリア濃度を上昇させることができる。その結果、実施の形態１の窒化物半導体装置２００は、第２の窒化物半導体層２０４に接する領域のみで構成されるゲート層のみを有する窒化物半導体装置に比べて、オン抵抗を大幅に低減することができる。
実施の形態１の窒化物半導体装置２００においては、ゲート層２０９にｐ型金属酸化物半導体を用いることにより、第２の窒化物半導体層２０４の膜厚方向（上下方向）において、第２の窒化物半導体層２０４の第３の領域２００３の下部に形成されている第１の窒化物半導体層２０３と第２の窒化物半導体層２０４との界面で形成される２ＤＥＧ層のポテンシャルを高くし、２ＤＥＧ層の電子を枯渇させることができる。窒化物半導体層２００において、ノーマリオフ特性を得るためには、２ＤＥＧ層のポテンシャルをフェルミレベルよりも高い位置に形成する必要がある。
２ＤＥＧ層のポテンシャル高さは、ゲート層２０９の正孔濃度、２ＤＥＧ層のキャリア濃度によって制御することができる。２ＤＥＧ層のキャリア濃度は、第２の窒化物半導体層２０４のＡｌ組成、膜厚によって決まる。自発分極、ピエゾ分極より計算した２ＤＥＧ層のキャリア濃度は、Ａｌ組成によって７×１０１１ｃｍ−２から６×１０１３ｃｍ−２まで制御可能である。２ＤＥＧ層のポテンシャルを制御するには正孔濃度が５×１０１５ｃｍ−３以上あることが望ましい。また、一般的に、１×１０１９ｃｍ−３より多い正孔濃度を有するｐ型金属酸化物半導体を形成することは難しい。ｐ型金属酸化物半導体層の正孔濃度は、５×１０１５ｃｍ−３以上１×１０１９ｃｍ−３以下が望ましい。さらに、ノーマリオフ特性を得るため２ＤＥＧ層のポテンシャルをフェルミレベルよりも高い位置に形成するには、３×１０１８ｃｍ−３以上１×１０１９ｃｍ−３以下の正孔濃度が望ましい。
正孔濃度の制御は、アルカリ金属、例えばリチウム、ナトリウム、カリウム、ルビジウム、セシウムをドープすることによっても可能である。正孔濃度制御ドーピング濃度は、ノーマリオフ特性が得られる浅い不純物準位を形成できる、１×１０１７ｃｍ−３以上が望ましい。また、正孔濃度制御ドーピング濃度が高い場合、ゲート電流が大きくなるため、１×１０２１ｃｍ−３以下が望ましい。正孔濃度制御ドーピング濃度は、１×１０１７ｃｍ−３以上、１×１０２１ｃｍ−３以下が望ましい。
ｐ型金属酸化物半導体の正孔濃度は、カチオン原子欠損、または酸素濃度制御により調整できる。
ｐ型金属酸化物半導体層を用いたゲート層２０９の厚みは、３０ｎｍよりも薄くなると、ノーマリオフ特性が良好に得られなくなり、２００ｎｍよりも厚くなるとスイッチング特性が悪化する。したがって、ゲート層２０９は、３０ｎｍ以上２００ｎｍ以下の厚みを有することが望ましい。
＜ゲート電極２１０＞
ゲート電極２１０は、絶縁体保護膜層２０７の上面の一部およびゲート層２０９の上面全体を覆うように形成されている。
ゲート電極２１０の材料の例としては、クロム（Ｃｒ）、ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、金（Ａｕ）、白金（Ｐｔ）である。ゲート電極２１０は、ゲート層２０９とのオーミック性が得られる必要がある。
ゲート電極２１０は単層または積層構造で形成することができる。ゲート電極２１０は、２０ｎｍ以上１０００ｎｍ以下の厚みを有することが望ましい。さらに、ゲート電極２１０は、４０ｎｍ以上５００ｎｍ以下を有することが望ましい。
＜製造方法＞
以下、実施の形態１に係る窒化物半導体装置２００であるＨＦＥＴの製造方法について図２を参照しながら説明する。図２の（ａ）から（ｄ）はＨＦＥＴの製造方法を経時的に示している。
まず、図２における（ａ）に示すように、結晶成長装置を用いて、例えばシリコンよりなる基板２０１の上に、それぞれ窒化物半導体からなる、窒化物バッファ層２０２、第１の窒化物半導体層２０３、第２の窒化物半導体層２０４を順次成長させる。
具体的には、例えば、シリコンよりなる基板２０１の第１の面をバッファードフッ酸により洗浄して、第１の面上の自然酸化膜を除去する。その後、基板２０１を結晶成長装置に投入する。結晶成長装置は、高品質な窒化物半導体が成長できる装置が望ましく、分子線エピタキシャル成長（ＭＢＥ：molecular beam epitaxy）法、有機金属気相エピタキシャル成長（ＭＯＶＰＥ：metal-organic vapor phase epitaxy又はＭＯＣＶＤ：metal-organic chemical vapor deposition）法、又はハイドライド気相エピタキシャル成長（ＨＶＰＥ：hydride vapor phase epitaxy）法等を用いることができる。ここでは、ＭＯＣＶＤ法を例に説明する。
次に、結晶成長装置により、窒化物バッファ層２０２を形成する。窒化物バッファ層２０２は、ＡｌｘＧａ１−ｘＮ（但し、０≦ｘ≦１）からなる窒化物半導体であればよい。実施の形態１においては、窒化物バッファ層２０２に窒化アルミニウム（ＡｌＮ）、窒化アルミニウムガリウム（ＡｌＧａＮ）を用いる。ＡｌＮ層を例えば０．１６μｍの厚さに形成した後、Ａｌ０．５Ｇａ０．５Ｎ層を例えば０．２μｍの厚さに形成する。
次に、窒化物バッファ層２０２の上に、第１の窒化物半導体層２０３としてアンドープＧａＮ層を、例えば、５００ｎｍの厚さに形成する。
次に、第１の窒化物半導体層２０３の上に、第２の窒化物半導体層２０４として、アンドープのＡｌ０．３Ｇａ０．７Ｎ層を、例えば、１５ｎｍ程度の厚さに形成する。
以上の各窒化物半導体層が連続して成長した後に、基板２０１を結晶成長装置から取り出す。
次に、図２における（ｂ）に示すように、リソグラフィ法により、ソース電極２０５およびドレイン電極２０６の各形成領域の上側部分に開口を持つレジスト膜（図示せず）をパターニングして形成する。
次に、蒸着装置により、レジスト膜から露出する第２の窒化物半導体層２０４を含めレジスト膜の上に、例えば、Ｔｉ、Ａｌ、Ｈｆからなるオーミック電極用金属をそれぞれ２０ｎｍ、４００ｎｍ、２０ｎｍ形成する。その後、リフトオフ法により、レジスト膜およびその上のオーミック電極用金属膜の不要部分を除去することにより、ソース電極２０５およびドレイン電極２０６を形成する。
次に、第２の窒化物半導体層２０４を含むソース電極２０５およびドレイン電極２０６上に絶縁体保護膜層２０７を全面的に形成する。絶縁体保護膜層２０７は、例えば、窒化シリコン（ＳｉＮｘ）、酸化シリコン（ＳｉＯｘ）からなり、それぞれ２００ｎｍ、１０ｎｍの２層構造である。
絶縁体保護膜層２０７の形成装置としては、高品質な絶縁体保護膜層２０７が成長できる装置が望ましく、ＭＢＥ法、ＭＯＶＰＥ又はＭＯＣＶＤ法、又はプラズマＣＶＤ（ＰＣＶＤ）法、スパッタリング法等を用いることができる。しかし、電流コラプスを抑制、オン抵抗低減するために、プラズマＣＶＤが最も優れている。
次に、図２における（ｃ）に示すように、リソグラフィ法により、ソース電極２０５およびドレイン電極２０６の間にゲート層２０９の形成領域をマスクするレジスト膜（図示せず）をパターニングして形成する。次に、エッチングにより、ゲート層の形成領域部分に対して選択的にエッチングを行なう。その結果、第２の窒化物半導体層２０４における上表面で構成される底面２０８ａと、絶縁体保護膜層２０７の側面２０８ｂとにより囲まれた開口部２０８を形成する。その後、レジスト膜を除去する。
絶縁体保護膜層２０７のエッチングにはガスを用いたドライエッチングまたはバッファードフッ酸、また、水酸化カリウム溶液を用いた紫外線照射を伴うウェットエッチングにより開口部２０８を形成することができる。例えば、開口部２０８はリソグラフィ法、並びに四フッ化メタン（ＣＦ４）ガス、トリフルオロメタン（ＣＨＦ３）ガス、酸素ガスをエッチングガスとする誘導結合プラズマ（ＩＣＰ：Inductive Coupled Plasma）等を用いたドライエッチング法により形成することができる。
次に、図２における（ｃ）に示すように、絶縁体保護膜層２０７および開口部２０８にパーフルオロオクチルエチルトリクロロシラン（ＣＦ３（ＣＦ２）７Ｃ２Ｈ４ＳｉＣｌ３）からなる撥水膜層２１１を形成する。
次に、撥水膜層２１１をゲート層２０９の形成部のみ除去する。ここで、撥水膜層２１１はゲート層２０９の形成部の領域のみを除去すればよく、その他の領域の撥水膜層２１１は、この後の工程まで残っていてもよい。撥水膜層２１１の除去は、例えば、電子線ビーム（ＥＢ）、また加熱した状態で、オゾン、または酸素プラズマを照射することにより撥水膜層２１１を除去できる。また、アルカリ溶液を用いることにより撥水膜層２１１を除去できる。
オン抵抗を低減させるためには、ゲート長は短いことが望ましく、好ましくは２μｍ以下、さらに好ましくは１μｍ以下である。
次に、図２における（ｄ）に示すように、絶縁体保護膜層２０７および開口部２０８と接するようにゲート層２０９を形成する。ゲート層２０９はｐ型金属酸化物半導体層であれば良く、例えば、ゲート層２０９にＮｉＯを１００ｎｍの厚さに形成する。なお、ｐ型金属酸化物半導体を開口部２０８のみに形成することもできる。
ｐ型金属酸化物半導体層形成には原子層堆積（ＡＬＤ：Atomic Layer Deposition）法を用いることが好ましい。ＡＬＤ法を用いることにより撥水膜を用いてパターンニングした領域以外に選択成長させることができる。またＡＬＤ法を用いることにより、従来のｐ型不純物が添加されたＡｌＧａＮより正孔濃度の高いｐ型金属酸化物半導体層を容易に得ることができる。なお、ｐ型金属酸化物半導体層の正孔濃度を高めるために、ｐ型金属酸化物半導体層を形成後に熱処理を行うことができる。
次に、リソグラフィ法により、絶縁体保護膜層２０７およびゲート層２０９上に、ゲート電極２１０の形成領域の上側部分に開口を持つレジスト膜（図示せず）をパターニングして形成する。
次に、蒸着装置により、レジスト膜から露出するゲート層２０９を含めレジスト膜の上にｐ側オーミック電極用金属膜を形成する。その後、リフトオフ法により、レジスト膜およびその上のｐ側オーミック電極用金属膜の不要部分を除去することにより、ゲート電極２１０を形成する。
次に、ソース電極２０５およびドレイン電極２０６にコンタクトできるよう絶縁体保護膜層２０７およびゲート層２０９をドライエッチングにより部分的に除去して開口を形成する。ソース電極２０５およびドレイン電極２０６にコンタクトできるよう開口できればよく、フッ酸などによるウェットエッチングにより開口することができる。
以上の製造方法により、実施の形態１で示したヘテロ接合型電界効果トランジスタ（ＨＦＥＴ）を製造することができる。
図３に実施の形態１においてＣＦ３（ＣＦ２）７Ｃ２Ｈ４ＳｉＣｌ３からなる撥水膜を用いてゲート層２０９のパターンニングを行い、ＡＬＤ法でＮｉＯ選択成長を行った光学顕微鏡写真を示す。撥水膜が形成されていない領域にＮｉＯが選択成長できていることがわかった。
実施の形態１においてＮｉＯからなるゲート層２０９を形成した後、４００℃、３０分、酸素雰囲気中で熱処理を行った窒化物半導体装置の窒化物半導体層のゲート・ソース間電圧Ｖｇｓとドレイン・ソース間電流Ｉｄｓとの関係を図４に示す。図４のＩｄｓ−Ｖｇｓ測定結果から、Ｖｇｓに正バイアスをかけることによりＩｄｓに電流が流れる良好なトランジスタ特性を得た。また、閾値電圧（Ｖｔｈ）が０．８Ｖのノーマリオフ特性が得られ、オン抵抗２．５４Ωｍｍが得られた。このことからノーマリオフ特性と低オン抵抗の両立が実現できていることがわかった。
実施の形態１においてＮｉＯからなるゲート層２０９を形成した後、４００℃、３０分、酸素雰囲気中で熱処理を行った窒化物半導体装置（ＮｉＯ With Anneal at ４００℃）、熱処理を行なっていない窒化物半導体装置（ＮｉＯ Without Anneal）、およびＮｉ金属２００ｎｍからなるゲート層２０９を用いたショットキー構造の窒化物半導体装置（Without ＮｉＯ）のゲート層２０９の形成方法と閾値電圧（Ｖｔｈ）との関係を図５に示す。図５よりゲート層２０９としてＮｉ金属を用いた窒化物半導体装置（Without ＮｉＯ）のＶｔｈは−２Ｖ、ゲート層２０９の形成後に熱処理を行わなかった窒化物半導体装置（ＮｉＯ Without Anneal）のＶｔｈは−１Ｖであった。ＮｉＯからなるゲート層２０９を形成後、酸素雰囲気で熱処理行った窒化物半導体装置（ＮｉＯ With Anneal at ４００℃）のＶｔｈは０．８Ｖであった。ＮｉＯからなるゲート層２０９を形成した後、４００℃、３０分、酸素雰囲気中で熱処理することによりノーマリオフ特性が得られることがわかった。この結果、酸素雰囲気中で熱処理することによりＮｉＯの正孔濃度が上昇することがわかった。
図６にゲート層２０９としてＮｉＯを用いた場合の正孔濃度に対する計算によるエネルギーダイアグラムを示す。図６のエネルギーダイアグラムにおいて第１の窒化物半導体層２０３をＧａＮ、膜厚を５００ｎｍ、第２の窒化物半導体層２０４をＡｌ０．３Ｇａ０．７Ｎ、膜厚を１５ｎｍ、ゲート層２０９をＮｉＯ、膜厚を５０ｎｍとしてＮｉＯの正孔濃度を変化させた時の、２ＤＥＧ層のポテンシャル位置の計算を行った。正孔濃度が５×１０１５ｃｍ−３では第１の窒化物半導体層２０３と第２の窒化物半導体層２０４より形成される２ＤＥＧ層のポテンシャルがフェルミレベル（ＥＦ）に対し−０．２Ｖであった。この結果、２ＤＥＧ層のポテンシャルをフェルミレベルより高くすることができなくノーマリオン状態になることがわかった。正孔濃度が５×１０18cm−３では第１の窒化物半導体層２０３と第２の窒化物半導体層２０４より形成される２ＤＥＧ層のポテンシャルがフェルミレベル（ＥＦ）に対し０．８Ｖであった。正孔濃度が３×１０18cm−３以上で２ＤＥＧ層のポテンシャルがフェルミレベル（ＥＦ）に対し０Ｖ以上を示すことがわかった。この計算結果から、正孔濃度が３×１０18cm−３以上で２ＤＥＧ層のキャリアを枯渇させることができ、ノーマリオフ状態にできることがわかった。またこの計算結果よりゲート層２０９を酸素雰囲気で熱処理することによりＮｉＯの正孔濃度が３×１０18cm−３以上に増加することがわかった。
以上のように、本発明に係る実施の形態１の窒化物半導体装置の製造方法を用いることにより、ノーマリオフ特性を有する構成と、オン抵抗を低減することができる構成の両立を図ることができる窒化物半導体装置を製造することができる。
（実施の形態２）
次に、本発明に係る実施の形態２の窒化物半導体装置およびその製造方法について添付の図面を参照して説明する。図７は、本発明に係る実施の形態２の窒化物半導体装置３００を示す断面図である。
以下の実施の形態２における窒化物半導体装置３００の説明において、前述の実施の形態１における窒化物半導体装置２００と実質的に同様の意味を有するものには同じ名称を用いるとともに、同様の機能を有する構成物には同じ下２桁の符号を付した３００番台の符号を用いて説明する。
図７に示すように、実施の形態２の窒化物半導体装置３００であるヘテロ接合電界効果トランジスタ（ＨＦＥＴ）は、基板３０１の第１の面上に、窒化物バッファ層３０２、第１の窒化物半導体層３０３、第２の窒化物半導体層３０４の窒化物半導体がこの順で形成されている。
第２の窒化物半導体層３０４の上にはオーミック電極であるソース電極３０５およびドレイン電極３０６が形成されている。また、第２の窒化物半導体層３０４上であり、かつ、ソース電極３０５とドレイン電極３０６との間には、それぞれから離間しては絶縁体保護膜層３０７が形成されている。さらに、第２の窒化物半導体層３０４上であり、かつ、絶縁体保護膜層３０７をソース電極側とドレイン電極側とに２分するゲート層３０９が形成されている。ゲート層３０９は、図７に示すように、絶縁体保護膜層３０７上となるよう形成されている。ゲート電極３１０は、ゲート層３０９および絶縁体保護膜層３０７を覆うように形成されている。
図７において、第２の窒化物半導体層３０４は、基板３０１の第１の面（図７において基板３０１の上面）に対して実質的に垂直な方向において、ソース電極３０５に接する面が形成されている第１の領域３００１と、ソース電極３０５に接する面とゲート層３０９に接する面との間の第２の領域３００２と、ゲート層３０９に接する面が形成されている第３の領域３００３と、ゲート層３０９に接する面とドレイン電極３０６に接する面との間の第４の領域３００４と、ドレイン電極３０６に接する面が形成されている第５の領域３００５とを有する。
図７に示すように、絶縁体保護膜層３０７は、ソース電極３０５とドレイン電極３０６から離間して空間を有して形成されており、第２の窒化物半導体層３０４における第２の領域３００２および第４の領域３００４の上方に形成されている。第２の窒化物半導体層３０４は、少なくとも、第２の領域３００２から第４の領域３００４において一定の膜厚を有しており、Ａｌ組成で形成されている。
ゲート層３０９は、第２の窒化物半導体層３０４における第２の領域３００２および第４の領域３００４の上においては絶縁体保護膜層３０７を介して絶縁体保護膜層３０７に接して形成されている。また、第２の窒化物半導体層３０４における第３の領域３００３においては、第２の窒化物半導体層３０４上であり、第２の窒化物半導体層３０４に接して形成されている。したがって、絶縁体保護膜層３０７は、ゲート層３０９によりソース電極側３０７ｓとドレイン電極側３０７ｄとに２分されている。ゲート層３０９はｐ型金属酸化物半導体で形成されている。
以下、前記のように構成された実施の形態２における窒化物半導体であるＨＦＥＴの製造方法について図８を参照しながら説明する。実施の形態２のＨＦＥＴにおいて、前述の実施の形態１における窒化物半導体であるＨＦＥＴにおける構成部材と実質的に同一の構成部材についてはその説明を省略する。
図８は、実施の形態２における窒化物半導体であるＨＦＥＴの製造方法を説明する図である。図８において、（ａ）から（ｄ）はＨＦＥＴの製造方法を経時的に示している。
まず、図８における（ａ）に示すように、第１の実施の形態と同様にＭＯＣＶＤ装置等の結晶成長装置を用いて、基板３０１の上に、窒化物半導体からなる窒化物バッファ層３０２、第１の窒化物半導体層３０３、第２の窒化物半導体層３０４を順次成長させる。
次に、第２の窒化物半導体層３０４上に絶縁体保護膜層３０７を全面的に形成する。絶縁体保護膜層３０７は、例えば、窒化シリコン（ＳｉＮｘ）、酸化シリコン（ＳｉＯｘ）からなり、それぞれ２００ｎｍ、１０ｎｍの２層構造である。
次に、図８における（ｂ）に示すように、リソグラフィ法により、ゲート層３０９の形成領域をマスクするレジスト膜（図示せず）をパターニングして形成する。次に、エッチングにより、ゲート層３０９の形成領域に対して選択的にエッチングを行ない、第２の窒化物半導体層３０４に達するまで開口部３０８を形成する。その後、レジスト膜を除去する。
次に、絶縁体保護膜層３０７および開口部３０８にパーフルオロオクチルエチルトリクロロシラン（ＣＦ３（ＣＦ２）７Ｃ２Ｈ４ＳｉＣｌ３）からなる撥水膜層３１１を形成する。
次に、撥水膜層３１１をゲート層３０９の形成部のみ除去する。例えば、電子線ビーム（ＥＢ）より撥水層層３１１を除去する。
次に、図８における（ｃ）に示すように、絶縁体保護膜層３０７および開口部３０８上にゲート層３０９を形成する。
次に、図８における（ｄ）に示すように、リソグラフィ法により、第２の窒化物半導体層３０４の上に、ソース電極３０５およびドレイン電極３０６の各形成領域の上側部分に開口を持つレジスト膜（図示せず）をパターニングする。続いて、ドライエッチング装置により、絶縁体保護膜層３０７を第２の窒化物半導体層３０４に達するまで開口する。このとき、図７に示すように、ゲート電極３１０の内側まで絶縁体保護膜３０７のエッチングを行う。
次に、蒸着装置により、ゲート電極３１０をマスクとしてセルフアライン法により、ソース電極３０５およびドレイン電極３０６を形成する。セルフアライン法を用いることにより、ソース・ドレイン電極パターンニングする工程を減らすことができる。ここで、オーミック電極用金属膜には、例えば、チタン（Ｔｉ）およびアルミニウム（Ａｌ）を用いることができる。ここで蒸着装置は法線蒸着装置、自公転型蒸着装置を用いることが望ましい。
以上の製造方法により、実施の形態２のＨＦＥＴである高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）を製造することができる。実施の形態２に係るＨＥＭＴにおいてセルフアライン法を用いて、ソース・ドレイン電極を形成することにより、ソース・ドレイン電極の間隔を短くしたＨＥＭＴを製造することができる。このため、実施の形態２に係るＨＥＭＴにおいては、オン抵抗をさらに低減することができる。実施の形態２に係るＨＥＭＴにおいても、実施の形態１に係るＨＦＥＴと同様に、ノーマリオフ特性を有する構成と、オン抵抗の低減化を達成した構成との両立を図ることが可能となる。
（実施の形態３）
次に、本発明に係る実施の形態３の窒化物半導体装置およびその製造方法について添付の図面を参照して説明する。図９は、本発明に係る実施の形態３の窒化物半導体装置４００を示す断面図である。実施の形態３に係る窒化物半導体装置４００は、実施の形態１に係る窒化物半導体装置２００の変形例である。
以下の実施の形態３における窒化物半導体装置４００の説明において、前述の実施の形態１における窒化物半導体装置２００と実質的に同様の意味を有するものには同じ名称を用いるとともに、同様の機能を有する構成物には同じ下２桁の符号を付した４００番台の符号を用いて説明する。
図９に示すように、実施の形態３の窒化物半導体装置４００であるヘテロ接合電界効果トランジスタ（ＨＦＥＴ）は、基板４０１の第１の面上に、窒化物バッファ層４０２、第１の窒化物半導体層４０３、第２の窒化物半導体層４０４の窒化物半導体がこの順で形成されている。
第２の窒化物半導体層４０４の上にオーミック電極であるソース電極４０５およびドレイン電極４０６が形成されている。また、第２の窒化物半導体層４０４上であり、かつ、ソース電極４０５とドレイン電極４０６の上には、絶縁体保護膜層４０７が形成されている。ただし、絶縁体保護膜層４０７は、ゲート層４０９によりソース電極側４０７ｓとドレイン電極側４０７ｄとに２分されている。即ち、ゲート層４０９は、第２の窒化物半導体層４０４上であり、かつ、絶縁体保護膜層４０７をソース電極側４０７ｓとドレイン電極側４０７ｄとに２分するように形成されている。ゲート層４０９は、図９に示すように、絶縁体保護膜層４０７上となるよう形成されている。ゲート電極４１０は、ゲート層４０９を覆うようにゲート層４０９の上面全体に形成されている。
図９において、第２の窒化物半導体層４０４は、基板４０１の第１の面（図９において基板４０１の上面）に対して実質的に垂直な方向において、ソース電極４０５に接している面が形成されている第１の領域４００１と、ソース電極４０５に接する面とゲート層４０９に接する面との間の第２の領域４００２と、ゲート層４０９に接する面が形成されている第３の領域４００３と、ゲート層４０９に接する面とドレイン電極４０６に接する面との間の第４の領域４００４と、ドレイン電極４０６に接する面が形成されている第５の領域４００５とを有している。
図９に示すように、絶縁体保護膜層４０７は、ソース電極４０５（第１の領域４００１）とドレイン電極４０６（第５の領域４００５）の上、および第２の窒化物半導体層４０４における第２の領域４００２および第４の領域４００４の上に形成されている。第２の窒化物半導体層４０４は、少なくとも、第２の領域４００２から第４の領域４００４において一定の膜厚を有しており、Ａｌ組成で形成されている。
ゲート層４０９は、第２の窒化物半導体層４０４における第１の領域４００１、第２の領域４００２、第４の領域３００４、および第５の領域４００５の上においては絶縁体保護膜層４０７を介して形成されている。また、第２の窒化物半導体層４０４における第３の領域４００３においては、第２の窒化物半導体層４０４上であり、第２の窒化物半導体層４０４に接して形成されている。したがって、絶縁体保護膜層４０７は、ゲート層４０９によりソース電極側４０７ｓとドレイン電極側４０７ｄとに２分されている。ゲート層４０９はｐ型金属酸化物半導体で形成されている。
前記のように構成された実施の形態３における窒化物半導体であるＨＦＥＴの製造方法は、前述の実施の形態１において説明した窒化物半導体であるＨＦＥＴの製造方法と実質的に同様である。以下、実施の形態３に係るＨＥＭＴが製造において特徴的な事項について説明する。
＜ゲート層４０９＞
ゲート層４０９は、第２の窒化物半導体層４０４における第３の領域４００３に対向する領域においては、第２の窒化物半導体層４０４に接するように形成されており、第２の窒化物半導体層４０４における第１の領域４００１、第２の領域４００２、第４の領域４００４、および第５の領域４００５における対向する領域においては、絶縁体保護膜層４０７に接するように形成されている。
実施の形態３における窒化物半導体であるＨＦＥＴにおいて、第２の窒化物半導体層４０４は、ソース電極４０５に接して形成されている第１の領域４００１と、ソース電極４０５に接して形成されている領域からゲート層４０９に接して形成されている領域までの第２の領域４００２と、ゲート層４０９に接して形成されている第３の領域４００３と、ゲート層４０９に接して形成されている領域からドレイン電極４０６に接して形成されている領域までの第４の領域４００４と、ドレイン電極４０６に接して形成されている第５の領域４００５とを有している。
通常、ゲート層４０９は撥水膜を用いたパターンニングまたはフォトリソグラフィにより形成されるため、ゲート層４０９を形成する工程において、第２の窒化物半導体層４０４の第２の領域４００２および第４の領域４００４に対向する絶縁体保護膜層４０７上に分断して別々に形成することは困難である。そこで、ゲート層４０９は、第３の領域４００３に対向する領域の第２の窒化物半導体層４０４上と、第１の領域４００１、第２の領域４００２、第４の領域４００４、および第５の領域４００５に対向する領域の絶縁体保護膜層４０７上とに連続した膜体として形成されることが望ましい。
ゲート層４０９は、基板４０１の第１面に対する垂直方向において、第２の窒化物半導体層４０４の第１の領域４００１、第２の領域４００２、第４の領域４００４、および第５の領域４００５の上においては、絶縁体保護膜層４０７上に形成されている。また、第２の窒化物半導体層４０４の第３の領域４００３においては、第２の窒化物半導体層４０４上に形成されている。このため、ゲート電極４１０に正電圧を印加したとき、第２の窒化物半導体層４０４の第２の領域４００２および第４の領域４００４の下にある第１の窒化物半導体層４０３と第２の窒化物半導体層４０４との界面で形成される２ＤＥＧ層のキャリア濃度を上昇させることができる。したがって、実施の形態３における窒化物半導体であるＨＦＥＴにおいては、オン抵抗を低減することができる。
絶縁体保護膜層４０７を比較的薄く形成すると、絶縁体保護膜層４０７に欠陥が生じやすい。絶縁体保護膜層４０７に欠陥が存在すると、ゲート層４０９とソース電極４０５とのリーク電流が増加して、素子破壊が起き易くなる。これらの問題は、絶縁膜を厚く形成すれば解決することができる。実施の形態３の窒化物半導体であるＨＥＭＴにおいても、実施の形態１の窒化物半導体であるＨＦＥＴと同様に、ノーマリオフ特性を有する構成と、オン抵抗を低減化する構成との両立を達成することが可能となる。
なお、本発明は、上記した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内で種々の改良、変形を行ってもよい。
また、本発明に係る窒化物半導体装置を構成する各層の膜厚は、上記した膜厚に限定されるものではなく、適宜変更してもよい。
また、本発明に係る窒化物半導体装置には、上記実施の形態における任意の構成要素を組み合わせて実現される別の実施の形態や、実施の形態に対して本発明の主旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例や、本発明に係る窒化物半導体装置を備えた各種デバイスなども本発明に含まれる。例えば、本発明に係る窒化物半導体装置を備えたヘテロ構造電界効果トランジスタ（以下ＨＦＥＴ）に代表されるパワーデバイスも本発明に含まれる。
前述の本発明の目的を達するために、本発明の一形態に係る窒化物半導体装置は、
基板と、
前記基板上に形成された窒化物バッファ層と、
前記窒化物バッファ層上に形成された第１の窒化物半導体層と、
前記第１の窒化物半導体層上に形成され、かつ、前記第１の窒化物半導体層よりも大きいバンドギャップを有する材料で構成された第２の窒化物半導体層と、
前記第２の窒化物半導体層上に形成されたソース電極と、
前記第２の窒化物半導体層上に形成され、かつ、前記ソース電極から離間して形成されたドレイン電極と、
前記第２の窒化物半導体層上において、前記ソース電極および前記ドレイン電極の間に配置され、かつ前記ソース電極の少なくとも一部を覆うように、前記ソース電極の形成領域に形成されたソース電極側絶縁体保護膜層と、
前記第２の窒化物半導体層上において、前記ソース電極側絶縁体保護膜層から離間して配置され、前記ドレイン電極の少なくとも一部を覆うように形成されたドレイン電極側絶縁体保護膜層と、
前記ソース電極側絶縁体保護膜層と前記ドレイン電極側絶縁体保護膜層との間にそれぞれを分けるように、前記第２の窒化物半導体層に接して形成されて、ｐ型金属酸化物半導体で構成されたゲート層と、
前記ゲート層の全体を覆い、前記絶縁体保護膜層の少なくとも一部を覆うように形成されたゲート電極と、を備えており、
前記ゲート層は、前記ソース電極側絶縁体保護膜層および前記ドレイン電極側絶縁体保護膜層のそれぞれを介して前記第２の窒化物半導体層に対向する領域と、前記第２の窒化物半導体層に接する領域と、を含む構成である。
上記のように構成された本発明の窒化物半導体装置においては、ゲート層が、第２の窒化物半導体層に接する面を有するとともに、ソース電極側絶縁体保護膜層およびドレイン電極側絶縁体保護膜層のそれぞれを介して第２の窒化物半導体層に対向する領域を有している。このため、本発明の窒化物半導体装置は、ノーマリオフ特性を有し、かつ、オン抵抗を低減することができる。
また、本発明の一形態に係る窒化物半導体装置において、前記第２の窒化物半導体層は、前記ソース電極に接して形成されている第１の領域と、前記ソース電極に接して形成されている領域と前記ゲート層に接して形成されている領域との間の第２の領域と、前記ゲート層に接して形成されている第３の領域と、前記ゲート層に接して形成されている領域とドレイン電極に接して形成されている領域との間の第４の領域と、前記ドレイン電極に接して形成されている第５の領域と、を有している。前記絶縁体保護膜層は、前記第２の窒化物半導体層の第１の領域、第２の領域、第４の領域および第５の領域の上に形成されており、前記第２の窒化物半導体層は第２の領域〜第４の領域において一定の膜厚であり、Ａｌ組成で形成されている。また、前記ゲート層は、第３の領域に対向するように前記第２の窒化物半導体層の上において前記第２の窒化物半導体層に接して形成されており、第２の領域と第４の領域において前記絶縁体保護膜層を介して前記絶縁体保護膜層上に形成されている。前記ゲート層はｐ型金属酸化物半導体で形成されている。
上記のように、前記第２の窒化物半導体層は第２の領域〜第４の領域において一定の膜厚であり、Ａｌ組成で形成されている。このように構成された本発明の窒化物半導体装置は、基板の第１の面に対して垂直な方向を上下方向として、第２の窒化物半導体層の第２の領域〜第４の領域の下にある第１の窒化物半導体層と第２の窒化物半導体層との界面で形成される２次元電子ガス（２ＤＥＧ）層のキャリア濃度を高い状態で維持することができる。この結果、本発明の窒化物半導体装置においては、オン抵抗を低減することができる。
本発明の窒化物半導体装置においては、基板側から垂直方向に見て前記ゲート層が第３の領域に対向するように前記第２の窒化物半導体層と接して形成されている。このため、本発明の窒化物半導体装置の構成において、ゲート電圧が０Ｖの時には２ＤＥＧ層の電子が枯渇している状態となり、即ち、ノーマリオフ特性が得られることになる。
ゲート電極に正電圧を印加した時に、基板側から垂直に見て第２の窒化物半導体層の第２の領域および第４の領域の下にある第１の窒化物半導体層と第２の窒化物半導体層との界面で形成される２ＤＥＧ層のキャリア濃度を上昇させることができるため、オン抵抗を低減することができる。このように構成された、本発明の窒化物半導体装置においては、ノーマリオフ特性を有する構成と、オン抵抗を低減する構成の両立を達成することができる。
前記ｐ型金属酸化物半導体としては、酸化ニッケルからなることが好ましい。このような構成によれば、酸化ニッケルは高正孔濃度を得ることができる。したがって、本発明に係る窒化物半導体装置は、ノーマリオフ特性を得ることができる。
前記ｐ型酸化物半導体の正孔濃度は、５×１０１５ｃｍ-3以上１×１０19cm-3以下から成り、より望ましくは３×１０18cm-3以上１×１０19cm-3以下となることが好ましい。このように構成された本発明に係る窒化物半導体装置は、ノーマリオフ特性を得ることができる。
本発明の一形態に係る窒化物半導体装置の製造方法は、
基板上に窒化物バッファ層を形成する工程と、
前記窒化物バッファ層上に第１の窒化物半導体層を形成する工程と、
前記第１の窒化物半導体層上において、前記第１の窒化物半導体層よりもＡｌ組成が高い第２の窒化物半導体層を形成する工程と、
前記第２の窒化物半導体層の上において、互いに間隔を有してソース電極とドレイン電極とを形成する工程と、
前記ソース電極と前記ドレイン電極との上を含む第２の窒化物半導体層の上に絶縁体保護膜層を形成する工程と、
前記ソース電極と前記ドレイン電極との間の前記絶縁体保護膜層に開口部を形成する工程と、
前記開口部と前記絶縁体保護膜層を覆うようにゲート層を形成する工程と、
前記ゲート層上にゲート電極を形成する工程と、を備え、
前記ゲート層の製造方法においては、
前記開口部が、前記第２の窒化物半導体層の面と前記絶縁体保護膜層の面とを有して構成されており、
前記ゲート層を形成する工程には、前記ゲート層を形成すべき領域以外の前記絶縁体保護膜層上に撥水膜層を化学修飾し、パターンニングを施して、原子層堆積法を用いて前記ゲート層を選択的に成長させる撥水膜形成工程を含むものである。このように本発明の窒化物半導体装置の製造方法によれば、ノーマリオフ特性を有する窒化物半導体装置を製造することができる。
なお、本発明の窒化物半導体装置の製造方法は、第２の窒化物半導体層を形成する工程において、第１の窒化物半導体層よりもバンドギャップが大きい第２の窒化物半導体層を形成してもよい。
また、本発明の一形態に係る窒化物半導体装置の製造方法は、
基板上に窒化物バッファ層を形成する工程と、
前記窒化物バッファ層上に第１の窒化物半導体層を形成する工程と、
前記第１の窒化物半導体層上において、前記第１の窒化物半導体層よりもＡｌ組成が高い第２の窒化物半導体層を形成する工程と、
前記第２の窒化物半導体層上に絶縁体保護膜層を形成する工程と、
前記絶縁体保護膜層に底面が前記第２の窒化物半導体層の面となる開口部を形成する工程と、
前記開口部を被うようにゲート層を形成する工程と、
前記ゲート層上にｐ型金属酸化物半導体のゲート電極を形成する工程と、
前記ゲート電極の両側の前記絶縁体保護膜層を除去して、前記第２の窒化物半導体層上に互いに間隔を有して、前記ゲート層と前記ゲート電極を用いてセルフアライン法によりソース電極とドレイン電極とを形成する工程と、を備え、
前記ゲート層の製造方法においては、
前記ゲート層を形成する工程には、前記ゲート層を形成すべき領域以外の前記絶縁体保護膜層上に撥水膜層を化学修飾し、パターンニングを施して、原子層堆積法を用いて前記ゲート層を選択的に成長させる撥水膜形成工程を含む、ものでもよい。
前記のように本発明の窒化物半導体装置の製造方法によれば、原子層堆積法を用いて、ゲート層を形成するため、カチオン原子欠損、または酸素濃度を簡便に行うことができる。この結果、本発明によれば、正孔濃度の高いｐ型金属酸化物半導体を製造することができ、製造された窒化物半導体装置がノーマリオフ特性を有する構成とすることができる。
さらに、本発明の窒化物半導体装置の製造方法によれば、撥水膜層を用いたパターンニングを行うことにより微細化することができるため、オン抵抗をさらに小さな窒化物半導体装置を製造することができる。本発明においては、原子層堆積法によるゲート層の形成と、撥水膜層を用いたパターンニングを用いた製造方法により、ノーマリオフ特性を有する構成と、オン抵抗の低減化を有する構成の両立を達成することができる。
本発明をある程度の詳細さをもって各実施の形態において説明したが、これらの実施の形態の開示内容は構成の細部において変化してしかるべきものであり、各実施の形態における要素の組合せや順序の変化は請求された本発明の範囲および思想を逸脱することなく実現し得るものである。
本発明の窒化物半導体装置は、ノーマリオフ化、オン抵抗の低減化が要求される窒化物半導体によるヘテロ接合電界効果トランジスタなどのパワーデバイスにおいて有用である。
１００、２００、３００、４００ 窒化物半導体装置
１０１、２０１、３０１、４０１ 基板
１０２、２０２、３０２、４０２ 窒化物バッファ層
１０３、２０３、３０３、４０３ 第１の窒化物半導体層
１０４、２０４、３０４、４０４ 第２の窒化物半導体層
１０５、２０５、３０５、４０５ ソース電極
１０６、２０６、３０６、４０６ ドレイン電極
２０７、３０７、４０７ 絶縁体保護膜層
１０９、２０９、３０９、４０９ ゲート層
１１０、２１０、３１０、４１０ ゲート電極
２０７ａ、３０７ａ、４０７ａ 窒化物絶縁体保護膜層
２０７ｂ、３０７ｂ、４０７ｂ 酸化物絶縁体保護膜層
２０８ａ、３０８ａ、４０８ａ 第２の窒化物半導体層の表面
２０８ｂ、３０８ｂ、４０８ｂ 絶縁体保護膜層の側面
２１１、３１１ 撥水膜層

Claims (20)

  1. 基板と、
    前記基板上に形成された窒化物バッファ層と、
    前記窒化物バッファ層上に形成された第１の窒化物半導体層と、
    前記第１の窒化物半導体層上に形成され、かつ、前記第１の窒化物半導体層よりも大きいバンドギャップを有する材料で構成された第２の窒化物半導体層と、
    前記第２の窒化物半導体層上に形成されたソース電極と、
    前記第２の窒化物半導体層上に形成され、かつ、前記ソース電極から離間して形成されたドレイン電極と、
    前記第２の窒化物半導体層上において、前記ソース電極および前記ドレイン電極の間に配置され、かつ前記ソース電極の少なくとも一部を覆うように形成されたソース電極側絶縁体保護膜層と、
    前記第２の窒化物半導体層上において、前記ソース電極側絶縁体保護膜層から離間して配置され、前記ドレイン電極の少なくとも一部を覆うように形成されたドレイン電極側絶縁体保護膜層と、
    前記ソース電極側絶縁体保護膜層と前記ドレイン電極側絶縁体保護膜層との間に、前記第２の窒化物半導体層に接して形成されて、ｐ型金属酸化物半導体で構成されたゲート層と、
    前記ゲート層の全体を覆い、前記絶縁体保護膜層の少なくとも一部を覆うように形成されたゲート電極と、を備えており、
    前記ゲート層は、前記ソース電極側絶縁体保護膜層および前記ドレイン電極側絶縁体保護膜層のそれぞれを介して前記第２の窒化物半導体層に対向する領域と、前記第２の窒化物半導体層に接する領域と、を含む、
    窒化物半導体装置。
  2. 基板と、
    前記基板上に形成された窒化物バッファ層と、
    前記窒化物バッファ層上に形成された第１の窒化物半導体層と、
    前記第１の窒化物半導体層上に形成され、前記第１の窒化物半導体層よりもＡｌ組成が高い第２の窒化物半導体層と、
    前記第２の窒化物半導体層の上において、互いに間隔を有して形成されたソース電極とドレイン電極と、
    前記ソース電極と前記ドレイン電極との間の領域に形成され、ソース電極側とドレイン電極側に分ける開口部を有する絶縁体保護膜層と、
    前記開口部の少なくとも側面と底面を覆うように形成されたゲート層と、
    前記ゲート層を覆うように形成されたゲート電極と、を備え、
    前記開口部の側面が前記絶縁体保護膜層の面であり、前記開口部の底面が前記第２の窒化物半導体層の面であり、
    前記ソース電極と前記ゲート層と前記ドレイン電極が、前記第２の窒化物半導体層上の同一平面上に形成され、
    前記ゲート層が、ｐ型金属酸化物半導体で形成されている、
    ノーマリオフ特性を有する窒化物半導体装置。
  3. 基板と、
    前記基板上に形成された窒化物バッファ層と、
    前記窒化物バッファ層上に形成された第１の窒化物半導体層と、
    前記第１の窒化物半導体層上に形成され、前記第１の窒化物半導体層よりもＡｌ組成が高い第２の窒化物半導体層と、
    前記第２の半導体層積層体の上において、互いに間隔を有して形成されたソース電極とドレイン電極と、
    前記ソース電極と前記ドレイン電極との間の領域に形成され、ソース電極側とドレイン電極側に分ける開口部を有する絶縁体保護膜層と、
    前記開口部の少なくとも側面と底面を覆うように形成されたゲート層と、
    前記ゲート層を覆うように形成されたゲート電極と、を備え、
    前記開口部の側面が前記絶縁体保護膜層の面であり、前記開口部の底面が前記第２の窒化物半導体層の面であり、
    前記絶縁体保護膜層の前記開口部に形成された前記ゲート層が、前記ソース電極と前記ドレイン電極に対して空間を介して分離されており、
    前記ソース電極と前記ゲート層と前記ドレイン電極が、前記第２の窒化物半導体層上の同一平面上に形成され、
    前記ゲート層が、ｐ型金属酸化物半導体で形成されている、
    ノーマリオフ特性を有する窒化物半導体装置。
  4. 前記ソース電極と前記ドレイン電極との電極間距離が、５μｍ以下である請求項１乃至３のいずれか一項に記載の窒化物半導体装置。
  5. 前記ｐ型金属酸化物半導体が、酸化ニッケルである請求項１乃至３のいずれか一項に記載の窒化物半導体装置。
  6. 前記ｐ型金属酸化物半導体の正孔濃度が、1×１０17cm-3以上１×１０19cm-3以下である請求項１乃至３のいずれか一項に記載の窒化物半導体装置。
  7. 前記酸化ニッケルからなるｐ型金属酸化物半導体が、リチウム、ナトリウム、カリウム、ルビジウム、セシウムからなるアルカリ金属を1×１０17cm-3以上１×１０21cm-3以下ドープされている請求項５記載の窒化物半導体装置。
  8. 前記ｐ型金属酸化物半導体が、（１１１）配向している単結晶である請求項１乃至３のいずれか一項に記載の窒化物半導体装置。
  9. 前記ｐ型金属酸化物半導体が、前記開口部および前記絶縁体保護膜層の上部に形成された請求項２又は３記載の窒化物半導体装置。
  10. 前記ｐ型金属酸化物半導体が、前記開口部のみに形成された請求項２又は３記載の窒化物半導体装置。
  11. 前記ｐ型金属酸化物半導体は、前記ソース電極および前記ドレイン電極の上部に形成された前記絶縁体保護膜層に形成された請求項１乃至３のいずれか一項に記載の窒化物半導体装置。
  12. 前記第１の窒化物半導体層が、Ａｌx1Ｇａ1-xＮ（０≦ｘ≦１）で構成され、
    前記第２の窒化物半導体層が、ＡｌyＧａ1-y-zInｚＮ（０≦ｙ≦１、０≦ｚ≦１）で構成された請求項１乃至３のいずれか一項に記載の窒化物半導体装置。
  13. 前記絶縁体保護膜層が、窒化物絶縁体保護膜層上に酸化物絶縁体保護膜層を形成して構成された請求項１乃至３のいずれか一項に記載の窒化物半導体装置。
  14. 前記酸化物絶縁体保護膜層の厚さが、１ｎｍ以上５０ｎｍ以下である請求項１３に記載の窒化物半導体装置。
  15. 前記絶縁体保護膜とゲート電極の界面に撥水膜層が形成されている請求項１乃至３のいずれか一項に記載の窒化物半導体装置。
  16. 前記絶縁体保護膜とゲート電極との界面にフッ化炭素鎖、炭化水素鎖が形成されている請求項１乃至３のいずれか一項に記載の窒化物半導体装置。
  17. 窒化物半導体装置の製造方法であって、
    基板上に窒化物バッファ層を形成する工程と、
    前記窒化物バッファ層上に第１の窒化物半導体層を形成する工程と、
    前記第１の窒化物半導体層上において、前記第１の窒化物半導体層よりもＡｌ組成が高い第２の窒化物半導体層を形成する工程と、
    前記第２の窒化物半導体層の上において、互いに間隔を有してソース電極とドレイン電極とを形成する工程と、
    前記ソース電極と前記ドレイン電極との上を含む第２の窒化物半導体層の上に絶縁体保護膜層を形成する工程と、
    前記ソース電極と前記ドレイン電極との間の前記絶縁体保護膜層に開口部を形成する工程と、
    前記開口部と前記絶縁体保護膜層の少なくとも一部を覆うようにゲート層を形成する工程と、
    前記ゲート層上にゲート電極を形成する工程と、を備え、
    前記ゲート層の製造方法においては、
    前記開口部が、前記第２の窒化物半導体層の面と前記絶縁体保護膜層の面とを有して構成されており、
    前記ゲート層を形成する工程には、前記ゲート層を形成すべき領域以外の前記絶縁体保護膜層上に撥水膜層を化学修飾し、パターンニングを施して、原子層堆積法を用いて前記ゲート層を選択的に成長させる撥水膜形成工程を含む、窒化物半導体装置の製造方法。
  18. 窒化物半導体装置の製造方法であって、
    基板上に窒化物バッファ層を形成する工程と、
    前記窒化物バッファ層上に第１の窒化物半導体層を形成する工程と、
    前記第１の窒化物半導体層上において、前記第１の窒化物半導体層よりもＡｌ組成が高い第２の窒化物半導体層を形成する工程と、
    前記第２の窒化物半導体層上に絶縁体保護膜層を形成する工程と、
    前記絶縁体保護膜層に底面が前記第２の窒化物半導体層の面となる開口部を形成する工程と、
    前記開口部を被うようにゲート層を形成する工程と、
    前記ゲート層上にｐ型金属酸化物半導体のゲート電極を形成する工程と、
    前記ゲート電極の両側の前記絶縁体保護膜層を除去して、前記第２の窒化物半導体層上に互いに間隔を有して、前記ゲート層と前記ゲート電極を用いてセルフアライン法によりソース電極とドレイン電極とを形成する工程と、を備え、
    前記ゲート層の製造方法においては、
    前記ゲート層を形成する工程には、前記ゲート層を形成すべき領域以外の前記絶縁体保護膜層上に撥水膜層を化学修飾し、パターンニングを施して、原子層堆積法を用いて前記ゲート層を選択的に成長させる撥水膜形成工程を含む、窒化物半導体装置の製造方法。
  19. 前記ゲート層を形成した後、酸素雰囲気中で熱処理をする工程を含み、
    前記ゲート層は、酸化ニッケルで形成され、かつ、1×１０17cm-3以上１×１０19cm-3以下の正孔濃度を有する請求項１７又は１８に記載の窒化物半導体装置の製造方法。
  20. 撥水膜形成工程は、ＣＦ３（ＣＦ２）７Ｃ２Ｈ４ＳｉＣｌ３等のフッ化炭素鎖、またはＣＨ３（ＣＨ２）１７ＳｉＣｌ３等の炭化水素鎖を有するシランカップリング剤により形成される工程を含む請求項１７又は１８に記載の窒化物半導体装置の製造方法。
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