JPWO2013190765A1 - ハードマスク及びハードマスクの製造方法 - Google Patents

ハードマスク及びハードマスクの製造方法 Download PDF

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Abstract

エッチング耐性を発揮する膜密度を持ちながら、その膜ストレスの低いハードマスクを提供する。処理対象物Wに対して所定の処理を施す際に、処理対象物表面への処理範囲を制限するために設けられる本発明のハードマスクHDは、窒化チタン膜で構成され、この窒化チタン膜を二層構造とし、下側層L1が、ハードマスクの全膜厚htの5〜50%の範囲内の膜厚h1を有すると共に3.5g/cm3〜4.7g/cm3の範囲内の膜密度を有し、上側層が4.8g/cm3〜5.3g/cm3の範囲内の膜密度を有する。

Description

本発明は、ハードマスク及びハードマスクの製造方法に関し、より詳しくは、半導体装置の製造工程にて処理対象物への処理範囲を制限するために用いられるものに関する。
この種のハードマスクは、例えば、半導体装置の製造工程において所定の配線パターンを得るために処理対象物としての層間絶縁膜をドライエッチングする際、そのエッチング範囲を制限するために用いられ、このようなハードマスクとしては、単一層からなる、窒化チタン膜、チタン膜、タンタル膜または窒化タンタル膜で構成されるものが一般に知られている(例えば、特許文献1参照)。このような用途のハードマスクは、エッチング耐性が必要とされるため、膜密度は高いことが望ましい。一方で、膜ストレスが高いと、層間絶縁膜をドライエッチングしたときにそのエッチング形状が全体的または局所的に変化し、ひいては、配線パターンが変形してしまうため、膜ストレスは可能な限り低いことが望ましい。
ここで、上記ハードマスクを構成する膜は、例えば量産性を考慮して、チタンまたはタンタル製のターゲットを用い、必要に応じて窒素ガスを導入したスパッタリング(または反応性スパッタリング)により成膜することが一般である。然し、例えば、窒化チタン膜を反応性スパッタリングにより成膜する場合を例に説明すると、この窒化チタン膜が、このエッチング耐性を発揮する程度の膜密度を持つように、スパッタ条件(投入電力、窒素のガス導入量、排気速度等)を設定すると、その膜ストレスは1000MPa程度となる。逆に、窒化チタン膜を低ストレス、例えば−100MPa以上となるようにスパッタ条件(投入電力、窒素のガス導入量、排気速度等)を設定すると、エッチング耐性を発揮するような膜密度は得られない。
即ち、図3に示すように、反応性スパッタリングにより成膜した窒化チタン膜において膜ストレスと膜密度との間には、膜ストレスが低下すれば、これに略比例して膜密度も低下するという関係がある。これは窒化チタン膜の物性的な性質に起因するものであると考えられる。このため、エッチング耐性を発揮する膜密度を持ちながら、その膜ストレスの低い窒化チタン膜を反応性スパッタリングで形成することはできないとされていた。そこで、本発明者は、鋭意研究を重ね、ハードマスクを窒化チタン膜で構成し、このとき、比較的膜密度は低く、膜ストレスも低い窒化チタンの下側層と、比較的膜密度が高く、膜ストレスも高い窒化チタンの上側層との二層構造で構成すれば、エッチング耐性を発揮する膜密度を持ちながら、その膜ストレスの低い窒化チタン膜を得ることができるとの知見を得た。
特開2011−61041号公報
本発明は、上記点に鑑み、エッチング耐性を発揮する膜密度を持ちながら、その膜ストレスの低いハードマスク及びハードマスクの製造方法を提供することをその課題とするものである。
上記課題を解決するために、処理対象物に対して所定の処理を施す際に、処理対象物表面への処理範囲を制限するために設けられる本発明のハードマスクは、窒化チタン膜で構成され、窒化チタン膜を二層構造とし、下側層が、ハードマスクの全膜厚の5〜50%の範囲内の膜厚を有すると共に3.5g/cm〜4.7g/cmの範囲内の膜密度を有し、上側層が4.8g/cm〜5.3g/cmの範囲内の膜密度を有することを特徴とする。
これによれば、処理対象物に3.5g/cm〜4.7g/cmの範囲内の膜密度を有する窒化チタンからなる下側層を先ず備えるため、当該層にとって比較的安定な原子間距離にチタンや窒素の原子が存在することで、膜ストレスが0に近いものとなる。そして、この下側層表面に、4.8g/cm〜5.3g/cmの範囲内の膜密度を有する上側層が備えられる。上側層は、チタンや窒素の原子間距離が狭く、膜ストレスが高いが、下側層表面に形成されていることで、上側層の原子間距離が適切になろうとのびたとき、下側層が上側層ののびを吸収する。その結果、膜ストレスが軽減され、処理対象物に対して影響を及ぼさない。つまり、処理対象物がシリコンウエハや層間絶縁膜である場合、これらに反りは生じない。なお、下側層の膜密度が上記範囲から外れていると、十分にストレスが緩和されない一方で、上側層の膜密度が上記範囲から外れていると、マスクとして十分な膜密度が得られない、という不具合がある。
このように本発明では、ハードマスクを構成する窒化チタン膜を二層構造にすることで、膜ストレスについては大幅な低減(若しくは、引張応力または圧縮応力から他方への膜ストレス方向の反転)が可能となり、しかも、比較的膜密度が低い下側層を、ハードマスクの全膜厚の5〜50%の範囲内の膜厚に制限し、その上、その残余の膜厚で比較的膜密度が高い上側層を形成しているため、窒化チタン膜全体としての膜密度を、エッチング耐性を発揮するものとすることができる。
また、上記課題を解決するために、本発明のハードマスクの製造方法は、チタン製のターゲットと処理対象物とを配置した真空処理室を真空引きし、真空処理室内が0.5〜30Paの範囲の圧力となるように希ガスと窒素ガスとを導入し、ターゲットに電力投入して真空処理室内にプラズマ雰囲気を形成し、ターゲットをスパッタリングして反応性スパッタリングにより処理対象物表面に下側層を成膜する第1工程と、チタン製のターゲットと下側層が成膜された処理対象物とを配置した真空処理室を真空引きし、真空処理室内が第1工程時より0.02〜0.9倍の圧力となるように希ガスと窒素ガスとを導入し、ターゲットに、第1工程時の投入電力と同等以上の電力を投入して真空処理室内にプラズマ雰囲気を形成し、ターゲットをスパッタリングして反応性スパッタリングにより下側層表面に上側層を成膜する第2工程と、を含むことを特徴とする。
これによれば、エッチング耐性を発揮する膜密度を持ちながら、その膜ストレスの低い二層構造の窒化チタン膜で構成されるハードマスクを量産性よく形成することができる。なお、第1工程での圧力(全圧)が上記範囲から外れていると、十分にストレスが緩和されない一方で、第2工程での圧力(全圧)が、上記範囲から外れていると、マスクとして十分な膜密度が得られない、という不具合がある。
第1工程でのターゲットへの単位面積当たりの投入電力を0.5〜5.0W/cmとし、第2工程で、第1工程時の圧力と同等以下の圧力となるように希ガスと窒素ガスとを導入し、ターゲットへの投入電力を、第1工程の1.1〜4.0倍とすればよい。なお、第1工程での投入電力が、 0.5 W/cmより低いと、生産性が得られない一方で、5.0 W/cmを超えると、十分にストレスが緩和されない、という不具合がある。また、量産性を向上させるには、本発明において、第1工程と第2工程とは同一の真空処理室内で連続して行うことが好ましい。
本発明のハードマスクの模式的断面図。 本発明のハードマスクの製造に用いられるスパッタリングの装置の構成例を説明する模式図。 窒化チタン膜の膜ストレスと膜密度との関係を示すグラフ。
以下、図面を参照して、処理対象物をシリコンウエハ(以下、「基板W」という)とし、このシリコン基板にハードマスクを形成する場合を例にハードマスク及びその製造方法の実施形態について説明する。
図1を参照して、HDは、基板W表面に形成されたハードマスクである。ハードマスクHDは、後述の如く、反応性スパッタリングにより成膜される窒化チタン膜L1,L2を同一の真空処理室内で連続して積層し、二層構造としたものである。下側層L1は、ハードマスクHDの全膜厚htの5〜50%の範囲内の膜厚h1を備え、3.5g/cm〜4.7g/cmの範囲内の膜密度を有する。この場合、ハードマスクHDの膜厚htは、例えばこのハードマスクHDをシリコンウエハや層間絶縁膜の処理対象物表面に形成して処理範囲を制限した後、エッチング工程でこの処理対象物をエッチングするときのエッチング条件に応じて適宜選択されるものである。上側層L2は、その残余の膜厚h2を備え、4.8g/cm〜5.3g/cmの範囲内の膜密度を有する。なお、下側層L1の膜密度が上記範囲から外れていると、十分にストレスが緩和されない一方で、上側層L2の膜密度が上記範囲から外れると、マスクとして十分な膜密度が得られない、という不具合がある。以下に、本実施形態のハードマスクHDの製造方法を説明する。
図2は、本実施形態のハードマスクHDの製造方法を実施することができるスパッタリング装置SMの一例を示す。スパッタリング装置SMは、マグネトロン方式のものであり、真空処理室1aを画成する真空チャンバ1を備える。真空チャンバ1の天井部にカソードユニットCが取付けられている。以下においては、図2中、真空チャンバ1の天井部側を向く方向を「上」とし、その底部側を向く方向を「下」として説明する。
カソードユニットCは、ターゲット2と、このターゲット2の上方に配置された磁石ユニット3とから構成されている。ターゲット2は、チタン製(例えば、チタンと不可避的な元素とを含むもの)で、基板Wの輪郭に応じて、公知の方法で平面視円形に形成されたものである。ターゲット2の上面(スパッタ面2aと背向する面)には、スパッタリングによる成膜中、ターゲット2を冷却するバッキングプレート21が装着され、そのスパッタ面2aを下側にして図外の絶縁体を介して真空チャンバ1に取り付けられている。ターゲット2にはまた、DC電源等のスパッタ電源Eからの出力が接続され、成膜時、ターゲット2に負の電位を持った直流電力(30kW以下)が投入されるようにしている。ターゲット2の上方に配置される磁石ユニット3は、ターゲット2のスパッタ面2aの下方空間に磁場を発生させ、スパッタ時にスパッタ面2aの下方で電離した電子等を捕捉してターゲット2から飛散したスパッタ粒子を効率よくイオン化する公知の構造を有するものであり、ここでは詳細な説明を省略する。
真空チャンバ1の底部には、ターゲット2のスパッタ面2aに対向させてステージ4が配置され、基板Wがその成膜面を上側にして位置決め保持されるようにしている。この場合、ターゲット2と基板Wとの間の間隔は、生産性や散乱回数等を考慮して45〜100mmの範囲に設定される。また、真空チャンバ1の側壁には、アルゴン等の希ガスたるスパッタガスを導入する第1ガス管5aと、窒素ガスたる反応ガスを導入する第2ガス管5bとが接続されている。第1及び第2の両ガス管5a,5bには、マスフローコントローラ51,51が夫々介設され、図示省略のガス源に連通している。これにより、流量制御されたスパッタガス及び反応ガスが、後述の真空排気手段により一定の排気速度で真空引きされている真空処理室1a内に導入でき、成膜中、真空処理室1aの圧力(全圧)が略一定に保持されるようにしている。
真空チャンバ1の底部には、ターボ分子ポンプやロータリーポンプなどからなる図示省略の真空排気装置に通じる排気管6が接続されている。上記スパッタリング装置SMは、特に図示しないが、マイクロコンピュータやシーケンサ等を備えた公知の制御手段を有し、制御手段により上記電源Eの稼働、マスフローコントローラ51,51の稼働や真空排気装置の稼働等を統括管理するようになっている。以下に、スパッタリング装置SMを用いたハードマスクHDの製造方法を具体的に説明する。
先ず、チタン製のターゲット2が装着された真空チャンバ1内のステージ4に基板Wをセットした後、真空排気手段を作動させて真空処理室1a内を所定の真空度(例えば、10−5Pa)まで真空引きする。真空処理室1a内が所定圧力に達すると、マスフローコントローラ51,51を夫々制御してアルゴンガスと窒素ガスとを所定の流量で導入する。このとき、真空処理室1aが0.5〜30.0Paの範囲の圧力(全圧)となるようにアルゴンガスと窒素ガスとの流量が制御される。真空処理室1a内の圧力が上記範囲から外れていると、十分にストレスが緩和されない、という不具合がある。また、一定圧力下で、より低ストレス膜を得ようとする場合には、アルゴンガスと窒素ガスとの流量比は、同等またはアルゴンガスの流量の方が1.1〜1.5倍の範囲で多くなるようにすればよい。アルゴンガスの流量の方が上記範囲で多くすると、単位体積当たりにチタン元素が多く含まれて、膜ストレスをより小さくすることができる。
これに併せて、スパッタ電源Eよりターゲット2に所定の負の電位を持つ直流電力を投入して真空チャンバ2内にプラズマ雰囲気を形成する。これにより、反応性スパッタリングにより、基板W表面に下側層L1の窒化チタン膜が成膜される(第1工程)。この場合、ハードマスクHDの全膜厚htの5〜50%の範囲の膜厚h1となるようにスパッタ時間が設定される。膜厚h1がハードマスクHDの全膜厚htの5〜50%の範囲から外れていると、効果的に膜ストレスを小さくできない。また、ターゲット2への単位面積当たりの投入電力を0.5〜5.0W/cmとする。
次に、下側層L1の成膜が終了すると、マスフローコントローラ51,51を夫々制御してアルゴンガスと窒素ガスとの流量を夫々減少させ、真空処理室1aの圧力(全圧)が、第1工程時より0.02〜0.9倍の全圧となるようにする。この操作は下側層L1の成膜の終了から連続して行なわれるが、ターゲット2への電力投入を停止すると共にガス導入を停止した後、真空処理室1aを所定圧力まで真空引きした後に行うようにしてもよい。第2工程での圧力が、上記範囲から外れていると、マスクとして十分な膜密度が得られない、という不具合がある。これに併せて、ターゲット2への単位面積当たりの投入電力を第1工程で設定した投入電力より高いか同等となるよう、電源Eの出力を調整する。この場合、第1工程より低いと、マスクとして十分な膜密度が得られない、という不具合がある。これにより、反応性スパッタリングにより、下側層L1表面に、上側層L2の窒化チタン膜が成膜される(第2工程)。この場合、ハードマスクHDの全膜厚htに達する膜厚h2となるようにスパッタ時間が設定される。なお、特に図示して説明しないが、上記の如く、二層構造の窒化チタン膜が形成された後、制限しようとする範囲に応じてこの窒化チタン膜が局所的にエッチングされてパターニングされる。これは、リソグラフィー工程等、公知のものが利用できるため、ここでは詳細な説明を省略する。
他方、ハードマスクHDは次のように製造してもよい。即ち、上記同様、真空処理室1aが0.5〜30.0Paの範囲の圧力(全圧)となるようにアルゴンガスと窒素ガスとの流量を制御し、スパッタ電源Eよりターゲット2に0.5〜5.0W/cmとなるよう電力を投入して真空チャンバ2内にプラズマ雰囲気を形成する。これにより、反応性スパッタリングにより、基板W表面に下側層L1の窒化チタン膜が成膜される(第1工程)。この場合、ハードマスクHDの全膜厚htの5〜50%の範囲の膜厚h1となるようにスパッタ時間が設定される。膜厚h1がハードマスクHDの全膜厚htの5〜50%の範囲から外れていると、効果的に膜ストレスを小さくできない。
次に、下側層L1の成膜が終了すると、マスフローコントローラ51,51を夫々制御してアルゴンガスと窒素ガスとの流量を調整して、真空処理室1aの圧力(全圧)が、第1工程時と同等、若しくは低い全圧となるようにする。この操作は下側層L1の成膜の終了から連続して行なわれるが、ターゲット2への電力投入を停止すると共にガス導入を停止した後、真空処理室1aを所定圧力まで真空引きした後に行うようにしてもよい。これに併せて、ターゲット2への単位面積当たりの投入電力を 第一工程に対し1.1〜4.0倍となるようにスパッタ電源Eの出力を変更する。投入電力が、第1工程より1.1倍より低いと、マスクとして十分な膜密度が得られない、という不具合があり、4.0倍を超えると、十分にストレスが緩和されない、という不具合がある。これにより、反応性スパッタリングにより、下側層L1表面に、上側層L2の窒化チタン膜が成膜される(第2工程)。この場合、ハードマスクHDの全膜厚htに達する膜厚h2となるようにスパッタ時間が設定される。
以上の実施形態によれば、エッチング耐性を発揮する膜密度を持ちながら、その膜ストレスの低い二層構造の窒化チタン膜L1,L2で構成されるハードマスクHDを量産性よく形成することができる。具体的には、基板Wに3.5g/cm〜4.7g/cmの範囲内の膜密度を有する窒化チタンからなる下側層L1を先ず備えるため、当該下側層L1にとって比較的安定な原子間距離にチタンや窒素の原子が存在することで、膜ストレスが0に近いものとなる。そして、この下側層L1表面に、4.8g/cm〜5.3g/cmの範囲内の膜密度を有する上側層L2が備えられる。上側層L2は、チタンや窒素の原子間距離が狭く、膜ストレスが高いが、下側層L1表面に形成されていることで、上側層L2の原子間距離が適切になろうとのびたとき、下側層L1が上側層L2ののびを吸収する。この場合、膜ストレスが軽減され、基板Wに対して影響を及ぼさない。その結果、膜ストレスについては大幅な低減(若しくは、引張応力または圧縮応力から他方への膜ストレス方向の反転)が可能となり、しかも、比較的膜密度が低い下側層L1を、ハードマスクHDの全膜厚の5〜50%の範囲内の膜厚に制限し、その上、その残余の膜厚で比較的膜密度が高い上側層L2を形成しているため、窒化チタン膜L1,L2全体としての膜密度を、エッチング耐性を発揮するものとすることができる。なお、膜密度は、XRR(X線反射率法)などを用いて求めればよい。また、膜ストレスは、公知の測定器を用いて測定される。
次に、本発明の上記効果を確認するために、上記構成のスパッタリング装置SMを用いて次の実験を行った。本実験では、基板Wとしてシリコンウエハを用い、この基板W表面に二層構造の窒化チタン膜を成膜した。この場合、ターゲット2としてチタン製のものを用い、ターゲット2と基板Wとの間の距離を60mmに設定した。また、第1工程時のスパッタ条件として、アルゴンガスと窒素ガスとの流量を夫々200sccmとし、真空処理室1a内の圧力(全圧)が約1.4Paに保持されるようにした。また、ターゲット2への投入電力を7kWに設定すると共に、成膜時間を9秒に設定した(下側層L1の膜厚が約5nm)。他方で、第2工程時のスパッタ条件として、アルゴンガスと窒素ガスとの流量を夫々60sccmとし、真空処理室1a内の圧力(全圧)が約0.4Paに保持されるようにした。また、ターゲット2への投入電力を7kWに設定すると共に、成膜時間を30秒に設定した(下側層L1の膜厚が約28nm)。これによれば、膜ストレスが、+10MPa(引張応力)であり、膜密度が4.85g/cmの窒化チタン膜が成膜されていたことが確認された。
以上、本発明の実施形態について説明したが、本発明は上記に限定されるものではない。上記実施形態においては、下側層L1と上側層L2とを同一の真空処理室1a内で連続して形成するものを例に説明したが、下側層L1と上側層L2とは異なるスパッタリング装置を用いて別々に成膜するようにしてもよい。また、上記実施形態では、ハードマスクHDをスパッタリング装置SMにて成膜するものを例に説明したが、上記所定の膜密度を持つ窒化チタン層を成膜できるものであれば、例えばイオンプレーティング装置や蒸着装置を用いることができる。更に、上記実施形態では、処理対処物としてシリコンウエハを例としたが、例えば層間絶縁膜表面に形成するような場合に、本発明を適用することが可能である。
HD…ハードマスク、L1…下側層、L2…上側層、SM…スパッタリング装置、1a…真空処理室、2…Tiターゲット、51,51…マスフローコントローラ、W…シリコンウエハ(処理対象物)。
ここで、上記ハードマスクを構成する膜は、例えば量産性を考慮して、チタンまたはタンタル製のターゲットを用い、必要に応じて窒素ガスを導入したスパッタリング(または反応性スパッタリング)により成膜することが一般である。然し、例えば、窒化チタン膜を反応性スパッタリングにより成膜する場合を例に説明すると、この窒化チタン膜が、このエッチング耐性を発揮する程度の膜密度を持つように、スパッタ条件(投入電力、窒素のガス導入量、排気速度等)を設定すると、その膜ストレスは1000MPa程度となる。逆に、窒化チタン膜を低ストレス、例えば−100MPa以上となるようにスパッタ条件(投入電力、窒素のガス導入量、排気速度等)を設定すると、エッチング耐性を発揮するような膜密度は得られない。

Claims (4)

  1. 処理対象物に対して所定の処理を施す際に、処理対象物表面への処理範囲を制限するために設けられるハードマスクであって、窒化チタン膜で構成されるものにおいて、
    窒化チタン膜を二層構造とし、下側層が、ハードマスクの全膜厚の5〜50%の範囲内の膜厚を有すると共に3.5g/cm〜4.7g/cmの範囲内の膜密度を有し、上側層が4.8g/cm〜5.3g/cmの範囲内の膜密度を有することを特徴とするハードマスク。
  2. 請求項1記載のハードマスクの製造方法であって、
    チタン製のターゲットと処理対象物とを配置した真空処理室を真空引きし、真空処理室内が0.5〜30Paの範囲の圧力となるように希ガスと窒素ガスとを導入し、ターゲットに電力投入して真空処理室内にプラズマ雰囲気を形成し、ターゲットをスパッタリングして反応性スパッタリングにより処理対象物表面に下側層を成膜する第1工程と、
    チタン製のターゲットと下側層が成膜された処理対象物とを配置した真空処理室を真空引きし、真空処理室内が第1工程時より0.02〜0.9倍の圧力となるように希ガスと窒素ガスとを導入し、ターゲットに、第1工程時の投入電力と同等以上の電力を投入して真空処理室内にプラズマ雰囲気を形成し、ターゲットをスパッタリングして反応性スパッタリングにより下側層表面に上側層を成膜する第2工程と、を含むことを特徴とするハードマスクの製造方法。
  3. 第1工程でのターゲットへの単位面積当たりの投入電力を0.5〜5.0W/cmとし、第2工程で、第1工程時の圧力と同等以下の圧力となるように希ガスと窒素ガスとを導入し、ターゲットへの投入電力を、第1工程の1.1〜4.0倍としたことを特徴とする請求項2記載のハードマスクの製造方法。
  4. 第1工程と第2工程とを同一の真空処理室内で連続して行うことを特徴とする請求項2または請求項3記載のハードマスクの製造方法。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104810228B (zh) * 2014-01-23 2017-10-13 北京北方华创微电子装备有限公司 螺旋形磁控管及磁控溅射设备
JP6030589B2 (ja) * 2014-02-13 2016-11-24 株式会社アルバック ハードマスク形成方法及びハードマスク形成装置
US9257298B2 (en) 2014-03-28 2016-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. Systems and methods for in situ maintenance of a thin hardmask during an etch process
KR102140914B1 (ko) 2016-05-16 2020-08-04 가부시키가이샤 아루박 내부 응력 제어막의 형성 방법
JP2018053270A (ja) * 2016-09-26 2018-04-05 株式会社Screenホールディングス 成膜方法および成膜装置
KR102402639B1 (ko) 2017-11-24 2022-05-26 삼성전자주식회사 전자 장치 및 그의 통신 방법
KR20230058000A (ko) * 2021-10-21 2023-05-02 주식회사 히타치하이테크 에칭 방법 및 에칭 장치

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04286112A (ja) * 1991-03-15 1992-10-12 Fujitsu Ltd スパッタリングに関わる半導体装置の製造方法
JPH05121358A (ja) * 1991-10-28 1993-05-18 Matsushita Electron Corp 高融点金属膜の製造方法
JPH06240450A (ja) * 1993-02-16 1994-08-30 Kobe Steel Ltd 耐食性及び密着性に優れた窒化チタン皮膜並びにその形成方法
JPH08162531A (ja) * 1994-12-05 1996-06-21 Sony Corp 配線形成方法
JPH10230558A (ja) * 1996-12-17 1998-09-02 Asahi Glass Co Ltd 光吸収性反射防止膜付き有機基体とその製造方法
JPH1131669A (ja) * 1997-07-10 1999-02-02 Fujitsu Ltd 半導体装置の製造方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW413884B (en) * 1999-04-07 2000-12-01 United Microelectronics Corp Metal plug or metal via structure and manufacturing method thereof
JP2011061041A (ja) 2009-09-10 2011-03-24 Panasonic Corp 半導体装置の製造方法
US8614144B2 (en) * 2011-06-10 2013-12-24 Kabushiki Kaisha Toshiba Method for fabrication of interconnect structure with improved alignment for semiconductor devices

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04286112A (ja) * 1991-03-15 1992-10-12 Fujitsu Ltd スパッタリングに関わる半導体装置の製造方法
JPH05121358A (ja) * 1991-10-28 1993-05-18 Matsushita Electron Corp 高融点金属膜の製造方法
JPH06240450A (ja) * 1993-02-16 1994-08-30 Kobe Steel Ltd 耐食性及び密着性に優れた窒化チタン皮膜並びにその形成方法
JPH08162531A (ja) * 1994-12-05 1996-06-21 Sony Corp 配線形成方法
JPH10230558A (ja) * 1996-12-17 1998-09-02 Asahi Glass Co Ltd 光吸収性反射防止膜付き有機基体とその製造方法
JPH1131669A (ja) * 1997-07-10 1999-02-02 Fujitsu Ltd 半導体装置の製造方法

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