JPWO2013179793A1 - 非可逆回路素子 - Google Patents

Abstract

非可逆回路素子において、他に悪影響を及ぼすことなく第2中心電極のインダクタンスを低下させ、高周波帯域で動作可能とすること。永久磁石と、該永久磁石により直流磁界が印加されるマイクロ波用磁性体32と、マイクロ波用磁性体32に巻き回されており、一端が入力ポートP1に接続され、他端が出力ポートP2に接続された第1中心電極35と、マイクロ波用磁性体32に第1中心電極35と絶縁状態で交差して巻き回されており、一端が出力ポートP2に接続され、他端がグランドポートP3に接続された第2中心電極36と、入力ポートP1と出力ポートP2との間に第1中心電極35と並列に接続された第1整合容量C1と、入力ポートP1と出力ポートP2との間に第1中心電極35と並列に接続された終端抵抗Rと、出力ポートP2とグランドポートP3との間に接続された第2整合容量C2と、を備えた非可逆回路素子。第2中心電極36はその一部に副中心電極37が並列に接続されている。

Description

本発明は、非可逆回路素子、特に、マイクロ波帯で使用されるアイソレータやサーキュレータなどの非可逆回路素子に関する。

従来より、アイソレータやサーキュレータなどの非可逆回路素子は、予め定められた特定方向にのみ信号を伝送し、逆方向には伝送しない特性を有している。この特性を利用して、例えば、アイソレータは、携帯電話などの移動体通信機器の送信回路部に使用されている。

この種の非可逆回路素子として、特許文献１には、永久磁石と、該永久磁石により直流磁界が印加されるフェライトと、該フェライトに互いに電気的に絶縁状態で交差して配置された第１中心電極及び第２中心電極などで構成された２ポート型アイソレータが記載されている。

前記アイソレータでは、第１及び第２中心電極のインダクタンスを所望の値に設計する場合、第１及び第２中心電極のフェライトへの巻回数、線幅、接続用のスルーホールの形状（深さ）及びフェライトの厚みをパラメータとしている。しかし、アイソレータの小型化に伴ってフェライトのサイズを小さくする必要があり、前記各種パラメータの設計自由度が低くなってきており、所望のインダクタンスに適合させることが困難になっている。

中心電極のインダクタンスを小さくするには、巻回数を少なくする、線幅を太くする、スルーホールの深さを大きくする、フェライトの厚みを薄くすることで可能である。しかしながら、巻回数を少なくすると、インダクタンスが急激に低下してしまう。即ち、インダクタンスは巻回数の２乗に比例するために、例えば、３ターンから２ターンに少なくすると、約５５％も低下してしまう。また、第１及び第２中心電極の結合度も低下するので、挿入損失特性が劣化する。

一方、中心電極の線幅を太くすると、又は、スルーホールの深さを大きくすると、電極間でショートする確率が高くなり信頼性に問題が生じる。さらに、フェライトの厚みを薄くすると、フェライトの強度が弱くなり、研磨工程や中心電極の形成工程でフェライト基板に割れやクラックが生じる確率が増加するという問題点を有している。

近年では、非可逆回路素子の動作周波数が２ＧＨz以上の高周波帯域に移行している。その場合、中心電極の最適なインダクタンスは小さいので、前記問題点が顕著に現われてくる。また、中心電極には線間浮遊容量が不可避的に発生し、中心電極は一定の周波数で自己共振することになり、自己共振周波数以上の周波数帯域で動作する非可逆回路素子は実現できない。それゆえ、動作周波数の高い非可逆回路素子を実現するには、中心電極のインダクタンスを小さくして自己共振周波数を高めることが必要である。

ＷＯ２００８／０８７７８２号公報

そこで、本発明の目的は、他に悪影響を及ぼすことなく第２中心電極のインダクタンスを低下させ、高周波帯域で動作可能な非可逆回路素子を提供することにある。

前記目的を達成するため、本発明の一形態である非可逆回路素子は、
永久磁石と、
前記永久磁石により直流磁界が印加されるマイクロ波用磁性体と、
前記マイクロ波用磁性体に巻き回されており、一端が入力ポートに接続され、他端が出力ポートに接続された第１中心電極と、
前記マイクロ波用磁性体に第１中心電極と絶縁状態で交差して巻き回されており、一端が出力ポートに接続され、他端がグランドポートに接続された第２中心電極と、
前記入力ポートと前記出力ポートとの間に第１中心電極と並列に接続された第１整合容量と、
前記入力ポートと前記出力ポートとの間に第１中心電極と並列に接続された終端抵抗と、
前記出力ポートと前記グランドポートとの間に接続された第２整合容量と、
を備え、
第２中心電極はその一部に副中心電極が並列に接続されていること、
を特徴とする。

前記非可逆回路素子においては、第２中心電極の一部に副中心電極が並列に接続されているため、第２中心電極の合成インダクタンスが小さくなる。即ち、副中心電極のインダクタンスを適宜な値に設定することにより、第２中心電極のインダクタンスを微調整でき、巻回数を少なくするような急激なインダクタンスの低下を回避して所望のインダクタンスを得ることができる。これにて、第１及び第２中心電極の結合度の低下を回避して挿入損失特性の劣化を防止できる。また、第２中心電極の線幅を太くしたり、スルーホールの深さを大きくしたり、フェライトをことさら薄くする必要もなく、電極間でのショートの危険性、フェライト基板の割れやクラックの発生を回避できる。

本発明によれば、他に悪影響を及ぼすことなく第２中心電極のインダクタンスを低下させることができ、高周波数帯域で動作させることが可能になる。

第１実施例である非可逆回路素子（２ポート型アイソレータ）の等価回路図である。 前記非可逆回路素子を示す分解斜視図である。 前記非可逆回路素子を構成する中心電極付きフェライトを示す分解斜視図である。 第２実施例である非可逆回路素子（２ポート型アイソレータ）を構成する中心電極付きフェライトを示す分解斜視図である。 第１実施例及び第２実施例である非可逆回路素子の挿入損失特性を示すグラフである。 第３実施例である非可逆回路素子（２ポート型アイソレータ）の要部を示す斜視図である。

以下、本発明に係る非可逆回路素子の実施例について添付図面を参照して説明する。なお、各図において同じ部材、部分には共通する符号を付し、重複する説明は省略する。

（第１実施例、図１〜図３、図５参照）
第１実施例である２ポート型アイソレータは図１に示す等価回路にて構成されている。即ち、図示しない永久磁石により直流磁界が印加されるマイクロ波用磁性体（以下、フェライト３２と記す）と、該フェライト３２に互いに電気的に絶縁状態で交差して配置された第１中心電極３５（インダクタンスＬ１）及び第２中心電極３６（インダクタンスＬ２）とを備えている。第１中心電極３５は、一端が入力ポートＰ１に接続され、他端が出力ポートＰ２に接続されている。第２中心電極３６は、一端が出力ポートＰ２に接続され、他端がグランドポートＰ３に接続されている。入力ポートＰ１と出力ポートＰ２との間に終端抵抗Ｒが第１中心電極３５と並列に接続され、入力ポートＰ１と出力ポートＰ２との間に整合用コンデンサＣ１が接続され、出力ポートＰ２とグランドポートＰ３との間に整合用コンデンサＣ２が接続されている。

さらに、入力端子ＩＮと出力ポートＰ２との間に結合用コンデンサＣｊが接続され、入力端子ＩＮと入力ポートＰ１との間に入力インピーダンスを整合させるコンデンサＣｓ１が接続され、出力端子ＯＵＴと出力ポートＰ２との間に出力インピーダンスを整合させるコンデンサＣｓ２が接続されている。

また、第２中心電極３６にはその一部に副中心電極３７が並列に接続されている。つまり、第２中心電極３６は副中心電極３７のインダクタンスＬ２ｘと、該インダクタンスＬ２ｘと並列に存在するインダクタンスＬ２１と、インダクタンスＬ２１，Ｌ２ｘとは直列に存在するインダクタンスＬ２２とによって形成されている。

以上の等価回路からなる集中定数型のアイソレータにおいては、高周波電流が入力端子ＩＮに入力されると（順方向入力）、第２中心電極３６に大きな電流が流れ、出力端子ＯＵＴへ伝送される。この伝送周波数は第２中心電極３６のインダクタンスＬ２とコンデンサＣ２とで形成される並列共振回路によって決定される。このとき、終端抵抗ＲやコンデンサＣ１にはほとんど高周波電流が流れないため、挿入損失は小さい。また、順方向伝送時において、中心電極３５，３６間での磁気結合の作用で伝送される信号と、コンデンサＣｊを介して伝送される信号とが強め合い、伝送信号としては大きくなる。一方、高周波電流が出力端子ＯＵＴに入力されると（逆方向入力）、第１中心電極３５のインダクタンスＬ１とコンデンサＣ１とで形成される並列共振回路及び終端抵抗Ｒによって減衰（アイソレーション）される。

この２ポート型アイソレータは、具体的には、図２に示すように、概略、回路基板２０と、フェライト３２と一対の永久磁石４１とからなるフェライト・磁石素子３０と、ヨーク１０とで構成されている。

フェライト３２には、図３に示すように、表裏の主面３２ａ，３２ｂに、絶縁材３４Ａ，３４Ｂにて互いに電気的に絶縁された第１中心電極３５及び第２中心電極３６が形成されている。フェライト３２は互いに平行な第１主面３２ａ及び第２主面３２ｂを有する直方体形状をなしている。

また、永久磁石４１はフェライト３２に対して磁界を主面３２ａ，３２ｂに垂直方向に印加するように主面３２ａ，３２ｂに対向して、例えば、エポキシ系の接着剤４２（図２参照）を介して接着され、フェライト・磁石素子３０を形成している。永久磁石４１の主面はフェライト３２の主面３２ａ，３２ｂと同一寸法であり、互いの外形が一致するように主面どうしを対向させて配置されている。

第１中心電極３５は導体膜にて形成されている。即ち、図３に示すように、この第１中心電極３５は、フェライト３２の下面に形成された接続用電極３５ａに接続された状態で第１主面３２ａにおいて左下から立ち上がってほぼ水平方向に形成され、右上方に立ち上がって上面の中継用電極３５ｂを介して第２主面３２ｂに回り込む。第２主面３２ｂにおいて、第１中心電極３５は、第１主面３２ａと透視状態でほぼ重なるように形成され、その端部は下面に形成された接続用電極３５ｃに接続されている。このように、第１中心電極３５はフェライト３２に１ターン巻回されている。そして、第１中心電極３５と第２中心電極３６、副中心電極３７とは、間に絶縁材３４Ａ，３４Ｂが形成されて互いに絶縁された状態で交差している。中心電極３５，３６の交差角は必要に応じて設定され、入力インピーダンスや挿入損失が調整されることになる。

第２中心電極３６は導体膜にて形成されている。この第２中心電極３６は、まず、０．５ターン目の電極３６ａがフェライト３２の下面に形成された接続用電極３５ｃと接続された状態で第２主面３２ｂ側において第１中心電極３５と斜めに交差する状態で立ち上がり、上面の中継用電極３６ｂを介して第１主面３２ａ側に回り込み、１ターン目の電極３６ｃが第１主面３２ａ側において第１中心電極３５と直交する状態で形成されている。１ターン目の電極３６ｃの下端部は下面の中継用電極３６ｄを介して第２主面３２ｂ側に回り込み、１．５ターン目の電極３６ｅが第２主面３２ｂ側において立ち上がり、上面の中継用電極３６ｆを介して第１主面３２ａ側に回り込んでいる。以下同様に、２ターン目の電極３６ｇ、中継用電極３６ｈ、２．５ターン目の電極３６ｉ、中継用電極３６ｊ、３ターン目の電極３６ｋがフェライト３２の表面に沿ってそれぞれ形成されている。３ターン目の電極３６ｋの下端部はフェライト３２の下面に形成した接続用電極３６ｌに接続されている。

副中心電極３７は、前記０．５ターン目の電極３６ａの下部から上方に分岐し、フェライトの上面に形成された接続用電極３７ａを介して第１主面３２ａ側に回り込み、１ターン目の電極３６ｃの下部に接続されている。つまり、副中心電極３７は第２中心電極３６の端部巻回部分に並列に接続されてフェライト３２に１ターン弱巻回されている。

前記接続用電極３５ａ，３５ｃ，３６ｌや中継用電極３５ｂ，３６ｂ，３６ｄ，３６ｆ，３６ｈ，３６ｊ，３７ａは、フェライト３２の上下面に形成された凹部に電極用導体を塗布又は充填して形成されている。この種の電極は、マザーフェライト基板に予めスルーホールを形成し、このスルーホールを電極用導体で充填した後、スルーホールを分断する位置でカットすることによって形成される。なお、各種電極はスルーホールに導体膜として形成したものであってもよい。また、多数個取りの手法で製作される場合、マザーフェライト基板に接着剤を介して永久磁石をも積層した状態でカットされることもある。

回路基板２０は、複数枚の誘電体シート上に所定の内部電極や層間接続用のビアホール導体を形成して積層、焼結した多層基板である。回路基板２０の内部には、図１に示した整合用コンデンサＣ２，Ｃｓ１，Ｃｓ２，Ｃｊが内蔵されている。回路基板２０の上面には各種配線導体２１，２２，２３，２４が形成されている。入力ポートＰ１（電極３５ａ）は配線導体２１の一部２１ａに接続され、出力ポートＰ２（電極３５ｃ）は配線導体２２の一部２２ａに接続され、グランドポートＰ３（電極３６ｌ）は配線導体２３に接続されている。整合用コンデンサＣ１は配線導体２１，２２の一端２１ｂ，２２ｂ間に接続され、終端抵抗Ｒは配線導体２２の一端２２ｃと配線導体２４との間に接続されている。

そして、各配線導体２１，２２，２３，２４は回路基板２０の内部で図１に示した等価回路を構成するように接続されている。さらに、回路基板２０の下面には、入力端子ＩＮ、出力端子ＯＵＴ及びグランド端子ＧＮＤが形成されている。

前記アイソレータにおいては、第２中心電極３６の一部（Ｌ２１）に副中心電極３７（Ｌ２ｘ）が並列に接続されているため、第２中心電極３６の合成インダクタンス（Ｌ２）が小さくなる。即ち、副中心電極３７の線幅や長さを任意に設計してそのインダクタンス（Ｌ２ｘ）を適宜な値に設定することにより、第２中心電極３６のインダクタンス（Ｌ２）を微調整することができる。第２中心電極３６において、インダクタンスＬ２１は電極３６ａ，３６ｃにて形成され、インダクタンスＬ２２は電極３６ｅ，３６ｇ，３６ｉ，３６ｋにて形成される。この場合、合成インダクタンスＬ２は以下の式で表わされる。
Ｌ２＝（Ｌ２１・Ｌ２ｘ）／（Ｌ２１＋Ｌ２ｘ）＋Ｌ２２

第２中心電極３６の巻回数を減少させることはないので、第２中心電極３６のインダクタンスＬ２が急激に低下することはなく、また、第１及び第２中心電極３５，３６の結合度も低下することはない。つまり、第２中心電極３６に副中心電極３７を付加しても挿入損失特性はほとんど劣化しない。本第１実施例における挿入損失特性を図５の曲線Ａに示す。この場合、インダクタンスＬ２１は１．０ｎＨ、インダクタンスＬ２ｘは０．８ｎＨ、インダクタンスＬ２２は３．０ｎＨに設定した。合成インダクタンスＬ２は３．４ｎＨである。また、自己共振周波数は３．３ＧＨｚになる。非可逆回路素子では自己共振周波数以上で動作させることはできないが、本第１実施例では、第２中心電極３６のインダクタンスＬ２を小さくすることで自己共振周波数が３．３ＧＨｚと高くなり、高周波帯域で動作させることが可能になる。

副中心電極３７のインダクタンスＬ２ｘは、第２中心電極３６の並列部分のインダクタンスＬ２１よりも大きくても、小さくても、あるいは、同等であってもよい。本第１実施例では、インダクタンスＬ２ｘはインダクタンスＬ２１よりも若干小さく設定されている。

また、第２中心電極３６の線幅を太くすることはないので、第２中心電極３６のそれぞれの電極間がショートするおそれの増大はない。スルーホールの深さ（接続用電極の厚み）を大きくすることもないので、これらの接続用電極と第１中心電極３５とがショートするおそれが増大することもない。フェライト３２をことさら薄くする必要もなく、フェライト基板の割れやクラックの発生を回避できる。

さらに、副中心電極３７は、フォトリソ法やスクリーン印刷法などの工法によって第２中心電極３６と同時に形成可能であり、副中心電極３７を形成するための追加的な工程は不要であり、コストアップを招来することはない。本第１実施例において、副中心電極３７は第２中心電極３６の端部巻回部分に形成しており、この部分はもともとデッドスペースであり、フェライト３２のサイズを大きくする必要はない。なお、副中心電極３７は電極３６ｉ，３６ｋに並列に接続するように形成してもよい。あるいは、中間に配置した電極３６ｅ，３６ｇに並列に接続するように形成してもよい。

（第２実施例、図４及び図５参照）
第２実施例である２ポート型アイソレータは、図４に示すように、第２中心電極３６の電極３６ａ，３６ｃに並列に接続した副中心電極３７の線路長を前記第１実施例における副中心電極３７よりも若干長く形成したものである。他の構成は第１実施例と同様である。

本第２実施例においては、副中心電極３７の線路長を長くすることにより、副中心電極３７のインダクタンスＬ２ｘを第２中心電極３６の並列部分のインダクタンスＬ２１よりも若干大きく設定している。具体的には、インダクタンスＬ２１は１．０ｎＨ、インダクタンスＬ２ｘは２．０ｎＨ、インダクタンスＬ２２は３．０ｎＨに設定した。合成インダクタンスＬ２は３．７ｎＨである。また、自己共振周波数は２．８ＧＨｚになる。本第２実施例における挿入損失特性を図５の曲線Ｂに示す。第１中心電極３５との結合に寄与する第２中心電極３６のインダクタンスＬ２１が、第１中心電極３５との結合に寄与しない副中心電極３７のインダクタンスＬ２ｘよりも小さいので、挿入損失特性の劣化が抑制され、その特性曲線Ｂは前記第１実施例の特性曲線Ａよりも良好な結果を生じている。第２実施例の他の作用効果は第１実施例と同様である。

（第３実施例、図６参照）
第３実施例である２ポート型アイソレータは、図６に示すように、フェライト１３２をシート１３２ａ〜１３２ｅを順次積層、焼結した積層体で構成したもので、第１及び第２中心電極１３５，１３６、副中心電極１３７がフェライト１３２の表裏面及び内部に形成されている。

詳しくは、第１中心電極１３５は、電極１３５ａがビアホール導体１３５ｂを介して電極１３５ｃの一端に接続され、該電極１３５ｃの他端がビアホール導体１３５ｄを介して電極１３５ｅの一端に接続され、該電極１３５ｅの他端がビアホール導体１３５ｆを介して電極１３５ｇの一端に接続され、該電極１３５ｇの他端がビアホール導体１３５ｈを介して電極１３５ｉに接続されることにより、形成されている。電極１３５ａはビアホール導体１３５ｊを介して電極１３５ｋ（入力ポートＰ１）に接続されている。電極１３５ｉはビアホール導体１３５ｌを介して電極１３５ｍ（出力ポートＰ２）に接続されている。

第２中心電極１３６は、電極１３６ａの一端がビアホール導体１３６ｂを介して電極１３６ｃの一端に接続され、該電極１３６ｃの他端がビアホール導体１３６ｄを介して電極１３６ｅの一端に接続されることにより、形成されている。該電極１３６ｅの他端はビアホール導体１３６ｆを介して電極１３６ｇ（グランドポートＰ３）に接続されている。電極１３６ａの他端はビアホール導体１３６ｈを介して電極１３６ｉ（出力ポートＰ２）に接続されている。副中心電極１３７は電極１３６ａの他端部にループを描くように形成されている。

本第３実施例の等価回路は図１に示したとおりであり、他の構成は第１実施例と同様である。第２中心電極１３６はその一部に副中心電極１３７が並列に接続されている。それゆえ、第３実施例の作用効果は基本的には第１実施例と同様である。

（他の実施例）
なお、本発明に係る非可逆回路素子は前記実施例に限定するものではなく、その要旨の範囲内で種々に変更することができる。

例えば、永久磁石のＮ極とＳ極を反転させれば、入力ポートと出力ポートが入れ替わる。また、第１中心電極、第２中心電極及び副中心電極の構成や形状、ターン数などは任意である。あるいは、前記各実施例で回路基板２０に内蔵した整合用コンデンサはチップタイプとして回路基板２０上に実装してもよい。

以上のように、本発明は、非可逆回路素子に有用であり、特に、他に悪影響を及ぼすことなく第２中心電極のインダクタンスを低下させ、高周波帯域で動作可能である点で優れている。

３０…フェライト・磁石素子
３２，１３２…フェライト
３５，１３５…第１中心電極
３６，１３６…第２中心電極
３７，１３７…副中心電極
４１…永久磁石
Ｐ１…入力ポート
Ｐ２…出力ポート
Ｐ３…グランドポート
Ｒ…終端抵抗
Ｃ１，Ｃ２…コンデンサ

Claims (4)

1. 永久磁石と、
   前記永久磁石により直流磁界が印加されるマイクロ波用磁性体と、
   前記マイクロ波用磁性体に巻き回されており、一端が入力ポートに接続され、他端が出力ポートに接続された第１中心電極と、
   前記マイクロ波用磁性体に第１中心電極と絶縁状態で交差して巻き回されており、一端が出力ポートに接続され、他端がグランドポートに接続された第２中心電極と、
   前記入力ポートと前記出力ポートとの間に第１中心電極と並列に接続された第１整合容量と、
   前記入力ポートと前記出力ポートとの間に第１中心電極と並列に接続された終端抵抗と、
   前記出力ポートと前記グランドポートとの間に接続された第２整合容量と、
   を備え、
   第２中心電極はその一部に副中心電極が並列に接続されていること、
   を特徴とする非可逆回路素子。
2. 前記副中心電極のインダクタンスが第２中心電極の並列部分のインダクタンスよりも大きいこと、を特徴とする請求項１に記載の非可逆回路素子。
3. 前記副中心電極のインダクタンスが第２中心電極の並列部分のインダクタンスと同等以下であること、を特徴とする請求項１に記載の非可逆回路素子。
4. 第２中心電極は前記マイクロ波用磁性体に複数回巻き回されており、前記副中心電極は該第２中心電極の端部巻回部分に接続されていること、を特徴とする請求項１ないし請求項３のいずれかに記載の非可逆回路素子。

Images