JPWO2013118215A1 - Ｅｌ表示装置の製造方法 - Google Patents
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Abstract
本開示は、一対の電極間に発光層を配置した発光部と、発光部の発光を制御する薄膜トランジスタアレイ装置とを備え、ＲＧＢの複数個の画素を配置したＥＬ表示パネルを有するＥＬ表示装置の製造方法である。ＥＬ表示パネルの作製後、各画素（５）に、点灯時のアノード電圧とカソード電圧とは逆バイアス電圧となる電位差であって、ＲＧＢの色の画素（５）毎にあらかじめ大きさを設定した逆バイアス電圧を印加する検査工程を実施する。
Description
本開示は、発光材料として有機材料を用いたエレクトロルミネッセンス（以下、ＥＬという）素子がマトリックス状に配置されたＥＬ表示装置の製造方法に関する。
自ら発光するＥＬ素子を多数配列したＥＬ表示装置は、バックライトが不要で視野角にも制限がないため、次世代の画像表示装置として開発が進められている。
ＥＬ表示装置において、発光素子であるＥＬ素子は、流す電流量によって輝度を制御する電流発光素子である。ＥＬ素子を駆動する方式としては、単純マトリックス方式とアクティブマトリックス方式とがある。前者は画素回路が単純であるものの大型かつ高精細のディスプレイの実現が困難である。このため、近年は、画素回路毎に駆動トランジスタを備えたアクティブマトリックス型のＥＬ表示装置が主流となってきている。
駆動トランジスタおよびその周辺回路は、一般にポリシリコンやアモルファスシリコン等を用いた薄膜トランジスタで形成される。薄膜トランジスタは移動度が小さく閾値電圧の経時変化が大きいという弱点があるものの、大型化が容易かつ安価であるために大型のＥＬ表示装置に適している。また、薄膜トランジスタの弱点である閾値電圧の経時変化を画素回路の工夫により克服する方法についても検討されている。
この種のＥＬ表示装置を製造する場合、製造工程時に画素内の薄膜トランジスタが静電破壊されたり、損傷を受けたりすることがあるため、その他の表示デバイス同様、製造工程においてパネル検査が実施される（特許文献１参照）。
本開示は、一対の電極間に発光層を配置した発光部と、前記発光部の発光を制御する薄膜トランジスタアレイ装置とを備え、ＲＧＢの複数個の画素を配置したＥＬ表示パネルを有するＥＬ表示装置の製造方法である。ＥＬ表示パネルの作製後、各画素に、点灯時のアノード電圧とカソード電圧とは逆バイアス電圧となる電位差であって、ＲＧＢの色の画素毎にあらかじめ大きさを設定した逆バイアス電圧を印加する検査工程を実施している。
以下、一実施の形態におけるＥＬ表示装置の製造方法について、図面を用いて説明する。
以下、一実施の形態における薄膜トランジスタアレイ装置及びそれを用いたＥＬ表示装置について、図１〜図４の図面を用いて説明する。
図１〜図３に示すように、ＥＬ表示装置は、下層より、複数個の薄膜トランジスタを配置した薄膜トランジスタアレイ装置１と、下部電極である陽極２、有機材料からなる発光層であるＥＬ層３及び透明な上部電極である陰極４からなる発光部としてのＥＬ素子との積層構造により構成されている。
発光部は薄膜トランジスタアレイ装置により発光制御される。
ＥＬ素子は、一対の電極である陽極２と陰極４との間にＥＬ層３を配置した構成であり、陽極２とＥＬ層３の間には正孔輸送層が積層形成され、ＥＬ層３と透明な陰極４の間には電子輸送層が積層形成されている。
このＥＬ表示装置は、赤色、緑色、青色に発光する画素５が複数個マトリックス状に配置され、各画素５は、ＥＬ素子とそのＥＬ素子の発光制御を行う画素回路６によって構成されている。
また、薄膜トランジスタアレイ装置１は、行状に配置される複数のゲート配線７と、ゲート配線７と交差するように列状に配置される複数の信号配線としてのソース配線８と、ソース配線８に平行に延びる複数の電源配線（図１では省略）とを備え、各画素５に接続されている。すなわち、ＥＬ表示装置は、ゲート配線７とソース配線８との交点に位置する画素５毎に表示制御を行うアクティブマトリックス方式である。
図２に示すように、ＥＬ表示装置の各画素５は、赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）のサブ画素５Ｒ、５Ｇ、５Ｂによって構成され、これらのサブ画素５Ｒ、５Ｇ、５Ｂは、表示面上に複数個マトリクス状に配列されるように形成されている（以下、サブ画素列と表記する）。各サブ画素５Ｒ、５Ｇ、５Ｂは、バンク５ａによって互いに分離されている。バンク５ａは、ゲート配線７に平行に延びる突条と、ソース配線８に平行に延びる突条とが互いに交差するように形成されている。そして、この突条で囲まれる部分（すなわち、バンク５ａの開口部）にサブ画素５Ｒ、５Ｇ、５Ｂが形成されている。
陽極２は、薄膜トランジスタアレイ装置１上の層間絶縁膜上でかつバンク５ａの開口部内に、サブ画素５Ｒ、５Ｇ、５Ｂ毎に形成されている。同様に、ＥＬ層３は、陽極２上でかつバンク５ａの開口部内に、サブ画素５Ｒ、５Ｇ、５Ｂ毎に形成されている。透明な陰極４は、複数のＥＬ層３及びバンク５ａ上で、かつ全てのサブ画素５Ｒ、５Ｇ、５Ｂを覆うように、連続的に形成されている。
さらに、薄膜トランジスタアレイ装置１には、各サブ画素５Ｒ、５Ｇ、５Ｂ毎に画素回路６が形成されている。そして、各サブ画素５Ｒ、５Ｇ、５Ｂと、対応する画素回路６とは、後述するコンタクトホール及び中継電極によって電気的に接続されている。なお、サブ画素５Ｒ、５Ｇ、５Ｂは、ＥＬ層３の発光色が異なることを除いて同一の構成である。そこで、以降の説明では、サブ画素５Ｒ、５Ｇ、５Ｂを区別することなく、全て画素５と表記する。
図３に示すように、画素回路６は、スイッチ素子として動作する薄膜トランジスタ１０と、駆動素子として動作する薄膜トランジスタ１１と、対応する画素に表示するデータを記憶するキャパシタ１２とで構成され、薄膜トランジスタ１１のソース電極１１ｓ、ドレイン電極１１ｄに直列にＥＬ素子１３が接続されている。
そして、ゲート配線７は、画素回路６のそれぞれに含まれるスイッチング素子として動作する薄膜トランジスタ１０のゲート電極１０ｇに行毎に接続され、ソース配線８は、薄膜トランジスタ１０のソース電極１０ｓに列毎に接続されている。一方の電源配線９ａは、画素回路６の薄膜トランジスタ１１とのドレイン電極１１ｄに列毎に接続され、他方の電源配線９ｂは、ＥＬ素子１３に接続されている。
薄膜トランジスタ１０は、ゲート配線７に接続されるゲート電極１０ｇと、ソース配線８に接続されるソース電極１０ｓと、キャパシタ１２及び薄膜トランジスタ１１のゲート電極１１ｇに接続されるドレイン電極１０ｄと、半導体膜（図示せず）とで構成される。この薄膜トランジスタ１０は、接続されたゲート配線７及びソース配線８に電圧が印加されると、当該ソース配線８に印加された電圧値を表示データとしてキャパシタ１２に保存する。
薄膜トランジスタ１１は、薄膜トランジスタ１０のドレイン電極１０ｄに接続されるゲート電極１１ｇと、電源配線９ａ及びキャパシタ１２に接続されるドレイン電極１１ｄと、陽極２に接続されるソース電極１１ｓと、半導体膜（図示せず）とで構成される。この薄膜トランジスタ１１は、キャパシタ１２が保持している電圧値に対応する電流を電源配線９ａからソース電極１１ｓを通じてＥＬ素子１３の陽極側に供給する。
すなわち、ＥＬ素子１３のカソード端子には、電源配線９ｂからカソード電圧Ｖｓｓが印加され、ＥＬ素子１３のアノード端子には、薄膜トランジスタ１１を介して電源配線９ａからアノード電圧Ｖｄｄが印加されており、それらのアノード電圧Ｖｄｄとカソード電圧Ｖｓｓとは、アノード電圧Ｖｄｄ＞カソード電圧Ｖｓｓの関係になるように設定されている。
図４に示すように、ＲＧＢの各画素５に接続される各ゲート配線７には、非線形抵抗素子としてＥＳＤ（静電気）保護素子１４が接続され、またＲＧＢの各画素５それぞれのソース配線８Ｒ、８Ｇ、８Ｂには、ＥＳＤ保護素子１５が接続されている。
なお、図４において、１７はゲート配線７の電極端子、１８Ｒ、１８Ｇ、１８Ｂはソース配線８Ｒ、８Ｇ、８Ｂの電極端子、１９ａ、１９ｂは電源配線９ａ、９ｂの電極端子であり、通常の点灯時は電源端子１９ａにアノード電圧Ｖｄｄを印加し、電源端子１９ｂにカソード電圧Ｖｓｓを、Ｖｄｄ＞Ｖｓｓとなるように印加する。例えば、高圧側のアノード電圧Ｖｄｄ＝１０（Ｖ）、低圧側のカソード電圧Ｖｓｓ＝０（Ｖ）を印加し、そして、Ｒの画素５のみを点灯させる場合は、電極端子１８Ｒを０電位、その他の電極端子１８Ｇ、１８Ｂにプラスの電位を印加すればよい。
このようなＥＬ表示装置において、製造時に画素の欠陥を検査する方法について検討した結果、各画素５に印加されるアノード電圧Ｖｄｄ、カソード電圧Ｖｓｓについて、Ｖｄｄ＜Ｖｓｓとなる逆バイアス電圧を印加し、滅点をスクリーニングすることで、将来発生する欠陥を事前に発見することができることを見出した。
また、印加する逆バイアス電圧の電位差を大きくすることにより、滅点の個数が増え、しかもＲＧＢ毎にその個数が異なることが判明した。
これは、逆バイアス電圧を印加することにより、画素内に異物などが存在する場合に、その異物によって電界が集中し、またＥＬ表示パネルを構成する各構成層の膜厚が薄くなっているところは、リークが発生し、これによりその画素が滅点になるものと考えられる。さらに、ＲＧＢのＥＬ層の構成材料の違いにより、ＲＧＢの画素毎で滅点になる逆バイアス電圧の電位差の大きさが異なるものと考えられる。
具体的な一例としては、高圧側のアノード電圧Ｖｄｄを０（Ｖ）とし、低圧側のカソード電圧Ｖｓｓとして、１０（Ｖ）から３０（Ｖ）の逆バイアス電圧を印加したところ、Ｇの画素については約２０（Ｖ）の逆バイアス電圧、Ｂの画素では約２５（Ｖ）の逆バイアス電圧、Ｒの画素では約３０（Ｖ）の逆バイアス電圧で滅点となるスクリーニング検査が行えることが判明した。
すなわち、本開示の製造方法においては、ＥＬ表示パネルを作製した後、各画素に、点灯時のアノード電圧とカソード電圧とは逆バイアス電圧となる電位差であって、ＲＧＢの色の画素毎にあらかじめ大きさを設定した逆バイアス電圧を印加する検査工程を設けるものである。これにより、将来発生する滅点や暗点をパネル作製後に、事前にスクリーニングすることができ、製品化後に画素欠陥による不良品の発生を少なくすることができ、ＥＬ表示装置としての製造時の歩留まりを向上させることができる。
以上のように本開示によれば、ＥＬ表示パネルを作製した後に、各画素に逆バイアス電圧を印加する検査工程を設けるだけで、将来発生する滅点や暗点を事前にスクリーニングすることができ、製品化後に画素欠陥による不良品の発生を少なくすることができ、ＥＬ表示装置の歩留まり向上を実現することができる。
以上のように本開示によれば、ＥＬ表示装置の製造歩留まりを向上させる上で有用である。
１ 薄膜トランジスタアレイ装置
２ 陽極
３ ＥＬ層
４ 陰極
５ 画素
６ 画素回路
７ ゲート配線
８，８Ｒ，８Ｂ，８Ｇ ソース配線
９ａ，９ｂ 電源配線
１０，１１ 薄膜トランジスタ
１３ ＥＬ素子
２ 陽極
３ ＥＬ層
４ 陰極
５ 画素
６ 画素回路
７ ゲート配線
８，８Ｒ，８Ｂ，８Ｇ ソース配線
９ａ，９ｂ 電源配線
１０，１１ 薄膜トランジスタ
１３ ＥＬ素子
本開示は、発光材料として有機材料を用いたエレクトロルミネッセンス（以下、ＥＬという）素子がマトリックス状に配置されたＥＬ表示装置の製造方法に関する。
自ら発光するＥＬ素子を多数配列したＥＬ表示装置は、バックライトが不要で視野角にも制限がないため、次世代の画像表示装置として開発が進められている。
ＥＬ表示装置において、発光素子であるＥＬ素子は、流す電流量によって輝度を制御する電流発光素子である。ＥＬ素子を駆動する方式としては、単純マトリックス方式とアクティブマトリックス方式とがある。前者は画素回路が単純であるものの大型かつ高精細のディスプレイの実現が困難である。このため、近年は、画素回路毎に駆動トランジスタを備えたアクティブマトリックス型のＥＬ表示装置が主流となってきている。
駆動トランジスタおよびその周辺回路は、一般にポリシリコンやアモルファスシリコン等を用いた薄膜トランジスタで形成される。薄膜トランジスタは移動度が小さく閾値電圧の経時変化が大きいという弱点があるものの、大型化が容易かつ安価であるために大型のＥＬ表示装置に適している。また、薄膜トランジスタの弱点である閾値電圧の経時変化を画素回路の工夫により克服する方法についても検討されている。
この種のＥＬ表示装置を製造する場合、製造工程時に画素内の薄膜トランジスタが静電破壊されたり、損傷を受けたりすることがあるため、その他の表示デバイス同様、製造工程においてパネル検査が実施される（特許文献１参照）。
本開示は、一対の電極間に発光層を配置した発光部と、発光部の発光を制御する薄膜トランジスタアレイ装置とを備え、ＲＧＢの複数個の画素を配置したＥＬ表示パネルを有するＥＬ表示装置の製造方法であって、ＥＬ表示パネルの作成後、画素のＲＧＢの色毎に予め設定された電圧を各画素に印加する検査工程を実施し、検査工程において印加される電圧は、点灯時のアノード電圧とカソード電圧とは逆バイアス電圧となる電位差であって、欠陥のある画素を滅点とするための電位差を有する。
以下、一実施の形態におけるＥＬ表示装置の製造方法について、図面を用いて説明する。
以下、一実施の形態における薄膜トランジスタアレイ装置及びそれを用いたＥＬ表示装置について、図１〜図４の図面を用いて説明する。
図１〜図３に示すように、ＥＬ表示装置は、下層より、複数個の薄膜トランジスタを配置した薄膜トランジスタアレイ装置１と、下部電極である陽極２、有機材料からなる発光層であるＥＬ層３及び透明な上部電極である陰極４からなる発光部としてのＥＬ素子との積層構造により構成されている。
発光部は薄膜トランジスタアレイ装置により発光制御される。
ＥＬ素子は、一対の電極である陽極２と陰極４との間にＥＬ層３を配置した構成であり、陽極２とＥＬ層３の間には正孔輸送層が積層形成され、ＥＬ層３と透明な陰極４の間には電子輸送層が積層形成されている。
このＥＬ表示装置は、赤色、緑色、青色に発光する画素５が複数個マトリックス状に配置され、各画素５は、ＥＬ素子とそのＥＬ素子の発光制御を行う画素回路６によって構成されている。
また、薄膜トランジスタアレイ装置１は、行状に配置される複数のゲート配線７と、ゲート配線７と交差するように列状に配置される複数の信号配線としてのソース配線８と、ソース配線８に平行に延びる複数の電源配線（図１では省略）とを備え、各画素５に接続されている。すなわち、ＥＬ表示装置は、ゲート配線７とソース配線８との交点に位置する画素５毎に表示制御を行うアクティブマトリックス方式である。
図２に示すように、ＥＬ表示装置の各画素５は、赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）のサブ画素５Ｒ、５Ｇ、５Ｂによって構成され、これらのサブ画素５Ｒ、５Ｇ、５Ｂは、表示面上に複数個マトリクス状に配列されるように形成されている（以下、サブ画素列と表記する）。各サブ画素５Ｒ、５Ｇ、５Ｂは、バンク５ａによって互いに分離されている。バンク５ａは、ゲート配線７に平行に延びる突条と、ソース配線８に平行に延びる突条とが互いに交差するように形成されている。そして、この突条で囲まれる部分（すなわち、バンク５ａの開口部）にサブ画素５Ｒ、５Ｇ、５Ｂが形成されている。
陽極２は、薄膜トランジスタアレイ装置１上の層間絶縁膜上でかつバンク５ａの開口部内に、サブ画素５Ｒ、５Ｇ、５Ｂ毎に形成されている。同様に、ＥＬ層３は、陽極２上でかつバンク５ａの開口部内に、サブ画素５Ｒ、５Ｇ、５Ｂ毎に形成されている。透明な陰極４は、複数のＥＬ層３及びバンク５ａ上で、かつ全てのサブ画素５Ｒ、５Ｇ、５Ｂを覆うように、連続的に形成されている。
さらに、薄膜トランジスタアレイ装置１には、各サブ画素５Ｒ、５Ｇ、５Ｂ毎に画素回路６が形成されている。そして、各サブ画素５Ｒ、５Ｇ、５Ｂと、対応する画素回路６とは、後述するコンタクトホール及び中継電極によって電気的に接続されている。なお、サブ画素５Ｒ、５Ｇ、５Ｂは、ＥＬ層３の発光色が異なることを除いて同一の構成である。そこで、以降の説明では、サブ画素５Ｒ、５Ｇ、５Ｂを区別することなく、全て画素５と表記する。
図３に示すように、画素回路６は、スイッチ素子として動作する薄膜トランジスタ１０と、駆動素子として動作する薄膜トランジスタ１１と、対応する画素に表示するデータを記憶するキャパシタ１２とで構成され、薄膜トランジスタ１１のソース電極１１ｓ、ドレイン電極１１ｄに直列にＥＬ素子１３が接続されている。
そして、ゲート配線７は、画素回路６のそれぞれに含まれるスイッチング素子として動作する薄膜トランジスタ１０のゲート電極１０ｇに行毎に接続され、ソース配線８は、薄膜トランジスタ１０のソース電極１０ｓに列毎に接続されている。一方の電源配線９ａは、画素回路６の薄膜トランジスタ１１とのドレイン電極１１ｄに列毎に接続され、他方の電源配線９ｂは、ＥＬ素子１３に接続されている。
薄膜トランジスタ１０は、ゲート配線７に接続されるゲート電極１０ｇと、ソース配線８に接続されるソース電極１０ｓと、キャパシタ１２及び薄膜トランジスタ１１のゲート電極１１ｇに接続されるドレイン電極１０ｄと、半導体膜（図示せず）とで構成される。この薄膜トランジスタ１０は、接続されたゲート配線７及びソース配線８に電圧が印加されると、当該ソース配線８に印加された電圧値を表示データとしてキャパシタ１２に保存する。
薄膜トランジスタ１１は、薄膜トランジスタ１０のドレイン電極１０ｄに接続されるゲート電極１１ｇと、電源配線９ａ及びキャパシタ１２に接続されるドレイン電極１１ｄと、陽極２に接続されるソース電極１１ｓと、半導体膜（図示せず）とで構成される。この薄膜トランジスタ１１は、キャパシタ１２が保持している電圧値に対応する電流を電源配線９ａからソース電極１１ｓを通じてＥＬ素子１３の陽極側に供給する。
すなわち、ＥＬ素子１３のカソード端子には、電源配線９ｂからカソード電圧Ｖｓｓが印加され、ＥＬ素子１３のアノード端子には、薄膜トランジスタ１１を介して電源配線９ａからアノード電圧Ｖｄｄが印加されており、それらのアノード電圧Ｖｄｄとカソード電圧Ｖｓｓとは、アノード電圧Ｖｄｄ＞カソード電圧Ｖｓｓの関係になるように設定されている。
図４に示すように、ＲＧＢの各画素５に接続される各ゲート配線７には、非線形抵抗素子としてＥＳＤ（静電気）保護素子１４が接続され、またＲＧＢの各画素５それぞれのソース配線８Ｒ、８Ｇ、８Ｂには、ＥＳＤ保護素子１５が接続されている。
なお、図４において、１７はゲート配線７の電極端子、１８Ｒ、１８Ｇ、１８Ｂはソース配線８Ｒ、８Ｇ、８Ｂの電極端子、１９ａ、１９ｂは電源配線９ａ、９ｂの電極端子であり、通常の点灯時は電源端子１９ａにアノード電圧Ｖｄｄを印加し、電源端子１９ｂにカソード電圧Ｖｓｓを、Ｖｄｄ＞Ｖｓｓとなるように印加する。例えば、高圧側のアノード電圧Ｖｄｄ＝１０（Ｖ）、低圧側のカソード電圧Ｖｓｓ＝０（Ｖ）を印加し、そして、Ｒの画素５のみを点灯させる場合は、電極端子１８Ｒを０電位、その他の電極端子１８Ｇ、１８Ｂにプラスの電位を印加すればよい。
このようなＥＬ表示装置において、製造時に画素の欠陥を検査する方法について検討した結果、各画素５に印加されるアノード電圧Ｖｄｄ、カソード電圧Ｖｓｓについて、Ｖｄｄ＜Ｖｓｓとなる逆バイアス電圧を印加し、滅点をスクリーニングすることで、将来発生する欠陥を事前に発見することができることを見出した。
また、印加する逆バイアス電圧の電位差を大きくすることにより、滅点の個数が増え、しかもＲＧＢ毎にその個数が異なることが判明した。
これは、逆バイアス電圧を印加することにより、画素内に異物などが存在する場合に、その異物によって電界が集中し、またＥＬ表示パネルを構成する各構成層の膜厚が薄くなっているところは、リークが発生し、これによりその画素が滅点になるものと考えられる。さらに、ＲＧＢのＥＬ層の構成材料の違いにより、ＲＧＢの画素毎で滅点になる逆バイアス電圧の電位差の大きさが異なるものと考えられる。
具体的な一例としては、高圧側のアノード電圧Ｖｄｄを０（Ｖ）とし、低圧側のカソード電圧Ｖｓｓとして、１０（Ｖ）から３０（Ｖ）の逆バイアス電圧を印加したところ、Ｇの画素については約２０（Ｖ）の逆バイアス電圧、Ｂの画素では約２５（Ｖ）の逆バイアス電圧、Ｒの画素では約３０（Ｖ）の逆バイアス電圧で滅点となるスクリーニング検査が行えることが判明した。
すなわち、本開示の製造方法においては、ＥＬ表示パネルを作製した後、各画素に、点灯時のアノード電圧とカソード電圧とは逆バイアス電圧となる電位差であって、ＲＧＢの色の画素毎にあらかじめ大きさを設定した逆バイアス電圧を印加する検査工程を設けるものである。これにより、将来発生する滅点や暗点をパネル作製後に、事前にスクリーニングすることができ、製品化後に画素欠陥による不良品の発生を少なくすることができ、ＥＬ表示装置としての製造時の歩留まりを向上させることができる。
以上のように本開示によれば、ＥＬ表示パネルを作製した後に、各画素に逆バイアス電圧を印加する検査工程を設けるだけで、将来発生する滅点や暗点を事前にスクリーニングすることができ、製品化後に画素欠陥による不良品の発生を少なくすることができ、ＥＬ表示装置の歩留まり向上を実現することができる。
以上のように本開示によれば、ＥＬ表示装置の製造歩留まりを向上させる上で有用である。
１ 薄膜トランジスタアレイ装置
２ 陽極
３ ＥＬ層
４ 陰極
５ 画素
６ 画素回路
７ ゲート配線
８，８Ｒ，８Ｂ，８Ｇ ソース配線
９ａ，９ｂ 電源配線
１０，１１ 薄膜トランジスタ
１３ ＥＬ素子
２ 陽極
３ ＥＬ層
４ 陰極
５ 画素
６ 画素回路
７ ゲート配線
８，８Ｒ，８Ｂ，８Ｇ ソース配線
９ａ，９ｂ 電源配線
１０，１１ 薄膜トランジスタ
１３ ＥＬ素子
Claims (1)
- 一対の電極間に発光層を配置した発光部と、前記発光部の発光を制御する薄膜トランジスタアレイ装置とを備え、ＲＧＢの複数個の画素を配置したＥＬ表示パネルを有するＥＬ表示装置の製造方法であって、前記ＥＬ表示パネルの作製後、各画素に、点灯時のアノード電圧とカソード電圧とは逆バイアス電圧となる電位差であって、ＲＧＢの色の画素毎にあらかじめ大きさを設定した逆バイアス電圧を印加する検査工程を実施するＥＬ表示装置の製造方法。
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