JPWO2013069408A1 - 半導体装置 - Google Patents

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Abstract

ｎ-型領域（１０１）は、ハイサイド駆動回路（３００）が配置されたｎウエル領域（２０１）を囲む。ｎ-型領域（１０１）上には、高耐圧接合終端領域の抵抗性フィールドプレート構造を構成する高抵抗ポリシリコン薄膜（４０１）が渦巻き状に配置されている。また、ｎ-型領域（１０１）上には、ＯＵＴ電極（１２０）、グランド電極（１２１）およびＶｃｃ１電極（１２２）が配置されている。Ｖｃｃ１電極（１２２）は、補助直流電源（ブートストラップコンデンサ）（Ｅ１）の正極に接続されている。ＯＵＴ電極（１２０）は、補助直流電源（Ｅ１）の負極に接続されている。高抵抗ポリシリコン薄膜（４０１）の一方の端部（第２コンタクト部）（４０３）は、グランド電極（１２１）に接続されている。また、高抵抗ポリシリコン薄膜（４０１）の他方の端部（第１コンタクト部）（４０２）は、ＯＵＴ電極（１２０）に接続されている。

Description

この発明は、半導体装置に関する。
パワーデバイスは、モータ制御用のインバータのほか、大容量のＰＤＰ（プラズマディスプレイパネル）、液晶パネルなどのＦＰＤ（フラットパネルディスプレイ）電源用途、エアコンや照明といった家電用インバータなど多くの分野で広く利用されている。このようなパワーデバイスとして、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）やパワーＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）が公知である。
従来、パワーデバイスの駆動および制御は、フォトカプラなどの半導体素子やトランスなどの電子部品を組み合わせて構成した電子回路によって行っていた。しかし、近年のＬＳＩ（大規模集積回路）技術の進歩により、パワーデバイスは、ＡＣ（交流）１００ＶやＡＣ２００Ｖの一般家庭用電源からＡＣ４００Ｖの産業用電源などに用いられている。このため、パワーデバイスは、１００Ｖから１２００Ｖまでの耐圧クラスの高耐圧ＩＣ（Ｈｉｇｈ Ｖｏｌｔａｇｅ ＩＣ）が実用化されている。
高耐圧ＩＣは、さまざまな形態で構成され、例えば、パワーデバイスのハイサイドゲートドライバとローサイドゲートドライバとを内蔵したゲートドライバＩＣ、加熱保護や過電流保護機能を内蔵したＩＣ、さらには制御回路やパワーデバイスを同一半導体基板（ワンチップ）に集積したインバータＩＣなどに系列化されている。そして、高耐圧ＩＣは、実装基板に実装される部品数削減によるインバータシステム全体としての小型化や高効率化に大きく貢献している。
図１６は、一般的なレベルシフト回路を内蔵した高耐圧ＩＣを示す回路図である。図１６に示す回路おいて、ＩＧＢＴ（出力パワーデバイス）１７，１８は、ＰＷＭ（Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ）インバータブリッジ回路の例えば一相分を構成する。ＩＧＢＴ１７，１８は、例えばＤＣ（直流）４００ＶまたはＡＣ４００Ｖの高電圧の主直流電源（正極側）Ｖｄｃと、この主直流電源Ｖｄｃの負極側である共通電位ＣＯＭ（図１６においてはグランド電位）との間に直列に接続される。
ＯＵＴ端子は、ブリッジ回路の上アームのＩＧＢＴ１７のエミッタと、ブリッジ回路の下アームのＩＧＢＴ１８のコレクタとの接続点であり、ＩＧＢＴ１７とＩＧＢＴ１８とが相補にオン・オフすることによって生成される交流電力の交流出力端子である。補助直流電源（ドライバ電源ともいう）Ｅ１は、正極が正極ラインＶｃｃ１に接続され、負極がＯＵＴ端子に接続されている。補助直流電源（ドライバ電源ともいう）Ｅ２は、正極が正極ラインＶｃｃ２に接続され、負極が共通電位ＣＯＭに接続されている。補助直流電源Ｅ１，Ｅ２は、例えば１５Ｖの低電圧電源である。ダイオード４１，４２は、サージ電流を共通電位ＣＯＭに流すために、それぞれオン信号側の高耐圧ＭＯＳＦＥＴ１のドレインと交流出力端子ＯＵＴとの間、およびオフ信号側の高耐圧ＭＯＳＦＥＴ２のドレインと交流出力端子ＯＵＴとの間に接続されている。符号５１，５２は、それぞれ高耐圧ＭＯＳＦＥＴ１，２の寄生の出力容量である。
さらに、図１６に示す高耐圧ＩＣには、ブリッジ回路の上アームのＩＧＢＴ１７をオン・オフ駆動させるレベルシフト回路およびドライバ回路１６や、ブリッジ回路の下アームのＩＧＢＴ１８をオン・オフ駆動させるドライバ回路２０、ドライバ回路１６，２０にそれぞれオン・オフ信号を入力する制御回路（低電位側低耐圧回路）６１が配置されている。レベルシフト回路は、高耐圧ＭＯＳＦＥＴ１，２、負荷抵抗３，４、ＮＯＴ回路８，９およびその後段のローパスフィルタ回路（以下、ＬＰＦとする）３０，３１、ＲＳフリップフロップ（以下、ＲＳラッチとする）１５などで構成される。
レベルシフト回路およびドライバ回路１６は、補助直流電源Ｅ１を電源として動作する。ドライバ回路２０は、補助直流電源Ｅ２を電源として動作する。制御回路６１は、正極ラインＶｃｃ２を介して補助直流電源Ｅ２の正極に接続され、補助直流電源Ｅ２を電源として動作する。ハイサイド駆動回路（図１６の破線で囲まれた回路部分）３００は、ＩＧＢＴ１７，１８のオン・オフにより共通電位ＣＯＭと主直流電源Ｖｄｃとに交互に追従するＯＵＴ端子の電位を基準として動作する。ハイサイド駆動回路３００の補助直流電源Ｅ１として、例えば、ブートストラップコンデンサが用いられる。
制御回路６１は、高耐圧ＭＯＳＦＥＴ１，２のそれぞれのゲートおよびドライバ回路２０に接続されている。制御回路６１は、高耐圧ＭＯＳＦＥＴ１のゲートに入力されるセットパルスのオン信号２５、および高耐圧ＭＯＳＦＥＴ２のゲートに入力されるリセットパルスのオフ信号２６を生成する。そして、制御回路６１は、レベルシフト回路を介して、ドライバ回路１６にオン・オフ信号を入力する。
高耐圧ＭＯＳＦＥＴ１は、制御回路６１から入力されるセットパルスのオン信号２５によって導通する。高耐圧ＭＯＳＦＥＴ１は、高耐圧ｎチャネルＭＯＳＦＥＴであり、高耐圧ＭＯＳＦＥＴ１のコレクタに接続された負荷抵抗３の電圧降下を信号としてＩＧＢＴ１７をオンさせる。高耐圧ＭＯＳＦＥＴ２は、制御回路６１から入力されるリセットパルスのオフ信号２６によって導通する。高耐圧ＭＯＳＦＥＴ２は、高耐圧ｎチャネルＭＯＳＦＥＴであり、高耐圧ＭＯＳＦＥＴ２のコレクタに接続された負荷抵抗４の電圧降下を信号としてＩＧＢＴ１７をオフさせる。
高耐圧ＭＯＳＦＥＴ１と高耐圧ＭＯＳＦＥＴ２、および負荷抵抗３と負荷抵抗４とは回路定数を合わせるためにそれぞれ互いに等しく構成されている。負荷抵抗３，４にそれぞれ並列接続された定電圧ダイオード５，６は、負荷抵抗３，４の過大な電圧降下を制限しＮＯＴ回路８，９等を保護する。レベルシフト回路のうち、２つの高耐圧ＭＯＳＦＥＴ１，２は、共通電位ＣＯＭの電位を基準とした信号をレベルシフト回路に入力する回路部分となる。
負荷抵抗３，４の、高耐圧ＭＯＳＦＥＴ１，２に接続された側の端部に対して反対側の端部は、補助直流電源Ｅ１の正極が接続された正極ラインＶｃｃ１に接続されている。このため、ＯＵＴ端子の電位が共通電位ＣＯＭの電位と主直流電源Ｖｄｃ電位との間で変化することにより、負荷抵抗３，４からなる高耐圧ＭＯＳＦＥＴ１，２の負荷抵抗回路の電源電圧は、補助直流電源Ｅ１および主直流電源Ｖｄｃを足し合せた電源電圧と、補助直流電源Ｅ１の電源電圧との間で変化する。
通常、このように、２つの高耐圧ＭＯＳＦＥＴ１，２によってブリッジ回路の上アームのＩＧＢＴ１７に入力する入力信号を制御する方式を２入力方式とよぶ。２入力方式でレベルシフト回路を構成した場合、高耐圧ＭＯＳＦＥＴ１にセットパルスのオン信号２５が入力されたときに、ＯＵＴ端子の出力はＨｉｇｈとなる。これにより、ＯＵＴ端子の電位は、共通電位ＣＯＭから主直流電源Ｖｄｃ電位まで上昇する。
しかし、実際には、ＯＵＴ端子の電位は、ＯＵＴ端子に接続されるモータなどの負荷や配線などによるインダクタンス成分により、過渡的に主直流電源Ｖｄｃ電位以上に跳ね上がる。このため、このスイッチングノイズによって破壊されないように、高耐圧ＩＣや高耐圧ＭＯＳＦＥＴ１，２などのパワーデバイスは、高電圧側の主電源電圧よりも高い電圧に耐えうる耐圧を補償する必要がある。例えば、市販されている高耐圧ＩＣやパワーデバイスは、ＡＣ２００Ｖ系電源であれば６００Ｖの耐圧を保証し、ＡＣ４００Ｖ系電源であれば１２００Ｖの耐圧を保証している。
図１７は、従来の高耐圧ＩＣの平面構造を示す平面図である。図１７に示すように、高耐圧ＩＣ１０００は、グランド電位を有するｐ型基板（不図示）上に設けられたｎ型拡散（またはｎ型エピタキシャル）領域１００１に形成される。高耐圧ＩＣ１０００内には、６００Ｖまたは１２００Ｖの高耐圧を実現するために、高耐圧接合終端構造（ＨＶＪＴ）領域１０１１や高耐圧ｎチャネルＭＯＳＦＥＴ１０１２などの高耐圧デバイスが内蔵されている。保護機能の形態によっては、さらに高耐圧ｐチャネルＭＯＳＦＥＴ１０１３などの高耐圧デバイスも内蔵される。
高耐圧接合終端構造領域１０１１は、ハイサイド駆動回路３００が設けられた高電位領域を囲む。高耐圧ｎチャネルＭＯＳＦＥＴ１０１２および高耐圧ｐチャネルＭＯＳＦＥＴ１０１３は、高耐圧接合終端構造領域１０１１内に設けられている。高耐圧ｎチャネルＭＯＳＦＥＴ１０１２は、制御回路６１およびハイサイド駆動回路３００と接続され、例えばレベルシフト回路を構成する。高耐圧ｐチャネルＭＯＳＦＥＴ１０１３は、制御回路６１と接続される。高耐圧接合終端構造領域１０１１、高耐圧ｎチャネルＭＯＳＦＥＴ１０１２および高耐圧ｐチャネルＭＯＳＦＥＴ１０１３は、それぞれ、ｐ型基板と高電圧がかかるｎ型拡散領域１００１との接合部で所望の耐圧を実現する。
次に、耐圧領域を備えた高耐圧ＩＣの信頼性について説明する。耐圧領域とは、高耐圧接合終端構造領域１０１１や高耐圧ｎチャネルＭＯＳＦＥＴ１０１２などの高耐圧デバイスや素子分離領域が設けられた領域である。耐圧領域を構成する高耐圧デバイスが例えば横型デバイス構造の場合、高耐圧ＩＣに高電圧が印加されるほど、高耐圧デバイスのアノード・カソード間またはソース・ドレイン間（高電圧電極および低電圧電極間）における耐圧領域表面の電界が高くなる。これにより、モールド樹脂内の可動イオンや電荷蓄積に起因して高耐圧ＩＣの耐圧が低下したり変動したりするので、高耐圧ＩＣの信頼性が低下する。
このような問題を解消する装置として、耐圧領域表面に絶縁膜を介して設けたフィールドプレート電極にポリシリコンやメタルを容量結合させた容量性フィールドプレート構造を設けた装置が提案されている（例えば、下記特許文献１，２参照。）。また、別の装置として、表面素子分離領域によって高電位領域と分離された他の領域（以下、低電位領域とする）から高電位領域までの耐圧領域表面に、絶縁膜を介して酸素ドープ半絶縁ポリシリコン（ＳＩＰＯＳ）薄膜や高抵抗ポリシリコン薄膜を渦巻き状に配置した抵抗性フィールドプレート構造を設けた装置が提案されている（例えば、下記特許文献３〜５参照。）。
しかしながら、例えば１２００Ｖ耐圧クラスの高耐圧ＩＣなど、耐圧領域で保証する耐圧が非常に高い場合には、耐圧領域の不純物濃度を極めて低くする必要がある。しかしながら、耐圧領域表面の不純物濃度が低くなること、および高耐圧ＩＣの印加電圧が高いことにより、モールド樹脂の可動イオンや電荷に起因する高耐圧ＩＣの耐圧特性への悪影響がさらに顕著にあらわれる。
この場合、モールド樹脂の可動イオンや電荷は高耐圧ＩＣの保護膜上に蓄積されるので、容量性フィールドプレート構造では、耐圧領域上の保護膜に蓄積された可動イオンや電荷の電荷量に対し、耐圧領域内の電位分布を均一に維持することができない。このため、耐圧領域が保証する耐圧が非常に高い場合や、モールド樹脂中の含有電荷量が非常に多い場合には、モールド樹脂中の可動イオンや電荷を起因とする耐圧特性の劣化が生じにくい抵抗性フィールドプレート構造を適用することが多い。
抵抗性フィールドプレート構造は、耐圧領域の高電圧電極と低電圧電極間との間に例えば高電圧が印加されたときに、抵抗性フィールドプレート構造中に微小電流が流れ、高電位領域側から低電位領域側にかけて連続的に電圧降下が発生する。このため、耐圧領域内の電位分布が強制的に均一に保たれ、耐圧領域表面の電界が緩和されるので、安定した耐圧特性が得られる。実際に、１２００Ｖ耐圧クラスの高耐圧ＩＣの耐圧領域上に抵抗性フィールドプレート構造を渦巻き状に配置した装置も提案されている（例えば、下記非特許文献１参照。）。
次に、下記非特許文献１に示す抵抗性フィールドプレート構造の平面構造について説明する。図１８は、従来の抵抗性フィールドプレート構造の平面構造を示す平面図である。また、図１９は、従来の高耐圧デバイスの耐圧特性について示す特性図である。図１８，１９は、それぞれ下記非特許文献１の図２，１２である。図１８に示すように、高電位領域（Ｈｉｇｈ Ｖｏｌｔａｇｅ Ｒｅｇｉｏｎ）１２０１と低電位領域（Ｌｏｗ Ｖｏｌｔａｇｅ Ｒｅｇｉｏｎ）１２０２との間には、高耐圧ｎチャネルＭＯＳＦＥＴまたは高耐圧ｐチャネルＭＯＳＦＥＴ（不図示）を備えた高耐圧接合終端構造領域１２０３が設けられている。高耐圧接合終端構造領域１２０３上には、抵抗性フィールドプレート構造を構成する高抵抗ポリシリコン薄膜１２０４が渦巻き状に配置されている。
高耐圧接合終端構造領域１２０３内のハイサイド側高電圧端子（不図示）に１２００Ｖの高電圧が印加されたときのリーク電流は約３０μＡ程度である。通常、高耐圧ｐチャネルＭＯＳＦＥＴは、上アームのＩＧＢＴの過電流を検出するために、ハイサイド駆動回路部からローサイドの制御回路への異常信号を伝えるレベルダウンデバイスとして使用される。このため、高耐圧ｐチャネルＭＯＳＦＥＴのソースは、ハイサイド駆動回路部の電源電圧である補助直流電源Ｅ１の正極が接続された正極ラインＶｃｃ１に接続される。
したがって、図１９に示すように抵抗性リークが発生しているということは、抵抗性フィールドプレート構造を構成する高抵抗ポリシリコン薄膜１２０４の一方の端部が正極ラインＶｃｃ１に接続されていることを示している。すなわち、下記非特許文献１におけるリーク電流は、正極ラインＶｃｃ１とグランド間に接続された高抵抗ポリシリコン薄膜に流れるリーク成分である。
リーク電流による高耐圧ＩＣへの悪影響を低減し、かつ可動イオンや電荷による高耐圧ＩＣへの悪影響を低減した装置として、容量性フィールドプレート構造と抵抗性フィールドプレート構造とを組み合わせて設けることで、耐圧領域表面の電界緩和を図った装置が提案されている（例えば、下記特許文献６参照。）。
特開２００２−３５３４４８号公報 特許第３５９１３０１号公報 特許第３１１７０２３号公報 米国特許第７１８３６２６号明細書 特開２００３−８００９号公報 特開２００５−５４４３号公報
エム・ヨシノ（Ｍ．Ｙｏｓｈｉｎｏ）、外２名、ア ニュー １２００Ｖ ＨＶＩＣ ウィズ ア ノベル ハイ ボルテージ Ｐｃｈ−ＭＯＳ（Ａ ｎｅｗ １２００Ｖ ＨＶＩＣ ｗｉｔｈ ａ ｎｏｖｅｌ ｈｉｇｈ ｖｏｌｔａｇｅ Ｐｃｈ−ＭＯＳ）、プロシーディングス オブ ザ ２２ｎｄ インターナショナル シンポジウム オン パワー セミコンダクター デバイシズ アンド ＩＣｓ（Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ Ｔｈｅ ２２ｎｄ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕｍ ｏｎ Ｐｏｗｅｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅｓ ＆ ＩＣｓ）、２０１０年、ｐ．９３−９６
一般に、高耐圧ＩＣ（ＨＶＩＣ）を用いたパワーデバイスのゲートドライブ方式では、図１６に示すハイサイド駆動回路３００にはブートストラップダイオード（ＢＳＤ）とブートストラップコンデンサからなるブートストラップ回路が接続される。この場合、補助直流電源Ｅ１を構成するブートストラップコンデンサ（以下、ブートストラップコンデンサＥ１とする）の電圧は、ハイサイド駆動回路３００の電源電圧となり、かつ、上アームのＩＧＢＴ１７のゲート電圧にもなる。ブートストラップコンデンサＥ１は、ＯＵＴ端子の電位によってその電源電圧が変化するフローティング電源である。
このブートストラップコンデンサＥ１の充放電サイクルについて説明する。ハイサイド駆動回路３００の基本動作として、ドライバ回路２０からなるローサイド駆動回路（ローサイドドライバ）の出力信号がＨｉｇｈのときに、下アームのＩＧＢＴ１８がオン状態となり、ＯＵＴ端子の電位が共通電位ＣＯＭまで引き下げられる。この期間に、補助直流電源Ｅ２の正極が接続された正極ラインＶｃｃ２にアノード電極が接続されているＢＳＤの順方向電流によってブートストラップコンデンサＥ１が充電される。ブートストラップコンデンサＥ１の電圧は、例えば１５ＶからＢＳＤの順方向降下電圧（ＶＦ）０．６Ｖを引いた１４．４Ｖまで充電される。
一方、ローサイド駆動回路の出力信号がＬｏｗのときには、下アームのＩＧＢＴ１８がオフ状態となる。その後、デッドタイム期間をおいて、ハイサイド駆動回路（ハイサイドドライバ）３００の出力信号がＨｉｇｈのときには上アームのＩＧＢＴ１７がオン状態となり、ＯＵＴ端子の電位は主直流電源Ｖｄｃの電圧（過渡的にはさらに高い電圧）まで上昇する。この期間に、ブートストラップコンデンサＥ１の電荷は、上アームのＩＧＢＴ１７のゲート容量を充電するために放電される。放電によるブートストラップコンデンサＥ１の電圧低下量は、上アームのＩＧＢＴ１７のゲート容量やゲート・ソース間の漏れ電流のほか、正極ラインＶｃｃ１からグランドへのリーク電流量によって数Ｖ程度になる場合がある。
ブートストラップコンデンサＥ１の電圧が低下した場合、上アームのＩＧＢＴ１７のドライブ能力が低下しＩＧＢＴ１７の出力電流が減少してしまう。また、ブートストラップコンデンサＥ１の電圧がハイサイド駆動回路３００内に設けられたＵＶＬＯ（Ｕｎｄｅｒ Ｖｏｌｔａｇｅ Ｌｏｃｋ Ｏｕｔ、不図示）の停止電圧よりも低下した場合、ハイサイド駆動回路３００の出力が停止してしまう虞がある。例えば、ＵＶＬＯ機能の停止電圧が１１Ｖであるときに、放電によりブートストラップコンデンサＥ１の電圧が１４．４Ｖから１０．４Ｖに低下した場合、ハイサイド駆動回路３００の出力が停止する。
通常、ＵＶＬＯは、ハイサイド駆動回路３００内のＲＳラッチ１５（Ｒ端子）と正極ラインＶｃｃ１との間に設けられるハイサイドＣＭＯＳロジック回路である。したがって、ハイサイド駆動回路３００を設計するときには、ＩＧＢＴ１７，１８のゲート容量ＱｇやブートストラップコンデンサＥ１の容量、ブートストラップダイオードの逆流防止性能、正極ラインＶｃｃ１からグランドへのリーク電流量、上下アームのＩＧＢＴ１７，１８のオンタイムなどのパラメータを考慮し、ブートストラップコンデンサＥ１の電圧が所望の電圧（ここでは１４．４Ｖ）まで充電され、常に上アームのＩＧＢＴ１７のドライブ能力が最大限発揮されるように設計する。
しかしながら、１２００Ｖなどの耐圧クラスとするときやモールド樹脂の含有電荷量が多いときに、高信頼性化を図るために耐圧領域上に抵抗性フィールドプレート構造を配置した場合、耐圧特性の維持とレイアウトの便宜上、高抵抗ポリシリコン薄膜が正極ラインＶｃｃ１とグランドとにそれぞれ接続されるので、正極ラインＶｃｃ１からグランドへのリーク電流量が増加してしまう。
例えば、通常、耐圧領域上に容量性フィールドプレート構造を設けた場合、正極ラインＶｃｃ１からグランドへのリーク電流量は数百ｎＡから数μＡ程度であるが、耐圧領域上に抵抗性フィールドプレート構造を設けた場合、正極ラインＶｃｃ１からグランドへのリーク電流量は、抵抗性フィールドプレート構造を設けた場合よりも多くなってしまう。耐圧領域上に容量性フィールドプレート構造を設けた場合の、正極ラインＶｃｃ１からグランドへのリーク電流量を具体的に算出する。
例えば、高抵抗ポリシリコン薄膜のシート抵抗値を２ｋΩ／ｓｑとし、高耐圧接合終端領域の周囲長を１ｍｍとし、高抵抗ポリシリコン薄膜を１μｍ幅かつ１μｍ間隔で渦巻き状に配置し、高耐圧接合終端領域の、高電位領域から素子分離領域までの幅（以下、高耐圧接合終端領域の幅とする）を１５０μｍとした場合、高抵抗ポリシリコン薄膜は、高耐圧接合終端領域上に１５周程度の渦巻き数で配置される。高抵抗ポリシリコン薄膜の幅とは、高抵抗ポリシリコン薄膜の、高抵抗ポリシリコン薄膜の渦巻きが伸びる方向に直交する方向の幅である。高抵抗ポリシリコン薄膜の間隔とは、高抵抗ポリシリコン薄膜の幅方向に隣り合う線の渦巻き線の間隔（以下、渦巻間隔とする）である。このときの高抵抗ポリシリコン薄膜の総抵抗値Ｒｐｏｌｙは、下記（１）式のように算出される。
Ｒｐｏｌｙ＝２０００×（１０００／１）×１５＝３０００００００（Ω） …（１）
また、正極ラインＶｃｃ１の電位が１２００Ｖまで上昇していると仮定した場合、正極ラインＶｃｃ１からグランドへのリーク電流量Ｉｌｅａｋは、下記（２）式のように算出される。
Ｉｌｅａｋ＝１２００／３０００００００＝４０×１０-6（Ａ） …（２）
上記（１）式、（２）式に示すように、高耐圧接合終端領域上に抵抗性フィールドプレート構造を設けた場合、高耐圧ＩＣのリーク電流量は、高耐圧接合終端領域上に容量性フィールドプレート構造を設けた場合よりも４０μＡも多く流れる。このように、高耐圧接合終端領域上に抵抗性フィールドプレート構造を設けた場合、高耐圧ＩＣのリーク電流量は、抵抗性フィールドプレート構造を設けない場合よりも１桁以上も大きくなってしまう。
図１５は、従来の高耐圧ＩＣのブートストラップコンデンサの放電経路を示す説明図である。図１５に示す高耐圧ＩＣ１０００は、図１６に示す高耐圧ＩＣの回路図にブートストラップコンデンサＥ１の放電経路を図示したものである。図１５に示すように、上アームのＩＧＢＴ１７がオンしたとき、ブートストラップコンデンサＥ１は、次の第１〜３経路７１〜７３で放電される。第１経路７１（点線矢印で記載）は、正極ラインＶｃｃ１およびハイサイド駆動回路３００を介して上アームのＩＧＢＴ１７にゲート電圧を印加する際に流れる電流の経路である。
第２経路７２（符号７１よりも粗い矢印で記載）は、高耐圧ＩＣ１０００の正極ラインＶｃｃ１とグランド（共通電位ＣＯＭ）との間に接続された高耐圧接合終端領域を構成する高耐圧ダイオード１４００の逆方向漏れ電流の経路である。第２経路７２には、レベルシフト抵抗（図１６の負荷抵抗３，４）を介して高耐圧ダイオード１４００と並列に接続されたレベルシフタ素子（図１６の定電圧ダイオード５，６）１４０２、および高耐圧ＭＯＳＦＥＴ１，２のボディダイオードの逆方向漏れ電流の経路も含まれる。
第３経路７３（符号７１よりも細かい矢印で記載）は、高耐圧ダイオード１４００に並列に接続された抵抗性フィールドプレート構造部１４０１におけるリーク電流の経路である。第２経路７２および第３経路７３が高耐圧ＩＣ内部におけるブートストラップコンデンサＥ１が放電される経路である。第２経路７２で放電される電流は数百ｎＡから数μＡ程度であり、第３経路７３で放電される６０μＡ程度の電流に対して十分に小さいため無視することができる。
次に、第３経路７３での放電によって低下するブートストラップコンデンサＥ１の電圧量（以下、電圧低下量とする）について説明する。放電によるブートストラップコンデンサＥ１の電圧低下量ΔＶｂｓ（Ｖ）は、下記（３）式であらわされる。下記（３）式において、ブートストラップコンデンサＥ１の容量をＣｂｓ（Ｆ）とし、正極ラインＶｃｃ１からグランドへのリーク電流量をＩｌｅａｋ（Ａ）とし、上アームのＩＧＢＴ１７がｔ１（ｓ）からｔ２（ｓ）までオン状態であるとする。
Figure 2013069408
ブートストラップコンデンサＥ１の放電低下量ΔＶｂｓを少なくするためには、上記（１）式より、ブートストラップコンデンサＥ１の容量を大きくすること（例えば、容量の大きな電解コンデンサを用いるなど）や、上アームのＩＧＢＴ１７がオン状態である期間（＝ｔ２−ｔ１、以下、オン期間とする）を短くすることが有効であることが挙げられる。しかしながら、電解コンデンサの大容量化（数μＦ程度）によりインバータ電源システムのＰＣＢ（Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ Ｂｏａｒｄ）面積が大きくなるという問題が生じる。また、上アームのＩＧＢＴ１７のオン期間を短くすることにより、最小オンタイムｔ１と最大オンタイムｔ２の規格幅が狭くなり高耐圧ＩＣの動作に制限がかかるという問題が生じる。
また、ブートストラップコンデンサＥ１の放電低下量ΔＶｂｓを少なくするために、上記（１）式より、抵抗性フィールドプレート構造部１４０１の総抵抗値をさらに高くして、正極ラインＶｃｃ１からグランドへのリーク電流量Ｉｌｅａｋを減らすことが挙げられる。リーク電流量Ｉｌｅａｋを低減するためには、渦巻き状の平面形状を有する高抵抗ポリシリコン薄膜の幅および渦巻間隔を狭くして、高抵抗ポリシリコン薄膜の配置面積を狭くする必要がある。しかしながら、高抵抗ポリシリコン薄膜を上述した寸法（１μｍ幅かつ１μｍ間隔）以下で配置する場合、次のような問題が生じる。
例えば、高抵抗ポリシリコン薄膜の幅を狭くした場合、高抵抗ポリシリコン薄膜のパターニング時におけるレジスト露光条件の最適化が困難であったり、高抵抗ポリシリコン薄膜のエッチング時に高抵抗ポリシリコン薄膜が剥離してしまうなど、製造プロセスの加工精度上の問題が生じる。また、高抵抗ポリシリコン薄膜の渦巻間隔を極端に狭くしすぎた場合、ポリマーやパーティクルなどが高抵抗ポリシリコン薄膜の側面や上部に付着する。これにより、高抵抗ポリシリコン薄膜間でショート（短絡）してしまうことがある。このため、現実には高抵抗ポリシリコン薄膜の配置面積を狭くすることも難しい。
また、リーク電流量Ｉｌｅａｋを低減するためには、抵抗性フィールドプレート構造部１４０１における高耐圧接合終端領域の耐圧領域幅を例えば３００μｍ程度に広げて高抵抗ポリシリコン薄膜の渦巻き数を増やし、抵抗性フィールドプレート構造部１４０１の総抵抗値を増加させることが挙げられる。しかしながら、高耐圧接合終端領域の耐圧領域幅を広げるには高耐圧デバイス構造を最適化する必要があり、かつチップ面積も増加するため、大きなコストアップとなるので好ましくない。
また、抵抗性フィールドプレート構造部１４０１の総抵抗値を大きくするために高抵抗ポリシリコン薄膜自体のシート抵抗値を高くすることが挙げられる。例えば、抵抗性フィールドプレート構造部１４０１にシート抵抗値が１０ＫΩ／ｓｑ程度になるように低い不純物濃度で不純物ドープされた高抵抗ポリシリコン薄膜を形成する場合、高耐圧ＩＣ内のハイサイド駆動回路３００、ローサイド駆動回路および制御回路６１に設けられる高抵抗ポリシリコン薄膜も、抵抗性フィールドプレート構造部１４０１の高抵抗ポリシリコン薄膜と同様にシート抵抗値が１０ＫΩ／ｓｑ程度で形成されてしまう。
これにより、抵抗性フィールドプレート構造部１４０１以外の高抵抗ポリシリコン薄膜のシート抵抗値が１０ＫΩ／ｓｑ程度となった場合、抵抗分圧比や抵抗絶対値のバラツキが大きくなり、高耐圧ＩＣ内の抵抗素子自体の精度が悪くなる。このため、高耐圧ＩＣ内のハイサイド駆動回路３００、ローサイド駆動回路および制御回路６１の高抵抗ポリシリコン薄膜とは別に抵抗性フィールドプレート構造部１４０１の高抵抗化のためだけに高抵抗ポリシリコン薄膜を形成する必要がある。したがって、抵抗性フィールドプレート構造部１４０１の低不純物濃度の高抵抗ポリシリコン薄膜を形成するためだけに、フォトリソグラフィ工程やイオン注入工程などを追加しなければならず、製造コストが高くなるという問題がある。
この発明は、上述した従来技術による問題点を解消するため、高耐圧ＩＣの信頼性を維持することができる半導体装置を提供することを目的とする。また、この発明は、上述した従来技術による問題点を解消するため、高耐圧の半導体装置を提供することを目的とする。また、この発明は、上述した従来技術による問題点を解消するため、コストを低減することができる半導体装置を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。一方の面が第１導電型の半導体層に接する第２導電型ウエル領域が設けられている。前記第２導電型ウエル領域に接して前記第２導電型ウエル領域を囲む第１導電型ウエル領域が設けられている。前記第２導電型ウエル領域内に、前記第２導電型ウエル領域よりも不純物濃度が高い第２導電型高濃度領域が設けられている。前記第１導電型ウエル領域内に、前記第１導電型ウエル領域よりも不純物濃度が高い第１導電型高濃度領域が設けられている。前記第２導電型ウエル領域の他方の面に絶縁膜を介して抵抗性薄膜層が設けられている。前記抵抗性薄膜層を囲むように配置され、前記第１導電型高濃度領域に接続された第１電極が設けられている。前記第２導電型高濃度領域に接続された、前記第１電極に印加される電圧よりも高い電圧が印加される第２電極が設けられている。前記抵抗性薄膜層よりも前記第１電極の内周側に配置され、前記第１電極に印加される電圧よりも高い電圧でかつ前記第２電極に印加される電圧よりも低い電圧が印加される第３電極が設けられている。前記抵抗性薄膜層の一方の端部が前記第１電極と接続され、前記抵抗性薄膜層の他方の端部が前記第３電極と接続されている。
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。一方の面が第１導電型の半導体層に接する第２導電型ウエル領域が設けられている。前記第２導電型ウエル領域に接して前記第２導電型ウエル領域を囲む第１導電型ウエル領域が設けられている。前記第２導電型ウエル領域内に、前記第２導電型ウエル領域よりも不純物濃度が高い第２導電型高濃度領域が設けられている。前記第１導電型ウエル領域内に、前記第１導電型ウエル領域よりも不純物濃度が高い第１導電型高濃度領域が設けられている。前記第２導電型ウエル領域内の、前記第２導電型ウエル領域の他方の面側に、前記第２導電型ウエル領域よりも浅く第１導電型ボディ領域が設けられている。前記第１導電型ボディ領域を覆う絶縁膜を介して、前記第２導電型ウエル領域の他方の面に抵抗性薄膜層が設けられている。前記抵抗性薄膜層を囲むように配置され、前記第１導電型高濃度領域に接続された第１電極が設けられている。前記第２導電型高濃度領域に接続された、前記第１電極に印加される電圧よりも高い電圧が印加される第２電極が設けられている。前記抵抗性薄膜層よりも前記第１電極の内周側に配置され、前記第１電極に印加される電圧よりも高い電圧でかつ前記第２電極に印加される電圧よりも低い電圧が印加される第３電極が設けられている。前記抵抗性薄膜層の一方の端部が前記第１電極と接続され、前記抵抗性薄膜層の他方の端部が前記第３電極と接続されている。
また、この発明にかかる半導体装置は、上述した発明において、前記第２電極は、ブートストラップ回路を構成するブートストラップコンデンサの正極側に接続され、前記第３電極は、前記ブートストラップコンデンサの負極側に接続されていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第２導電型ウエル領域をカソード領域とし、前記第１導電型ウエル領域をアノード領域として構成されるダイオード構造を備えることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第２導電型ウエル領域をドリフト領域とし、前記第１導電型ウエル領域をベース領域とし、前記第１導電型ウエル領域内に設けられかつ前記第１電極に接続された第２導電型領域をソース領域として構成されるトランジスタ構造を備えることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１導電型ボディ領域をドリフト領域とし、前記第２導電型ウエル領域をベース領域とし、前記第２導電型ウエル領域内に設けられかつ前記第２電極に接続された第１導電型領域をソース領域として構成されるトランジスタ構造を備えることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記抵抗性薄膜層は、渦巻き状に配置されていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記抵抗性薄膜層の他方の端部は、前記第２導電型ウエル領域と前記第２電極との間の前記絶縁膜内に引き出され、前記第３電極に接続されていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第２導電型ウエル領域の一部を囲む第１導電型分離領域をさらに備え、前記第２導電型ウエル領域の前記第１導電型分離領域に囲まれた領域には、前記第２導電型ウエル領域をドリフト領域とする絶縁ゲート型電界効果トランジスタが設けられていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記抵抗性薄膜層は、ポリシリコンでできていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第２導電型ウエル領域は拡散層であることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第２導電型ウエル領域はエピタキシャル層であることを特徴とする。
上述した発明によれば、抵抗性薄膜層の一方の端部を第１電極に接続し、抵抗性薄膜層の他方の端部を第３電極に接続することにより、ブートストラップコンデンサの負極側の電位である第３電極の電位からグランド電位である第１電極の電位へ連続的に電圧降下を発生させることができる。このため、第１電極と第３電極との間の電位分布を均一に保つことができる。これにより、例えばＰＷＭインバータブリッジ回路を構成する出力パワーデバイスの、上アームの出力パワーデバイスのオン期間に発生するブートストラップコンデンサのグランドへの放電によるブートストラップコンデンサの電圧低下量を従来の高耐圧ＩＣよりも抑えることができる。
また、ブートストラップコンデンサの電圧低下量を従来の高耐圧ＩＣよりも抑えることができるので、ブートストラップコンデンサの容量を従来の高耐圧ＩＣよりも小さくすることができる。このため、例えばセラミックコンデンサなどの小さい電子部品だけでブートストラップ回路を構成することができ、ＰＣＢの小面積化を図ることができる。また、上アームの出力パワーデバイスのスイッチング時にもブートストラップコンデンサの電圧低下量を小さくすることができるため、上アームの出力パワーデバイスのドライブ能力を維持することができる。
また、上述した発明によれば、ダイオード構造を備える半導体装置およびトランジスタ構造を備える半導体装置に、両端部がそれぞれ第１電極および第３電極に接続された抵抗性薄膜層を設けることにより、ダイオード構造を備える半導体装置およびトランジスタ構造を備える半導体装置からなる耐圧領域の電位分布を均一にすることができる。これにより、高温バイアス試験などの長期信頼性の向上を図ることができる。
本発明にかかる半導体装置によれば、高耐圧ＩＣの信頼性を維持することができるという効果を奏する。また、本発明にかかる半導体装置によれば、耐圧を向上させることができるという効果を奏する。また、本発明にかかる半導体装置によれば、コストを低減することができるという効果を奏する。
図１は、実施の形態１にかかる高耐圧ＩＣの要部を示す平面図である。 図２は、図１の切断線Ａ−Ａ’における断面構造を示す断面図である。 図３は、実施の形態１にかかる高耐圧ＩＣのブートストラップコンデンサの放電経路を示す説明図である。 図４は、実施の形態２にかかる高耐圧ＩＣの要部を示す平面図である。 図５は、図４の切断線Ｂ−Ｂ’における断面構造を示す断面図である。 図６は、図４の切断線Ｃ−Ｃ’における断面構造を示す断面図である。 図７は、実施の形態３にかかる高耐圧ＩＣの要部を示す平面図である。 図８は、図７の切断線Ｄ−Ｄ’における断面構造を示す断面図である。 図９は、実施の形態４にかかる高耐圧ＩＣの要部を示す平面図である。 図１０は、実施の形態５にかかる高耐圧ＩＣの要部を示す平面図である。 図１１は、図１０の切断線Ｆ−Ｆ’における断面構造を示す断面図である。 図１２は、図１０の切断線Ｇ−Ｇ’における断面構造を示す断面図である。 図１３は、実施の形態６にかかる高耐圧ＩＣの要部を示す平面図である。 図１４は、実施の形態６にかかる高耐圧ＩＣの一領域の要部を模式的に示す斜視図である。 図１５は、従来の高耐圧ＩＣのブートストラップコンデンサの放電経路を示す説明図である。 図１６は、一般的なレベルシフト回路を内蔵した高耐圧ＩＣを示す回路図である。 図１７は、従来の高耐圧ＩＣの平面構造を示す平面図である。 図１８は、従来の抵抗性フィールドプレート構造の平面構造を示す平面図である。 図１９は、従来の高耐圧デバイスの耐圧特性について示す特性図である。
以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。また、添付図面において、半導体装置を構成する各層および各領域の断面寸法および平面寸法は模式的なものであり現実のものとは異なる。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
（実施の形態１）
図１，２，１６を用いて実施の形態１にかかる高耐圧ＩＣについて説明する。図１は、実施の形態１にかかる高耐圧ＩＣの要部を示す平面図である。また、図２は、図１の切断線Ａ−Ａ’における断面構造を示す断面図である。図１には、実施の形態１にかかる高耐圧ＩＣ内部におけるハイサイド駆動回路３００および高耐圧接合終端領域（ＨＶＪＴ）４００の要部を示す。図１に示すように、ｐ-型シリコン基板（第１導電型の半導体層、不図示）には、ｎウエル領域２０１、ｎ-型領域（第２導電型ウエル領域）１０１およびｐウエル領域（第１導電型ウエル領域）１０２が配置されている。
ｎウエル領域２０１は、ｐウエル領域１０２によって分離された他の領域よりも高電位な領域（以下、高電位領域とする）となっている。ｎウエル領域２０１には、ハイサイド駆動回路３００、ＯＵＴパッド（ＯＵＴ ＰＡＤ）、ゲートパッド（ＧＡＴＥ ＰＡＤ）およびＶｃｃ１パッド（Ｖｃｃ１ ＰＡＤ）が配置されている。ハイサイド駆動回路３００は、ＯＵＴパッド、ゲートパッドおよびＶｃｃ１パッドに接続されている。ブートストラップ回路はＢＳＤとブートストラップコンデンサ（以下、ブートストラップコンデンサＥ１とする）からなる。
ハイサイド駆動回路３００は、ＰＷＭインバータブリッジ回路の例えば一相分を構成する２つのＩＧＢＴ（出力パワーデバイス）１７の駆動回路である。具体的には、ハイサイド駆動回路３００は、負荷抵抗３，４、定電圧ダイオード５，６、ＮＯＴ回路８，９およびその後段のＬＰＦ３０，３１、ＲＳラッチ１５およびドライバ回路１６などで構成される（図１６参照）。負荷抵抗３，４および定電圧ダイオード５，６は、ＯＵＴパッドおよびＶｃｃ１パッドに接続されている。ドライバ回路１６は、ゲートパッドに接続されている。
ゲートパッドには、ブリッジ回路の上アームのＩＧＢＴ１７のゲートが電気的に接続されている。Ｖｃｃ１パッドには、補助直流電源Ｅ１の正極が接続されている。ＯＵＴパッドには、補助直流電源Ｅ１の負極が接続されている。補助直流電源Ｅ１は、ブートストラップ回路を構成するブートストラップコンデンサＥ１である。補助直流電源Ｅ１の負極には、ブリッジ回路の上アームのＩＧＢＴ１７のエミッタと、ブリッジ回路の下アームのＩＧＢＴ１８のコレクタとが電気的に接続されている。このため、補助直流電源Ｅ１の電源電圧は、ＩＧＢＴ１７のエミッタとＩＧＢＴ１８のコレクタとの接続点の電位の変化にともなって変化する。
補助直流電源Ｅ１の負極は、高耐圧ＭＯＳＦＥＴ１，２を介して共通電位ＣＯＭに接続されている。高耐圧ＭＯＳＦＥＴ１，２は、レベルシフト回路を構成する回路部分であり、制御回路６１からのオン信号２５およびオフ信号２６に基づいて共通電位ＣＯＭの電位を基準とした信号をレベルシフト回路に入力する。高耐圧ＭＯＳＦＥＴ１は、制御回路６１から入力されるセットパルスのオン信号２５によって導通する。高耐圧ＭＯＳＦＥＴ２は、制御回路６１から入力されるリセットパルスのオフ信号２６によって導通する。
ｎ-型領域１０１は、ｎウエル領域２０１に接してｎウエル領域２０１を囲む。ｎ-型領域１０１上には、高耐圧接合終端領域４００の抵抗性フィールドプレート構造を構成する高抵抗ポリシリコン薄膜（抵抗性薄膜層）４０１が配置されている。また、ｎ-型領域１０１上には、ＯＵＴ電極（第３電極）１２０、グランド電極（第１電極）１２１およびＶｃｃ１電極（第２電極）１２２が配置されている。
Ｖｃｃ１電極１２２は、高耐圧接合終端領域４００の最もｎウエル領域２０１側に、ｎウエル領域２０１を囲むように配置されている。Ｖｃｃ１電極１２２は、環状の平面形状を有する。Ｖｃｃ１電極１２２の一部は、ｎウエル領域２０１側に引き出され、Ｖｃｃ１パッドに接続されている。Ｖｃｃ１電極１２２は、Ｖｃｃ１パッドを介して、補助直流電源Ｅ１の正極に接続される。
ＯＵＴ電極１２０は、Ｖｃｃ１電極１２２よりもｐウエル領域１０２側に、Ｖｃｃ１電極１２２を囲むように配置されている。ＯＵＴ電極１２０は、環状の平面形状を有する。また、ＯＵＴ電極１２０の一部は、Ｖｃｃ１電極１２２上に堆積された層間絶縁膜（不図示）を介してｎウエル領域２０１側に引き出され、ＯＵＴパッドに接続されている。ＯＵＴ電極１２０は、ＯＵＴパッドを介して補助直流電源Ｅ１の負極に接続される。ＯＵＴ電極１２０には、Ｖｃｃ１電極１２２に印加される電圧より低い電圧が印加される。
高抵抗ポリシリコン薄膜４０１は、ＯＵＴ電極１２０よりもｐウエル領域１０２側に、ＯＵＴ電極１２０を囲むように配置されている。高抵抗ポリシリコン薄膜４０１は、高耐圧接合終端領域４００において抵抗性フィールドプレート構造（抵抗素子）を構成する。高抵抗ポリシリコン薄膜４０１は、例えば、渦巻き状に配置されるのが好ましい。高抵抗ポリシリコン薄膜４０１は、ｎ-型領域１０１のｐ-型シリコン基板に接する面（一方の面）に対して反対側の面（他方の面）上に図示省略する層間絶縁膜を介して設けられている。
高抵抗ポリシリコン薄膜４０１の、高抵抗ポリシリコン薄膜４０１が渦巻く方向に直交する方向の幅は、例えば１μｍであってもよい。高抵抗ポリシリコン薄膜４０１の、隣り合う渦巻き線の間隔（渦巻間隔）は、例えば１μｍであってもよい。すなわち、高抵抗ポリシリコン薄膜４０１は、１μｍ幅かつ１μｍ間隔で渦巻き状に配置されてもよい。高抵抗ポリシリコン薄膜４０１には、例えばボロン（Ｂ）やフッ化ボロン（ＢＦ2）などのｐ型不純物が表面濃度１×１０17／ｃｍ3〜１×１０20／ｃｍ3の範囲となるようにドープされている。
高抵抗ポリシリコン薄膜４０１の一方の端部（以下、第２コンタクト部とする）４０３は、高抵抗ポリシリコン薄膜４０１上に堆積された層間絶縁膜（不図示）に設けられた開口部を介してグランド電極１２１に接続されている。また、高抵抗ポリシリコン薄膜４０１の他方の端部（以下、第１コンタクト部とする）４０２は、高抵抗ポリシリコン薄膜４０１上に堆積された層間絶縁膜（不図示）に設けられた開口部を介して、ＯＵＴ電極１２０に接続されている。
グランド電極１２１は、高耐圧接合終端領域４００の最もｐウエル領域１０２側に、高抵抗ポリシリコン薄膜４０１を囲むように配置されている。グランド電極１２１は、環状の平面形状を有する。ｐウエル領域１０２は、ｎ-型領域１０１に接してｎ-型領域１０１を囲む。ｐウエル領域１０２は、ハイサイド駆動回路３００および高耐圧接合終端領域４００と他の領域（低電位領域）とを分離する素子分離領域である。
次に、図１に示す高耐圧接合終端領域４００の断面構造について説明する。図２に示すように、ｐ-型シリコン基板１００の一方の表面層には、ｎウエル領域２０１、ｎ-型領域１０１およびｐウエル領域１０２がそれぞれ選択的に設けられている。ｎ-型領域１０１は、ｎウエル領域２０１に接し、ｎウエル領域２０１を囲む。ｐウエル領域１０２は、ｎ-型領域１０１に接し、かつｎ-型領域１０１の外周（ｎ-型領域１０１のｎウエル領域２０１に接する側に対して反対側）を囲む。
ｎウエル領域２０１は、ｐ-型シリコン基板１００に導入されたｎ型不純物が拡散されてなる拡散層である。ｎウエル領域２０１は、ｎ-型領域１０１よりも拡散深さＸｊが深く、かつｎ-型領域１０１よりも不純物濃度が高い。ｎウエル領域２０１は、ｎ-型領域１０１よりも不純物濃度が高ければよく、ｎ-型領域１０１と同じ拡散深さＸｊで設けてもよい。具体的には、ｎウエル領域２０１は、リンなどのｎ型不純物を表面濃度１×１０16／ｃｍ3〜１×１０19／ｃｍ3の範囲になるように選択的にイオン注入し拡散させた拡散層である。ｎウエル領域２０１の拡散深さＸｊは、例えば１０μｍから１５μｍ程度であってもよい。
ｎ-型領域１０１は、ｐ-型シリコン基板１００に導入されたｎ型不純物が拡散されてなる拡散層である。ｎ-型領域１０１は、リン（Ｐ）などのｎ型不純物を表面濃度１×１０15／ｃｍ3〜１×１０16／ｃｍ3の範囲になるようにイオン注入して拡散された拡散層であってもよい。ｎ-型領域１０１の拡散深さＸｊは、例えば１０μｍ程度であってもよい。ｎ-型領域１０１は、ｐ-型シリコン基板１００上に例えば１０μｍ程度の厚さで積層されたエピタキシャル層であってもよい。ｎ-型領域１０１は、高耐圧接合終端領域４００を構成する高耐圧ダイオードのカソード領域である。
ｎ-型領域１０１の表面層（ｐ-型シリコン基板１００の深さ方向に対して深さが浅い側の表面層）には、ｐオフセット領域１０６が選択的に設けられている。深さ方向とは、ｐ-型シリコン基板１００のｎ-型領域１０１が設けられた側の主面から反対側の主面に向かう方向である。ｐオフセット領域１０６は、ｐウエル領域１０２と接する。ｐオフセット領域１０６の拡散深さＸｊは、ｎ-型領域１０１の拡散深さＸｊよりも浅い。また、ｐオフセット領域１０６は、設けられていなくてもよい。また、ｎ-型領域１０１の表面層には、ピックアップｎ+領域（第２導電型高濃度領域）１０３が選択的に設けられている。
ピックアップｎ+領域１０３は、ｐオフセット領域１０６とｎウエル領域２０１との間に設けられている。ピックアップｎ+領域１０３は、ｐオフセット領域１０６およびｎウエル領域２０１に接していない。ピックアップｎ+領域１０３は、ｎ-型領域１０１よりも高い不純物濃度を有する。ピックアップｎ+領域１０３は、例えばリンやヒ素（Ａｓ）などのｎ型不純物を表面濃度が１×１０20／ｃｍ3以上になるように選択的にイオン注入し拡散させた拡散層である。ピックアップｎ+領域１０３の拡散深さＸｊは、例えば０．５μｍ程度であってもよい。
また、ｐウエル領域１０２は、高耐圧接合終端領域４００を構成する高耐圧ダイオードのアノード領域である。ｐウエル領域１０２は、共通電位ＣＯＭの電位に接続されるｐ-型シリコン基板１００に接する。ｐウエル領域１０２は、ボロンなどのｐ型不純物を表面濃度が１×１０15／ｃｍ3〜１×１０19／ｃｍ3の範囲になるように選択的にイオン注入し拡散させた拡散層である。ｐウエル領域１０２の拡散深さＸｊは、例えば１２μｍ程度であってもよい。
ｐウエル領域１０２の表面層には、ピックアップｐ+領域（第１導電型高濃度領域）１１３が選択的に設けられている。ピックアップｐ+領域１１３は、ｐウエル領域１０２よりも高い不純物濃度を有する。また、ピックアップｐ+領域１１３は、例えばボロンやＢＦ2などのｐ型不純物を表面濃度が１×１０20／ｃｍ3以上になるように選択的にイオン注入し拡散させた拡散領域である。ピックアップｐ+領域１１３の拡散深さＸｊは、例えば０．５μｍ程度であってもよい。
ｎウエル領域２０１、ｎ-型領域１０１およびｐウエル領域１０２は、シリコン表面を選択的に熱酸化することによって形成されたＬＯＣＯＳ領域１５１に覆われている。ピックアップｎ+領域１０３およびピックアップｐ+領域１１３は、ＬＯＣＯＳ領域１５１に覆われていない。ＬＯＣＯＳ領域１５１上には、例えばＳＯＧ（Ｓｐｉｎ ｏｎ Ｇｌａｓｓ：塗布型低誘電率層間絶縁膜材料）膜などの第１層間絶縁膜１５２が堆積されている。
第１層間絶縁膜１５２の内部には、高抵抗ポリシリコン薄膜４０１が設けられている。高抵抗ポリシリコン薄膜４０１は、ｎウエル領域２０１側からｐウエル領域１０２側にわたって高抵抗ポリシリコン薄膜４０１の渦巻き線が一定の渦巻間隔で配置される。高抵抗ポリシリコン薄膜４０１のＯＵＴ電極１２０側の端部が第１コンタクト部４０２であり、グランド電極１２１側の端部が第２コンタクト部４０３（図１参照）である。図２では、第１コンタクト部４０２のみを図示する。第１コンタクト部４０２および第２コンタクト部４０３には、例えばボロンやＢＦ2などのｐ型不純物を表面濃度が１×１０20／ｃｍ3以上になるようにイオン注入されている。
ＯＵＴ電極１２０の１層目の第１メタル層（以下、下層電極とする）１２０−１は、第１層間絶縁膜１５２に設けられた開口部を介して、高抵抗ポリシリコン薄膜４０１の第１コンタクト部４０２に接する。グランド電極１２１の１層目の第１メタル層（下層電極）１２１−１は、第１層間絶縁膜１５２に設けられた開口部（不図示）を介して高抵抗ポリシリコン薄膜４０１の第２コンタクト部４０３に接する。また、グランド電極１２１の下層電極１２１−１は、第１層間絶縁膜１５２の開口部を介してピックアップｐ+領域１１３に接する。
Ｖｃｃ１電極１２２は、第１層間絶縁膜１５２の開口部を介してピックアップｎ+領域１０３に接する。ＯＵＴ電極１２０の下層電極１２０−１、グランド電極１２１の下層電極１２１−１およびＶｃｃ１電極１２２は、第１層間絶縁膜１５２上に堆積される１層の第１メタル層がパターニングされてなる。第１メタル層は、例えば、Ａｌ（アルミニウム）を主成分とする金属材料でできている。
第１メタル層上には、例えばＴＥＯＳなどの酸化膜層からなる第２層間絶縁膜１５３が堆積されている。ＯＵＴ電極１２０の２層目の第２メタル層（以下、上層電極とする）１２０−２は、第２層間絶縁膜１５３に設けられたＶｉａ（ビア）開口部を介してＯＵＴ電極１２０の下層電極１２０−１に接する。すなわち、ＯＵＴ電極１２０の上層電極１２０−２と高抵抗ポリシリコン薄膜４０１の第１コンタクト部４０２とは、ＯＵＴ電極１２０の下層電極１２０−１を介して接続される。
ＯＵＴ電極１２０の上層電極１２０−２は、第１コンタクト部４０２からＶｃｃ１電極１２２を経てｎウエル領域２０１にわたって設けられた第２層間絶縁膜１５３上に延在し、ＯＵＴパッド（不図示）に接続される。また、ＯＵＴ電極１２０の上層電極１２０−２は、第２層間絶縁膜１５３によってＶｃｃ１電極１２２と絶縁されている。グランド電極１２１の２層目の第２メタル層（上層電極）１２１−２は、第２層間絶縁膜１５３に設けられたＶｉａ開口部を介して、グランド電極１２１の下層電極１２１−１に接する。
ＯＵＴ電極１２０の上層電極１２０−２の、ピックアップｎ+領域１０３のｐウエル領域１０２側の端部よりもｐウエル領域１０２側の部分は、高耐圧接合終端領域４００のメタルフィールドプレート１２３である。グランド電極１２１の上層電極１２１−２の、ピックアップｐ+領域１１３のｎウエル領域２０１側の端部よりもｎウエル領域２０１側の部分は、高耐圧接合終端領域４００のメタルフィールドプレート１２４である。
ＯＵＴ電極１２０の上層電極１２０−２、グランド電極１２１の上層電極１２１−２、および高耐圧接合終端領域４００のメタルフィールドプレート１２３，１２４は、第２層間絶縁膜１５３上に堆積される１層の第２メタル層がパターニングされてなる。第２メタル層は、例えば、Ａｌを主成分とする金属材料でできている。第２メタル層上には、高耐圧ＩＣの保護膜として、シリコン窒化膜からなるパッシベーション膜１５４が堆積されている。メタルフィールドプレート１２３，１２４は、パッシベーション膜１５４によって互いに絶縁されている。
次に、図１，２に示す高耐圧ＩＣの製造方法について説明する。まず、ｐ-型シリコン基板１００の表面層に、ｎ-型領域１０１、ｎウエル領域２０１およびｐウエル領域１０２を形成する。ｎ-型領域１０１、ｎウエル領域２０１およびｐウエル領域１０２は、製造工程を共有化するため、１１００℃以上の高温かつ窒素雰囲気で所定の拡散深さＸｊになるように一括して形成される。
次に、シリコン表面を高温の熱酸化工程により選択的に熱酸化することによって、ｎウエル領域２０１、ｎ-型領域１０１およびｐウエル領域１０２の表面にＬＯＣＯＳ領域１５１を形成する。このとき、ｎ-型領域１０１のピックアップｎ+領域１０３形成領域およびｐウエル領域１０２のピックアップｐ+領域１１３形成領域にはＬＯＣＯＳ領域１５１を形成しない。次に、ＬＯＣＯＳ領域１５１上に、ピックアップｎ+領域１０３およびピックアップｐ+領域１１３が露出されるように、例えばＳＯＧ膜などの第１層間絶縁膜１５２を堆積する。
次に、第１層間絶縁膜１５２上に高抵抗ポリシリコン薄膜４０１を堆積する。高抵抗ポリシリコン薄膜４０１には、例えばボロンやＢＦ2などのｐ型不純物が、表面濃度が所定の不純物濃度となるようにドープされており、高抵抗ポリシリコン薄膜４０１は抵抗素子として機能する。次に、高抵抗ポリシリコン薄膜４０１の表面に、高抵抗ポリシリコン薄膜４０１が所望の幅および所望の渦巻間隔で渦巻き状に配置されるようにパターニングされたレジストマスクを形成する。
そして、このレジストマスクをマスクとしてエッチングを行い、高抵抗ポリシリコン薄膜４０１をパターニングする。これにより、高抵抗ポリシリコン薄膜４０１が渦巻き状に配置される。その後、灰化処理によってレジストマスクを除去する。次に、ピックアップｐ+領域１１３形成領域（ｐウエル領域１０２のＬＯＣＯＳ領域１５１および第１層間絶縁膜１５２に覆われていない部分）および高抵抗ポリシリコン薄膜４０１の第１，２コンタクト部４０２，４０３に、例えばボロンやＢＦ2などのｐ型不純物をイオン注入する。
次に、ピックアップｎ+領域１０３形成領域（ｎ-型領域１０１のＬＯＣＯＳ領域１５１および第１層間絶縁膜１５２に覆われていない部分）に、例えばリンやヒ素などのｎ型不純物をイオン注入する。そして、アニール処理を行う。これにより、ｐウエル領域１０２の表面層に、所望の拡散深さＸｊのピックアップｐ+領域１１３が形成される。ｎ-型領域１０１の表面層に、所望の拡散深さＸｊのピックアップｎ+領域１０３が形成される。高抵抗ポリシリコン薄膜４０１の第１，２コンタクト部４０２，４０３の表面濃度が所定の不純物濃度になる。
次に、高抵抗ポリシリコン薄膜４０１上に、第１層間絶縁膜１５２となる例えばＢＰＳＧ（Ｂｏｒｏ−Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）などの酸化膜層を堆積する。この酸化膜層は、ピックアップｎ+領域１０３およびピックアップｐ+領域１１３が露出されるように堆積される。そして、第１のコンタクトエッチングを行い高抵抗ポリシリコン薄膜４０１上に堆積された第１層間絶縁膜１５２を選択的に開口し、第１，２コンタクト部４０２，４０３を露出させる。
次に、スパッタリング法によって、第１層間絶縁膜１５２上に第１メタル層を堆積し、第１層間絶縁膜１５２の複数の開口部に第１メタル層を埋め込む。次に、メタルエッチングによって第１メタル層をパターニングし、第１コンタクト部４０２に接するＯＵＴ電極１２０の下層電極１２０−１、第２コンタクト部４０３およびピックアップｐ+領域１１３に接するグランド電極１２１の下層電極１２１−１、ピックアップｎ+領域１０３に接するＶｃｃ１電極１２２などを形成する。
次に、例えばプラズマＣＶＤ（ＰＥＣＶＤ：Ｐｌａｓｍａ−Ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によって、第１メタル層上に、例えばＴＥＯＳ（Ｔｅｔｒａ Ｅｔｈｙｌ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ）などの酸化膜層からなる第２層間絶縁膜１５３を堆積する。そして、Ｖｉａ（ビア）エッチングによって、第２層間絶縁膜１５３の、第１メタル層と第２メタル層との接続点にＶｉａ開口部を形成する。
次に、スパッタリング法によって、第２層間絶縁膜１５３上に第２メタル層を堆積し、第２層間絶縁膜１５３の複数の開口部に第２メタル層を埋め込む。次に、メタルエッチングによって第２メタル層をパターニングし、ＯＵＴ電極１２０の上層電極１２０−２、グランド電極１２１の上層電極１２１−２、高耐圧接合終端領域４００のメタルフィールドプレート１２３，１２４などを形成する。
第２メタル層のｎウエル領域２０１側の端部が、Ｖｃｃ１電極１２２上に第２層間絶縁膜１５３を介して引き出されＯＵＴパッド（不図示）に接続されるように、第２メタル層をパターニングする。これにより、第２メタル層のｎウエル領域２０１側は、ＯＵＴ電極１２０となる。Ｖｃｃ１電極１２２とＯＵＴ電極１２０との電位差は１５Ｖから３０Ｖ程度であるため、第２層間絶縁膜１５３が絶縁破壊しないように、Ｖｃｃ１電極１２２とＯＵＴ電極１２０との間に挟まれた第２層間絶縁膜１５３の膜厚は１０００Å以上であるのが好ましい。その後、高耐圧ＩＣの保護膜として、シリコン窒化膜からなるパッシベーション膜１５４を堆積する。これにより、図１に示す高耐圧ＩＣが完成する。
次に、図１に示す高耐圧ＩＣの信頼性について説明する。高耐圧接合終端領域４００には高耐圧が求められる。その理由は、上述したように高電圧の主直流電源Ｖｄｃに接続された上アームのＩＧＢＴ１７のスイッチングにともない、ＯＵＴ端子の電位が主直流電源Ｖｄｃの電位まで持ち上がるからである。実施の形態１にかかる高耐圧ＩＣは、高耐圧接合終端領域４００にＯＵＴ電極１２０とグランド電極１２１とにそれぞれ接続したメタルフィールドプレート１２３，１２４および高抵抗ポリシリコン薄膜４０１を設けている。このため、高耐圧接合終端領域４００上の抵抗性フィールドプレート構造を構成する高抵抗ポリシリコン薄膜４０１によって、高耐圧ＩＣ内にかかる高電圧を微少な電流で均一な電位分布とすることができる。これにより、モールド樹脂からの可動イオンや電荷蓄積などが高耐圧ＩＣの耐圧特性に与える悪影響を低減し、高温バイアス試験などの長期信頼性を満足することができる。
また、実施の形態１にかかる高耐圧ＩＣは、補助直流電源Ｅ１を構成するブートストラップコンデンサＥ１の放電による電圧低下を抑えることができる。その理由は、高耐圧接合終端領域４００上の抵抗性フィールドプレート構造を構成する高抵抗ポリシリコン薄膜４０１をＯＵＴ電極１２０とグランド電極１２１とに接続することで、ブートストラップコンデンサＥ１の放電経路を、従来の高耐圧ＩＣ（図１５参照）よりも少なくすることができるからである。ブートストラップコンデンサＥ１の放電経路について図３を用いて説明する。
図３は、実施の形態１にかかる高耐圧ＩＣのブートストラップコンデンサの放電経路を示す説明図である。図３に示すように、ブートストラップコンデンサＥ１の放電経路は、第１，２経路７１，７２のみとなる。このため、実施の形態１にかかる高耐圧ＩＣにおいては、従来の高耐圧ＩＣのブートストラップコンデンサＥ１の第３経路７３での放電をなくすことができる。第１経路７１（点線矢印で記載）は、正極ラインＶｃｃ１およびハイサイド駆動回路３００を介して上アームのＩＧＢＴ１７にゲート電圧を印加する際に流れる電流の経路である。
第２経路７２（符号７１よりも粗い矢印で記載）は、高耐圧ＩＣの正極ラインＶｃｃ１とグランド（共通電位ＣＯＭ）との間に接続された高耐圧接合終端領域を構成する高耐圧ダイオード４００の逆方向漏れ電流の経路である。第２経路７２には、レベルシフト抵抗（図１６の負荷抵抗３，４）を介して高耐圧ダイオード４００と並列に接続されたレベルシフタ素子（図１６の定電圧ダイオード５，６）４０４、および高耐圧ＭＯＳＦＥＴ１，２のボディダイオードの逆方向漏れ電流の経路も含まれる。
実施の形態１にかかる高耐圧ＩＣにおいて、従来の高耐圧ＩＣのブートストラップコンデンサＥ１の第３経路７３での放電をなくすことができるため、ブートストラップコンデンサＥ１の電圧低下量ΔＶｂｓを低減することができる。具体的には、図１５に示す従来の高耐圧ＩＣにおける第３経路７３での放電によるブートストラップコンデンサＥ１の電圧低下量ΔＶｂｓを、上記（１）式に基づいて算出し説明する。上記（１）式で用いる変数の値は、次のような条件とする。
上アームのＩＧＢＴ１７のスイッチング動作のキャリア周波数を２ｋＨｚとする。この場合、上アームのＩＧＢＴ１７がオン状態である期間（オン期間）は０．５ｍｓとなる。また、通常、ブートストラップコンデンサＥ１の容量Ｃｂｓは駆動するパワーデバイス（ＩＧＢＴやＭＯＳＦＥＴ）のゲート容量Ｃｇよりも１桁程度高い値の容量を選択する。このため、ＩＧＢＴ１７のゲート容量Ｃｇを１０００ｐＦとし、ブートストラップコンデンサＥ１の容量Ｃｂｓを１０ｎＦとする。高抵抗ポリシリコン薄膜４０１部分のリーク電流量は過渡的に持ち上がるＶｃｃ１電極１２２の電位およびＯＵＴ電極１２０の電位により変化するが、ここでは簡略化して４０μＡとする。
以上の条件により、図１５に示す従来の高耐圧ＩＣにおける第３経路７３によるブートストラップコンデンサＥ１の電圧低下量ΔＶｂｓは２．０Ｖとなる（下記（４）式参照）。したがって、図１５に示す従来の高耐圧ＩＣでは、通常１４．４Ｖ程度でゲート駆動されるべき上アームのＩＧＢＴ１７のドライブ能力が１２．４Ｖ（＝１４．４Ｖ−２．０Ｖ）まで低下する。
Figure 2013069408
一方、実施の形態１にかかる高耐圧ＩＣは、ブートストラップコンデンサＥ１が第３経路７３で放電されないため、２．０Ｖの電圧低下が生じない。したがって、上アームのＩＧＢＴ１７のドライブ能力を維持することができる。
また、高抵抗ポリシリコン薄膜４０１は、ＯＵＴ電極１２０とグランド電極１２１との間に配置されているため、上アームのＩＧＢＴ１７のオン期間はＯＵＴ電極１２０からグランド電極１２１に対して微少電流が流れる。しかし、このとき、上アームのＩＧＢＴ１７がオン状態であるため、ＯＵＴ電極１２０の電位は主直流電源Ｖｄｃとほぼ同電位となり、主直流電源Ｖｄｃ側からグランド電極１２１へ微少電流が供給される。これにより、ブートストラップコンデンサＥ１の電位差が保たれるので、放電による電圧低下は生じない。
以上、説明したように、実施の形態１にかかる高耐圧ＩＣによれば、高耐圧ＩＣの高耐圧接合終端領域４００を高耐圧ダイオード構造とし、この高耐圧ダイオード上に抵抗性の高抵抗ポリシリコン薄膜４０１を配置する。かつ、高抵抗ポリシリコン薄膜４０１の一方の端部（第２コンタクト部４０３）をグランド電極１２１に接続し、高抵抗ポリシリコン薄膜４０１の他方の端部（第１コンタクト部４０２）をブートストラップコンデンサＥ１の負極側に接続されたＯＵＴ電極１２０と接続する。これにより、例えばＰＷＭインバータブリッジ回路を構成する出力パワーデバイスの、上アームのＩＧＢＴ１７のオン期間に発生するブートストラップコンデンサＥ１のグランドへの放電によるブートストラップコンデンサＥ１の電圧低下量ΔＶｂｓを従来の高耐圧ＩＣよりも抑えることができる。したがって、高耐圧ＩＣの信頼性を維持し、かつ耐圧を向上させることができる。
また、ブートストラップコンデンサＥ１の電圧低下量ΔＶｂｓを従来の高耐圧ＩＣよりも抑えることができるので、ブートストラップコンデンサＥ１の容量Ｃｂｓを従来の高耐圧ＩＣよりも小さくすることができる。このため、例えばセラミックコンデンサなどの小さい電子部品だけでブートストラップ回路を構成することができ、ＰＣＢの小面積化を図ることができる。したがって、コストを低減することができる。また、上アームのＩＧＢＴ１７のスイッチング時におけるブートストラップコンデンサＥ１の電圧低下量ΔＶｂｓを小さくすることができるため、上アームのＩＧＢＴ１７のドライブ能力を維持することができる。したがって、高耐圧ＩＣの信頼性を維持することができる。
（実施の形態２）
図４は、実施の形態２にかかる高耐圧ＩＣの要部を示す平面図である。また、図５は、図４の切断線Ｂ−Ｂ’における断面構造を示す断面図である。図６は、図４の切断線Ｃ−Ｃ’における断面構造を示す断面図である。図４には、実施の形態２にかかる高耐圧ＩＣ内部におけるハイサイド駆動回路３００および高耐圧接合終端領域４１０の要部を示す。実施の形態２にかかる高耐圧ＩＣが実施の形態１と異なるのは、抵抗性フィールドプレート構造を構成する高抵抗ポリシリコン薄膜４１１の第１コンタクト部４１２を、第１メタル層からなるＯＵＴ電極１６０に接続している点である。
図４〜６に示すように、実施の形態２にかかる高耐圧ＩＣにおいて、ＯＵＴ電極１６０は、ｎウエル領域２０１上に配置されている。ＯＵＴ電極１６０は、第１メタル層のみで構成されており、第２メタル層からなる上層電極を有していない。Ｖｃｃ１電極１６２は、コンタクト部（以下、ピックアップコンタクト部とする）４１３を介してｎ-型領域１０１内に設けられたピックアップｎ+領域１０３と接する。
ピックアップコンタクト部４１３は、一部が開いた環状の平面形状を有する。Ｖｃｃ１電極１６２とピックアップｎ+領域１０３との間の第１層間絶縁膜１５２の、ピックアップコンタクト部４１３が設けられていない部分（以下、単にピックアップコンタクト部４１３が設けられていない部分とする）４１４において、Ｖｃｃ１電極１６２は、ピックアップｎ+領域１０３に接していない。すなわち、ピックアップコンタクト部４１３が設けられていない部分４１４では、Ｖｃｃ１電極１６２は、第１層間絶縁膜１５２上に堆積されている。
Ｖｃｃ１電極１６２のｐウエル領域１０２側には、高抵抗ポリシリコン薄膜４１１が配置されている。高抵抗ポリシリコン薄膜４１１の第１コンタクト部４１２は、ピックアップコンタクト部４１３が設けられていない部分４１４においてｎウエル領域２０１側に引き出され、ＯＵＴ電極１６０と接続されている。具体的には、高抵抗ポリシリコン薄膜４１１の第１コンタクト部４１２は、ピックアップコンタクト部４１３が設けられていない部分４１４において、Ｖｃｃ１電極１６２とピックアップｎ+領域１０３との間の第１層間絶縁膜１５２内に引き出されｎウエル領域２０１側に伸びている。
すなわち、高抵抗ポリシリコン薄膜４１１の第１コンタクト部４１２とＶｃｃ１電極１６２とは、第１層間絶縁膜１５２によって互いに絶縁されている。高抵抗ポリシリコン薄膜４１１の第１コンタクト部４１２とＶｃｃ１電極１６２との間の第１層間絶縁膜１５２の厚さは、Ｖｃｃ１電極１６２の電位とＯＵＴ電極１６０の電位との電位差（１５Ｖから３０Ｖ程度）においても絶縁破壊しない厚さを有し、例えば１μｍ程度であってもよい。
実施の形態２にかかる高耐圧ＩＣの、上述したＯＵＴ電極１６０、Ｖｃｃ１電極１６２および高抵抗ポリシリコン薄膜４１１の構成以外の構成は、実施の形態１にかかる高耐圧ＩＣと同様である。実施の形態２にかかる高耐圧ＩＣの製造方法は、所望のパターンで高抵抗ポリシリコン薄膜４１１をパターニングすればよい。また、所望のパターンで第１層間絶縁膜１５２をパターニングし、ピックアップコンタクト部４１３を形成すればよい。さらに、所望のパターンで第１メタル層をパターニングしてＯＵＴ電極１６０およびグランド電極１６１を形成すればよい。実施の形態２にかかる高耐圧ＩＣの製造方法の高抵抗ポリシリコン薄膜４１１、第１メタル層および第１層間絶縁膜１５２のパターニング以外の工程は、実施の形態１にかかる高耐圧ＩＣの製造方法と同様である。
以上、説明したように、実施の形態２にかかる高耐圧ＩＣによれば、実施の形態１にかかる高耐圧ＩＣと同様の効果を得ることができる。また、実施の形態２によれば、高抵抗ポリシリコン薄膜４１１の第１コンタクト部４１２が、第１メタル層からなるＯＵＴ電極１６０と接続され、高抵抗ポリシリコン薄膜４１１の第２コンタクト部４０３が、グランド電極１６１と接続される。このため、抵抗性フィールドプレートを構成する高抵抗ポリシリコン薄膜４１１とＯＵＴ電極１６０およびグランド電極１６１とを第１メタル層のみで接続することができる。したがって、製造コストを低減することができる。
（実施の形態３）
図７は、実施の形態３にかかる高耐圧ＩＣの要部を示す平面図である。また、図８は、図７の切断線Ｄ−Ｄ’における断面構造を示す断面図である。図７には、実施の形態３にかかる高耐圧ＩＣ内部におけるハイサイド駆動回路３００および高耐圧接合終端領域４２０の要部を示す。図７の切断線Ｅ−Ｅ’における断面構造は、図６に示す断面構造と同様である。実施の形態３にかかる高耐圧ＩＣは、実施の形態２にかかる高耐圧ＩＣの変形例である。実施の形態３にかかる高耐圧ＩＣが実施の形態２と異なるのは、ピックアップコンタクト部４１３が設けられていない部分４２４に、Ｖｃｃ１電極１７２も設けられていない点である。
図７，８に示すように、実施の形態３にかかる高耐圧ＩＣにおいて、Ｖｃｃ１電極１７２は、ピックアップコンタクト部４１３と同様に、一部が開いた環状の平面形状を有する。すなわち、ピックアップコンタクト部４１３が設けられていない部分４２４において、第１層間絶縁膜１５２上にＶｃｃ１電極１７２は存在しない。そして、ピックアップコンタクト部４１３が設けられていない部分４２４には、ＯＵＴ電極１７０が配置されている。すなわち、ＯＵＴ電極１７０は、実施の形態１にかかる高耐圧ＩＣと同様にｎ-型領域１０１に配置されている。
高抵抗ポリシリコン薄膜４１１の第１コンタクト部４２２は、ピックアップコンタクト部４１３が設けられていない部分４２４に引き出され、ＯＵＴ電極１７０と接続されている。具体的には、高抵抗ポリシリコン薄膜４１１の第１コンタクト部４２２は、ピックアップコンタクト部４１３が設けられていない部分４２４の第１層間絶縁膜１５２内に引き出されている。
実施の形態３にかかる高耐圧ＩＣの、上述したＯＵＴ電極１７０、Ｖｃｃ１電極１７２および高抵抗ポリシリコン薄膜４１１の構成以外の構成は、実施の形態２にかかる高耐圧ＩＣと同様である。実施の形態３にかかる高耐圧ＩＣの製造方法は、所望のパターンで高抵抗ポリシリコン薄膜４１１をパターニングすればよい。また、所望のパターンで第１メタル層をパターニングし、ＯＵＴ電極１７０およびＶｃｃ１電極１７２を形成すればよい。実施の形態３にかかる高耐圧ＩＣの製造方法の高抵抗ポリシリコン薄膜４１１および第１メタル層のパターニングの工程は、実施の形態２にかかる高耐圧ＩＣの製造方法と同様である。
以上、説明したように、実施の形態３にかかる高耐圧ＩＣによれば、実施の形態２にかかる高耐圧ＩＣと同様の効果を得ることができる。
（実施の形態４）
図９は、実施の形態４にかかる高耐圧ＩＣの要部を示す平面図である。図９には、実施の形態４にかかる高耐圧ＩＣ内部におけるハイサイド駆動回路３００、高耐圧接合終端領域、および高耐圧トランジスタ（高耐圧ｎチャネルＭＯＳＦＥＴ）の要部を示す。実施の形態４にかかる高耐圧ＩＣは、実施の形態２にかかる高耐圧ＩＣの変形例である。実施の形態４にかかる高耐圧ＩＣが実施の形態２と異なるのは、ｐウエル領域１０２上に高耐圧ｎチャネルＭＯＳＦＥＴ（２入力方式）４３０が設けられ、高耐圧ｎチャネルＭＯＳＦＥＴ４３０と高耐圧接合終端領域とがドレイン配線４３２によって接続されている点である。
図９に示すように、実施の形態４にかかる高耐圧ＩＣにおいて、ｐウエル領域１０２上には、２つの高耐圧ｎチャネルＭＯＳＦＥＴ４３０が設けられている。２つの高耐圧ｎチャネルＭＯＳＦＥＴ４３０は、それぞれ、例えば図１６に示すレベルシフト回路を構成する高耐圧ＭＯＳＦＥＴ１，２に相当する。高耐圧ｎチャネルＭＯＳＦＥＴ４３０のドレイン配線４３２は、グランド領域を横切るように第１層間絶縁膜（不図示）上に設けられ、ｎウエル領域２０１側に引き出されている。
ドレイン配線４３２が形成される第１層間絶縁膜は、絶縁破壊しないように、例えば、通常６００Ｖ耐圧クラスの高耐圧ＩＣで２μｍ〜３μｍ程度の厚さで設けられるのが好ましい。グランド領域とは、高耐圧接合終端領域の高抵抗ポリシリコン薄膜４１１を囲むグランド電極１６１が設けられた領域である。グランド電極１６１は、一部が開いた環状の平面形状を有し、グランド領域の、ドレイン配線４３２が横切る部分４１５には設けられていない。
高耐圧ｎチャネルＭＯＳＦＥＴ４３０のドレイン配線４３２の一方の端部は、ドレインコンタクト部４３３を介して、高耐圧ｎチャネルＭＯＳＦＥＴ４３０のドレイン領域（不図示）に接続されている。ドレイン配線４３２の他方の端部は、ハイサイド駆動回路３００に接続されている。具体的には、ドレイン配線４３２の他方の端部は、ｎウエル領域２０１に接続されている。
また、ドレイン配線４３２の他方の端部側には、高耐圧接合終端領域の抵抗性フィールドプレート構造を構成する高抵抗ポリシリコン薄膜４１１が接続されている。具体的には、ピックアップコンタクト部４１３が設けられていない部分４１４の、Ｖｃｃ１電極１６２とピックアップｎ+領域との間の第１層間絶縁膜（不図示）内には、高抵抗ポリシリコン薄膜４１１のｐウエル領域１０２側（高電位側）の渦巻き線の一部が引き出されている。そして、ドレイン配線４３２は、この第１層間絶縁膜内に引き出された高電位側の高抵抗ポリシリコン薄膜４１１に接続され、高抵抗ポリシリコン薄膜４１１を介してＯＵＴ電極１６０と接続されている。
ピックアップコンタクト部４１３が設けられていない部分４１４の、Ｖｃｃ１電極１６２とピックアップｎ+領域との間の第１層間絶縁膜の厚さは、Ｖｃｃ１電極１６２とＯＵＴ電極１６０との電位差（１５Ｖから３０Ｖ程度）においても第１層間絶縁膜が絶縁破壊しない厚さを有し、例えば１μｍ程度であってもよい。ピックアップコンタクト部４１３が設けられていない部分４１４は、複数設けられている。高抵抗ポリシリコン薄膜４１１の高電位側の渦巻き線が引き出されたピックアップコンタクト部４１３が設けられていない部分４１４は、高抵抗ポリシリコン薄膜４１１の第１コンタクト部４１２が引き出されたピックアップコンタクト部４１３が設けられていない部分４１４と異なる。
高耐圧ｎチャネルＭＯＳＦＥＴ４３０上にも、抵抗性フィールドプレート構造を構成する高抵抗ポリシリコン薄膜４３１が設けられている。高耐圧ｎチャネルＭＯＳＦＥＴ４３０上に設けられた高抵抗ポリシリコン薄膜４３１も、高耐圧接合終端領域上に設けられた高抵抗ポリシリコン薄膜４１１と同様に、渦巻き状の平面形状を有する。高耐圧ｎチャネルＭＯＳＦＥＴ４３０上の高抵抗ポリシリコン薄膜４３１の一方の端部は、例えば、コンタクト部４３４を介してグランド電極４３５に接続されている。
高耐圧ｎチャネルＭＯＳＦＥＴ４３０のグランド電極４３５は、高耐圧ｎチャネルＭＯＳＦＥＴ４３０上の高抵抗ポリシリコン薄膜４３１を囲むように設けられている。この高耐圧ｎチャネルＭＯＳＦＥＴ４３０のグランド電極４３５が設けられた領域もグランド領域である。高耐圧ｎチャネルＭＯＳＦＥＴ４３０のグランド電極４３５も、高耐圧接合終端領域のグランド電極１６１と同様に一部が開いた環状の平面形状を有し、グランド領域の、ドレイン配線４３２が横切る部分４１５には設けられていない。
高耐圧ｎチャネルＭＯＳＦＥＴ４３０の高抵抗ポリシリコン薄膜４３１の他方の端部は、例えば、高耐圧ｎチャネルＭＯＳＦＥＴ４３０のソース領域（不図示）に接続されている。さらに、高耐圧ｎチャネルＭＯＳＦＥＴ４３０上の高抵抗ポリシリコン薄膜４３１の他方の端部は、コンタクト部４３６を介して、例えばドレイン配線４３２と平行にｎウエル領域２０１側に引き出され、ＯＵＴ電極１６０に接続されている。
次に、高耐圧接合終端領域の高抵抗ポリシリコン薄膜４１１の高電位側を層間絶縁膜内に引き出す方法について説明する。ＬＯＣＯＳ領域に第１層間絶縁膜を堆積した後の工程を説明する。ＬＯＣＯＳ領域に堆積された第１層間絶縁膜に、ピックアップコンタクト部４１３が設けられていない部分４１４を複数形成する。次に、第１層間絶縁膜上に高抵抗ポリシリコン薄膜４１１を堆積した後、高抵抗ポリシリコン薄膜４１１をパターニングする。
高抵抗ポリシリコン薄膜４１１のパターニング時、ピックアップコンタクト部４１３が設けられていない部分４１４の第１層間絶縁膜上に高抵抗ポリシリコン薄膜４１１が残るようにパターニングする。これにより、高耐圧側の高抵抗ポリシリコン薄膜４１１が、ピックアップコンタクト部４１３が設けられていない部分４１４の第１層間絶縁膜上に引き出される。このとき同時に形成される高抵抗ポリシリコン薄膜４１１の第１コンタクト部４１２の形成方法は、実施の形態２の高耐圧ＩＣの製造方法と同様である。
次に、高抵抗ポリシリコン薄膜４１１上に第１層間絶縁膜となる酸化膜層を堆積し、高抵抗ポリシリコン薄膜４１１とドレイン配線４３２とを接続するための開口部を第１層間絶縁膜に形成する。このとき、第１層間絶縁膜には、高抵抗ポリシリコン薄膜４１１とＯＵＴ電極１６０とを接続するための開口部も形成される。次に、第１層間絶縁膜上に第１メタル層を堆積し、第１層間絶縁膜に形成された開口部に第１メタル層を埋め込む。
次に、実施の形態１にかかる高耐圧ＩＣの製造方法と同様に、第１メタル層をパターニングし、ドレイン配線４３２、ＯＵＴ電極１６０、Ｖｃｃ１電極１６２およびグランド電極１６１などを形成する。これにより、ドレイン配線４３２とＯＵＴ電極１６０とが高抵抗ポリシリコン薄膜４１１を介して接続される。
上述した高耐圧接合終端領域の高抵抗ポリシリコン薄膜４１１の高電位側を層間絶縁膜内に引き出す方法において、高耐圧接合終端領域の高抵抗ポリシリコン薄膜４１１とともに、高耐圧ｎチャネルＭＯＳＦＥＴ４３０の高抵抗ポリシリコン薄膜４３１が形成される。また、高耐圧接合終端領域のグランド電極１６１、ＯＵＴ電極１６０、Ｖｃｃ１電極１６２などとともに、高耐圧ｎチャネルＭＯＳＦＥＴ４３０のグランド電極４３５、高抵抗ポリシリコン薄膜４３１をｎウエル領域２０１側に引き出す配線が形成される。
また、ドレイン配線４３２を第１メタル層によって形成する場合について説明したが、これに限らず、ドレイン配線４３２を第２メタル層によって形成してもよいし、第２メタル層上に層間絶縁膜を介して堆積される第３メタル層によって形成してもよい。
次に、実施の形態４にかかる高耐圧ＩＣの変形例について説明する。高耐圧ｎチャネルＭＯＳＦＥＴ４３０のドレイン配線４３２を高耐圧接合終端領域に引き出さずに、高耐圧ｎチャネルＭＯＳＦＥＴ４３０のドレイン配線４３２とハイサイド駆動回路３００とをボンディングワイヤーを用いて接続してもよい。ドレイン配線４３２とハイサイド駆動回路３００とをワイヤボンディングする場合、例えば、グランド領域の、ドレイン配線４３２が横切る部分４１５を設けなくてもよい。また、ドレイン配線４３２とハイサイド駆動回路３００とをボンディングワイヤーで形成する場合、高耐圧ｎチャネルＭＯＳＦＥＴ４３０の高抵抗ポリシリコン薄膜４３１も、ボンディングワイヤーを用いて高耐圧接合終端領域のＯＵＴ電極１６０に接続する。
高抵抗ポリシリコン薄膜４３１とＯＵＴ電極１６０とをボンディングワイヤーを用いて接続する場合、ドレイン配線４３２とハイサイド駆動回路３００とをワイヤボンディングするためのドレイン接続用ボンディングパッド（不図示）とは別に、高抵抗ポリシリコン薄膜４３１とＯＵＴ電極１６０とをワイヤボンディングするためのＯＵＴ電極用ボンディングパッド（不図示）をドレイン接続用ボンディングパッド付近に設ける。そして、高抵抗ポリシリコン薄膜４３１の他方の端部（グランド電極４３５に接続された端部に対して反対側の端部）をＯＵＴ電極用ボンディングパッドに接続し、ボンディングワイヤーを介してハイサイド駆動回路３００の出力端子接続用のＯＵＴパッド（高電位領域のＯＵＴパッド）に接続する。
実施の形態４にかかる高耐圧ＩＣの、高耐圧ｎチャネルＭＯＳＦＥＴ４３０、および高耐圧ｎチャネルＭＯＳＦＥＴ４３０をハイサイド駆動回路３００および高耐圧接合終端領域に接続するための構成以外の構成は、実施の形態２にかかる高耐圧ＩＣと同様である。実施の形態４にかかる高耐圧ＩＣの製造方法の、高耐圧ｎチャネルＭＯＳＦＥＴ４３０を高耐圧接合終端領域の高抵抗ポリシリコン薄膜４１１に接続する工程以外の工程は、実施の形態２にかかる高耐圧ＩＣの製造方法と同様である。
以上、説明したように、実施の形態４にかかる高耐圧ＩＣによれば、実施の形態２にかかる高耐圧ＩＣと同様の効果を得ることができる。また、実施の形態４にかかる高耐圧ＩＣよれば、高耐圧ｎチャネルＭＯＳＦＥＴ４３０に高抵抗ポリシリコン薄膜４３１と高耐圧接合終端領域のＯＵＴ電極１６０とを接続した場合においても、高耐圧ＩＣの耐圧特性に悪影響が及ぶことはない。このため、高耐圧接合終端領域の耐圧特性を向上させるとともに、高耐圧ｎチャネルＭＯＳＦＥＴ４３０の耐圧特性も向上させることができ、高耐圧ＩＣの信頼性をさらに向上させることができる。
（実施の形態５）
図１０は、実施の形態５にかかる高耐圧ＩＣの要部を示す平面図である。図１０には、実施の形態５にかかる高耐圧ＩＣ内部におけるハイサイド駆動回路３００、高耐圧接合終端領域４００、および高耐圧トランジスタの要部を示す。実施の形態５にかかる高耐圧ＩＣが実施の形態１にかかる高耐圧ＩＣと異なるのは、高耐圧ｎチャネルＭＯＳＦＥＴ５０１および高耐圧ｐチャネルＭＯＳＦＥＴ５０２が高耐圧接合終端領域（ＨＶＪＴ）４００と一体化して形成されている点である。
図１０に示すように、同一の半導体基板上に、高耐圧接合終端領域４００、高耐圧ｎチャネルＭＯＳＦＥＴ５０１および高耐圧ｐチャネルＭＯＳＦＥＴ５０２が配置されている。高耐圧接合終端領域４００は、実施の形態１にかかる高耐圧接合終端領域と同様の構成を有する。図１０では高耐圧ｎチャネルＭＯＳＦＥＴ５０１と高耐圧ｐチャネルＭＯＳＦＥＴ５０２とをそれぞれ１つずつ図示しているが、これに限らず、それぞれ複数形成してもよいし、高耐圧ｎチャネルＭＯＳＦＥＴ５０１と高耐圧ｐチャネルＭＯＳＦＥＴ５０２のいずれか１つを形成してもよい。高耐圧ｎチャネルＭＯＳＦＥＴ５０１を２つ配置することで、レベルシフト回路を構成する２入力式の高耐圧ＭＯＳＦＥＴ１，２が構成される（図１６参照）。
高耐圧ｎチャネルＭＯＳＦＥＴ５０１は、ｎ-型領域１０１上に配置されている。また、高耐圧ｎチャネルＭＯＳＦＥＴ５０１は、高耐圧ｐチャネルＭＯＳＦＥＴ５０２よりもｎウエル領域２０１から離れた位置に配置されている。高耐圧ｎチャネルＭＯＳＦＥＴ５０１は、ハイサイド駆動回路３００および制御回路６１に接続されている。高耐圧ｐチャネルＭＯＳＦＥＴ５０２は、ハイサイド駆動回路３００が設けられたｎウエル領域２０１に接する。高耐圧ｐチャネルＭＯＳＦＥＴ５０２は、制御回路６１に接続されている。
抵抗性フィールドプレート構造を構成する高抵抗ポリシリコン薄膜４０１は、高耐圧接合終端領域４００だけでなく、高耐圧ｎチャネルＭＯＳＦＥＴ５０１および高耐圧ｐチャネルＭＯＳＦＥＴ５０２にも連続して配置されている。例えば、高抵抗ポリシリコン薄膜４０１は、ハイサイド駆動回路３００などが設けられたｎウエル領域２０１（高電位領域）、高耐圧ｎチャネルＭＯＳＦＥＴ５０１、制御回路６１との接続用配線が引き出された部分を除く高耐圧ｐチャネルＭＯＳＦＥＴ５０２の周囲を囲むように、渦巻き状の平面形状で配置されている。
次に、高耐圧ｎチャネルＭＯＳＦＥＴ５０１の断面構造について説明する。図１１は、図１０の切断線Ｆ−Ｆ’における断面構造を示す断面図である。図１１に示すように、ｐ-型シリコン基板１００の表面層には、高耐圧接合終端領域４００と同様に、ｎ-型領域１０１およびｐウエル領域１０２が設けられている。ｎ-型領域１０１は、高耐圧ｎチャネルＭＯＳＦＥＴ５０１のドリフト領域である。ｎ-型領域１０１の表面層には、ｐベース領域１０５が設けられている。ｐベース領域１０５は、ｐウエル領域１０２に沿って設けられ、ｐウエル領域１０２に接する。
ｐウエル領域１０２およびｐベース領域１０５からなるｐ領域は、高耐圧ｎチャネルＭＯＳＦＥＴ５０１のベース領域である。ｐベース領域１０５の表面層には、ピックアップｐ+領域１１３およびｎ++ソース領域（第２導電型領域）１１４が選択的に設けられている。ピックアップｐ+領域１１３は、ｎ++ソース領域１１４よりもｐウエル領域１０２側に設けられ、ｎ++ソース領域１１４に接する。また、ピックアップｐ+領域１１３は、ｐベース領域１０５よりも高い不純物濃度を有する。ｎ++ソース領域１１４は、ｎ-型領域１０１よりも高い不純物濃度を有する。
また、ｎ-型領域１０１の表面層には、ｐベース領域１０５と離れて、ピックアップｎ+領域１０３が選択的に設けられている。さらに、ｎ-型領域１０１の表面層には、ｐベース領域１０５およびピックアップｎ+領域１０３と離れて、ｐオフセット領域２０２が設けられている。ｐオフセット領域２０２の拡散深さＸｊは、ｎ-型領域１０１の拡散深さＸｊよりも浅い。ｎ-型領域１０１、ｐオフセット領域２０２およびｐウエル領域１０２は、高耐圧接合終端領域４００と同様にＬＯＣＯＳ領域１５１に覆われている。
ピックアップｎ+領域１０３、ピックアップｐ+領域１１３およびｎ++ソース領域１１４は、ＬＯＣＯＳ領域１５１に覆われていない。ｎ++ソース領域１１４とｎ-型領域１０１とに挟まれるｐベース領域１０５の表面上には、ゲート酸化膜を介してゲート電極１１５が設けられている。ゲート電極１１５は、ＬＯＣＯＳ領域１５１に伸びている。ＬＯＣＯＳ領域１５１上には、高耐圧接合終端領域４００と同様に、第１層間絶縁膜１５２が堆積されている。
ソース電極１２５は、第１層間絶縁膜１５２に設けられた開口部を介して、ピックアップｐ+領域１１３およびｎ++ソース領域１１４に接している。ソース電極１２５は、１層目の第１メタル層からなる。また、ソース電極１２５は、第１層間絶縁膜１５２によってゲート電極１１５と絶縁されている。ドレイン電極１２６は、第１層間絶縁膜１５２に設けられた開口部を介して、ピックアップｎ+領域１０３に接する。ソース電極１２５およびドレイン電極１２６は、１層目の第１メタル層からなる。
ピックアップｎ+領域１０３とｐベース領域１０５との間のｎ-型領域１０１を覆うＬＯＣＯＳ領域１５１上に堆積された第１層間絶縁膜１５２の内部には、高耐圧接合終端領域４００と同様に、高抵抗ポリシリコン薄膜４０１が設けられている。高耐圧ｎチャネルＭＯＳＦＥＴ５０１の高抵抗ポリシリコン薄膜４０１は、ドレイン電極１２６側の端部がＯＵＴパッドに接続され、ソース電極１２５側の端部がグランドパッドに接続されている。ソース電極１２５、ドレイン電極１２６および第１層間絶縁膜１５２は、パッシベーション膜１５４に覆われている。
次に、高耐圧ｐチャネルＭＯＳＦＥＴ５０２の断面構造について説明する。図１２は、図１０の切断線Ｇ−Ｇ’における断面構造を示す断面図である。図１２に示すように、ｐ-型シリコン基板１００の表面層には、高耐圧接合終端領域４００と同様に、ｎウエル領域２０１、ｎ-型領域１０１およびｐウエル領域１０２が設けられている。ｎ-型領域１０１は、高耐圧ｐチャネルＭＯＳＦＥＴ５０２のベース領域である。ｎ-型領域１０１の表面層には、ｐウエル領域１０２と離れて、ｐボディ領域２０８が設けられている。ｐボディ領域２０８は、高耐圧ｐチャネルＭＯＳＦＥＴ５０２のドリフト領域である。
また、ｎ-型領域１０１の表面層には、ｐ++ソース領域（第１導電型領域）２１３およびピックアップｎ+領域２１４が選択的に設けられている。ｐ++ソース領域２１３は、ピックアップｎ+領域２１４よりもｐウエル領域１０２側に設けられ、ピックアップｎ+領域２１４に接する。または、ｐ++ソース領域２１３は、ｐ++ソース領域２１３よりもｐウエル領域１０２側に設けられたｐボディ領域２０８と離れている。ｐ++ソース領域２１３は、ｐボディ領域２０８よりも高い不純物濃度を有する。
ｐボディ領域２０８の表面層には、ピックアップｐ+領域２０３が設けられている。ピックアップｐ+領域２０３は、ｐボディ領域２０８内のｐウエル領域１０２側に設けられている。また、ピックアップｐ+領域２０３は、ｐボディ領域２０８よりも高い不純物濃度を有する。ｐボディ領域２０８の拡散深さＸｊは、ｎ-型領域１０１の拡散深さＸｊよりも浅い。ｎ-型領域１０１の表面層には、ｐベース領域１０５が設けられている。ｐベース領域１０５は、ｐウエル領域１０２に沿って設けられ、ｐウエル領域１０２に接する。ｎ-型領域１０１、ｐボディ領域２０８の一部およびｐウエル領域１０２は、高耐圧接合終端領域４００と同様にＬＯＣＯＳ領域１５１に覆われている。
ピックアップｎ+領域２０３、ｐ++ソース領域２１３およびピックアップｎ+領域２１４は、ＬＯＣＯＳ領域１５１に覆われていない。ｐ++ソース領域２１３とｐボディ領域２０８とに挟まれるｎ-型領域１０１の表面上には、ゲート酸化膜を介してゲート電極１１５が設けられている。ゲート電極１１５は、ＬＯＣＯＳ領域１５１に伸びている。ＬＯＣＯＳ領域１５１上には、高耐圧接合終端領域４００と同様に、第１層間絶縁膜１５２が堆積されている。
Ｖｃｃ１電極１２２は、第１層間絶縁膜１５２に設けられた開口部を介して、ｐ++ソース領域２１３およびピックアップｎ+領域２１４に接している。Ｖｃｃ１電極１２２は、高耐圧接合終端領域４００に設けられたＶｃｃ１電極と共通の電極である。ドレイン電極１２６は、第１層間絶縁膜１５２に設けられた開口部を介して、ピックアップｎ+領域２０３に接する。ドレイン電極１２６は、高耐圧ｎチャネルＭＯＳＦＥＴ５０１に設けられたドレイン電極と共通の電極である。
ピックアップｎ+領域２０３とｐ++ソース領域２１３との間のｐボディ領域２０８を覆うＬＯＣＯＳ領域１５１上に堆積された第１層間絶縁膜１５２の内部には、高耐圧接合終端領域４００と同様に、高抵抗ポリシリコン薄膜４０１が設けられている。高耐圧ｐチャネルＭＯＳＦＥＴ５０２の高抵抗ポリシリコン薄膜４０１は、Ｖｃｃ１電極１２２側の端部がＯＵＴパッドに接続され、ドレイン電極１２６側の端部がグランドパッドに接続されている。Ｖｃｃ１電極１２２、ドレイン電極１２６および第１層間絶縁膜１５２は、パッシベーション膜１５４に覆われている。
実施の形態５にかかる高耐圧ＩＣの、高耐圧ｎチャネルＭＯＳＦＥＴ５０１や高耐圧ｐチャネルＭＯＳＦＥＴ５０２の構成、および高抵抗ポリシリコン薄膜４０１の配置以外の構成は、実施の形態１にかかる高耐圧ＩＣと同様である。実施の形態５にかかる高耐圧ＩＣの高耐圧接合終端領域４００の製造方法は、実施の形態１にかかる高耐圧ＩＣの高耐圧接合終端領域と同様である。高耐圧ｎチャネルＭＯＳＦＥＴ５０１および高耐圧ｐチャネルＭＯＳＦＥＴ５０２のｎ型領域、ｐ型領域および第１，２メタル層からなる各電極は、高耐圧接合終端領域４００のｎ型領域、ｐ型領域および第１，２メタル層からなる各電極とともに形成される。
以上、説明したように、実施の形態５にかかる高耐圧ＩＣによれば、実施の形態１にかかる高耐圧ＩＣと同様の効果を得ることができる。高耐圧接合終端領域４００、高耐圧ｎチャネルＭＯＳＦＥＴ５０１および高耐圧ｐチャネルＭＯＳＦＥＴ５０２に連続した高抵抗ポリシリコン薄膜４０１を設けることにより、ＯＵＴ電極１２０とグランド電極１２１との間の領域の電界分布を均一に保つことができる。このため、高耐圧接合終端領域４００、高耐圧ｎチャネルＭＯＳＦＥＴ５０１および高耐圧ｐチャネルＭＯＳＦＥＴ５０２の高信頼性化を実現することができる。
（実施の形態６）
図１３は、実施の形態６にかかる高耐圧ＩＣの要部を示す平面図である。また、図１４は、実施の形態６にかかる高耐圧ＩＣの一領域の要部を模式的に示す斜視図である。図１３には、高電位領域１８１、低電位領域１８２、高耐圧接合終端領域１８３および高耐圧ＭＯＳＦＥＴ１９０の要部を示す。図１４には、高耐圧ＭＯＳＦＥＴ１９０の構成を示す。実施の形態６にかかる高耐圧ＩＣが実施の形態１と異なるのは、高耐圧接合終端領域１８３内に高耐圧ＭＯＳＦＥＴ１９０が設けられている点である。
図１３、１４に示すように、高電位領域１８１は、他の領域よりも高電位なｎ型領域であり、例えばハイサイド駆動回路などが設けられている。高電位領域１８１は、例えば、実施の形態１のｎウエル領域に相当する。低電位領域１８２は、高電位領域１８１よりも低電位なｐ型領域であり、実施の形態１のｐウエル領域、およびｐウエル領域によって分離された高電位領域よりも低濃度な領域に相当する。低電位領域１８２は、高耐圧接合終端領域１８３を囲む。
高電位領域１８１と低電位領域１８２との間には、高電位領域１８１を囲むように高耐圧接合終端領域１８３が設けられている。高耐圧接合終端領域１８３は、高電位領域１８１よりも不純物濃度が低い領域であり、実施の形態１のｎ-型領域に相当する。ｐ-型領域１８４（第１導電型分離領域）は、高電位領域１８１の一部を含むように、高耐圧接合終端領域１８３の一部（以下、第１領域とする）１８５−１を囲む。
具体的には、例えば、ｐ-型領域１８４の平面形状は、低電位領域１８２と高耐圧接合終端領域１８３との界面の一部を１辺とする略矩形状の輪郭をなす。そして、ｐ-型領域１８４は、低電位領域１８２と高耐圧接合終端領域１８３との界面から高電位領域１８１にわたって高耐圧接合終端領域１８３を横切るように、高耐圧接合終端領域１８３の一部を囲む。また、ｐ-型領域１８４は、高耐圧接合終端領域１８３であるｎ-型領域をｐ-型シリコン基板１８０の深さ方向に貫通しｐ-型シリコン基板１８０に達する。
高電位領域１８１と高耐圧接合終端領域１８３とからなるｎ型領域は、ｐ-型領域１８４によって、ｐ-型領域１８４に囲まれた第１領域１８５−１と、第１領域１８５−１以外の領域（以下、第２領域とする）１８５−２とに分離されている。高電位領域１８１と高耐圧接合終端領域１８３とからなるｎ型領域の、第１領域１８５−１となる範囲は、第２領域１８５−２となる範囲よりも狭い。例えば、第２領域１８５−２は、第１領域１８５−１の低電位領域１８２に接する部分以外を、ｐ-型領域１８４を介して囲む。
ｐ-型領域１８４に囲まれた第１領域１８５−１内には、ソース領域１９１、ドレイン領域１９２およびゲート電極１９３などからなる高耐圧ＭＯＳＦＥＴ１９０が設けられている。すなわち、高耐圧ＭＯＳＦＥＴ１９０は、例えば実施の形態５にかかる高耐圧ｎチャネルＭＯＳＦＥＴや高耐圧ｐチャネルＭＯＳＦＥＴと同様に、高耐圧接合終端領域１８３と一体化して形成されている。
高耐圧接合終端領域１８３上には、実施の形態１と同様に、抵抗性フィールドプレート構造を構成する高抵抗ポリシリコン薄膜１８６が渦巻き状に配置されている。高抵抗ポリシリコン薄膜１８６は、実施の形態１にかかる高耐圧ＩＣと同様に、一方の端部がグランド電極（不図示）に接続され、他方の端部がＯＵＴ電極（不図示）に接続されている。実施の形態６にかかる高耐圧ＩＣの、ｐ-型領域１８４および高耐圧ＭＯＳＦＥＴ１９０以外の構成は、実施の形態１にかかる高耐圧ＩＣと同様である。
以上、説明したように、実施の形態６にかかる高耐圧ＩＣによれば、実施の形態１にかかる高耐圧ＩＣと同様の効果を得ることができる。
以上において本発明では、半導体基板としてシリコン（Ｓｉ）基板を用いて説明しているが、上述した実施の形態に限らず、炭化珪素（ＳｉＣ）や窒化ガリウム（ＧａＮ）などシリコン以外の半導体基板を用いてもよい。また、ＯＵＴ電極、グランド電極、Ｖｃｃ１電極などの各電極を第１，２メタル層の２層構成で形成する配線プロセスについて説明したが、３層以上のメタル層によって配線プロセスを行ってもよい。また、高抵抗ポリシリコン薄膜を２層以上で構成してもよい。
以上のように、本発明にかかる半導体装置は、抵抗性フィールドプレート構造を備えた半導体装置に有用であり、特に、ブートストラップ回路を用いた電力逆変換用ブリッジ回路構成の上アームまたは上下アームのパワーデバイスを駆動する高耐圧の半導体装置に有用である。
１０１ ｎ-型領域
１０２ ｐウエル領域
１２０ ＯＵＴ電極
１２１ グランド電極
１２２ Ｖｃｃ１電極
２０１ ｎウエル領域
３００ ハイサイド駆動回路
４０１ 高抵抗ポリシリコン薄膜
４０２ 第１コンタクト部
４０３ 第２コンタクト部

Claims (12)

  1. 一方の面が第１導電型の半導体層に接する第２導電型ウエル領域と、
    前記第２導電型ウエル領域に接して前記第２導電型ウエル領域を囲む第１導電型ウエル領域と、
    前記第２導電型ウエル領域内に設けられた、前記第２導電型ウエル領域よりも不純物濃度が高い第２導電型高濃度領域と、
    前記第１導電型ウエル領域内に設けられた、前記第１導電型ウエル領域よりも不純物濃度が高い第１導電型高濃度領域と、
    前記第２導電型ウエル領域の他方の面に絶縁膜を介して設けられた抵抗性薄膜層と、
    前記抵抗性薄膜層を囲むように配置され、前記第１導電型高濃度領域に接続された第１電極と、
    前記第２導電型高濃度領域に接続された、前記第１電極に印加される電圧よりも高い電圧が印加される第２電極と、
    前記抵抗性薄膜層よりも前記第１電極の内周側に配置され、前記第１電極に印加される電圧よりも高い電圧でかつ前記第２電極に印加される電圧よりも低い電圧が印加される第３電極と、
    を備え、
    前記抵抗性薄膜層の一方の端部が前記第１電極と接続され、前記抵抗性薄膜層の他方の端部が前記第３電極と接続されていることを特徴とする半導体装置。
  2. 一方の面が第１導電型の半導体層に接する第２導電型ウエル領域と、
    前記第２導電型ウエル領域に接して前記第２導電型ウエル領域を囲む第１導電型ウエル領域と、
    前記第２導電型ウエル領域内に設けられた、前記第２導電型ウエル領域よりも不純物濃度が高い第２導電型高濃度領域と、
    前記第１導電型ウエル領域内に設けられた、前記第１導電型ウエル領域よりも不純物濃度が高い第１導電型高濃度領域と、
    前記第２導電型ウエル領域内の、前記第２導電型ウエル領域の他方の面側に、前記第２導電型ウエル領域よりも浅く設けられた第１導電型ボディ領域と、
    前記第１導電型ボディ領域を覆う絶縁膜を介して、前記第２導電型ウエル領域の他方の面に設けられた抵抗性薄膜層と、
    前記抵抗性薄膜層を囲むように配置され、前記第１導電型高濃度領域に接続された第１電極と、
    前記第２導電型高濃度領域に接続された、前記第１電極に印加される電圧よりも高い電圧が印加される第２電極と、
    前記抵抗性薄膜層よりも前記第１電極の内周側に配置され、前記第１電極に印加される電圧よりも高い電圧でかつ前記第２電極に印加される電圧よりも低い電圧が印加される第３電極と、
    を備え、
    前記抵抗性薄膜層の一方の端部が前記第１電極と接続され、前記抵抗性薄膜層の他方の端部が前記第３電極と接続されていることを特徴とする半導体装置。
  3. 前記第２電極は、ブートストラップ回路を構成するブートストラップコンデンサの正極側に接続され、
    前記第３電極は、前記ブートストラップコンデンサの負極側に接続されていることを特徴とする請求項１に記載の半導体装置。
  4. 前記第２導電型ウエル領域をカソード領域とし、前記第１導電型ウエル領域をアノード領域として構成されるダイオード構造を備えることを特徴とする請求項１に記載の半導体装置。
  5. 前記第２導電型ウエル領域をドリフト領域とし、前記第１導電型ウエル領域をベース領域とし、前記第１導電型ウエル領域内に設けられかつ前記第１電極に接続された第２導電型領域をソース領域として構成されるトランジスタ構造を備えることを特徴とする請求項１に記載の半導体装置。
  6. 前記第１導電型ボディ領域をドリフト領域とし、前記第２導電型ウエル領域をベース領域とし、前記第２導電型ウエル領域内に設けられかつ前記第２電極に接続された第１導電型領域をソース領域として構成されるトランジスタ構造を備えることを特徴とする請求項２に記載の半導体装置。
  7. 前記抵抗性薄膜層は、渦巻き状に配置されていることを特徴とする請求項１に記載の半導体装置。
  8. 前記抵抗性薄膜層の他方の端部は、前記第２導電型ウエル領域と前記第２電極との間の前記絶縁膜内に引き出され、前記第３電極に接続されていることを特徴とする請求項１に記載の半導体装置。
  9. 前記第２導電型ウエル領域の一部を囲む第１導電型分離領域をさらに備え、
    前記第２導電型ウエル領域の前記第１導電型分離領域に囲まれた領域には、前記第２導電型ウエル領域をドリフト領域とする絶縁ゲート型電界効果トランジスタが設けられていることを特徴とする請求項１に記載の半導体装置。
  10. 前記抵抗性薄膜層は、ポリシリコンでできていることを特徴とする請求項１に記載の半導体装置。
  11. 前記第２導電型ウエル領域は拡散層であることを特徴とする請求項１〜１０のいずれか一つに記載の半導体装置。
  12. 前記第２導電型ウエル領域はエピタキシャル層であることを特徴とする請求項１〜１０のいずれか一つに記載の半導体装置。
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