JPWO2013027524A1 - 固体撮像素子 - Google Patents

固体撮像素子 Download PDF

Info

Publication number
JPWO2013027524A1
JPWO2013027524A1 JP2013529935A JP2013529935A JPWO2013027524A1 JP WO2013027524 A1 JPWO2013027524 A1 JP WO2013027524A1 JP 2013529935 A JP2013529935 A JP 2013529935A JP 2013529935 A JP2013529935 A JP 2013529935A JP WO2013027524 A1 JPWO2013027524 A1 JP WO2013027524A1
Authority
JP
Japan
Prior art keywords
region
conductivity type
source follower
transistor
element isolation
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2013529935A
Other languages
English (en)
Inventor
大輔 舩尾
大輔 舩尾
武文 小西
武文 小西
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Priority to JP2013529935A priority Critical patent/JPWO2013027524A1/ja
Publication of JPWO2013027524A1 publication Critical patent/JPWO2013027524A1/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/10—Integrated devices
    • H10F39/12—Image sensors
    • H10F39/18—Complementary metal-oxide-semiconductor [CMOS] image sensors; Photodiode array image sensors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/80—Constructional details of image sensors
    • H10F39/802—Geometry or disposition of elements in pixels, e.g. address-lines or gate electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/80—Constructional details of image sensors
    • H10F39/803—Pixels having integrated switching, control, storage or amplification elements
    • H10F39/8037—Pixels having integrated switching, control, storage or amplification elements the integrated elements comprising a transistor
    • H10F39/80377—Pixels having integrated switching, control, storage or amplification elements the integrated elements comprising a transistor characterised by the channel of the transistor, e.g. channel having a doping gradient
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/80—Constructional details of image sensors
    • H10F39/807—Pixel isolation structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/80—Constructional details of image sensors
    • H10F39/813—Electronic components shared by multiple pixels, e.g. one amplifier shared by two pixels

Landscapes

  • Solid State Image Pick-Up Elements (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)

Abstract

ソースフォロアトランジスタが出力する信号から１／ｆノイズを効果的に低減する固体撮像素子を提供する。固体撮像素子は、第１導電型の基板１０と、第１導電型とは異なる第２導電型の蓄積領域にキャリアを蓄積するフォトダイオードと、フォトダイオードから読み出されたキャリアが蓄積される浮遊拡散領域にゲート電極１５１が電気的に接続されるとともに第２導電型の埋め込みチャネルが形成されるソースフォロアトランジスタ１５と、フォトダイオード及びソースフォロアトランジスタ１５の活性領域の周囲に設けられる素子分離部２１と、を備える。ソースフォロアトランジスタ１５の埋め込みチャネルは、素子分離部２１の側壁から離間して形成される。

Description

本発明は、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサに代表される固体撮像素子に関する。
ＣＭＯＳイメージセンサは、ＣＣＤイメージセンサと比べて、高速動作が可能であるとともに消費電力が小さいため、デジタルビデオカメラやデジタルスチルカメラ、監視カメラ、スキャナ、ファクシミリ、テレビジョン電話機、カメラ付き携帯電話機など、撮像機能を備えた様々な電子機器に搭載されている。
ＣＭＯＳイメージセンサは、画素回路毎に増幅器（ソースフォロアトランジスタ）を備え、フォトダイオードの光電変換によって得られた電位による信号を、当該ソースフォロアトランジスタが増幅して出力する。しかし、当該ソースフォロアトランジスタにより増幅される信号には、ノイズが含まれることがある。具体的に、ソースフォロアトランジスタのゲート絶縁膜の界面の準位にキャリア（電子または正孔）が捕獲されたり放出されたりして抵抗が不規則に変動することで発生するランダムノイズである、１／ｆノイズ（フリッカノイズ）が、ソースフォロアトランジスタが出力する信号に含まれることがある。
この１／ｆノイズは、ソースフォロアトランジスタのゲート幅を大きくする（ゲート容量を大きくする）ことで、低減することができる。しかしながら、画素回路の小型化等の要請のため、１／ｆノイズが十分に低減されるまでゲート幅を大きくすることは、困難である。
そこで、例えば特許文献１及び２では、ソースフォロアトランジスタにおいて埋め込みチャネルが形成されるようにすることで、キャリアがゲート絶縁膜から離れた位置を通るようにして、１／ｆノイズを低減する固体撮像素子が提案されている。
ところで、画素回路中の素子の周囲には、寄生素子の形成等を防止する目的で、それぞれの素子を隔絶する素子分離部が設けられる。この素子分離部は、フォトダイオードの周囲にも設けられるが、当該素子分離部の界面準位にフォトダイオードの空乏層が接することで暗電流が発生し得るため、問題となる。
この暗電流は、フォトダイオードから十分離れた位置に素子分離部を設けることで、低減することができる。しかしながら、画素回路の小型化等の要請のため、暗電流が十分に低減されるまで素子分離部をフォトダイオードから離して設けることは、困難である。
そこで、例えば特許文献３では、フォトダイオードの周囲に設けられる素子分離部の周囲に高濃度の不純物層を形成することで、暗電流を低減する固体撮像素子が提案されている。
特開２００５−２８６１６８号公報 特開２００６−１２０６７９号公報 特開２００８−９１７０２号公報
上述の素子分離部は、フォトダイオードの周囲だけではなく、ソースフォロアトランジスタの付近にも形成される。素子分離部の界面は、結晶性が悪くなりやすいため、キャリアを捕獲したり放出したりする準位が形成されやすい。そのため、ソースフォロアトランジスタのチャネルが素子分離部の界面まで拡がるようなことがあると、当該界面にキャリアが捕獲されたり放出されたりすることに起因する１／ｆノイズが生じるため、問題となる。
そこで、本発明は、ソースフォロアトランジスタが出力する信号から１／ｆノイズを効果的に低減する固体撮像素子を提供することを目的とする。
上記目的を達成するため、本発明は、第１導電型の基板と、
前記基板に形成され、前記第１導電型とは異なる第２導電型の蓄積領域に、光電変換によって生じたキャリアが蓄積されるフォトダイオードと、
前記基板に形成され、前記フォトダイオードから読み出された前記キャリアが蓄積される浮遊拡散領域にゲート電極が電気的に接続されるとともに、前記第２導電型の埋め込みチャネルが形成されるソースフォロアトランジスタと、
前記基板に形成され、少なくとも前記フォトダイオード及び前記ソースフォロアトランジスタの活性領域の周囲に設けられる素子分離部と、を備え、
前記ソースフォロアトランジスタの前記埋め込みチャネルが、前記素子分離部の側壁から離間して形成されることを特徴とする固体撮像素子を提供する。
なお、「第１導電型」及び「第２導電型」とは、ｐ型及びｎ型である。例えば、「第１導電型」がｐ型であれば「第２導電型」はｎ型であり、「第１導電型」がｎ型であれば「第２導電型」はｐ型である。また、「第１導電型の基板」とは、基板の素子構造が形成される部分が第１導電型であることを示したものであり、全体が第１導電型である基板のみに限られず、ウェルが第１導電型である基板（例えば、全体が第２導電型となる基板に第１導電型の不純物を注入して第１導電型のウェルが形成された基板）も、当然に含まれる。
さらに、上記特徴の固体撮像素子において、前記ソースフォロアトランジスタの前記埋め込みチャネルは、前記第１導電型の前記基板の表面に前記第２導電型の不純物が注入されて成るチャネル形成領域内に形成され、
前記素子分離部の側方領域に、前記チャネル形成領域に含まれる前記第２導電型の領域を打ち消す濃度の前記第１導電型の不純物が、注入されていると、好ましい。
この場合、チャネル形成領域の拡がりを抑制することができる。そのため、素子分離部の側壁から離間した埋め込みチャネルを、精度良く形成することが可能になる。また、フォトダイオードにおける暗電流の発生を、抑制することが可能になる。
なお、チャネル形成領域は、第１導電型の基板の表面に第２導電型の不純物が注入されて成る領域であり、第２導電型の不純物が注入された第２導電型の領域と、その直下の第１導電型の領域とを含むものである。さらに、第２導電型の領域と第１導電型の領域との境界付近に、埋め込みチャネルが形成される。
さらに、上記特徴の固体撮像素子において、前記素子分離部の側方領域に注入されている前記第１導電型の不純物の濃度は、前記ソースフォロアトランジスタの前記チャネル形成領域に含まれる前記第２導電型の領域に注入されている前記第２導電型の不純物の濃度の、２倍以上であると、好ましい。
この場合、素子分離部の側壁から離間した埋め込みチャネルを、さらに精度良く形成することが可能になる。
さらに、上記特徴の固体撮像素子において、前記ソースフォロアトランジスタの前記チャネル形成領域は、最表面に前記第１導電型の不純物が注入されていると、好ましい。
この場合、基板の表面付近における導通状態のチャネルポテンシャルがより低くなり、導通状態のチャネルポテンシャルの最も大きくなる位置がより深くなる。したがって、ソースフォロアトランジスタにおいて、より効果的に埋め込まれた埋め込みチャネルを形成することができる。
さらに、上記特徴の固体撮像素子において、前記素子分離部の下方領域にも、前記第１導電型の不純物が注入されていると、好ましい。
この構造は、例えば、素子分離部の形成前に第１導電型の不純物を注入することで、得ることができる。
さらに、上記特徴の固体撮像素子において、前記基板に形成され、ソースが前記蓄積領域、ドレインが前記浮遊拡散領域である転送トランジスタと、
前記基板に形成され、ソースが前記浮遊拡散領域、ドレインが所定の電位となるリセットトランジスタと、
をさらに備えると、好ましい。
さらに、上記特徴の固体撮像素子において、前記リセットトランジスタは、前記第２導電型の埋め込みチャネルが形成されると、好ましい。
リセットトランジスタでは、素子分離部の側方領域に第１導電型の不純物が注入されることによる閾値電圧の変動に起因してリセットノイズが発生し得るが、ソースフォロアトランジスタと同様に第２導電型の不純物を注入して閾値電圧の調整を行うことで、当該リセットノイズを抑制することができる。
なお、この第２導電型の不純物の注入によって、リセットトランジスタがディプリージョン型になってもよい。この場合でも、バックゲートに印加される電位を適宜調整する等によって、所望のバイアス状態でリセットトランジスタを非導通状態にすることが可能である。
さらに、上記特徴の固体撮像素子において、前記転送トランジスタのソース及びドレインの離間方向が、前記ソースフォロアトランジスタのソース及びドレインの離間方向とは異なると、好ましい。
この場合、素子分離部の側方領域に対する第１導電型の不純物の注入方向を適宜選択することで、転送トランジスタ及びソースフォロアトランジスタのそれぞれの付近に注入される第１導電型の不純物の濃度を、部分的に制御することが可能になる。
さらに、上記特徴の固体撮像素子において、ドレインが前記ソースフォロアトランジスタのソースと共通する、または、ソースが前記ソースフォロアトランジスタのドレインと共通する選択トランジスタを、
さらに備えると、好ましい。
さらに、上記特徴の固体撮像素子において、前記選択トランジスタは、前記第２導電型の埋め込みチャネルが形成されると、好ましい。
さらに、上記特徴の固体撮像素子において、前記素子分離部が、酸化物または窒化物の少なくとも一方を含むＳＴＩ（Shallow Trench Isolation）であると、好ましい。
ＳＴＩは、基板の深さ方向に伸びる構造であるため、埋め込みチャネルの拡がりを抑制する必要性が高い。したがって、ＳＴＩを有する固体撮像素子に対して上記の特徴を採用すると、得られる１／ｆノイズの低減効果が大きいものとなる。
さらに、上記特徴の固体撮像素子において、前記埋め込みチャネルが形成される少なくとも１つのトランジスタのゲート電極は、その端部が前記素子分離部の直上から後退して形成されると、好ましい。
この場合、ゲート電極に印加される電位が、素子分離部の付近に印加され難くなるため、形成される埋め込みチャネルが、素子分離部の付近まで拡がり難くなる。したがって、１／ｆノイズを効果的に低減することが可能になる。
さらに、上記特徴の固体撮像素子において、前記埋め込みチャネルが形成される少なくとも１つのトランジスタのゲート電極の直下に設けられるゲート絶縁膜は、前記素子分離部に近い部分の厚さが、当該素子分離部から遠い部分の厚さよりも大きいと、好ましい。
この場合、ゲート電極に印加される電位が、素子分離部の付近に印加され難くなるため、形成される埋め込みチャネルが、素子分離部の付近まで拡がり難くなる。したがって、１／ｆノイズを効果的に低減することが可能になる。
上記特徴の固体撮像素子によれば、ソースフォロアトランジスタにおいて、素子分離部の側壁から離間した埋め込みチャネルが形成される。したがって、基板の表面（例えば、ゲート絶縁膜の界面）や素子分離部の界面の準位の影響を抑制することで、ソースフォロアトランジスタが出力する信号から１／ｆノイズを効果的に低減することが可能になる。
本発明の実施形態に係る固体撮像素子に備えられる１つの画素回路の概略構成例を示す回路図。 図１に示す画素回路の概略構造例を示す模式的な平面図。 ソースフォロアトランジスタとその周囲の構造の一例を示す要部断面斜視図。 ソースフォロアトランジスタのＸ方向に対して垂直な断面を示す断面図。 ソースフォロアトランジスタのＹ方向に対して垂直な断面を示す断面図。 素子分離部の周囲領域に対するｐ型の不純物の注入方法の一例を示す基板の断面図。 素子分離部の周囲領域に対するｐ型の不純物の注入方法の一例を示す基板の平面図。 素子分離部の周囲領域に対するｐ型の不純物の注入方法の別例を示す基板の断面図。 ソースフォロアトランジスタの構造の別例を示す断面図。 ソースフォロアトランジスタの構造の別例を示す要部断面斜視図。 ソースフォロアトランジスタの構造の別例を示す要部断面斜視図。 画素回路の概略構造の別例を示す模式的な平面図。
＜＜画素回路＞＞
＜全体概略＞
最初に、本発明の実施形態に係る固体撮像素子（ＣＭＯＳイメージセンサ）に備えられる１つの画素回路の概略構成例、概略動作例及び概略構造例について、図面を参照して説明する。図１は、本発明の実施形態に係る固体撮像素子に備えられる１つの画素回路の概略構成例について示す回路図である。
図１に示すように、画素回路１は、アノードが接地されるとともに光電変換によってキャリアを生成するフォトダイオード１１と、フォトダイオード１１のカソードにソースが接続される転送トランジスタ１２と、転送トランジスタのドレインに接続される浮遊拡散領域１３と、ソースが浮遊拡散領域１３に接続されドレインに電源電位ＶＤＤが供給されるリセットトランジスタ１４と、ドレインに電源電位ＶＤＤが供給されゲート電極が浮遊拡散領域１３に電気的に接続されるソースフォロアトランジスタ１５と、ソースフォロアトランジスタ１５のソースにドレインが接続される選択トランジスタ１６と、選択トランジスタ１６のソースが接続される信号線１７と、を備える。
以下では説明の具体化のため、画素回路１におけるキャリアが電子である場合について例示する。具体的には、画素回路１を構成するそれぞれの素子がｐ型の基板上に形成され、フォトダイオード１１のキャリア（電子）の蓄積領域がｎ型であり、転送トランジスタ１２、リセットトランジスタ１４、ソースフォロアトランジスタ１５及び選択トランジスタ１６のそれぞれにおいて形成されるチャネルがｎ型である場合について例示する。
また、「ｐ型の基板」とは、素子構造が形成される部分がｐ型である基板を示したものであり、全体がｐ型となる基板のみに限られず、ウェルがｐ型である基板（例えば、全体がｎ型となる基板にｐ型の不純物を注入してｐ型のウェルが形成された基板）も当然に含まれる。ただし、以下の説明において参照する各図では、基板の全体がｐ型であるかのように図示するものとする。
また、基板の材料として、Ｓｉを用いることができる。この場合、ｐ型の不純物として、ホウ素などを用いることができる。またこの場合、ｎ型の不純物として、リンやヒ素などを用いることができる。さらに、これらの不純物は、例えばイオン注入などの方法を適用することで、基板１０内に注入することができる。なお、以下では説明の具体化のために、不純物の注入がイオン注入によって行われる場合について例示する。
次に、図１を参照して、画素回路１の概略動作例について説明する。まず、フォトダイオード１１に光が入射すると、光電変換によって電子及び正孔が発生し、電子がｎ型の蓄積領域に蓄積される。このとき、転送トランジスタ１２は、ゲート電極にローレベルの電位が印加されることで非導通状態になっている。
その後、転送トランジスタ１２のゲート電極にハイレベルの電位が印加されると、転送トランジスタ１２が導通状態になることで、フォトダイオード１１の蓄積領域に蓄積された電子が浮遊拡散領域１３に読み出される。これにより、浮遊拡散領域１３の電位が、フォトダイオード１１から読み出された電子の数（即ち、入射した光の量）に応じた電位になる。
ただし、フォトダイオード１１から浮遊拡散領域１３に電子が読み出される前に、リセットトランジスタ１４のゲート電極にハイレベルの電位が印加されてリセットトランジスタ１４が導通状態になることで、浮遊拡散領域１３は所定の電位に設定（初期化）されているものとする。これにより、フォトダイオード１１から電子が読み出された後の浮遊拡散領域１３の電位が、当該所定の電位から、読み出された電子の数に応じた大きさだけ低下する。
そして、選択トランジスタのゲート電極にハイレベルの電位が印加されて、選択トランジスタ１３が導通状態になると、ソースフォロアトランジスタ１５は、ゲート電極に印加される浮遊拡散領域１３の電位による信号を増幅する。ソースフォロアトランジスタ１５によって増幅された信号は、選択トランジスタ１３を介して信号線１７に出力される。
次に、図２を参照して、上述した画素回路１の概略構造例について説明する。図２は、図１に示す画素回路の概略構造を示す模式的な平面図である。なお、図２は、基板の表面側から見た平面図である。
図２では、各トランジスタ１２，１４〜１６において電子が移動する方向（ソース及びドレインが離間する方向）を太線の矢印で示している。また、図２では、各トランジスタ１２，１４〜１６の各ゲート電極１２１，１４１，１５１，１６１（例えば、ｎ型のポリシリコン）を、クロスハッチングを付した領域として示している。また、図２では、リセットトランジスタ１４のドレイン電源電位ＶＤＤを供給する配線と、リセットトランジスタ１４のソースとソースフォロアトランジスタ１５のゲート電極１５１とを接続する配線と、ソースフォロアトランジスタ１５のドレインに電源電位ＶＤＤを供給する配線と、選択トランジスタ１６のソースと信号線１７とを接続する配線と、のそれぞれを簡略化して太線で示している。
図２に示すように、フォトダイオード１１や各トランジスタ１２，１４〜１６の素子構造が形成される活性領域２０Ａ，２０Ｂの周囲に、素子分離部２１が設けられる。具体的には、フォトダイオード１１、転送トランジスタ１２、浮遊拡散領域１３及びリセットトランジスタ１４が接続されて成る構造が形成される活性領域２０Ａの周囲と、ソースフォロアトランジスタ１５及び選択トランジスタ１６が接続されて成る構造が形成される活性領域２０Ｂの周囲に、素子分離部２１が設けられる。なお、素子分離部２１は、活性領域２０Ａ，２０Ｂを除いて基板の全体に形成され得るが、図２では特に、活性領域２０Ａ，２０Ｂの付近に形成される部分について斜線で図示している。また、図２では、各ゲート電極１２１，１４１，１５１，１６１が、活性領域２０Ａ，２０Ｂの直上付近にのみ存在するように図示しているが、実際にはこれよりも延伸し得る。
また、活性領域２０Ａに含まれるフォトダイオード１１、転送トランジスタ１２及びリセットトランジスタ１４は、共通の拡散層を有する。具体的には、フォトダイオード１１の蓄積領域は、転送トランジスタ１２のソースとなる。また、転送トランジスタ１２のドレインは、浮遊拡散領域１３となり、さらにリセットトランジスタ１４のソースとなる。同様に、活性領域２０Ｂに含まれるソースフォロアトランジスタ１５及び選択トランジスタ１６も、共通の拡散層を有する。具体的に、ソースフォロアトランジスタ１５のソースは、選択トランジスタ１６のドレインと共通する。
また、リセットトランジスタ１４、ソースフォロアトランジスタ１５及び選択トランジスタ１６のそれぞれにおいて、電子は同様の方向（以下、Ｘ方向とする）に向かって移動する。一方、転送トランジスタ１２では、Ｘ方向と異なる方向（図２に示す例では、Ｘ方向に対して４５度傾いた方向）に電子が移動する。
素子分離部２１は、それぞれのトランジスタ１２，１４〜１６においてチャネルが形成される部分（図中の矢印の部分）の付近にも、設けられる。また、上記二つの活性領域２０Ａ，２０Ｂは、Ｘ方向に対して垂直となる方向（以下、Ｙ方向とする。）に並んで設けられている。ただし、Ｘ方向及びＹ方向は、基板の主面に対して平行な方向である。また、以下では、Ｘ方向及びＹ方向に対して垂直な方向（即ち、基板の主面に対して垂直な方向、深さ方向）を、Ｚ方向とする。
また、素子分離部２１は、例えばＳＴＩであり、絶縁体として酸化物または窒化物の少なくとも一方を備える。具体的に例えば、素子分離部２１は、基板を表面からＺ方向に掘ることで形成したトレンチ内を、Ｓｉの酸化物であるＳｉＯ２で埋めることによって形成される。
＜ソースフォロアトランジスタ＞
次に、図２に示したソースフォロアトランジスタ１５とその周囲の構造の一例について、図面を参照して説明する。図３は、ソースフォロアトランジスタとその周囲の構造の一例を示す要部断面斜視図である。なお、図３では、ソースフォロアトランジスタ１５及びその周囲における要部の、Ｘ方向に対して垂直な断面を前面として示している。
ソースフォロアトランジスタ１５は、導通状態となったときにチャネルが形成されるチャネル形成領域１５２と、上述のゲート電極１５１と、基板１０の表面上かつゲート電極１５１の下に形成されるゲート絶縁膜１５３と、を備える。
チャネル形成領域１５２は、ｐ型の基板１０の表面にｎ型の不純物が注入されて成る領域であり、当該ｎ型の不純物が注入されたｎ型（ｎ−）の領域と、その直下のｐ型の領域とを含むものである。さらに、ｎ型（ｎ−）の領域とｐ型の領域との境界付近に、チャネルが形成される。即ち、ソースフォロアトランジスタ１５は、埋め込みチャネル型トランジスタとなる。
上述のように、素子分離部２１は、埋め込みチャネルが形成される部分の付近にも設けられる。また、素子分離部２１の周囲領域２２（素子分離部２１の側壁からＹ方向に拡がる側方領域と、素子分離部２１の底面からＺ方向に拡がる下方領域と、を併せた領域）は、ｐ型の不純物が注入されてｐ型となっている。
素子分離部２１の周囲領域２２（特に、側方領域）に注入されるｐ型の不純物の濃度は、チャネル形成領域１５２に含まれるｎ型（ｎ−）の領域を打ち消す程度であると、好ましい。より具体的には、素子分離部２１の周囲領域２２（特に、側方領域）に注入されるｐ型の不純物の濃度が、チャネル形成領域１５２に含まれるｎ型（ｎ−）の領域に注入されるｎ型の不純物の濃度の２倍以上であると、好ましい。
例えば、基板１０におけるｐ型の不純物の濃度が５×１０１６ｃｍ−３以上かつ５×１０１７ｃｍ−３以下、チャネル形成領域１５２に含まれるｎ型（ｎ−）の領域におけるｎ型の不純物の濃度が１×１０１７ｃｍ−３以上かつ８×１０１７ｃｍ−３以下、素子分離部２１の周囲領域２２におけるｐ型の不純物の濃度が５×１０１７ｃｍ−３以上かつ５×１０１８ｃｍ−３以下、素子分離部２１の周囲領域２２における幅（素子分離部２１の側壁からの長さ）が５０ｎｍ程度であると、好ましい。
次に、図４及び図５を参照して、ソースフォロアトランジスタ１５を図３に示す構造にしたことで得られる効果について説明する。図４は、ソースフォロアトランジスタのＸ方向に対して垂直な断面を示す断面図である。図５は、ソースフォロアトランジスタのＹ方向に対して垂直な断面を示す断面図である。
また、図４及び図５では、ソースフォロアトランジスタ１５の導通状態における、所定の方向（図４ではＹ方向、図５ではＺ方向）に沿ったチャネルポテンシャルの変動を示すグラフを、断面図に併せて表示している。さらに、当該グラフとして、ソースフォロアトランジスタ１５のグラフ（図中の太い実線）だけでなく、比較用の従来のソースフォロアトランジスタ（チャネル形成領域１５２におけるｎ型の不純物の注入や、素子分離部２１の周囲領域２２におけるｐ型の不純物の注入が行われない構造）のグラフ（図中の破線）と、を併せて表示している。なお、導通状態のチャネルポテンシャルが大きい（矢印の先端側となる）領域ほど、電子が安定して存在できる（チャネルが形成される）領域である。
また、図５に示すように、ソースフォロアトランジスタ１５は、ゲート電極１５１のＸ方向における両端に備えられるサイドウォール１５４と、基板１０の表面側に形成されソース及びドレインのそれぞれを構成するｎ型（ｎ＋）の拡散領域１５５と、基板１０の表面側かつサイドウォール１５４の直下に形成されて拡散領域１５５のそれぞれに接続するｎ型の薄拡散層１５６と、を備える。即ち、ソースフォロアトランジスタ１５は、ＬＤＤ（Lightly Doped Drain）構造となっている。
図４に示すように、従来のソースフォロアトランジスタでは、導通状態のチャネルポテンシャルが、Ｙ方向に沿ってほぼ変動しないばかりか、素子分離部２１の付近で僅かに大きくなる。そのため、素子分離部２１まで拡がるチャネルが形成される。したがって、素子分離部２１の界面の準位の影響を受けることで、従来のソースフォロアトランジスタが出力する信号は、１／ｆノイズを多分に含むものとなる。
一方、図４に示すように、ソースフォロアトランジスタ１５では、導通状態のチャネルポテンシャルが、素子分離部２１の周囲領域２２の付近で最も低くなるとともに、素子分離部２１から遠くなるほど大きくなる。そのため、素子分離部２１から離れた領域（特に、チャネル形成領域１５２のＹ方向における中央部分）に、埋め込みチャネルが形成される。したがって、ソースフォロアトランジスタ１５が出力する信号は、１／ｆノイズが効果的に低減されたものとなる。
また、図５に示すように、従来のソースフォロアトランジスタでは、導通状態のチャネルポテンシャルが、Ｚ方向に沿って基板１０の表面から離れるに従って、徐々に小さくなる。そのため、導通状態のチャネルポテンシャルが最も大きくなるゲート絶縁膜１５３の付近に、チャネルが形成される。したがって、ゲート絶縁膜１５３の界面の準位の影響を受けることで、従来のソースフォロアトランジスタが出力する信号は、１／ｆノイズを多分に含むものとなる。
一方、図５に示すように、ソースフォロアトランジスタ１５では、導通状態のチャネルポテンシャルが、基板１０の表面から所定の距離だけ離れた領域（特に、チャネル形成領域１５２に含まれるｎ型（ｎ−）の領域とその直下のｐ型の領域との境界付近）で、最も大きくなる。そのため、ゲート絶縁膜１５３から離れた領域に、埋め込みチャネルが形成される。したがって、ソースフォロアトランジスタ１５が出力する信号は、１／ｆノイズが効果的に低減されたものとなる。
以上のように、本発明の実施形態に係る固体撮像素子では、ソースフォロアトランジスタ１５において、素子分離部２１の側壁から離間した埋め込みチャネルが形成される。したがって、ゲート絶縁膜１５３の界面や素子分離部２１の界面の準位の影響を抑制することで、ソースフォロアトランジスタ１５が出力する信号から１／ｆノイズを効果的に低減することが可能になる。
また、素子分離部２１の周囲領域２２（特に、側方領域）に注入されるｐ型の不純物の濃度を制御して、チャネル形成領域１５２に含まれるｎ型（ｎ−）の領域を打ち消すことで、チャネル形成領域１５２の拡がりを抑制すると、好ましい。この場合、素子分離部２１の側壁から離間した埋め込みチャネルを、精度良く形成することが可能になる。さらに、素子分離部２１の周囲領域２２にｐ型の不純物を注入するため、フォトダイオード１１における暗電流の発生を、抑制することが可能になる。
また、素子分離部２１の周囲領域２２（特に、側方領域）に注入されるｐ型の不純物の濃度を、チャネル形成領域１５２に含まれるｎ型（ｎ−）の領域に注入されるｎ型の不純物の濃度の２倍以上にすると、さらに好ましい。この場合、素子分離部２１の側壁から離間した埋め込みチャネルを、さらに精度良く形成することが可能になる。
なお、上述のように、ソースフォロアトランジスタ１５で形成されるチャネルを埋め込みチャネルとすると、短チャネル効果（例えば、ソース及びドレインのそれぞれにおける空乏層が接近することによるパンチスルーの発生など）が顕著になる。そのため、図２に示すように、ソースフォロアトランジスタ１５のソース及びドレイン間の距離を、設計上許される限り大きくすると、好ましい。また、上述のように、１／ｆノイズはゲート容量が大きくなるほど低下する。そのため、このような構造にすると、１／ｆノイズを抑制することができるため、好ましい。
＜素子分離部の周囲領域に対するｐ型の不純物の注入方法＞
次に、上述した素子分離部２１の周囲領域２２に対するｐ型の不純物の注入方法の一例について、図面を参照して説明する。図６は、素子分離部の周囲領域に対するｐ型の不純物の注入方法の一例を示す基板の断面図である。図７は、素子分離部の周囲領域に対するｐ型の不純物の注入方法の一例を示す基板の平面図である。なお、図６に示す断面は、Ｘ方向に対して垂直な断面である。また、図７に示す平面は、Ｚ方向に対して垂直な平面であり、図６に示した基板１０を表面側から見たものである。なお、トレンチＴは、活性領域２０Ａ，２０Ｂを除いて基板の全体に形成され得るが、図７では特に、活性領域２０Ａ，２０Ｂの付近に形成される部分について斜線で図示している。
図６に示すように、本例におけるｐ型の不純物の注入方法では、基板１０にトレンチＴを形成した後、素子分離部２１を構成する材料で当該トレンチＴを埋める前に、ｐ型の不純物Ｐの注入を行う。このとき、図６に示すように、トレンチＴが形成された部分を除く基板１０の表面に、トレンチＴを形成するために用いたマスク層３１やレジスト３２を残した状態で、ｐ型の不純物Ｐの注入を行う。なお、マスク層３１は、例えば酸化物や窒化物などから成る。
この場合、活性領域２１に対して精度良く位置合わせ（アライメント）して、ｐ型の不純物Ｐを注入することが可能になる。そのため、ｐ型の不純物Ｐの濃度分布が急峻になることでゲート容量が大きくなり、１／ｆノイズを効果的に低減することが可能になる。
また、図６に示すように、本例におけるｐ型の不純物Ｐの注入方法では、Ｚ方向に対して所定の角度（例えば、７度以上３０度以下）だけ傾けた注入方向から、ｐ型の不純物Ｐの注入を行う。
このように、Ｚ方向に対して傾けた注入方向からｐ型の不純物Ｐを注入すると、素子分離部２１の周囲領域２２（特に、側方領域）に対して効率良くｐ型の不純物Ｐを注入することができる。なお、この注入方向に加えて、Ｚ方向に対して平行な注入方向からも、ｐ型の不純物Ｐの注入を行ってもよい。この場合、基板１０の表面から深い位置の側方領域や、下方領域に対して、ｐ型の不純物Ｐを効率良く注入することができる。このように、注入方向のＺ方向に対して傾ける角度は、１種類に限られず、複数種類であってもよい。
さらに、図７に示すように、本例におけるｐ型の不純物Ｐの注入方法では、ｐ型の不純物Ｐの注入方向を、Ｚ方向に対して垂直な平面内でも傾ける。例えば、ｐ型の不純物Ｐの注入方向を、Ｘ方向及びＹ方向のそれぞれに対して４５度傾けた４つの注入方向（図示の矢印ｉ〜ｉｖ）とする。
具体的には、Ｚ方向に対して垂直な平面内において、注入方向ｉｉは注入方向ｉに対して９０度傾き、注入方向ｉｉｉは注入方向ｉｉに対して９０度傾くとともに注入方向ｉに対して１８０度傾き、注入方向ｉｖは注入方向ｉｉｉに対して９０度傾くとともに注入方向ｉｉに対して１８０度傾く。
このように、Ｚ方向に対して垂直な平面内において、複数の方向からｐ型の不純物Ｐを注入すると、素子分離部２１の周囲領域２２（特に、側方領域）に対して均一的にｐ型の不純物Ｐを注入することができる。なお、図７に示すように、正反対となる（１８０度傾いている）注入方向が存在するようにしたり、注入方向間の傾きを等しくしたりすると、より均一的にｐ型の不純物Ｐを注入することができるため、好ましい。また、図７に示す例では注入方向を４つとしたが、これ以外の数（例えば、２つ、８つ）としてもよい。
なお、上述したように、転送トランジスタ１２における電子の移動方向は、他のトランジスタ１４〜１６と異なっている（図２参照）。このような構造の場合、ｐ型の不純物の注入方向を適宜選択することで、注入されるｐ型の不純物Ｐの濃度を、部分的に制御することが可能になる。
具体的に例えば、転送トランジスタ１２における電子の移動方向に対して平行となる注入方向を選択すると（図７参照）、転送トランジスタ１２の周囲に設けられる素子分離部２１の周囲領域２２（特に、側方領域）に注入されるｐ型の不純物Ｐの濃度を、低減することができる。
転送トランジスタ１２は、サイズを小さくする必要や、フォトダイオード１１で発生したキャリアを精度良く浮遊拡散領域１３に転送する必要がある。そのため、短チャネル効果などの問題が生じ難い表面チャネルが形成されるようにするとともに、注入されるｐ型の不純物Ｐの濃度を低減すると、好ましい。
＜ソースフォロアトランジスタ以外のトランジスタ＞
転送トランジスタ１２以外のトランジスタ、即ち、リセットトランジスタ１４及び選択トランジスタ１６については、ソースフォロアトランジスタ１５（後述する別例も含む）と同様の構造としてもよい。具体的に、リセットトランジスタ１４及び選択トランジスタ１６について、ｎ型の不純物をゲート電極１４１，１６１の直下となる基板１０の表面に注入することで、ｎ型の埋め込みチャネルが形成されるようにしてもよい（図３〜５参照）。
特に、リセットトランジスタ１４では、素子分離部２１の周囲領域２２にｐ型の不純物Ｐが注入されることによる閾値電圧の変動に起因して、リセットノイズが発生し得る。そのため、リセットトランジスタ１４では、リセットノイズを抑制するために、ソースフォロアトランジスタ１５と同様にｎ型の不純物を注入することで閾値電圧の調整を行うと、好ましい。なお、このｎ型の不純物の注入によって、リセットトランジスタ１４がディプリージョン型になってもよい。この場合でも、バックゲートに印加される電位を適宜調整する等によって、所望のバイアス状態でリセットトランジスタ１４を非導通状態にすることが可能である。
また、リセットトランジスタ１４や選択トランジスタ１６を、ソースフォロアトランジスタ１５と同様の構造にする場合、これらのトランジスタ１４〜１６を同時に形成するようにすると、固体撮像素子の製造工程を容易化することができる。
＜＜変形等＞＞
［１］ 上述した素子分離部２１の周囲領域２２におけるｐ型の不純物Ｐの注入方法（図６及び図７参照）に加えて（または、代えて）、以下説明する注入方法を行ってもよい。当該注入方法について、図８を参照して説明する。図８は、素子分離部の周囲領域に対するｐ型の不純物の注入方法の別例を示す基板の断面図である。なお、図８に示す断面は、Ｘ方向に対して垂直な断面である。
図８に示すｐ型の不純物Ｐの注入方法では、素子分離部２１を構成する材料でトレンチＴを埋めた後に、ｐ型の不純物Ｐの注入を行う。さらに、端部がトレンチＴ（素子分離部２１）の直上から後退するようにマスク層４１やレジスト４２を形成して、Ｚ方向に対して平行な注入方向からｐ型の不純物Ｐを注入する。なお、このマスク層４１は、例えば酸化物や窒化物などから成る。
この注入方法では、ｐ型の不純物Ｐを注入する前に、マスク層４１やレジスト４２を改めて形成するため、活性領域２１に対する位置合わせ（アライメント）の精度が多少悪くなる可能性はある。しかしながら、ｐ型の不純物Ｐの注入を、固体撮像素子の製造工程の後段に移動させることができる。そのため、注入したｐ型の不純物Ｐが、製造工程に含まれる熱処理などによって意図せず拡散することを、抑制することができる。
［２］ チャネル形成領域１５２が、ｐ型の基板１０の表面にｎ型の不純物が注入されることで形成されるものとして説明したが（図５参照）、この表面に、さらにｐ型の不純物を注入してもよい。この場合における構造と得られる効果について、図９を参照して説明する。図９は、ソースフォロアトランジスタの構造の別例を示す断面図である。なお、図９に示す断面は、Ｙ方向に対して垂直な断面であり、本例のソースフォロアトランジスタ１５ａを、図５と同様の方法で表現したものである。ただし、図９では、ソースフォロアトランジスタ１５ａのグラフ（図中の太い実線）と、比較用の図５に示したソースフォロアトランジスタ１５のグラフ（図中の破線）と、を併せて表示している。
図９に示すように、ソースフォロアトランジスタ１５ａは、チャネル形成領域１５２ａの表面にｐ型の不純物が注入されている（図中の灰色領域）。なお、他の構造については、図５に示したソースフォロアトランジスタ１５と同様であるため、説明を省略する。
このような構造にすると、基板１０の表面付近における導通状態のチャネルポテンシャルがより低くなり、導通状態のチャネルポテンシャルの最も大きくなる位置がより深くなる。即ち、図９に示すソースフォロアトランジスタ１５ａでは、図５に示すソースフォロアトランジスタ１５と比較して、さらに効果的に埋め込まれた埋め込みチャネルを形成することができる。
なお、図９に示すソースフォロアトランジスタ１５ａのチャネル形成領域１５２ａを形成する際に、例えば、ｎ型の不純物を７０ｋｅＶ以上１４０ｋｅＶ以下の加速エネルギーで注入し、ｐ型の不純物を１０ｋｅＶ以上２０ｋｅＶ以下の加速エネルギーで注入すると、好ましい。この場合、例えば、ｎ型の不純物における濃度分布のピーク位置が、基板１０の表面からの深さで０．０２μｍ以上０．１２μｍ以下となり、ｐ型の不純物における濃度分布のピーク位置が、基板１０の表面からの深さで０．００μｍ以上０．０２μｍ以下となる。即ち、図９に示したような理想的な構造が得られる。
［３］ 図２〜図４において、ゲート電極１５１の端部が、素子分離部２１の直上まで張り出すように図示したが、当該端部は、素子分離部２１の直上から後退していてもよい。この構造について、図１０を参照して説明する。図１０は、ソースフォロアトランジスタの構造の別例を示す要部断面斜視図である。なお、図１０も図３と同様であり、ソースフォロアトランジスタ１５ｂ及びその周囲における要部の、Ｘ方向に対して垂直な断面を前面として示している。
図１０に示すように、ソースフォロアトランジスタ１５ｂでは、ゲート電極１５１ｂの端部が、素子分離部２１の直上から後退している。なお、他の構造については、図３に示したソースフォロアトランジスタ１５と同様であるため、説明を省略する。
このような構造にすると、ゲート電極１５１ｂに印加される電位が、素子分離部２１の付近に印加され難くなるため、形成される埋め込みチャネルが、素子分離部２１の付近まで拡がり難くなる。したがって、１／ｆノイズを効果的に低減することが可能になる。
［４］ 図２〜図４において、ゲート絶縁膜１５３の厚みが一様であるように図示したが、部分的に厚くしてもよい。この構造について、図１１を参照して説明する。図１１は、ソースフォロアトランジスタの構造の別例を示す要部断面斜視図である。なお、図１１も図３と同様であり、ソースフォロアトランジスタ１５ｃ及びその周囲における要部の、Ｘ方向に対して垂直な断面を前面として示している。
図１１に示すように、ソースフォロアトランジスタ１５ｃでは、ゲート絶縁膜１５３ｃの素子分離部２１に近い部分の厚さが、素子分離部２１から遠い部分（ゲート電極１５１の直下となる部分）の厚さよりも大きくなる。なお、他の構造については、図３に示したソースフォロアトランジスタ１５と同様であるため、説明を省略する。
このような構造にすると、ゲート電極１５１に印加される電位が、素子分離部２１の付近に印加され難くなるため、形成される埋め込みチャネルが、素子分離部２１の付近まで拡がり難くなる。したがって、１／ｆノイズを効果的に低減することが可能になる。
［５］ 選択トランジスタ１６が、信号線１７とソースフォロアトランジスタ１５との間に配置される場合について説明してきたが、選択トランジスタ１６は、電源電位ＶＤＤとソースフォロアトランジスタ１５との間に配置してもよいし、設けなくてもよい。なお、選択トランジスタ１６を、電源電位ＶＤＤとソースフォロアトランジスタ１５との間に配置する場合、選択トランジスタ１６のドレインに電源電位ＶＤＤが供給され、選択トランジスタ１６のソースがソースフォロアトランジスタ１５のドレインと共通し、ソースフォロアトランジスタ１５のソースが信号線１７に接続されるようにしてもよい。
［６］ 図３，図４，図１０及び図１１において、素子分離部２１の周囲領域２２を構成する側方領域及び下方領域のそれぞれに、ｐ型の不純物が注入されるように図示しているが、側方領域のみにｐ型の不純物が注入され、下方領域にｐ型の不純物が注入されなくてもよい。
［７］ 素子分離部２１がＳＴＩである場合について例示したが、ＬＯＣＯＳ（local oxidation of silicon）など他の構造であってもよい。ただし、ＳＴＩのように、基板１０の深さ方向に伸びる構造であると、埋め込みチャネルの拡がりを抑制する必要性が高くなる。そのため、上述の構造を採用することで得られる１／ｆノイズの低減効果が、大きいものとなる。
［８］ フォトダイオード１１において、ｎ型の蓄積領域の最表面に、ｐ型のピニング層を設けてもよい。当該ピニング層を設けることで、表面における再結合によってキャリアである電子が消滅することを抑制することができる。
［９］ １つの画素回路１に１つのソースフォロアトランジスタ１５を備える構成について例示したが、複数の画素回路で１つのソースフォロアトランジスタ１５を共有する構成としてもよい。また、１つの画素回路に複数のフォトダイオードが設けられる構成としてもよい。後者の画素回路の構造例について、図１２を参照して説明する。図１２は、画素回路の概略構造の別例を示す模式的な平面図である。なお、図１２は、図２と同じ方法で画素回路を図示したものである。また、以下では説明の簡略化のため、図１２に示す画素回路１ｄにおいて、図２に示す画素回路１と異なる部分について中心に説明し、同様となる部分については説明を省略する。
図１２に示すように、画素回路１ｄは、２つのフォトダイオード１１Ｑ，１１Ｒと、２つの転送トランジスタ１２Ｑ，１２Ｒと、を備える。フォトダイオード１１Ｑのカソードには転送トランジスタ１２Ｑのソースが接続され、フォトダイオード１１Ｒのカソードには転送トランジスタ１２Ｒのソースが接続される。また、転送トランジスタ１２Ｑ，１２Ｒのそれぞれのドレインには、共通の浮遊拡散領域１３ｄが接続される。なお、画素回路１ｄのこれ以外の構造は、図２に示した画素回路１と同様である。さらに、フォトダイオード１１Ｑ，１１Ｒ、転送トランジスタ１２Ｑ，１２Ｒ、浮遊拡散領域１３及びリセットトランジスタ１４は、共通の活性領域２０Ａｄに設けられている。
転送トランジスタ１２Ｑ，１２Ｒは、Ｙ方向に沿って並んで配置され、それぞれにおける電子の移動方向は、Ｘ方向と異なる方向であるとともにＸ方向に対して対称である。図１２に示す例では、転送トランジスタ１２Ｑにおける電子の移動方向が、Ｘ方向に対して４５度傾いた方向となり、転送トランジスタ１２Ｒにおける電子の移動方向が、Ｘ方向に対して−４５度傾いた方向となる（ただし、時計回りの角度を正として定義した場合）。
画素回路１ｄでは、フォトダイオード１１Ｑ，１１Ｒのそれぞれに蓄積される電子が、浮遊拡散領域１３ｄへ交互に読み出される。即ち、２つのフォトダイオード１１Ｑ，１１Ｒ及び２つの転送トランジスタ１２Ｑ，１２Ｒに対して、浮遊拡散領域１３、リセットトランジスタ１４、ソースフォロアトランジスタ１５及び選択トランジスタ１６が、共有される。そのため、１つのフォトダイオードから信号を得るために必要となる回路の規模を、縮小することが可能になる。したがって、フォトダイオード１１Ｑ，１１Ｒの面積を、大きくすることが可能になる。
［１０］ 転送トランジスタ１２とリセットトランジスタ１４とが、浮遊拡散領域１３を共有することで接続される構成について例示したが、例えばリセットトランジスタ１４と浮遊拡散領域１３とが配線で接続される構成であってもよい。
［１１］ 画素回路１，１ｄが、ｐ型の基板１０に、ｎ型の蓄積領域を有するフォトダイオード１１と、ｎ型のチャネルが形成されるトランジスタ１２，１４〜１６と、がそれぞれ設けられる場合（キャリアが電子である場合）について例示したが、これらのｐ型及びｎ型を逆にしてもよい（キャリアを正孔としてもよい）。
本発明に係る固体撮像素子は、例えば撮像機能を有する各種電子機器に搭載されるＣＭＯＳイメージセンサ等に、好適に利用され得る。
１ ： 画素回路
１０ ： 基板
１１ ： フォトダイオード
１２ ： 転送トランジスタ
１２１ ： ゲート電極
１３ ： 浮遊拡散領域
１４ ： リセットトランジスタ
１４１ ： ゲート電極
１５ ： ソースフォロアトランジスタ
１５１ ： ゲート電極
１５２ ： チャネル形成領域
１５３ ： ゲート絶縁膜
１５４ ： サイドウォール
１５５ ： 拡散領域
１５６ ： 薄拡散領域
１６ ： 選択トランジスタ
１６１ ： ゲート電極
１７ ： 信号線
２０ ： 活性領域
２１ ： 素子分離部
２２ ： 周囲領域
３１ ： マスク層
３２ ： レジスト
４１ ： マスク層
４２ ： レジスト
Ｐ ： ｐ型の不純物
Ｔ ： トレンチ

Claims (13)

  1. 第１導電型の基板と、
    前記基板に形成され、前記第１導電型とは異なる第２導電型の蓄積領域に、光電変換によって生じたキャリアが蓄積されるフォトダイオードと、
    前記基板に形成され、前記フォトダイオードから読み出された前記キャリアが蓄積される浮遊拡散領域にゲート電極が電気的に接続されるとともに、前記第２導電型の埋め込みチャネルが形成されるソースフォロアトランジスタと、
    前記基板に形成され、少なくとも前記フォトダイオード及び前記ソースフォロアトランジスタの活性領域の周囲に設けられる素子分離部と、を備え、
    前記ソースフォロアトランジスタの前記埋め込みチャネルが、前記素子分離部の側壁から離間して形成されることを特徴とする固体撮像素子。
  2. 前記ソースフォロアトランジスタの前記埋め込みチャネルは、前記第１導電型の前記基板の表面に前記第２導電型の不純物が注入されて成るチャネル形成領域内に形成され、
    前記素子分離部の側方領域に、前記チャネル形成領域に含まれる前記第２導電型の領域を打ち消す濃度の前記第１導電型の不純物が、注入されていることを特徴とする請求項１に記載の固体撮像素子。
  3. 前記素子分離部の側方領域に注入されている前記第１導電型の不純物の濃度は、前記ソースフォロアトランジスタの前記チャネル形成領域に含まれる前記第２導電型の領域に注入されている前記第２導電型の不純物の濃度の、２倍以上であることを特徴とする請求項２に記載の固体撮像素子。
  4. 前記ソースフォロアトランジスタの前記チャネル形成領域は、最表面に前記第１導電型の不純物が注入されていることを特徴とする請求項２または３に記載の固体撮像素子。
  5. 前記素子分離部の下方領域にも、前記第１導電型の不純物が注入されていることを特徴とする請求項２〜４のいずれか１項に記載の固体撮像素子。
  6. 前記基板に形成され、ソースが前記蓄積領域、ドレインが前記浮遊拡散領域である転送トランジスタと、
    前記基板に形成され、ソースが前記浮遊拡散領域、ドレインが所定の電位となるリセットトランジスタと、
    をさらに備えることを特徴とする請求項１〜５のいずれか１項に記載の固体撮像素子。
  7. 前記リセットトランジスタは、前記第２導電型の埋め込みチャネルが形成されることを特徴とする請求項６に記載の固体撮像素子。
  8. 前記転送トランジスタのソース及びドレインの離間方向が、前記ソースフォロアトランジスタのソース及びドレインの離間方向とは異なることを特徴とする請求項６または７に記載の固体撮像素子。
  9. ドレインが前記ソースフォロアトランジスタのソースと共通する、または、ソースが前記ソースフォロアトランジスタのドレインと共通する選択トランジスタを、
    さらに備えることを特徴とする請求項１〜８のいずれか１項に記載の固体撮像素子。
  10. 前記選択トランジスタは、前記第２導電型の埋め込みチャネルが形成されることを特徴とする請求項９に記載の固体撮像素子。
  11. 前記素子分離部が、酸化物または窒化物の少なくとも一方を含むＳＴＩであることを特徴とする請求項１〜１０のいずれか１項に記載の固体撮像素子。
  12. 前記埋め込みチャネルが形成される少なくとも１つのトランジスタのゲート電極は、その端部が前記素子分離部の直上から後退して形成されることを特徴とする請求項１〜１１のいずれか１項に記載の固体撮像素子。
  13. 前記埋め込みチャネルが形成される少なくとも１つのトランジスタのゲート電極の直下に設けられるゲート絶縁膜は、前記素子分離部に近い部分の厚さが、当該素子分離部から遠い部分の厚さよりも大きいことを特徴とする請求項１〜１２のいずれか１項に記載の固体撮像素子。
JP2013529935A 2011-08-24 2012-07-24 固体撮像素子 Pending JPWO2013027524A1 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2013529935A JPWO2013027524A1 (ja) 2011-08-24 2012-07-24 固体撮像素子

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2011182160 2011-08-24
JP2011182160 2011-08-24
JP2013529935A JPWO2013027524A1 (ja) 2011-08-24 2012-07-24 固体撮像素子

Publications (1)

Publication Number Publication Date
JPWO2013027524A1 true JPWO2013027524A1 (ja) 2015-03-19

Family

ID=47746275

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013529935A Pending JPWO2013027524A1 (ja) 2011-08-24 2012-07-24 固体撮像素子

Country Status (4)

Country Link
US (1) US20140191290A1 (ja)
JP (1) JPWO2013027524A1 (ja)
TW (1) TW201312740A (ja)
WO (1) WO2013027524A1 (ja)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6198485B2 (ja) * 2013-06-28 2017-09-20 キヤノン株式会社 光電変換装置、及び撮像システム
JP6164951B2 (ja) * 2013-06-28 2017-07-19 キヤノン株式会社 光電変換装置の製造方法、光電変換装置、及び撮像システム
JP2015053411A (ja) 2013-09-09 2015-03-19 ソニー株式会社 固体撮像素子、固体撮像素子の製造方法、および電子機器
JP2016042557A (ja) 2014-08-19 2016-03-31 ソニー株式会社 固体撮像素子および電子機器
JP2016081950A (ja) * 2014-10-10 2016-05-16 ソニー株式会社 画素回路および撮像装置
JP6700656B2 (ja) * 2014-10-31 2020-05-27 キヤノン株式会社 撮像装置
JP6650668B2 (ja) * 2014-12-16 2020-02-19 キヤノン株式会社 固体撮像装置
US10163948B2 (en) * 2015-07-23 2018-12-25 Semiconductor Energy Laboratory Co., Ltd. Imaging device and electronic device
JP2017069231A (ja) 2015-09-28 2017-04-06 ソニー株式会社 Ｍｏｓ型電界効果トランジスタ、半導体集積回路、固体撮像素子、及び、電子機器
JP6880709B2 (ja) * 2016-12-20 2021-06-02 株式会社リコー 光電変換装置、光電変換方法及び画像形成装置
US11094733B2 (en) 2018-10-18 2021-08-17 Canon Kabushiki Kaisha Semiconductor device, semiconductor memory, photoelectric conversion device, moving unit, manufacturing method of photoelectric conversion device, and manufacturing method of semiconductor memory
JP2020068369A (ja) * 2018-10-18 2020-04-30 キヤノン株式会社 半導体装置、半導体メモリ、光電変換装置、移動体、光電変換装置の製造方法、および半導体メモリの製造方法
KR102639769B1 (ko) * 2018-11-22 2024-02-26 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법
CN110164886B (zh) * 2019-04-28 2022-03-15 芯盟科技有限公司 图像传感器及其制作方法
FR3098075A1 (fr) * 2019-06-28 2021-01-01 Stmicroelectronics (Crolles 2) Sas Pixel et son procédé de commande
WO2023058484A1 (ja) * 2021-10-05 2023-04-13 ソニーセミコンダクタソリューションズ株式会社 撮像装置

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04267346A (ja) * 1991-02-22 1992-09-22 Nec Corp 電荷結合素子及びその製造方法並びに駆動方法
JPH09107036A (ja) * 1995-08-09 1997-04-22 Toshiba Corp 半導体装置
JP2000174249A (ja) * 1998-12-01 2000-06-23 Sony Corp Ｃｃｄ固体撮像素子
JP2003031680A (ja) * 2001-07-16 2003-01-31 Hitachi Ltd 半導体装置の製造方法
JP2006196884A (ja) * 2004-12-16 2006-07-27 Matsushita Electric Ind Co Ltd 固体撮像装置
JP2007129288A (ja) * 2005-11-01 2007-05-24 Sony Corp 物理量検出装置および撮像装置
JP2007325139A (ja) * 2006-06-03 2007-12-13 Nikon Corp 固体撮像素子及びこれを用いた撮像装置
JP2008141138A (ja) * 2006-12-05 2008-06-19 Sony Corp 固体撮像装置とその製造方法、及び半導体装置
JP2010267683A (ja) * 2009-05-12 2010-11-25 Sharp Corp レンズの形成方法、半導体装置の製造方法および電子情報機器
JP2011135515A (ja) * 2009-12-25 2011-07-07 Canon Inc 固体撮像装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3840203B2 (ja) * 2002-06-27 2006-11-01 キヤノン株式会社 固体撮像装置及び固体撮像装置を用いたカメラシステム
US7786543B2 (en) * 2002-08-27 2010-08-31 E-Phocus CDS capable sensor with photon sensing layer on active pixel circuit
KR100558528B1 (ko) * 2003-09-25 2006-03-10 동부아남반도체 주식회사 시모스 이미지 센서 및 그 제조방법
US7115924B1 (en) * 2005-06-03 2006-10-03 Avago Technologies Sensor Ip Pte. Ltd. Pixel with asymmetric transfer gate channel doping
US7521742B2 (en) * 2006-06-05 2009-04-21 Samsung Electronics Co., Ltd. Complementary metal oxide semiconductor (CMOS) image sensor
JP2007335673A (ja) * 2006-06-15 2007-12-27 Matsushita Electric Ind Co Ltd 固体撮像装置とその製造方法
JP4420039B2 (ja) * 2007-02-16 2010-02-24 ソニー株式会社 固体撮像装置
US8698061B2 (en) * 2009-12-10 2014-04-15 Luxima Technology LLC Image sensors, methods, and pixels with storage and transfer gates
US8643132B2 (en) * 2011-06-08 2014-02-04 Omnivision Technologies, Inc. In-pixel high dynamic range imaging
US8742311B2 (en) * 2012-02-27 2014-06-03 Omnivision Technologies, Inc. Enhanced pixel cell architecture for an image sensor having a direct output from a buried channel source follower transistor to a bit line

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04267346A (ja) * 1991-02-22 1992-09-22 Nec Corp 電荷結合素子及びその製造方法並びに駆動方法
JPH09107036A (ja) * 1995-08-09 1997-04-22 Toshiba Corp 半導体装置
JP2000174249A (ja) * 1998-12-01 2000-06-23 Sony Corp Ｃｃｄ固体撮像素子
JP2003031680A (ja) * 2001-07-16 2003-01-31 Hitachi Ltd 半導体装置の製造方法
JP2006196884A (ja) * 2004-12-16 2006-07-27 Matsushita Electric Ind Co Ltd 固体撮像装置
JP2007129288A (ja) * 2005-11-01 2007-05-24 Sony Corp 物理量検出装置および撮像装置
JP2007325139A (ja) * 2006-06-03 2007-12-13 Nikon Corp 固体撮像素子及びこれを用いた撮像装置
JP2008141138A (ja) * 2006-12-05 2008-06-19 Sony Corp 固体撮像装置とその製造方法、及び半導体装置
JP2010267683A (ja) * 2009-05-12 2010-11-25 Sharp Corp レンズの形成方法、半導体装置の製造方法および電子情報機器
JP2011135515A (ja) * 2009-12-25 2011-07-07 Canon Inc 固体撮像装置

Also Published As

Publication number Publication date
TW201312740A (zh) 2013-03-16
US20140191290A1 (en) 2014-07-10
WO2013027524A1 (ja) 2013-02-28

Similar Documents

Publication Publication Date Title
JPWO2013027524A1 (ja) 固体撮像素子
US7855407B2 (en) CMOS image sensor and method for manufacturing the same
JP5493430B2 (ja) 固体撮像装置とその製造方法、及び電子機器
CN101471360B (zh) 图像传感器及其制造方法
US7217961B2 (en) Solid-state image pickup device and method for producing the same
US7939859B2 (en) Solid state imaging device and method for manufacturing the same
KR100959435B1 (ko) 이미지 센서 및 그 제조방법
US8754458B2 (en) Semiconductor device, manufacturing method thereof, solid-state imaging device, manufacturing method thereof, and electronic unit
US20130221416A1 (en) Method of manufacturing semiconductor device, solid-state imaging device, and solid-state imaging apparatus
WO2014002361A1 (ja) 固体撮像装置及びその製造方法
JP5194419B2 (ja) 固体撮像装置及びその製造方法
US8476102B2 (en) Solid state image pickup device and method for manufacturing solid state image pickup device
KR20040058776A (ko) 이미지센서의 트렌치 소자분리막 형성방법
KR100869743B1 (ko) 씨모스 이미지 센서 및 그 제조방법
WO2014002362A1 (ja) 固体撮像装置及びその製造方法
JP5539373B2 (ja) 固体撮像装置及びその製造方法
KR20060010886A (ko) 전하운송효율을 향상시키기 위한 이미지센서 및 제조 방법
WO2014002365A1 (ja) 固体撮像装置及びその製造方法
CN101222587A (zh) 固态成像器件和电子装置
JP5274118B2 (ja) 固体撮像装置
CN110226218A (zh) 晶体管和制造方法
JP2006303386A (ja) 固体撮像装置及びその製造方法
JP2004273913A (ja) 固体撮像装置およびその製造方法
KR20040065332A (ko) 이온주입영역을 소자분리막으로 사용한 시모스 이미지센서및 그 제조방법
KR101266249B1 (ko) 시모스 이미지센서 픽셀구조 및 그 제조방법

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150217

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20151006