JPWO2013018725A1 - プリント基板設計システム、及びプリント基板設計方法 - Google Patents
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Abstract
Description
このコモンモード放射を抑制するために、プリント基板の構造、信号配線を流れる電流特性、ケーブルの長さや接続位置、及び対策部品の追加等の処理を行う必要が生じる。しかし、プリント基板の製造後に、EMIを抑制するための設計変更や対策部品の追加が行われた場合、大幅なコストの増大が生じてしまう。それを避けるために、プリント基板の設計段階で電気特性を見積もり、その結果から必要に応じて、EMIを抑制するための対策をしておくことが、プリント基板の低コスト設計を行う上で重要である。
一方、電磁界解析手法では、対象となる系全体をモデル化するため、コモンモード電流によるケーブルからの電磁放射を計算することが可能である。しかし、一般にケーブルを含めたプリント基板全体をモデル化して放射電磁界を算出する場合は、膨大な計算コストを必要とする。一般的に、計算コストと解析精度はトレードオフの関係にある。このため、単純に計算コストを下げようとした場合、解析精度の低下が生じてしまう。よって、一概に計算コストを減じた場合、解析結果への充分な保証は得られなくなる。
そのため、プリント基板の設計段階において、ケーブルからのコモンモード放射量の予測のために、ケーブルに流れるコモンモード電流を含めた特性を短時間で、かつ必要な解析精度を持つ計算手法、かつ電気回路や電磁波に関する深い知識を有していなくても、必要な精度を持つ解析結果が得て、それを元に低EMIのプリント基板が設計可能であるような解析設計システムが必要となる。
これらの結果により、どれだけのマージンを持った設計となっているか、どの周波数範囲で問題があるか等を絶対量で評価することが可能となる。
基板構成変更手法選択処理(S9)において、プリント基板の構成の変更手法としてケーブル接続構造変更処理(S12)が選択されれば、プリント基板に接続されるケーブルの接続構造を変更して、より低いEMIになるように改良する処理が行われる。このケーブル接続構造変更処理(S12)は、図4の信号源変更部15内で行われる。基板構成変更手法選択処理(S9)において、プリント基板の構成の変更手法として対策部品設置処理(S13)が選択されれば、プリント基板の構造を対策部品が追加実装された構造に変更して、より低いEMIになるように改良する処理が行われる。この対策部品設置処理(S13)は、図4の対策部品設置部16内で行われる。
これらの基板構成変更手法選択処理(S9)及びプリント基板の構成変更の処理(S10〜S13のうちのどれかの処理)が行われた後、再び改良されたプリント基板の構成を基にした基板設計情報が再び図4のEMI特性簡易演算部7に入力される。さらに、新たなプリント基板の構成にて図13のEMI特性簡易演算処理(S7)を行う。上記の一連の処理が繰り返される。
このフローチャートでの基本的な変更指針の一例は、図39Aのような信号配線55の近接位置に、ガードパターン59を設置することである。その場合、図39Bに示すように、ガードパターンが信号配線に対するリファレンスとなるので、信号配線とガードパターン間で発生する小さなループの磁界が支配的となり、信号配線とGND層間で発生する磁界が小さくなる。その結果、その分EMI放射が抑制される効果が得られる。まず、ガードパターン設置判定処理(S51)が行われる。この処理では、配線の近接位置にガードパターンが設置できるかどうかが判定される。この判定処理は、図4の判定基準格納部4内に用意された変更指針及び制限事項に従い、処理が行われるとしても良い。この処理で配線の近接位置にガードパターンが設置できると判定された場合、ガードパターンの作成処理(S52)が行われる。この処理では、設計指針に従い、配線の近接位置にガードパターンが作成される。次に配線幅変更処理(S53)が行われる。この処理では、ガードパターンを変更しても信号特性が変化しないように配線幅の変更を行う。以上の処理により、ガードパターン設置処理(S23)が終了する。一方、ガードパターン設置判定処理(S51)で、信号配線の近接にガードパターンが設置できないと判定された場合には、配線構造変更停止処理(S54)として、ガードパターンが設置できないという結果を出力してガードパターン設置処理(S23)が終了する。
この配線構造変更停止処理(S54)が実行されず、ガードパターン設置処理(S51)で配線層構成が変更できないと判定された場合にガードパターン設置処理(S23)を終了してもよい。具体的な一例として、“配線55の送信側端子及び受信側端子から5mmずつ離れた位置を両端にして、配線55の近接1mmの距離に幅5mmのガードパターン59を並行に設置する”という変更指針と、“配線55の近接10mmの距離に部品や配線が存在した場合、ガードパターンは設置できない”という制限事項が予め判定基準データベース内に用意されていた場合について説明する。この変更指針と制限事項が用意されていた場合、もし入力された基板設計情報において、図39Aの配線55の隣接した配線との距離が15mmであり、その他近傍に部品が設置されていなかったときには、ガードパターン変更処理(S23)により、図39Aの配線55と近接1mmの位置に並行に、送信側端子及び受信側端子から5mmずつ離れた位置を両端にして、幅5mmのガードパターンが設置された構成に変更となる。このとき、ガードパターン59とグランド層53との間は、複数本のヴィアで接続される構成となり、電位的にショートされた構造となる。一方、基板設計情報において、配線55の近接10mm以内に他の配線や部品が存在している構造であった場合には、制限事項に該当する。よって、この場合は、ガードパターン設置処理(S23)によるガードパターンの設置は行われず、プリント基板の構成は変更されない。
動作信号割合変更処理(S28)が選択された場合、配線電流27の動作信号のスイッチングの割合を、プリント基板から発生するEMIがより低レベルになるように変更する処理が行われる。立ち上がり時間変更処理(S29)が選択された場合、配線電流27の動作信号の立ち上がり時間を、プリント基板から発生するEMIがより低レベルになるように変更する処理が行われる。この動作信号の特性を変更するための処理(S26〜S29のうちのどれかの処理)が行われた後、動作信号発生源変更処理(S30)が行われる。この処理では、基板信号配線23に流れる配線電流27の動作信号特性が、前処理を受けた動作信号特性になるように、動作信号発生源を変更する。例えば、動作周波数変更処理(S26)によって配線電流27の動作周波数が変更になった場合、動作周波数が変更になった配線電流27を基板信号配線23に流すため、送信側IC内の動作信号周波数をコントロールするための発振器の周波数を変更する。この一連の処理が行われ、図13における信号源変更処理(S11)が終了する。
この変更指針と制限事項が用意されていた場合、もし入力された基板設計情報において、図42Aの動作信号の特性が、周期T=50nsで立ち上がり側半周期Tr1=25nsという特性であった場合には、動作信号割合変更処理(S28)により、立ち上がり側半周期Tr1=27.5nsという動作信号の特性に変更される。このとき、送信側素子の出力特性も、図19における動作信号発生源変更処理(S30)によって、動作信号の変更に即した特性に変更される。一方、基板設計情報において、動作信号の特性が、周期T=50nsで立ち上がり側半周期Tr1=28nsという特性であった場合には、立ち上がり側半周期Tr1を1割上げた値であるTr2=30.8nsにすると、Tr2/T=61.6%となってしまい、制限事項に該当する。よって、この場合は、動作信号割合変更処理(S28)による動作信号の変更は行われず、プリント基板の構成は変更されない。
このフローチャートでの基本的な変更指針の一例は、図43Aのような動作信号の特性において、動作信号の立ち上がり時間をtr1からtr2に変更することである。立ち上がり時間の変更に合わせて、動作信号の立ち下がり時間もtf1からtf2に同様に変更されても良い。その場合、図43Bに示すように、動作信号の立ち上がり時間及び立ち下がり時間が変更したことによって、その変化に伴って動作信号の高調波成分のftr付近での電圧特性が低下する。それにより発生するEMIの高周波成分が低減される効果が得られる。まず立ち上がり時間変更判定処理(S67)が行われる。この処理では、動作信号の立ち上がり時間及び立ち下がり時間が変更できるかどうかが判定される。この判定処理は、図4の判定基準格納部4内に用意された変更指針及び制限事項に従い、処理が行われるとしても良い。この処理で動作信号の立ち上がり時間及び立ち下がり時間が変更できると判定された場合、立ち上がり時間変更実施処理(S68)が行われる。この処理では、設計指針に従い動作信号の立ち上がり時間及び立ち下がり時間の値を変更する。次に動作信号波形変更処理(S69)が行われる。この処理では、変更された立ち上がり時間及び立ち下がり時間の値になるよう動作信号特性の変更を行う。以上の処理により、立ち上がり時間変更処理(S29)が終了する。一方、立ち上がり時間変更判定処理(S67)で、動作信号の立ち上がり時間及び立ち下がり時間が変更できないと判定された場合には、動作信号変更停止処理(S70)として、動作信号の立ち上がり時間及び立ち下がり時間が変更できないという結果を出力して立ち上がり時間変更処理(S29)が終了する。この動作信号変更停止処理(S70)が実行されず、立ち上がり時間変更判定処理(S67)で動作電圧の立ち上がり時間及び立ち下がり時間が変更できないと判定された場合に立ち上がり時間変更処理(S29)を終了してもよい。具体的な一例として、“動作信号の立ち上がり時間及び立ち下がり時間を1.5倍の値に変更する”という変更指針と、 “動作信号の立ち上がり時間の1周期に対する割合が20%以上になる場合、立ち上がり時間及び立ち下がり時間の変更はできない”という制限事項が予め判定基準データベース内に用意されている場合について説明する。この変更指針と制限事項が用意されていた場合、もし入力された基板設計情報において、図43Aの動作信号の特性が、周期T=50nsで立ち上がり時間tr1=5ns、立ち下がり時間tf1=5nsという特性であった場合には、立ち上がり時間変更処理(S29)により、立ち上がり時間tr2=7.5ns、立ち下がり時間tf2=7.5nsという動作信号の特性に変更される。このとき、送信側素子の出力特性も、図19における動作信号発生源変更処理(S30)によって、動作信号の変更に即した特性に変更される。一方、基板設計情報において、動作信号の特性が、周期T=50nsで立ち上がり時間tr1=8ns、立ち下がり時間tf1=8nsという特性であった場合には、立ち上がり時間を1.5倍にした値であるtr2=12nsにすると、tr2/T=24%となってしまい、制限事項に該当する。よって、この場合は、立ち上がり時間変更処理(S29)による動作信号の変更は行われず、プリント基板の構成は変更されない。
同様に、図4の判定基準格納部4内に、変更を行う際の制限事項を用意しておくことにより、入力された基板設計情報に対して、ふさわしいケーブル26及びコネクタ25の構造変更処理が選択できる。ケーブル接続位置変更処理(S32)が選択された場合、ケーブル26及びコネクタ25の接続位置の構造を、プリント基板から発生するEMIがより低レベルになるように変更する処理が行われる。ケーブル長変更処理(S33)が選択された場合、ケーブル26の長さを、プリント基板から発生するEMIがより低レベルになるように変更する処理が行われる。ケーブル種類変更処理(S34)が選択された場合、ケーブル26の種類を、プリント基板から発生するEMIがより低レベルになるものに変更する処理が行われる。このケーブルの構造を変更するための処理(S32〜S34のうちの何れかの処理)が行われた後、基板構造変更処理(S79)が行われる。この処理では、プリント基板上のケーブル26及びコネクタ25の構造が、前処理を受けた構造になるようにプリント基板の構成を変更する処理が行われる。例えば、ケーブル接続位置変更処理(S32)によってケーブル26及びコネクタ25の位置が変更になった場合、コネクタとプリント基板のグランドとを接続していたヴィアの位置を、変更になった位置に移動させた構造にプリント基板の構造を変更する。この一連の処理が行われ、図13におけるケーブル接続構造変更処理(S12)が終了する。
図44Bでは、接続コネクタ64を含めケーブル65の位置を変更したことにより、配線63とケーブル65間の結合容量がCt−b1からCt−b2(Ct−b1>Ct−b2)になり、結合容量が小さくなる。そのため、配線63を流れる電流を基に、配線63とケーブル65間の結合容量によって生じる、ケーブル65を流れるコモンモード電流も小さくなる。その結果、図44Cに示したように、配線63とケーブル65によるコモンモード電流による電圧特性が小さくなる。その結果、発生するEMIが低減される効果が得られる。まず、ケーブル接続位置変更判定処理(S71)が行われる。この処理では、ケーブル接続位置が変更できるかどうかが判定される。この判定処理は、図4の判定基準格納部4内に用意された変更指針及び制限事項に従い、処理が行われるとしても良い。この処理でケーブル接続位置が変更できると判定された場合、ケーブル接続位置変更実施処理(S72)が行われる。この処理では、設計指針に従いケーブルの接続位置を変更する。次にケーブル構造変更処理(S73)が行われる。この処理では、変更されたケーブル位置になるようケーブル及び接続コネクタのプリント基板上での位置の変更を行う。以上の処理により、ケーブル接続位置変更処理(S32)が終了する。一方、ケーブル接続位置判定処理(S71)で、ケーブル接続位置が変更できないと判定された場合には、ケーブル接続構造変更停止処理(S74)として、ケーブルの接続位置が変更できないという結果を出力してケーブル接続位置変更処理(S32)が終了する。このケーブル接続構造変更停止処理(S74)が実行されず、ケーブル接続位置判定処理(S71)でケーブル接続位置が変更できないと判定された場合にケーブル接続位置変更処理(S32)を終了してもよい。具体的な一例として、“ケーブルの接続位置を受信側素子のx座標より20mmプラスの位置のプリント基板の下辺の位置に変更する”という変更指針と、 “コネクタのx座標の値が受信側素子のx座標の値より大きかった場合、ケーブル接続位置の変更はできない”という制限事項が予め判定基準データベース内に用意されていた場合について説明する。この変更指針と制限事項が用意されていた場合、もし入力された基板設計情報において、図44Aのコネクタ64のx座標の値が受信側素子62のx座標の値以下であった場合には、ケーブル接続位置変更処理(S32)により、ケーブル65及びコネクタ64の位置が、受信側素子62のx座標より20mmプラスの位置のプリント基板の下辺の位置に変更される。このとき、コネクタ64とプリント基板上で接続されたヴィア等も、図20における基板構造変更処理(S79)によって、接続位置を合わせるようにプリント基板の構造が変更される。一方、図44Aのコネクタ64のx座標の値が受信側素子62のx座標の値より大きかった場合には、制限事項に該当する。よって、この場合は、ケーブル接続位置変更処理(S32)によるケーブル接続位置の変更は行われず、プリント基板の構成は変更されない。
まず対策部品挿入判定処理(S35)が行われる。この処理では、プリント基板とケーブルとの間に対策部品が挿入できるかどうかが判定される。この判定処理は、図4の判定基準格納部4内に用意された変更指針及び制限事項に従い、処理が行われるとしても良い。この処理で対策部品が挿入できると判定された場合、対策部品挿入処理(S36)が行われる。この処理では、設計指針に従い対策部品が挿入される。次に基板構造変更処理(S37)が行われる。この処理では、対策部品がコモンモード電流の経路間に挿入されるよう、GNDヴィアやコネクタとの接続が行われる様にプリント基板の構造の変更を行う。以上の処理により、対策部品設置処理(S13)が終了する。一方、対策部品挿入判定処理(S35)で、対策部品が挿入できないと判定された場合には、対策部品挿入停止処理(S38)として、対策部品が挿入できないという結果を出力して対策部品設置処理(S13)が終了する。この対策部品挿入停止処理(S38)が実行されず、対策部品挿入判定処理(S35)で対策部品が挿入できないと判定された場合に対策部品設置処理(S13)を終了してもよい。具体的な一例として、“コネクタと隣接した位置のプリント基板の表面層に、チョークコイルA(Y方向のサイズが10mm)を挿入する”という変更指針と、“コネクタと最も近い位置にある部品とのY方向の距離が10mm以内の場合、対策部品の挿入はできない”という制限事項が予め判定基準データベース内に用意されていた場合について説明する。この変更指針と制限事項が用意されていた場合、もし入力された基板設計情報において、図46Aの左側の図の接続コネクタ64と最も近い位置にある部品である送信側素子61とのY方向の距離が15mmであった場合には、対策部品設置処理(S13)により、接続コネクタ64の隣接位置に、チョークコイルAが挿入された構造に変更される。このとき、プリント基板上のGNDヴィアの位置や構造の情報等も、図21における基板構造変更処理(S37)によって、チョークコイルAが挿入された構造での情報に変更される。一方、基板設計情報において接続コネクタ64と最も近い位置にある部品である送信側素子61とのY方向の距離が5mmであった場合には、制限事項に該当する。よって、この場合は、ケーブル長変更処理(S32)による対策部品の挿入は行われず、プリント基板の構成は変更されない。対策部品の効果は、非特許文献1や非特許文献2に記された手法が適用されたシステムでは、そのまま計算できない場合がある。その場合は、以下のような対応により、対策部品が挿入された場合のEMI特性を導出しても良い。挿入される対策部品の対策効果(特定の周波数帯で、コモンモード電流の減衰効果)を対策部品のデータベース内に用意する。さらに、図11のEMI特性簡易演算で求められた計算結果と対策部品での対策効果を組み合わせる。その場合、図4のEMI特性演算部9内に、その導出部が組み込まれているとしても良い。
例えば、ケーブル構造設計情報21の中に、ケーブル内の組成及び材質の情報等が存在しなかった場合、EMI特性導出手法選択処理(S14)によってEMI特性簡易演算処理(S7)によりEMI特性を演算してもよい。図15おける基板設計情報入力処理(S1)では、入力されたプリント基板設計情報19、IC設計情報20及びケーブル構造設計情報29から、EMI特性簡易演算処理(S7)またはEMI特性電磁界解析処理(S8)の選択された手法によりEMI特性が導出されることができるようなプリント基板設計システムの構成となっている。このとき、入力部1は使用しなくても良いし、入力を開始するためのアクションを入力するためだけに使用しても良い。この処理は、図16におけるステップS104〜S106に、または図17におけるステップS107〜S109に相当する。EMI特性簡易演算処理におけるプリント基板設計情報からの入力処理がステップS104に相当する。EMI特性簡易演算処理におけるIC設計情報20からの入力処理がステップS105に相当する。EMI特性簡易演算処理におけるケーブル構造設計情報29からの入力処理がステップS106に相当する。EMI特性電磁界解析処理におけるプリント基板設計情報19からの入力処理がステップS107に相当する。EMI特性電磁界解析処理におけるIC設計情報20からの入力処理がステップS108に相当する。EMI特性電磁界解析処理におけるケーブル構造設計情報29からの入力処理がステップS109に相当する。
前記EMI特性導出処理として、前記入力情報から前記プリント回路基板における計算に必要な情報を抽出する演算用パラメータ抽出処理と、前記抽出された情報からEMI特性を演算する計算式演算処理とからなる、EMI特性簡易演算処理を行う。
前記EMI特性導出処理として、前記プリント回路基板の電磁界解析を行う為の解析モデルを生成する解析モデル生成処理と前記解析モデルを用いて電磁界解析を行い前記プリント回路基板におけるEMI特性を解析的に導出するEMI解析処理とからなる、EMI特性電磁界解析処理を行う。
前記基板構成変更処理として、前記プリント回路基板の信号配線の構造を変更する信号配線変更処理と、前記プリント回路基板の信号源の特性を変更する信号源変更処理と、前記プリント回路基板に接続されたケーブルの接続条件も含めた構造を変更するケーブル接続構造変更処理と、前記プリント回路基板上に対策部品を設置する対策部品設置処理とが選択可能であり、予め用意された指針に従い、何れかの処理を選択して基板構成の変更を行う。
前記EMI特性導出処理として、前記EMI特性簡易演算処理と前記EMI特性電磁界解析処理とが選択可能であり、予め用意された指針に従い、何れかの処理を選択してEMI特性の導出を行う。
前記信号配線変更処理として、前記プリント回路基板上の配線の存在する層を変更する層構成変更処理と、前記プリント回路基板上の配線の長さを変更する配線長変更処理と、前記プリント回路基板上の配線の終端条件を変更する終端条件変更処理と、前記プリント回路基板上の配線にガードパターンを設置するガードパターン設置処理とが選択可能であり、予め用意された指針に従い、何れかの処理を選択して前記プリント回路基板上の配線構造の変更を行う。
前記信号源変更処理として、前記プリント回路基板上の信号源の動作周波数を変更する動作周波数変更処理と、前記プリント回路基板上の信号源の動作電圧を変更する動作電圧変更処理と、前記プリント回路基板上の信号源の動作信号の割合を変更する動作信号割合変更処理と、前記プリント回路基板上の信号源の立ち上がり時間を変更する立ち上がり時間変更処理とが選択可能であり、予め用意された指針に従い、何れかの処理を選択して前記プリント回路基板上の信号源の変更を行う。
前記ケーブル接続構造変更処理として、前記プリント回路基板に接続されたケーブルの接続位置を変更するケーブル接続位置変更処理と、前記プリント回路基板に接続されたケーブルの長さを変更するケーブル長変更処理と、前記プリント回路基板に接続されたケーブルの種類を変更するケーブル長変更処理とが選択可能であり、予め用意された指針に従い、何れかの処理を選択して前記プリント回路基板に接続されたケーブル構造の変更を行う。
プログラムは、プリント回路基板の最適設計手法を実現する。
2 EMI特性導出部
3 EMI条件判定部
4 判定基準格納部
5 基板構成変更部
6 出力部
7 EMI特性簡易演算部
8 パラメータ抽出部
9 EMI特性演算部
10 EMI特性電磁界解析部
11 モデル生成部
12 モデル解析部
13 信号配線変更部
14 信号源変更部
15 ケーブル接続構造変更部
16 対策部品設置部
17 EMI特性解析部
18 記憶部
19 プリント基板設計情報
20 IC設計情報
29 ケーブル構造設計情報
21 送信側IC
22 受信側IC
23 基板信号配線
24 基板実装部品
25 ケーブル接続コネクタ
26 ケーブル
27 配線電流
31 表面導体層
32 誘電体層
33 内部導体層
34 層構成
41 演算用パラメータ抽出処理で抽出される送信側パラメータ
42 演算用パラメータ抽出処理で抽出される受信側パラメータ
43 演算用パラメータ抽出処理で抽出される配線パラメータ
44 演算用パラメータ抽出処理で抽出されるケーブル接続パラメータ
45 演算用パラメータ抽出処理で抽出される基板パラメータ
46 モデル作成処理で作成された電磁界解析モデルの送信側パラメータ
47 モデル作成処理で作成された電磁界解析モデルの受信側パラメータ
48 モデル作成処理で作成された電磁界解析モデルの配線パラメータ
49 モデル作成処理で作成された電磁界解析モデルのケーブル接続パラメータ
50 モデル作成処理で作成された電磁界解析モデルの基板パラメータ
51 配線(表面層設置)
52 誘電体層
53 GND層(内部導体層)
54 配線(内層)
55 送信側素子と受信側素子に接続される配線
56 送信側素子(IC)
57 受信側素子(IC)
58 終端部品
59 ガードパターン
61 送信側素子(IC)
62 受信側素子(IC)
63 送信側素子と受信側素子に接続される配線
64 ケーブル接続コネクタ
65 ケーブル
66 対策部品
67 GNDヴィア
68 種類が変更されたケーブル
Claims (10)
- IC及び受動部品が実装されると共にケーブルが接続されるプリント基板の基板構成を設計するプリント基板設計システムであって、
プリント基板の設計情報の入力を受け付ける入力部と、
前記入力部が入力を受け付けたプリント基板の設計情報より、前記プリント基板から発生するEMIの特性であるEMI特性を導出するEMI特性導出部と、
前記プリント基板におけるEMI特性の許容される条件であるEMI許容条件を格納する判定基準格納部と、
前記EMI特性導出部が導出したEMI特性と、前記判定基準格納部に格納されているEMI許容条件とを比較して、前記プリント基板がEMI特性において前記EMI許容条件を満たしているか否かを判定するEMI条件判定部と、
前記EMI条件判定部において前記EMI許容条件を満たしていないと判定された場合、前記プリント基板内部の構成の変更を行い、再変更された構造のプリント基板の設計情報を、前記EMI特性導出部にてEMI特性を導出するための設計情報に設定する基板構成変更部と、
前記EMI条件判定部において前記EMI許容条件を満たしていると判定された場合、前記EMI許容条件を満たしたプリント基板の構成を出力する出力部と
を備えるプリント基板設計システム。 - 前記EMI特性導出部は、前記入力情報から前記プリント基板の必要な情報を抽出するパラメータ抽出部と、前記抽出された情報から前記プリント基板におけるEMI特性を演算により導出するEMI特性演算部とを備えるEMI特性簡易演算部
を備える請求項1に記載のプリント基板設計システム。 - 前記EMI特性導出部は、前記入力情報から前記プリント基板の電磁界解析を行うための解析モデルを生成するモデル生成部と、前記解析モデルを用いて電磁界解析を行い前記プリント基板におけるEMI特性を解析的に導出するモデル解析部とを備えるEMI特性電磁界解析部
を備える請求項1に記載のプリント基板設計システム。 - 前記基板構成変更部は、
前記プリント基板の信号配線の構造を変更する信号配線変更部と、
前記プリント基板の信号源の特性を変更する信号源変更部と、
前記プリント基板に接続されたケーブルの接続条件も含めた構造を変更するケーブル接続構造変更部と、
前記プリント基板上に対策部品を設置する対策部品設置部と
を備える請求項2に記載のプリント基板設計システム。 - 前記基板構成変更部は、
前記プリント基板の信号配線の構造を変更する信号配線変更部と、
前記プリント基板の信号源の特性を変更する信号源変更部と、
前記プリント基板に接続されたケーブルの接続条件も含めた構造を変更するケーブル接続構造変更部と、
前記プリント基板上に対策部品を設置する対策部品設置部と
を備える請求項3に記載のプリント基板設計システム。 - 前記EMI特性導出部は、
前記入力情報から前記プリント基板の必要な情報を抽出するパラメータ抽出部と、前記抽出された情報から前記プリント基板におけるEMI特性を演算により導出するEMI特性演算部とを備えるEMI特性簡易演算部と、
前記入力情報から前記プリント基板の電磁界解析を行うための解析モデルを生成するモデル生成部と、前記解析モデルを用いて電磁界解析を行い前記プリント基板におけるEMI特性を解析的に導出するモデル解析部とを備えるEMI特性電磁界解析部と
を備え、
前記基板構成変更部は、
前記プリント基板の信号配線の構造を変更する信号配線変更部と、
前記プリント基板の信号源の特性を変更する信号源変更部と、
前記プリント基板に接続されたケーブルの接続条件も含めた構造を変更するケーブル接続構造変更部と、
前記プリント基板上に対策部品を設置する対策部品設置部と
を備える請求項1に記載のプリント基板設計システム。 - 記憶部をさらに備え、
前記記憶部は、プリント基板の構造情報のデータベースであるプリント基板設計情報と、ICの内部設計情報のデータベースであるIC設計情報と、接続されたケーブルの構造情報のデータベースであるケーブル構造設計情報とを記憶しており、前記判定基準格納部を備え、
前記入力部は、前記プリント基板設計情報と前記IC設計情報と前記ケーブル構造設計情報から、必要な情報を抽出して入力し、
前記出力部は、前記EMI条件判定部において前記EMI許容条件を満たしていると判定された場合、前記EMI許容条件を満たしたプリント基板の構成を前記記憶部内の前記プリント基板設計情報と前記IC設計情報と前記ケーブル構造設計情報に反映させて書き換える
請求項4に記載のプリント基板設計システム。 - 記憶部をさらに備え、
前記記憶部は、プリント基板の構造情報のデータベースであるプリント基板設計情報と、ICの内部設計情報のデータベースであるIC設計情報と、接続されたケーブルの構造情報のデータベースであるケーブル構造設計情報とを記憶しており、前記判定基準格納部を備え、
前記入力部は、前記プリント基板設計情報と前記IC設計情報と前記ケーブル構造設計情報から、必要な情報を抽出して入力し、
前記出力部は、前記EMI条件判定部において前記EMI許容条件を満たしていると判定された場合、前記EMI許容条件を満たしたプリント基板の構成を前記記憶部内の前記プリント基板設計情報と前記IC設計情報と前記ケーブル構造設計情報に反映させて書き換える
請求項5に記載のプリント基板設計システム。 - 記憶部をさらに備え、
前記記憶部は、プリント基板の構造情報のデータベースであるプリント基板設計情報と、ICの内部設計情報のデータベースであるIC設計情報と、接続されたケーブルの構造情報のデータベースであるケーブル構造設計情報とを記憶しており、前記判定基準格納部を備え、
前記入力部は、前記プリント基板設計情報と前記IC設計情報と前記ケーブル構造設計情報から、必要な情報を抽出して入力し、
前記出力部は、前記EMI条件判定部において前記EMI許容条件を満たしていると判定された場合、前記EMI許容条件を満たしたプリント基板の構成を前記記憶部内の前記プリント基板設計情報と前記IC設計情報と前記ケーブル構造設計情報に反映させて書き換える
請求項6に記載のプリント基板設計システム。 - IC及び受動部品が実装されると共にケーブルが接続されるプリント基板の基板構成を設計するプリント基板設計方法であって、
プリント基板の設計情報の入力を受け付け、
前記入力が受け付けられたプリント基板の設計情報より、前記プリント基板から発生するEMIの特性であるEMI特性を導出し、
前記導出されたEMI特性と、判定基準格納部に格納されているEMI許容条件とを比較して、前記プリント基板がEMI特性において前記EMI許容条件を満たしているか否かを判定し、
前記EMI許容条件を満たしていないと判定された場合、前記プリント基板内部の構成の変更を行い、再度変更された構造のプリント基板の設計情報を、前記EMI特性を導出するための設計情報に設定し、
前記EMI許容条件を満たしていると判定された場合、前記EMI許容条件を満たしたプリント基板の構成を出力する
ことを含むプリント基板設計方法。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011166250 | 2011-07-29 | ||
JP2011166250 | 2011-07-29 | ||
PCT/JP2012/069228 WO2013018725A1 (ja) | 2011-07-29 | 2012-07-27 | プリント基板設計システム、及びプリント基板設計方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPWO2013018725A1 true JPWO2013018725A1 (ja) | 2015-03-05 |
JP6044538B2 JP6044538B2 (ja) | 2016-12-14 |
Family
ID=47629248
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013526896A Expired - Fee Related JP6044538B2 (ja) | 2011-07-29 | 2012-07-27 | プリント基板設計システム、及びプリント基板設計方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US8935644B2 (ja) |
JP (1) | JP6044538B2 (ja) |
WO (1) | WO2013018725A1 (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2014050023A1 (ja) * | 2012-09-27 | 2014-04-03 | 日本電気株式会社 | 基板設計方法及び設計装置 |
KR20160102671A (ko) * | 2015-02-23 | 2016-08-31 | 엘에스산전 주식회사 | 인쇄회로기판 설계 장치 |
JP6575381B2 (ja) * | 2016-02-03 | 2019-09-18 | 富士通株式会社 | 温度計算プログラム、温度計算方法、および情報処理装置 |
JP2018088029A (ja) * | 2016-11-28 | 2018-06-07 | 富士通株式会社 | 電磁ノイズ対策検証プログラム、情報処理装置、および電磁ノイズ対策検証方法 |
US10706204B2 (en) * | 2018-10-02 | 2020-07-07 | International Business Machines Corporation | Automated generation of surface-mount package design |
JP6959214B2 (ja) * | 2018-11-29 | 2021-11-02 | ファナック株式会社 | 数値制御装置 |
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Publication number | Priority date | Publication date | Assignee | Title |
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JP2007219667A (ja) * | 2006-02-14 | 2007-08-30 | Nec Corp | 共振周波数算出装置および共振周波数算出方法 |
JP2010287740A (ja) * | 2009-06-11 | 2010-12-24 | Nec Corp | 半導体集積回路、プリント配線基板、プリント配線基板電源回路設計装置及び方法、およびプログラム |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2768900B2 (ja) | 1994-05-10 | 1998-06-25 | 富士通株式会社 | 電磁界強度算出装置 |
JPH11161690A (ja) | 1997-11-26 | 1999-06-18 | Fujitsu Ltd | 電磁界強度算出装置、電磁界強度算出方法、及び電磁界強度算出手段を有するプログラムを格納した記録媒体 |
JP3838328B2 (ja) | 2000-02-28 | 2006-10-25 | 日本電気株式会社 | 設計支援装置および設計支援装置に含まれるコンピュータに実行させるためのプログラムを記録したコンピュータ読みとり可能な記録媒体 |
JP3840883B2 (ja) * | 2000-07-12 | 2006-11-01 | 日本電気株式会社 | プリント基板の設計支援装置、設計支援方法および設計支援装置で使用されるプログラムを記録した記録媒体 |
US6834380B2 (en) * | 2000-08-03 | 2004-12-21 | Qualcomm, Incorporated | Automated EMC-driven layout and floor planning of electronic devices and systems |
JP2002304436A (ja) | 2001-04-06 | 2002-10-18 | Matsushita Electric Ind Co Ltd | 配線基板評価支援装置 |
JP2011008524A (ja) | 2009-06-25 | 2011-01-13 | Toshiba Corp | 設計支援装置および設計支援方法 |
JP5943593B2 (ja) * | 2011-12-02 | 2016-07-05 | キヤノン株式会社 | 設計支援装置およびその情報処理方法 |
-
2012
- 2012-07-27 WO PCT/JP2012/069228 patent/WO2013018725A1/ja active Application Filing
- 2012-07-27 US US14/234,550 patent/US8935644B2/en not_active Expired - Fee Related
- 2012-07-27 JP JP2013526896A patent/JP6044538B2/ja not_active Expired - Fee Related
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005196406A (ja) * | 2004-01-06 | 2005-07-21 | Matsushita Electric Ind Co Ltd | 電源ノイズを抑えた半導体集積回路の設計方法 |
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Also Published As
Publication number | Publication date |
---|---|
WO2013018725A1 (ja) | 2013-02-07 |
US8935644B2 (en) | 2015-01-13 |
JP6044538B2 (ja) | 2016-12-14 |
US20140181770A1 (en) | 2014-06-26 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
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|
A131 | Notification of reasons for refusal |
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