JPWO2012133593A1 - パルス生成装置 - Google Patents

Abstract

好適な波形のパルス信号を生成するとともに、パルス信号を出力しないときには高いアイソレーションを実現するパルス生成装置を提供する。パルス生成装置１００は、高周波発振器１０１から出力される高周波信号を増幅器１０２で増幅して出力している。増幅器１０２は、ドライブ回路１１０からその駆動電力が供給される間だけ高周波発振器１０１からの高周波信号を増幅して出力する。増幅器１０２で増幅された高周波信号が超広帯域なパルス信号となるように、ドライブ回路１１０から増幅器１０２に供給する駆動電力の波形を波形制御部１２０を用いて制御している。

Description

本発明は、パルス信号を生成するパルス生成装置に関し、特にパルス信号を好適な波形に成形できるパルス生成装置に関するものである。

高周波の超広帯域なパルス信号を用いて対象物までの距離・角度等を測定するＵＷＢ（Ultra Wide Band）レーダでは、例えばパルス幅が１ｎｓ程度のパルス信号を生成して送受信信号に用いている。ＵＷＢレーダで対象物を高精度に測定するためには、高品質な波形のパルス信号を生成することが重要となる。パルス信号の高品質な波形として、例えばできるだけ矩形に近い形状に成形されることが要求される。また、ＵＷＢレーダの測定性能を高めるためには、パルス信号が出力されない期間にノイズ信号等の不要波が出力されるのをできるだけ低減することが要求される。

ＵＷＢレーダでは、高周波帯で超広帯域なパルス信号を用いることから、ＵＷＢの電波規格として電力スペクトル密度（ｄＢｍ／ＭＨｚ）に対して図４（ａ）の符号９０で示すような上限が課されている。このような上限を超えないようにするために、パルス信号の波形や出力強度を適切に調整することが要求される。

超広帯域なパルス信号を生成する方法として、従来より、発振器から出力される高周波信号を用いてベースバンドのパルス信号をアップコンバートする方法が知られている（例えば特許文献１）。従来の超広帯域パルス生成装置の一例を、図５を用いて説明する。従来のパルス生成装置９００は、所定周波数の高周波信号を発信する高周波発振器９０１と、高周波発振器９０１から出力される高周波信号を増幅する増幅器９０２と、所定パルス幅のベースバンドのパルス信号を出力するベースバンドパルス発生部９０３と、増幅器９０２で増幅された高周波信号とベースバンドパルス発生部９０３から出力されたパルス信号を入力して混合するミキサ９０４とを備えている。

ミキサ９０４は、ベースバンドパルス発生部９０３から入力したパルス信号を増幅器９０２から入力した高周波信号でアップコンバートし、これを高周波パルス信号として出力する。ベースバンドパルス発生部９０３から出力されるパルス信号を矩形状に成形しておくことで、ミキサ９０４からは超広帯域なパルス信号が出力される。高周波発振器９０１、増幅器９０２、及びミキサ９０４は常時動作しており、ベースバンドパルス発生部９０３からパルス信号を入力したときだけ超広帯域な高周波パルス信号を出力する。

特開２００９−２２２４５７号公報

しかしながら、図５に示すような構成の従来のパルス生成装置では、ベースバンドパルス発生部からミキサにパルス信号が入力されないときも高周波発振器、増幅器、ミキサ等を動作させておく必要があることから、高周波発振器からの信号がノイズ信号としてミキサから漏出してしまうといった問題がある。ミキサは、図６に模式的に示すように、漏出信号に対するアイソレーション性能として高々２０ｄＢ程度しか有していない。そのため、このパルス生成装置を用いたレーダでは、図４（ｂ）に例示するように、受信信号に比較的高いレベルの漏出信号（図４（ｂ）に符号９１で示す）が重畳されてしまう。電力スペクトル密度（ｄＢｍ／ＭＨｚ）に対する制限を守るためには、図４（ｂ）に示すように送信信号の電力を低減させる必要が生じてしまう。その結果、探知可能な距離が短くなってしまうといった問題がある。

本発明は、上記課題に鑑みてなされたものであり、好適な波形のパルス信号を生成するとともに、パルス信号を出力しないときには高いアイソレーションを実現するパルス生成装置を提供することを目的とする。

上記課題を解決するため、本発明のパルス生成装置の第１の態様は、高周波発振器から出力される高周波信号を増幅器で増幅して高周波パルス信号を出力するパルス生成装置であって、一端が電圧電源に接続された抵抗と、一端が入力端に接続され他端が前記抵抗の他端に接続されたコンデンサと、一端が前記抵抗の他端に接続されたＮＯＴ論理型のトランジスタと、一端が前記トランジスタに接続され他端が出力端に接続された電流増幅器と、を有して前記出力端に接続された前記増幅器に駆動電力を供給するドライブ回路と、前記駆動電力が所定の波形に成形されて前記ドライブ回路から出力されるように前記入力端に制御信号を出力する波形制御部と、を備え、前記トランジスタは、前記コンデンサを介して前記制御信号を入力し、これが所定のしきい値より低いときに前記電流増幅器をオンにし、それ以外のときはオフに制御していることを特徴とする。

本発明のパルス生成装置の他の態様は、前記しきい値は、前記電圧電源から前記抵抗を介して設定される電圧バイアスと、前記コンデンサから入力した前記制御信号の最小値との間で、かつ前記制御信号に伴う不要な電圧振動の最小値よりも低く設定されていることを特徴とする。

本発明のパルス生成装置の他の態様は、前記波形制御部は、前記駆動電力の立上り／立下りのタイミングを高精度に制御するタイミング制御手段と、前記駆動電力の立上り速度／立下り速度を制御して波形をパルス状に成形する波形成形手段と、前記駆動電力の高さを制御する振幅制御手段と、電流により前記駆動電力の強度を制御する強度制御手段と、を有する ことを特徴とする。

本発明のパルス生成装置の他の態様は、前記波形制御部は、ＰＬＤ（Programmable Logic Device）のＳｅｒDｅｓ（Serializer/Deserializer）を用いて構成されていることを特徴とする。

本発明のパルス生成装置の他の態様は、前記波形制御部は、ＦＰＧＡ（Field Programmable Gate Array）のＳｅｒDｅｓを用いて構成されていることを特徴とする。

本発明のパルス生成装置の他の態様は、前記波形制御部は、前記波形成形手段として前記ＦＰＧＡのエンファシス機能が有する多段階のプリエンファシスを用いることを特徴とする。

本発明のパルス生成装置の他の態様は、前記波形制御部は、前記波形成形手段として前記多段階のプリエンファシスの最大値を選択し、前記強度制御手段として前記多段階の電流強度の最大値を選択することを特徴とする。

本発明によれば、好適な波形のパルス信号を生成するとともに、パルス信号を出力しないときには高いアイソレーションを実現するパルス生成装置を提供することができる。

本発明の第１実施形態に係るパルス生成装置の構成を示すブロック図である。 第１実施形態のパルス生成装置で生成される超広帯域な高周波パルス信号の一例を示す時間波形図である。 第１実施形態のパルス生成装置のドライブ回路及び波動制御部から出力される信号波形の一例を示す時間波形図である。 ＵＷＢパルス信号の電力スペクトル密度に課された制限を模式的に示す図である。 従来の超広帯域パルス信号生成装置の一例を示すブロック図である。 従来の超広帯域パルス信号生成装置のミキサから出力される信号の時間波形図である。 コンデンサを介して波形制御部から入力される制御信号の波形を模式的に示す時間波形図である。

本発明の好ましい実施の形態におけるパルス生成装置について、図面を参照して詳細に説明する。同一機能を有する各構成部については、図示及び説明簡略化のため、同一符号を付して示す。

（第１実施形態）
本発明の第１の実施の形態に係るパルス生成装置を、図１を用いて以下に説明する。図１は、本実施形態のパルス生成装置１００の構成を示すブロック図である。図１において、パルス生成装置１００は、高周波発振器１０１から出力される高周波信号を増幅器１０２で増幅して出力している。増幅器１０２は、ドライブ回路１１０からその駆動電力が供給される間だけ高周波発振器１０１からの高周波信号を増幅して出力する。増幅器１０２で増幅された高周波信号が超広帯域なパルス信号となるように、本実施形態のパルス生成装置１００では、ドライブ回路１１０から増幅器１０２に供給する駆動電力の波形を、波形制御部１２０を用いて制御している。なお、増幅器１０２は１段に限定されず、２段以上直列に接続した構成とすることができる。

ドライブ回路１１０は、一端が電圧ＶＤＤの電源に接続された抵抗（プルアップ抵抗）１１１と、一端が入力端１１４に接続され他端が抵抗１１１の他端に接続されたコンデンサ１１２と、コンデンサ１１２に並列に一端が抵抗１１１の他端に接続されたＮＯＴ論理型のトランジスタ１１３と、一端がトランジスタ１１３に接続され他端が出力端１１６に接続された電流増幅器１１５と、を備えている。入力端１１４は波形制御部１２０に接続されて所定の制御信号を入力し、出力端１１６は増幅器１０２に接続されてその駆動電力を供給する。電流増幅器１１５は、トランジスタ１１３から出力される電流を増幅して増幅器１０２の駆動に必要な電力を供給する。

波形制御部１２０は、ドライブ回路１１０から出力される駆動電力の波形を成形する手段として、駆動電力の立上り／立下りのタイミングを高精度に制御するタイミング制御手段１２１と、駆動電力の立上り速度／立下り速度を制御して波形をパルス状に成形する波形成形手段１２２と、駆動電圧の高さを制御する振幅制御手段１２３と、電流により駆動電力の強度を制御する強度制御手段１２４と、を有している。

増幅器１０２を駆動させるには、２〜３Ｖ程度の駆動電圧と６０ｍＡ程度の駆動電流が必要である。また、増幅器１０２から高周波の超広帯域なパルス信号を出力させるには、増幅器１０２を駆動させるのに必要な上記の駆動電圧を所定のタイミングで高速に立上げたり立下げたりする等、駆動電圧の波形を高周波帯域で制御する必要がある。高周波帯域における駆動電圧の波形成形には、例えばＦＰＧＡ（Field Programmable Gate Array）のＳｅｒDｅｓ（Serializer/Deserializer）を用いることができる。

しかしながら、ＦＰＧＡのＳｅｒDｅｓから出力される信号は、振幅が３５０ｍＶ程度であり、増幅器１０２を駆動させるのに必要な電圧に比べて低い。また、ＳｅｒDｅｓの出力信号は、オーバーシュートやアンダーシュートを伴うとともに、信号出力後にリンギングが発生するといった問題もある。そのため、ＦＰＧＡを用いて増幅器１０２を直接オン／オフ制御することは難しい。そこで、本実施形態のパルス生成装置１００では、増幅器１０２に対し好適な波形の駆動電力（駆動電圧及び駆動電流）を供給するために、ドライブ回路１１０を設けている。そして、ドライブ回路１１０から出力される駆動電力を、波形制御部１２０を用いて制御する構成としている。波形制御部１２０には、上記説明のＦＰＧＡのＳｅｒDｅｓを用いることができる。

本実施形態のパルス生成装置１００は、例えば図２に示すような超広帯域な高周波パルス信号を生成して出力するように構成されている。図２では、パルス信号１０のパルス高さをＶｐ、パルス幅をＴｗ、立上り時間及び立下り時間をそれぞれＴｕ、Ｔｄ、としている。超広帯域な高周波パルス信号として、例えばパルス高さＶｐ＝２〜３Ｖ、パルス幅Ｔｗ＝１ｎｓ±１５０ｐｓ、立上り時間Ｔｕ＝立下り時間Ｔｄ≦２００ｐｓとなるように波形が成形される。ここで、パルス幅Ｔｗは、パルス高さＶｐの１／２における時間幅としている。このようなパルス信号１０が増幅器１０２から出力されるように、波形制御部１２０がドライブ回路１１０から出力される駆動電力を制御する。

波形制御部１２０は、タイミング制御手段１２１を用いて所定のタイミングで駆動電力の出力を開始／停止させることができる。また、波形成形手段１２２を用いて駆動電力の立上り速度／立下り速度を制御することができ、高周波パルス信号１０の立上り時間Ｔｕ／立下り時間Ｔｄを例えば２００ｐｓ以下とすることができる。高周波パルス信号１０のパルス高さＶｐは、振幅制御手段１２３を用いて制御することができる。さらに、高周波パルス信号１０の強度を、強度制御手段１２４を用いて制御することができる。強度制御手段１２４は、ドライブ回路１１０への電流を制御することで、ドライブ回路１１０から出力される駆動電力の強度を制御することができる。

波形制御部１２０からドライブ回路１１０に出力される制御信号、及び該制御信号に従ってドライブ回路１１０から増幅器１０２に出力される駆動電圧、の一例を図３に示す。同図において、符号２１は増幅器１０２に出力される駆動電圧を示し、符号２２はドライブ回路１１０に出力される制御信号の電圧を示す。波形制御部１２０からドライブ回路１１０には、電圧が１２０〜３００ｍＶ、電流が２４ｍＡ程度の制御信号が出力される。波形制御部１２０としてＦＰＧＡを用いたときは、強度制御手段１２４で最大の設定値を用いることにより、電流を２４ｍＡとすることができる。強度制御手段１２４で最大の設定値を用いると、リンギングが増えるといった問題が生じる。本実施形態では、トランジスタ１１３を用いることでリンギングを低減することが可能となっている。また、ドライブ回路１１０から増幅器１０２には、電圧が２〜３Ｖ、電流が６０ｍＡ程度の駆動電力が出力される。

図３において、時刻Ｔ１の時点で波形制御部１２０から出力される制御信号２２が急速に低下してしきい値Ｖｔに達すると、駆動電圧２１が立ち上がって増幅器１０２への電力供給を開始する。その後、時刻Ｔ２において制御信号２２が再びしきい値Ｖｔまで上昇すると、駆動電圧２１が急速に立ち下がって増幅器１０２への電力供給が遮断されている。これにより、時刻Ｔ１とＴ２との間で略矩形状に形成されたパルス波の駆動電圧２１が、ドライブ回路１１０から増幅器１０２に供給される。

本実施形態のパルス生成装置１００では、波形制御部１２０から出力される制御信号２２に従って、ドライブ回路１１０が図３に示すような駆動電圧２１を増幅器１０２に供給するように構成されている。ドライブ回路１１０は、増幅器１０２に駆動電圧２１を供給する電流増幅器１１５に対し、ＮＯＴ論理型のトランジスタ１１３を用いてその駆動電力を入／切させるように構成されている。

トランジスタ１１３は、入力信号を所定のしきい値（Ｖｔとする）と比較して”Ｈ”（Ｈｉｇｈ）または”Ｌ”（Ｌｏｗ）の信号を出力するコンパレータとして動作する。トランジスタ１１３の出力信号が”Ｈ”のときに、電流増幅器１１５に駆動電力が供給される。トランジスタ１１３には、一端が電圧ＶＤＤの電源に接続された抵抗１１１が接続されており、これから所定の電圧バイアス（ＤＣバイアスＶＤＣとする）が印加されている。ＤＣバイアスＶＤＣは、トランジスタ１１３を駆動させるのに必要な電圧６００ｍＶ程度に設定されている。トランジスタ１１３をＮＯＴ論理型として用いるために、入力信号を反転入力側に入力しており、入力信号の電圧がしきい値Ｖｔより低いときにトランジスタ１１３から”Ｈ”の信号が出力される。そこで、通常はトランジスタ１１３から”Ｌ”の信号が出力されるように、しきい値ＶｔがＤＣバイアスＶＤＣより低く設定されている。

波形制御部１２０からドライブ回路１１０に図３に示すような制御信号２２が入力されると、制御信号２２の交流成分がコンデンサ１１２を通過して入力され、ＤＣバイアスＶＤＣに加算される。この加算された信号（ＶＢＥとする）を、模式的に図７（ａ）に示す。図７（ａ）に示す信号は、図７（ｂ）に示す様なパルス長が一定（デューティ比が１：１）の信号を、波形制御部１２０において波形成形したものである。波形制御部１２０では、ＤＣバイアスＶＤＣを超えるパルスの振幅をできるだけ小さくするとともに、ＤＣバイアスＶＤＣを基準としてその上下に振動する信号の面積が等しくなるように波形成形される。その結果、波形制御部１２０からは、図７（ａ）に例示するように、ＤＣバイアスＶＤＣを超える電圧が大幅に低下するとともにその期間が長くなってデューティ比が大幅に高い信号が出力される。デューティ比は、例えば１：１００以上となるようにするのが好ましい。デューティ比の１が、下側に凸のパルス信号に対応する。

図７（ａ）に例示するようなデューティ比が大幅に高い信号をトランジスタ１１３に入力する場合、ＤＣバイアスＶＤＣより下側に凸のパルス信号の振幅が大きいことから、トランジスタ１１３のしきい値Ｖｔを、ＤＣバイアスＶＤＣと下側に凸のパルス信号の電圧との間に設定するのが容易である。これにより、下側に凸のパルス信号がしきい値Ｖｔより低くなったときにトランジスタ１１３から”Ｈ”の信号が出力され、パルス信号が再び閾値Ｖｔより高くなるとトランジスタ１１３から”Ｌ”の信号が出力される。

波形制御部１２０において、デューティ比を大きくして下側に凸のパルス信号の振幅を大きくすることにより、リンギング等による不要な振動との間で、振幅の大きさに大きな差ができる。これにより、本実施形態のドライブ回路１１０では、トランジスタ１１３のしきい値Ｖｔを両者の間に容易に設定することができる。

トランジスタ１１３のしきい値Ｖｔを、リンギング等による不要な振動でトランジスタ１１３から”Ｈ”の信号が出力されないように設定することで、波形制御部１２０からの制御信号のリンギング等の影響を除去することができる。その結果、増幅器１０２に供給される駆動電圧２１は、図３に例示するように、時刻Ｔ１とＴ２との間でパルス状に形成されるとともに、リンギング等の影響を十分に低減することができる。

波形制御部１２０としてＦＰＧＡを用いたときは、ＦＰＧＡが有するエンファシス機能を用いて高速に立ち上がる制御信号２２をドライブ回路１１０に出力させることができる。ＦＰＧＡでは、波形成形手段１２２として１６段階のプリエンファシスを設定することができ、強度制御手段１２４として８段階の電流強度を設定することが可能となっている。波形成形手段１２２及び強度制御手段１２４ともそれぞれの最大値を設定することで、ドライブ回路１１０は図３に示すような制御信号２２を出力することができる。ＦＰＧＡに代えて、ＰＬＤ（Programmable Logic Device）のＳｅｒDｅｓを用いて波形制御部１２０を構成することも可能である。

上記説明のように、増幅器１０２を駆動させるには、電圧２〜３Ｖ、電流６０ｍＡ程度の駆動電力をドライブ回路１１０から供給する必要がある。これに対し、電圧ＶＤＤの電源から抵抗１１１を介してトランジスタ１１３に印加されるＤＣバイアスＶＤＣは、６００ｍＶ程度である。そこで、電流増幅器１１５において、トランジスタ１１３から出力される信号”Ｈ”の電流を６０ｍＡ程度に増幅するとともに、電圧も２〜３Ｖに増幅している。あるいは、電圧をトランジスタ１１３で増幅させるようにしてもよい。

本実施形態のパルス生成装置１００によれば、波形制御部１２０において制御信号のデューティ比を大幅に高くするとともに、これをトランジスタ１１３に入力することで増幅器１０２に供給する駆動電力を確実に入／切制御することが可能となっている。その結果、高周波パルス信号を出力しないときの増幅器１０２のアイソレーションを大幅に高めることができる。

上記のように、本実施形態のパルス生成装置１００では、波形制御部１２０でドライブ回路１１０を制御する構成とすることで、増幅器１０２から好適な広帯域高周波パルス信号１０を出力させることが可能となる。すなわち、増幅器１０２に供給する駆動電力として、波形制御部１２０からの制御により、要求されるパルス高さ及び強度をドライブ回路１１０で実現させることができる。本実施形態のパルス生成装置１００によれば、好適な波形の高周波パルス信号を生成するとともに、パルス信号を出力しないときには高いアイソレーションを実現することが可能となる。

なお、本実施の形態における記述は、本発明に係るパルス生成装置の一例を示すものであり、これに限定されるものではない。本実施の形態におけるパルス生成装置の細部構成及び詳細な動作などに関しては、本発明の趣旨を逸脱しない範囲で適宜変更可能である。

１００ パルス生成装置
１０１ 高周波発振器
１０２ 増幅器
１１０ ドライブ回路
１１１ 抵抗
１１２ コンデンサ
１１３ トランジスタ
１１４ 入力端
１１５ 電流増幅器
１１６ 出力端
１２０ 波形制御部
１２１ タイミング制御手段
１２２ 波形成形手段
１２３ 振幅制御手段
１２４ 強度制御手段

Claims (7)

1. 高周波発振器から出力される高周波信号を増幅器で増幅して高周波パルス信号を出力するパルス生成装置であって、
   一端が電圧電源に接続された抵抗と、一端が入力端に接続され他端が前記抵抗の他端に接続されたコンデンサと、一端が前記抵抗の他端に接続されたＮＯＴ論理型のトランジスタと、一端が前記トランジスタに接続され他端が出力端に接続された電流増幅器と、を有して前記出力端に接続された前記増幅器に駆動電力を供給するドライブ回路と、
   前記駆動電力が所定の波形に成形されて前記ドライブ回路から出力されるように前記入力端に制御信号を出力する波形制御部と、を備え、
   前記トランジスタは、前記コンデンサを介して前記制御信号を入力し、これが所定のしきい値より低いときに前記電流増幅器をオンにし、それ以外のときはオフに制御している
   ことを特徴とするパルス生成装置。
2. 前記しきい値は、前記電圧電源から前記抵抗を介して設定される電圧バイアスと、前記コンデンサから入力した前記制御信号の最小値との間で、かつ前記制御信号に伴う不要な電圧振動の最小値よりも低く設定されている
   ことを特徴とする請求項１に記載のパルス生成装置。
3. 前記波形制御部は、
   前記駆動電力の立上り／立下りのタイミングを高精度に制御するタイミング制御手段と、
   前記駆動電力の立上り速度／立下り速度を制御して波形をパルス状に成形する波形成形手段と、
   前記駆動電力の高さを制御する振幅制御手段と、
   電流により前記駆動電力の強度を制御する強度制御手段と、を有する
   ことを特徴とする請求項１または２に記載のパルス生成装置。
4. 前記波形制御部は、ＰＬＤ（Programmable Logic Device）の ＳｅｒDｅｓ（Serializer/Deserializer）を用いて構成されている
   ことを特徴とする請求項３に記載のパルス生成装置。
5. 前記波形制御部は、ＦＰＧＡ（Field Programmable Gate Array）のＳｅｒDｅｓを用いて構成されている
   ことを特徴とする請求項３に記載のパルス生成装置。
6. 前記波形制御部は、前記波形成形手段として前記ＦＰＧＡのエンファシス機能が有する多段階のプリエンファシスを用いる
   ことを特徴とする請求項５に記載のパルス生成装置。
7. 前記波形制御部は、前記波形成形手段として前記多段階のプリエンファシスの最大値を選択し、前記強度制御手段として前記多段階の電流強度の最大値を選択する
   ことを特徴とする請求項６に記載のパルス生成装置。

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