JP2013083541A - Ｒｆパルス信号生成用スイッチング回路、ｒｆパルス信号生成回路、および物標探知装置 - Google Patents

Ｒｆパルス信号生成用スイッチング回路、ｒｆパルス信号生成回路、および物標探知装置 Download PDF

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Abstract

【課題】安定動作させながら、ＲＦパルス信号の波形を高速に立ち下げることができるＲＦパルス信号生成用スイッチング回路を提供することにある。
【解決手段】ドレインスイッチング回路２１は、ｎ型からなる第１、第２、第３のＦＥＴ２１１，２１２，２１３を備える。第１、第３のＦＥＴ２１１，２１３のゲートには、制御パルスが印加され、ソースは接地されている。第１のＦＥＴ２１１のドレインは、第２のＦＥＴ２１２のゲートに接続し、第２のＦＥＴ２１２のドレインには、駆動電圧Ｖｄｓが印加される。第２のＦＥＴ２１２のソースと第３のＦＥＴ２１３のドレインは接続され、接続点がパワーＦＥＴ３１のドレインに接続されている。第２のＦＥＴ２１２のゲートソース間には、第２のＦＥＴ２１２がオフ状態からオン状態へ遷移する際のゲート電圧を補償するための電荷を供給するコンデンサ２１５が接続されている。
【選択図】 図２

Description

本発明は、レーダ装置等の物標探知装置に用いるパルス状の送信信号を生成するＲＦパルス信号生成回路、およびこれに用いるスイッチング回路に関するものである。
従来、レーダ装置等の物標探知装置では、高周波信号（ＲＦ信号）を探知領域に送信し、当該送信信号が物標に反射した反射信号を受信することで、物標の探知を行っている。
物標探知装置は、特許文献１にも示されているように、ＲＦ信号をパルス成形して、予め設定した送信期間にのみ、所定のパルス高からなるＲＦパルス信号が送信されるように制御している。そして、物標探知装置は、このような所定のパルス高からなるＲＦパルス信号が送信していない期間を受信期間として、反射信号を受信している。また、現在では、パルス圧縮処理への適用等から、Ｃ級増幅を用いることなく、Ａ級、ＡＢ級増幅を用いている。
このようなＲＦパルス信号を生成するためには、ＲＦ信号を増幅するパワーＦＥＴの出力を制御すればよく、パワーＦＥＴのゲート電圧を制御する方法と、特許文献１に示すようなパワーＦＥＴのドレイン電圧を制御する方法のいずれかが用いられている。
図７（Ａ）は、一般的なパワーＦＥＴのドレイン電圧を制御する従来のドレインスイッチング回路２１Ｐの回路図であり、図７（Ｂ）は動作説明図である。図７（Ａ）に示すように、従来のドレインスイッチング回路２１Ｐは、ｎ型の電界効果トランジスタ（ＦＥＴ）２１１Ｐ，２１３Ｐとｐ型のＦＥＴ２１２Ｐとを備える。ＦＥＴ２１１Ｐのゲートは、制御パルス入力端子２１４Ｃに接続されている。ＦＥＴ２１１Ｐのソースは接地されており、ＦＥＴ２１１Ｐのドレインは抵抗２１７Ｐを介して駆動電圧入力端子２１４Ｄに接続されている。ＦＥＴ２１１Ｐのドレインは、ＦＥＴ２１２Ｐ，２１３Ｐのゲートに接続されている。
ＦＥＴ２１２Ｐのソースは、駆動電圧入力端子２１４Ｄに接続されており、ＦＥＴ２１２Ｐのドレインは、ＦＥＴ２１３Ｐのドレインに接続されている。ＦＥＴ２１３Ｐのソースは接地されている。
制御パルス入力端子２１４Ｃには制御パルス信号が印加され、駆動電圧入力端子２１４Ｄには、駆動電圧Ｖｄｓが印加される。
このような構成からなるドレインスイッチング回路２１ＰにおけるＦＥＴ２１２ＰのドレインとＦＥＴ２１３Ｐのドレインとの接続点が、パワーＦＥＴのドレインに接続されている。そして、このドレインスイッチング回路２１Ｐの出力Ｄｃｏｎは、制御パルス信号がＬｏｗの期間ではＬｏｗ状態の略０［Ｖ］となり、パワーＦＥＴのドレイン電圧が略０［Ｖ］となる。このドレインスイッチング回路３１Ｐの出力Ｄｃｏｎは、制御パルス信号がＨｉの期間ではＨｉ状態の略Ｖｄｓ［Ｖ］となる。
特許第４０８１０３５号
しかしながら、パワーＦＥＴのゲート電圧を制御する方法では、一般にオペアンプを用いているが、一般的なオペアンプは立ち下がり時間が遅い。また、ｆｔの高いオペアンプでは立ち下がりが速くなるものの、出力波形のリンギング等の問題があり、動作の安定性が低い。
また、図７（Ａ）に示したドレインスイッチング回路２１Ｐでは、一般的に各ＦＥＴにＭＯＳＦＥＴを用いるが、ハイサイドＦＥＴに用いているＦＥＴ２１２Ｐはｐ型ＦＥＴであって入力容量が高く、立ち下がりの応答速度が遅い。このため、図７（Ｂ）の２１２Ｐレスポンスに示すように、制御パルス信号によって指定される送信期間の終了タイミングで高速にオフ状態にならない。これにより、送信期間の終了後すなわち受信期間の開始後も、駆動電圧がパワーＦＥＴのドレインに供給されてしまう。したがって、送信信号の一部が受信部へ流れ込んで、送信器間から受診期間に切り替わった直後の近距離領域に対する受信感度が低下してしまう。
このような問題を鑑みて、本発明の目的は、安定動作させながら、ＲＦパルス信号の波形を高速に立ち下げることができるＲＦパルス信号生成用スイッチング回路およびこれを用いたＲＦパルス信号生成回路を提供することにある。
この発明は、高周波信号をパルス波形に成形したＲＦパルス信号を生成するために高周波信号を増幅するパワーＦＥＴの出力を制御するＲＦパルス信号生成用スイッチング回路に関し、次の特徴的回路構成を有する。ＲＦパルス信号生成用スイッチング回路は、それぞれｎ型からなる第１、第２、第３のＦＥＴを備える。第１のＦＥＴは、パルスの立ち上がりタイミングおよび立ち下がりタイミングを与える制御パルスがゲートに入力されている。第２、第３のＦＥＴのゲートは、第１のＦＥＴのドレインに接続されている。さらに、第１のＦＥＴのソースおよび第３のＦＥＴのソースは接地されている。第１のＦＥＴのドレインには、抵抗を介して第１の駆動電圧が印加されている。第２のＦＥＴのドレインには第２の駆動電圧が印加されている。第２のＦＥＴのソースと第３のＦＥＴのドレインとが接続されており、当該接続点がパワーＦＥＴに接続されている。接続点と抵抗の第１の駆動電圧印加側との間にコンデンサが接続されている。
この構成では、ＲＦパルス信号生成回路の出力を最終的に制御するローサイドＦＥＴがｎ型のＦＥＴであるだけでなく、ハイサイドＦＥＴがｎ型のＦＥＴであるため、パルスの立ち下がりが急峻になる。また、ハイサイドＦＥＴのオフに充電されていたコンデンサから、ハイサイドＦＥＴのゲートに電流が供給されるので、ハイサイドＦＥＴがオフからオンに遷移する過程でのゲートソース間電圧が補償され、ハイサイドＦＥＴを確実にオン制御することができる。
また、この発明のＲＦパルス信号生成用スイッチング回路は、さらに、第４、第５のＦＥＴおよび整流素子を備えてもよい。第４のＦＥＴは、コンデンサの第１の駆動電圧印加側にドレインが接続され、第２のＦＥＴのゲートにソースが接続され、第１のＦＥＴのドレインにゲートが接続されている。整流素子は、第４のＦＥＴのゲートドレイン間に、該ゲートにカソードが接続するように配置されている。第５のＦＥＴは、第１のＦＥＴのゲートおよび第３のＦＥＴのゲートにドレインが接続されるとともに、該ドレインに第３の駆動電圧が印加され、ソースが接地され、ゲートに制御パルスが入力されている。
この構成では、ハイサイドＦＥＴである第２のＦＥＴがオフからオンに遷移する過程で、抵抗を介することなくゲート電流が供給されるので、ハイサイドＦＥＴに対してより高いゲート電流を供給することができる。これにより、より確実なハイサイドＦＥＴのオン制御が可能になる。
また、この発明のＲＦパルス信号生成回路は、上述のＲＦパルス信号生成用スイッチング回路と、第２のＦＥＴのソースと第３のＦＥＴのドレインとの接続点が、ドレインに接続されたパワーＦＥＴと、を備える。このパワーＦＥＴのゲートに高周波信号が入力される。
この構成では、上述のＲＦパルス信号生成用スイッチング回路を用いることで、パワーアンプのドレイン制御用パルスの立ち下がりが急峻になる。このような波形のドレイン制御用パルスを用いることで、パワーＦＥＴのドレインに対する駆動電圧の供給のオンからオフへの遷移を、急峻にすることができる。これにより、パルスの立ち下がりが急峻なＲＦパルス信号を出力することができる。
また、この発明のＲＦパルス信号生成回路では、パワーＦＥＴのゲートには、制御パルスによってパワーＦＥＴのゲート電圧を制御するゲート制御回路が接続されている。
この構成では、パワーＦＥＴのドレイン電圧制御とともに、ゲート電圧をドレイン電圧とは別に個別に制御することができる。
また、この発明のＲＦパルス信号生成回路では、ＲＦパルス信号生成用スイッチング回路によってパワーＦＥＴのドレインに駆動電圧が供給されるタイミングよりも後のタイミングで、パワーＦＥＴのゲートをオン制御するゲート電圧を印加するゲート電圧印加制御手段を備える。
この構成では、パワーＦＥＴのドレイン電圧が立ち上がった後に、パワーＦＥＴのゲートがオンされて、ＲＦ信号がパワーＦＥＴのゲートに入力されるので、パワーＦＥＴの増幅動作が安定する。これにより、安定したＲＦパルス信号の生成が可能になる。
また、この発明の物標探知装置は、送信部、送受切替部、受信部を備える。送信部は、上述のＲＦパルス信号生成回路を備えている。送受切替部は、送信部から出力されるＲＦパルス信号をアンテナへ出力し、ＲＦパルス信号が物標に反射してアンテナで受信された受信信号を受信部へ出力する。受信部は、受信信号に基づいて物標の探知データを生成する。
この構成では、上述のＲＦパルス信号生成回路を送信部に備えることで、安定し且つ立ち下がりの急峻なＲＦパルス信号を用いて、物標探知を行うことができる。これにより、送信期間から受信期間への切り替わり直後の送信ノイズを低減し、受信感度を向上させることができる。したがって、近距離の物標探知性能を向上させることができる。
この発明によれば、ＲＦパルス信号の生成動作を安定させながら、ＲＦパルス信号の波形を高速に立ち下げることができる。
本発明の実施形態に係るレーダ装置１の主要構成を示すブロック図である。 スイッチング制御部１２および増幅部１３の回路図である。 ドレインスイッチング回路２１の動作を説明するための図である。 ドレインスイッチング回路２１の各部タイミングチャートである。 スイッチング制御部１２および増幅部１３の各部タイミングチャートである。 本発明の実施形態に係る別の回路構成からなるドレインスイッチング回路２１Ａの回路図である。 一般的なパワーＦＥＴのドレイン電圧を制御する従来のドレインスイッチング回路２１Ｐの回路図およびその動作説明図である。
本発明の実施形態に係るＲＦパルス信号生成用スイッチング回路、ＲＦパルス信号生成回路および物標探知装置について、図を参照して説明する。なお、以下の実施形態では、物標探知装置としてレーダ装置を例に説明するが、ＲＦ信号をパルス波形に成形した信号を送信信号として用いる他の装置（例えば、ソナー装置や魚群探知装置等）にも、本願発明の構成を適用することができる。
図１は本発明の実施形態に係るレーダ装置１の主要構成を示すブロック図である。レーダ装置１は、制御部２、送信部１０（本発明の「ＲＦ信号生成回路」に相当する。）、受信部２０、リミッター４０、サーキュレータＣｉｒ、およびアンテナＡＮＴを備える。
制御部２は、レーダ装置１の電源制御等の全体制御を行うとともに、送信制御を行う。具体的には、制御部２は、高周波信号（ＲＦ信号）の生成タイミングを与えるＲＦ制御信号を生成し、送信部１０のＲＦ信号生成部１１へ出力する。また、制御部２は、ＲＦ信号を時間軸でパルス波形に成形するための制御パルスＰｃｏｎを生成する。制御パルスＰｃｏｎは、Ｈｉ、Ｌｏｗの二値からなる信号である。制御部２は、制御パルスＰｃｏｎを、送信部１０のスイッチング制御１２へ出力する。
送信部１０は、ＲＦ信号生成部１１、スイッチング制御部１２、増幅部１３を備える。ＲＦ信号生成部１１は、所定周波数（例えばＧＨｚ帯の周波数）の高周波信号（ＲＦ信号）を生成する。ＲＦ信号生成部１１は、ＲＦ信号を増幅部１３へ出力する。
スイッチング制御部１２および増幅部１３の具体的な回路構成および動作は後述する。概略的には、スイッチング制御部１２のドレインスイッチング回路２１（本発明の「ＲＦパルス信号生成用スイッチング回路」に相当する。）によって、増幅部１３のパワーＦＥＴ３１のドレイン電圧が制御される。また、スイッチング制御部１２のゲートスイッチング回路２２によって、パワーＦＥＴ３１のゲート電圧を制御される。このようなゲート電圧およびドレイン電圧の制御によって、パワーＦＥＴ３１で増幅されるＲＦ信号がパルス波形となって出力される。なお、この際、パワーＦＥＴ３１は、Ａ級増幅、もしくはＡＢ級増幅されるように、後述する各電圧が制御されている。このように増幅部１３から出力されたＲＦパルス信号は、サーキュレータＣｉｒへ出力される。
サーキュレータＣｉｒは、ＲＦパルス信号からなる送信信号を、アンテナＡＮＴへ伝送する。アンテナＡＮＴは、送信信号を電波として放射する。アンテナＡＮＴは、送信信号が物標に反射して得られる反射信号を受信し、受信信号をサーキュレータＣｉｒへ出力する。サーキュレータＣｉｒは、受信信号をリミッター４０へ出力する。リミッター４０は、サーキュレータＣｉｒ側から入力される信号を所定レベル以下に制限する。リミッター４０から出力された受信信号は受信部２０へ伝送される。
受信部４０は、ＬＮＡ４１および探知データ生成部４２を備える。ＬＮＡ４１は、受信信号を増幅して、探知データ生成部４２へ出力する。探知データ生成部４２は、増幅された受信信号を所定タイミング間隔でサンプリングすることで、探知データを生成する。この際、探知データ生成部４２は、上述のＲＦ信号にＦＭチャープ信号を用いている場合には、ＲＦ信号との乗算処理によりパルス圧縮を行ってもよい。また、探知データ生成部４２は、探知データのレベルに基づいて自装置周辺の物標の検出を行ったり、探知データに基づいて自装置周辺の物標探知画像を行ってもよい。このような物標検出や物標探知画像の生成は、既知の方法を用いればよく、ここでは具体的な説明を省略する。
次に、スイッチング制御部１２および増幅部１３の具体的な回路構成および動作について説明する。図２はスイッチング制御部１２および増幅部１３の回路図である。図３はドレインスイッチング回路２１の動作を説明するための図である。
図２に示すように、スイッチング制御部１２のドレインスイッチング回路２１は、第１のＦＥＴ２１１、第２のＦＥＴ２１２、第３のＦＥＴ２１３を備える。これら、第１、第２、第３のＦＥＴ２１１，２１２，２１３は、ｎ型のＭＯＳＦＥＴによって実現される。
第１のＦＥＴ２１１のゲートは、抵抗２１７Ａを介して制御パルス入力端子２１４Ｃに接続されている。第１のＦＥＴ２１１のソースは接地されている。第１のＦＥＴ２１１のドレインは、第２のＦＥＴ２１２のゲート接続されている。
また、第１のＦＥＴ２１１のドレインは、抵抗２１７Ｃおよびダイオード２１６を介して、第１の駆動電圧入力端子２１４Ｓに接続されている。この際、ダイオード２１６は、アノードが第１の駆動電圧入力端子２１４Ｓ側となり、カソードが抵抗２１７Ｃ側となるように接続されている。
ハイサイドＦＥＴとなる第２のＦＥＴ２１２のゲートは、第１のＦＥＴ２１１のドレインと抵抗２１７Ｃとに接続されている。第２のＦＥＴ２１２のドレインは、第２の駆動電圧入力端子２１４Ｄに接続されている。第２のＦＥＴ２１２のソースは、第３のＦＥＴ２１３のドレインに接続されている。
ダイオード２１６と抵抗２１７Ｃとの接続点と、第２のＦＥＴ２１２のソースとの間には、コンデンサ２１５が接続されている。
ローサイドＦＥＴとなる第３のＦＥＴ２１３のゲートは、抵抗２１７Ｂを介して制御パルス入力端子２１４Ｃに接続されている。第３のＦＥＴ２１３のソースは接地されている。第３のＦＥＴ２１３のドレインは、第２のＦＥＴ２１２のソースに接続されている。
この第２のＦＥＴ２１２のソースと第３のＦＥＴ２１３のドレインとの接続点が、インダクタ２３４を介して、増幅部１３のパワーＦＥＴ３１のドレインに接続されている。なお、この接続点はコンデンサ２３５を介して接地されている。
第１の駆動電圧入力端子２１４Ｓには、駆動電圧Ｖｓが印加されている。第２の駆動電圧入力端子２１４Ｄには、駆動電圧Ｖｄｓが印加されている。
このような回路構成において、制御パルス入力端子２１４Ｃに上述の制御パルスＰｃｏｎを反転した制御パルスＰｃｏｎｉが入力されると、ドレインスイッチング回路２１は、次に示すように動作する。なお、制御パルスＰｃｏｎｉは、制御パルス入力端子２１４Ｃの前段に反転回路を設けたり、制御部２において制御パルスＰｃｏｎと同時に生成することで実現できる。図４はドレインスイッチング回路２１の各部タイミングチャートである。
制御パルスＰｃｏｎｉがＨｉ状態では、第１のＦＥＴ２１１のゲート電圧が高くなり、第１のＦＥＴ２１１はオン状態となる。したがって、第１のＦＥＴ２１１のドレイン、すなわち図３のＡ点は、第１のＦＥＴ２１１のドレインソース間を介して接地され、Ｌｏｗ状態となる。これにより、第２のＦＥＴ２１２のゲート電圧が低くなり、第２のＦＥＴ２１２はオフ状態となり、ドレインソース間は導通されない。
また、制御パルスＰｃｏｎｉがＨｉ状態では、第３のＦＥＴ２１３のゲート電圧が高くなり、第３のＦＥＴ２１３はオン状態となる。したがって、第３のＦＥＴ２１３のドレイン、すなわち第２のＦＥＴ２１２のソースとの接続点は、第２のＦＥＴ２１２のドレインソース間を介して接地され、Ｌｏｗ状態となる。
これにより、第２のＦＥＴ２１２のソースと第３のＦＥＴ２１３のドレインとの接続点に接続されるパワーＦＥＴ３１のドレイン電圧は、Ｌｏｗ状態（略０［Ｖ］）となる。
また、第２のＦＥＴ２１２がオフ状態であり、第３のＦＥＴ２１３がオン状態であるので、第１の駆動電圧Ｖｓによる電流が、図３の破線２５０Ｃに示すように、ダイオード２１６、コンデンサ２１５、第３のＦＥＴ２１３のドレインソースを介して流れ、コンデンサ２１５が充電される。
次に、制御パルスＰｃｏｎｉがＨｉ状態からＬｏｗ状態に遷移すると、第１のＦＥＴ２１１および第３のＦＥＴ２１３のゲート電圧が低下し、第１のＦＥＴ２１１と第３のＦＥＴ２１３がオフ状態になる。
これにより、第１のＦＥＴ２１１のドレインの電圧、すなわち図３のＡ点の電圧が上昇する。この際、第３のＦＥＴ２１３のドレイン電圧、すなわち第２のＦＥＴ２１２のソース電圧も上昇する。したがって、このままでは、第２のＦＥＴ２１２のゲートソース間電圧が低く、第２のＦＥＴ２１２をオンできない。
しかしながら、本実施形態の構成では、第１のＦＥＴ２１１と第３のＦＥＴ２１３がオフ状態になると、コンデンサ２１５に充電されていた電荷が、図３の破線２５０Ｄに示すように、抵抗２１７Ｃを介して、第２のＦＥＴ２１２のゲートに供給される。そして、このコンデンサ２１５の電荷供給により、第２のＦＥＴ２１２のゲートソース電圧がゲートソース電圧閾値を超えると、ゲート電流が流れて、第２のＦＥＴ２１２がオン状態に遷移する。
第２のＦＥＴ２１２がオン状態に遷移すると、第２のＦＥＴ２１２のドレインソース間が導通し、第２のＦＥＴ２１２のソースと第３のＦＥＴ２１３のドレインとの接続点は第２の駆動電圧Ｖｄｓまで上昇する。これにより、パワーＦＥＴ３１のドレイン電圧はＨｉ状態（略Ｖｄｓ［Ｖ］）となる。
このように、本実施形態の構成を用いれば、ハイサイドＦＥＴにｎ型ＦＥＴを用いても、制御パルスに基づいて、確実且つ安定して、パワーＦＥＴ３１のドレイン電圧を、Ｌｏｗ状態（略０［Ｖ］）からＨｉ状態（略Ｖｄｓ［Ｖ］）に遷移させる制御を、行うことができる。
次に、制御パルスＰｃｏｎｉがＬｏｗ状態からＨｉ状態に再び遷移すると、第１のＦＥＴ２１１および第３のＦＥＴ２１３のゲート電圧が高くなり、第１のＦＥＴ２１１と第３のＦＥＴ２１３がオン状態になる。これら第１のＦＥＴ２１１および第３のＦＥＴ２１３は、ソースが接地されているので、制御パルスＰｃｏｎｉがＬｏｗ状態からＨｉ状態に遷移すると高速にオン状態に遷移する。
そして、第１のＦＥＴ２１１のドレイン電圧が低くなることにより、第２のＦＥＴ２１２がオフ状態となる。この際、第２のＦＥＴ２１２が、ｐ型のＦＥＴと比較して電子の移動度が高い、すなわち入力容量が小さいｎ型ＦＥＴであり、当該第２のＦＥＴ２１２のゲートが第１のＦＥＴ２１１のドレインに接続していることにより、第２のＦＥＴ２１２のオン状態時に入力容量に充電された電荷は、第１のＦＥＴ２１１のドレインソースを介してグランドへ高速で放電される。また、第２のＦＥＴ２１２のソースが、オン状態である第３のＦＥＴ２１３を介して接地される。このため、第２のＦＥＴ２１２に残留する電荷も、第３のＦＥＴ２１３のドレインソースを介してグランドへ高速で放電される。これにより、第２のＦＥＴ２１２は、オン状態からオフ状態へ高速に遷移する。なお、このように第２のＦＥＴ２１２がオフ状態に遷移すると、上述のように再びコンデンサ２５０が充電される。
このような構成とすることで、制御パルスＰｃｏｎｉがＬｏｗ状態からＨｉ状態に遷移するタイミングでは、パワーＦＥＴ３１のドレイン電圧を、急速にＬｏｗ状態（略０［Ｖ］）に制御することができる。
そして、上述の動作を繰り返すことにより、制御パルスＰｃｏｎｉに応じて、パワーＦＥＴ３１のドレイン電圧のＨｉ状態とＬｏｗ状態とを安定して制御することができ、且つ、ドレイン電圧をＨｉ状態からＬｏｗ状態へ遷移させる速度を高速化することができる。
ゲートスイッチング回路２２は、オペアンプ２２１を備える。オペアンプ２１１には、正電圧印加端子２２４Ａを介して正の駆動電圧Ｖ＋が印加され、負電圧印加端子２２４Ｂを介して負の駆動電圧Ｖ−が印加されている。オペアンプ２２１の非反転入力端子は、制御パルス入力端子２２３に接続されている。オペアンプ２２１の反転入力端子は、正電圧印加端子２２４Ａに接続されている。オペアンプ２２１の出力端子は、抵抗２２２を介して反転入力端子に接続されている。オペアンプ２１１の出力端子は、抵抗２３１、インダクタ２３２を介して、パワーＦＥＴ３１のゲートに接続されている。抵抗２３１とインダクタ２３２の接続点は、コンデンサ２３３を介して接地されている。
このような構成のゲートスイッチング回路２２を用いることで、次に示すようなパワーＦＥＴ３１のゲート電圧制御を行うことができる。図５はスイッチング制御部１２および増幅部１３の各部タイミングチャートである。
上述の構成により、ゲートスイッチング回路２２は、制御パルス入力端子２２３に制御パルスＰｃｏｎが入力されると、制御パルスＰｃｏｎのＨｉ−Ｌｏｗ遷移に応じて電圧値が変化するゲート制御信号を出力する。このゲート制御信号の電圧により、パワーＦＥＴ３１のゲート電圧が制御される。
より具体的には、図５に示すように、制御パルスＰｃｏｎがＨｉ状態に遷移したタイミングから所定時間遅延したタイミングで、パワーＦＥＴ３１のゲート電圧がＨｉ状態（例えば、所定の正電圧）に制御される。この際、図５に示すように、ゲート電圧がＨｉ状態に立ち上がるタイミングは、上述のドレインスイッチング回路２１によってパワーＦＥＴ２１のドレイン電圧がＨｉ状態に制御されるタイミングよりも遅くなるように、設定されている。なお、このタイミング制御は、ゲートスイッチング回路２２の各素子特性等で実現することもできるが、別途遅延回路を備えてもよい。さらには、制御部２において、制御パルスＰｃｏｎの立ち上がりタイミング（Ｌｏｗ状態からＨｉ状態に遷移するタイミング）を、当該制御パルスＰｃｏｎの反転パルスである制御パルスＰｃｏｎｉの立ち下がりタイミング（Ｈｉ状態からＬｏｗ状態に遷移するタイミング）から所定時間遅延して、制御パルスＰｃｏｎ，Ｐｃｏｎｉを出力するようにしてもよい。
また、図５に示すように、制御パルスＰｃｏｎがＬｏｗ状態に遷移したタイミングから所定時間遅延したタイミングで、パワーＦＥＴ３１のゲート電圧がＬｏｗ状態（例えば、所定の負電圧）に制御される。
増幅部１３は、上述するパワーＦＥＴ３１を備える。パワーＦＥＴ３１は、例えばＧａＡｓ半導体等による高出力系のＦＥＴによって実現される。パワーＦＥＴ３１のゲートは、入力整合回路３４１、入力コンデンサ３３１を介して、ＲＦ入力端子３２１に接続されている。パワーＦＥＴ３１のソースは接地されている。パワーＦＥＴ３１のドレインは、出力整合回路３４２、出力コンデンサ３３２を介して、ＲＦ出力端子３２２に接続されている。
ＲＦ入力端子３２１には、ＲＦ信号生成部１１から出力されたＲＦ信号が入力される。パワーＦＥＴ３１は、ドレイン電圧とゲート電圧がともにＨｉ状態に制御される期間にＲＦ信号を増幅して、ＲＦ出力端子３２２へ出力する。
より具体的には、図５に示すように、まず、制御パルスＰｃｏｎｉに基づいて、パワーＦＥＴ３１のドレイン電圧がＨｉ状態に制御され、パワーＦＥＴ３１のドレインに駆動電圧Ｖｄｓが供給される。次に、制御パルスＰｃｏｎに基づいて、パワーＦＥＴ３１のゲート電圧がＨｉ状態に制御される。このように、ドレイン電圧およびゲート電圧がＨｉ状態に制御されると、パワーＦＥＴ３１がＲＦ信号を増幅する。したがって、ＲＦ出力端子の電位は、Ｌｏｗ状態からＨｉ状態に遷移する。これにより、ＲＦパルス信号の立ち上がり波形が実現される。
次に、制御パルスＰｃｏｎｉに基づいて、パワーＦＥＴ３１のドレイン電圧がＬｏｗ状態に制御されると、パワーＦＥＴ３１のドレインに駆動電圧Ｖｄｓが供給されなくなる。これにより、パワーＦＥＴ３１の増幅が停止して、ＲＦ信号の出力が遮断される。この増幅停止にしたがって、ＲＦ出力端子の電位はＨｉ状態からＬｏｗ状態に遷移して、ＲＦパルス信号の立ち下がり波形が実現される。
この際、上述のように、本実施形態のドレインスイッチング回路３１を用いれば、パワーＦＥＴ３１のドレイン電圧を急激にＬｏｗ状態にすることができるので、ＲＦパルス信号の立ち下がり波形を急峻にすることができる。これにより、ＲＦパルス信号の立ち下がり直後、すなわち送信期間から受信期間に切り替わった直後であっても、ＲＦパルス信号は送信部１０から出力されない。
また、パワーＦＥＴ３１のドレイン電圧の制御によって、ＲＦパルス信号の波形成形を行っているため、一般的なＡ級、ＡＢ級増幅におけるアイドリング電流（ＲＦ信号の無印加時）によって生じる送信ノイズがＲＦ出力端子３２２すなわち送信部１０から出力されることを防止できる。
これにより、ＲＦパルス信号の立ち下がり直後の期間における受信部２０の受信感度の低下を防止できる。したがって、自装置から近距離に存在する物標を検出する性能を向上させることができる。
また、パワーＦＥＴ３１のゲート電圧は、ドレイン電圧の低下後も所定時間に亘りＨｉ状態であるが、ドレイン電圧が低下していることにより、ＲＦ信号は、ＲＦ出力端子３２２へ出力されることはない。これにより、ゲートスイッチング回路２２に、立ち下がりの遅いが正負の電圧を出力できるオペアンプを用いることが可能になる。したがって、正負のゲート電圧を必要とするパワーＦＥＴ３１のゲート電圧を制御する回路を、比較的簡素な構造で実現することができる。
次に、ドレインスイッチング回路の別の回路構成について、図を参照して説明する。図６は本発明の実施形態に係る別の回路構成からなるドレインスイッチング回路２１Ａの回路図である。図６に示すドレインスイッチング回路２１Ａは、図２、図３に示したドレインスイッチング回路２１に対して、第４のＦＥＴ２５１、第５のＦＥＴ２５２、整流素子２５３を追加したものである。また、図６に示すドレインスイッチング回路２１Ａは、図２、図３に示したドレインスイッチング回路２１に対して、第１のＦＥＴ２１１、第３のＦＥＴ２１３のゲート側の回路構成、および第１のＦＥＴ２１１のドレインと第２のＦＥＴ２１２ゲートに接続する回路構成を変更したものである。
第４のＦＥＴ２５１と第５のＦＥＴ２５２は、ｎ型のＭＯＳＦＥＴによって実現される。
第１のＦＥＴ２１１と第３のＦＥＴ２１３のゲートは、第５のＦＥＴ２５２のドレインに接続されている。当該接続点は、抵抗２１７を介して、第３の駆動電圧印加端子２１４ＳＳＳに接続されている。第３の駆動電圧印加端子２１４ＳＳには、第３の駆動電圧Ｖｓｓが印加される。
第５のＦＥＴ２５２のゲートは、抵抗２１７Ｄを介して制御パルス入力端子２１４Ｃに接続されている。第５のＦＥＴ２５２のソースは接地されている。
第１のＦＥＴ２１１のソースは接地されている。第１のＦＥＴ２１１のドレインは、第４のＦＥＴ２５１のゲート接続されている。第４のＦＥＴ２５１のソースは、第２のＦＥＴ２１２のゲートに接続されている。
また、第１のＦＥＴ２１１のドレインは、ダイオード２５３を介して、第２のＦＥＴ２１２のゲートに接続されている。言い換えれば、第４のＦＥＴ２５１のソースとゲートは、ダイオード２５３を介して接続されている。この際、ダイオード２５３のアノードは第２のＦＥＴ２１２のゲート（第４のＦＥＴ２５１のソース）に接続され、カソードは第１のＦＥＴ２１１のドレイン（第４のＦＥＴ２５１のゲート）に接続されている。
また、第１のＦＥＴ２１１のドレインは、抵抗２１７Ｃおよびダイオード２１６を介して、第１の駆動電圧入力端子２１４Ｓに接続されている。この際、ダイオード２１６のアノードは第１の駆動電圧入力端子２１４Ｓに接続され、カソードは抵抗２１７Ｃに接続されている。
第２のＦＥＴ２１２のドレインは、第２の駆動電圧入力端子２１４Ｄに接続されている。第２のＦＥＴ２１２のソースは、第３のＦＥＴ２１３のドレインに接続されている。
ダイオード２１６と抵抗２１７Ｃとの接続点と、第２のＦＥＴ２１２のソースとの間には、コンデンサ２１５が接続されている。そして、コンデンサ２１５におけるダイオード２１６と抵抗２１７Ｃとの接続点側の端部が、第４のＦＥＴ２５１のドレインに接続されている。
第３のＦＥＴ２１３のソースは接地されている。第３のＦＥＴ２１３のドレインは、第２のＦＥＴ２１２のソースに接続されている。
この第２のＦＥＴ２１２のソースと第３のＦＥＴ２１３のドレインとの接続点は、図２と同様に、増幅部１３のパワーＦＥＴ３１のドレインに接続されている。
このような構成からなる図６のドレインスイッチング回路２１Ａでは、第１のＦＥＴ２１１のオンオフ状態が、第５のＦＥＴ２５２のオンオフ状態に対して逆転するため、制御パルス入力端子２１４Ｃに制御パルスＰｃｏｎが入力されれば、図２、図３に示した制御パルスＰｃｏｎｉが第１のＦＥＴ２１１のゲートに入力される状態と同等の制御が可能になる。
また、第１のＦＥＴ２１１がオン状態の時には、第４のＦＥＴ２５１はオフ状態となる。さらに、第２のＦＥＴ２１２もオフ状態となる。したがって、コンデンサ２１５は、図３の場合と同様に、第１の駆動電圧Ｖｓによって充電される。
一方、第１のＦＥＴ２１１がオフ状態の時には、第４のＦＥＴ２５１はオン状態となる。したがって、第４のＦＥＴ２５１のドレインソース間を介して、コンデンサ２１５に充電された電荷が第２のＦＥＴ２１２のゲートに供給される。これにより、図３の場合と同様に、安定したスイッチング動作を実現することができる。
さらに、図６の構成では、抵抗２１７Ｃを介することなく、第４のＦＥＴ２５１のドレインソース間を介して、電荷が給電されるので、給電電荷量を、図２、図３に示す回路よりも高くすることができ、より確実に、第２のＦＥＴ２１２のオン制御を行うことができる。
また、上述の図２、図３に示したドレインスイッチング回路２１と同じ動作をする。したがって、制御パルスＰｃｏｎの一種類だけ生成すればよく、制御パルスの生成構成及び処理を簡素化することができる。
１：レーダ装置、２：制御部、１０：送信部、２０：受信部、Ｃｉｒ：サーキュレータ、ＡＮＴ：アンテナ、
１１：ＲＦ信号生成部、１２：スイッチング信号生成部、１３：増幅部、
２１，２１Ｐ：ドレインスイッチング回路、
３１：パワーＦＥＴ、
４０：受信部、４１：ＬＮＡ、４２：探知データ生成部、
５０：リミッター、
２１１：第１のＦＥＴ、２１２：第２のＦＥＴ、２１３：第３のＦＥＴ、
２１４Ｃ：制御パルス入力端子、２１４Ｓ：第１の駆動電圧入力端子、２１４Ｄ：第２の駆動電圧入力端子、２１５：コンデンサ、２１６：ダイオード、２１７Ａ，２１７Ｂ，２１７Ｃ，２１７Ｄ，２１７Ｅ：抵抗、
２２１：オペアンプ、２２２：抵抗、２２３：制御パルス入力端子、２２４Ａ：正電圧印加端子、２２４Ｂ：負電圧印加端子、
２３１：抵抗、２３２，２３４：インダクタ、２３３，２３５：コンデンサ、
２５１：第４のＦＥＴ、２５２：第５のＦＥＴ、２５３：ダイオード、
３２１：ＲＦ入力端子、３２２：ＲＦ出力端子、３３１：入力コンデンサ、３３２：出力コンデンサ、３４１：入力整合回路、３４２：出力整合回路、
２１１Ｐ，２１３Ｐ：ｎ型のＦＥＴ、
２１２Ｐ：ｐ型のＦＥＴ、

Claims (6)

  1. 高周波信号をパルス波形に成形したＲＦパルス信号を生成するために前記高周波信号を増幅するパワーＦＥＴの出力を制御するＲＦパルス信号生成用スイッチング回路であって、
    パルスの立ち上がりタイミングおよび立ち下がりタイミングを与える制御パルスがゲートに入力されるｎ型からなる第１のＦＥＴと、
    前記第１のＦＥＴのドレインにゲートが接続したｎ型からなる第２のＦＥＴおよび第３のＦＥＴと、を備え、
    前記第１のＦＥＴのソースおよび前記第３のＦＥＴのソースは接地され、
    前記第１のＦＥＴのドレインには、抵抗を介して第１の駆動電圧が印加され、
    前記第２のＦＥＴのドレインには第２の駆動電圧が印加され、
    前記第２のＦＥＴのソースと前記第３のＦＥＴのドレインとが接続されており、当該接続点が前記パワーＦＥＴに接続され、
    前記接続点と前記抵抗の前記第１の駆動電圧印加側との間にコンデンサが接続されている、ＲＦパルス信号生成用スイッチング回路。
  2. 請求項１に記載のＲＦパルス信号生成用スイッチング回路であって、
    前記コンデンサの前記第１の駆動電圧印加側にドレインが接続され、前記第２のＦＥＴのゲートにソースが接続され、前記第１のＦＥＴのドレインにゲートが接続された第４のＦＥＴと、
    該第４のＦＥＴのゲートドレイン間に、該ゲートにカソードが接続するように配置された整流素子と、
    前記第１のＦＥＴのゲートおよび前記第３のＦＥＴのゲートにドレインが接続されるとともに、該ドレインに第３の駆動電圧が印加され、ソースが接地され、ゲートに前記制御パルスが入力される第５のＦＥＴと、を備えた、ＲＦパルス信号生成用スイッチング回路。
  3. 請求項１または請求項２に記載のＲＦパルス信号生成用スイッチング回路と、
    前記第２のＦＥＴのソースと前記第３のＦＥＴのドレインとの接続点が、ドレインに接続されたパワーＦＥＴと、を備え、
    該パワーＦＥＴのゲートに前記高周波信号が入力されている、ＲＦパルス信号生成回路。
  4. 請求項３に記載のＲＦパルス信号生成回路であって、
    前記パワーＦＥＴのゲートには、前記制御パルスによって、前記パワーＦＥＴのゲート電圧を制御するゲート制御回路が接続されている、ＲＦパルス信号生成回路。
  5. 請求項４に記載のＲＦパルス信号生成回路であって、
    前記ＲＦパルス信号生成用スイッチング回路によって前記パワーＦＥＴのドレインに駆動電圧が供給されるタイミングよりも後のタイミングで、前記パワーＦＥＴのゲートをオン制御するゲート電圧を印加するゲート電圧印加制御手段を備える、ＲＦパルス信号生成回路。
  6. 請求項３乃至請求項５のいずれかに記載のＲＦパルス信号生成回路を備えた送信部と、
    前記送信部から出力される前記ＲＦパルス信号をアンテナへ出力し、前記ＲＦパルス信号が物標に反射して前記アンテナで受信された受信信号を受信部へ出力する送受切替部と、
    前記受信信号に基づいて前記物標の探知データを生成する受信部と、を備えた物標探知装置。
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