JPWO2012096154A1 - 薄膜トランジスタ基板及び製造方法 - Google Patents

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Abstract

本発明は、チャンネル保護層を設けた薄膜トランジスタを高温でアニール処理した際の、ソース電極及びドレイン電極におけるヒロック発生を防止するものである。酸化物半導体膜（１４）のチャネル部を覆うように島状に設けられたチャネル保護層（１５ａ）を有する薄膜トランジスタ基板の、ソース電極（１６Ｓ）及びドレイン電極（１６Ｄ）を、アルミニウム合金膜、又は、アルミニウム合金膜を含む積層膜で構成する。

Description

本発明は、酸化物半導体膜を備えた薄膜トランジスタを有する薄膜トランジスタ基板、表示装置、及び薄膜トランジスタ基板の製造方法に関する。
一般に、アクティブマトリクス基板としては、画像の最小単位である各画素毎に、スイッチング素子として薄膜トランジスタ（Thin Film Transistor、以下、「ＴＦＴ」とも称する）が設けられた薄膜トランジスタ基板（以下、「ＴＦＴ基板」とも称する）が広く用いられている。
一般的な構成のＴＦＴは、例えば、絶縁基板上に設けられたゲート電極と、ゲート電極を覆うように設けられたゲート絶縁膜と、ゲート絶縁膜上にゲート電極に重なるように島状に設けられた半導体層と、半導体層上に互いに対峙するように設けられたソース電極及びドレイン電極とを備えている。
ＴＦＴ基板は、基板上にＴＦＴがマトリクス状に複数設けられ、そして、それらを覆うように絶縁膜が設けられて表面が平坦化され、さらに、その絶縁膜上に画素電極が各ＴＦＴに対応して複数形成された構成を有する。また、液晶表示パネルは、ＴＦＴ基板に対向するように対向基板が配置され、ＴＦＴ基板及び対向基板の間に液晶層が設けられた構成を有する。
近年、ＴＦＴ基板では、画像の最小単位である各画素のＴＦＴとして、アモルファスシリコン（ａ−Ｓｉ）からなる半導体層に代わって、酸化物半導体からなる半導体膜（以下、「酸化物半導体膜」とも称する）を用いたＴＦＴが提案されている。酸化物半導体膜は、ａ−Ｓｉ半導体膜と比較して、スイッチング特性が高く良好なオフ電流値を示す、電子移動度が大きい、低温プロセスが可能、等の点で優れている。特に、スイッチング特性が高く良好なオフ電流値を示すことにより、ＴＦＴを補助容量のレイアウトのコンパクト化が可能となり、開口率が高くなることによる低消費電力化や、高精細化が期待されている。
ところで、酸化物半導体は、電気的特性が酸素濃度に大きく依存することが知られている。そのため、例えば熱処理によって酸化物半導体膜の周囲の酸素濃度が変化することにより、酸化物半導体膜の電気的特性が劣化する問題がある。
特許文献１には、ゲート電極の上において、ソース電極とドレイン電極から露出した半導体層の側面の少なくとも一部を覆うチャネル保護層を備えた構成の酸化物半導体ＴＦＴが開示されている。ここで、ソース電極及びドレイン電極は、例えばＭｏ膜、Ａｌ膜、及びＭｏ膜の積層体として形成されている。そして、このようにチャネル保護層が設けられていることにより、パッシベーション膜等の形成のための熱処理を行っても、半導体層に含まれる酸素濃度が変化することが抑制され、電気的特性の劣化が抑制されると記載されている。さらに、半導体層の劣化した電気的特性を回復させるために３５０℃以上の高温で熱処理を行うと、半導体層とソース電極・ドレイン電極とが反応してソース電極・ドレイン電極にヒロック（凹凸）が生じる問題があるが、パッシベーション膜等の形成のための熱処理を行っても半導体層の電気的特性の劣化が抑制されることにより、ソース電極・ドレイン電極を形成した後には３５０℃での熱処理が行われないことが記載されている。
特開２０１０−１２３７４８号公報
しかしながら、特許文献１のようにチャネル保護層を設けた構成であっても、パッシベーション膜の形成等の熱処理によって半導体層の電気的特性が劣化することは完全には避けられず、３５０℃程度の高温でアニール処理を行うことにより、劣化した半導体層の電気的特性を回復させることが望ましい。
本発明は、電気的特性に優れた酸化物半導体ＴＦＴを得ることにより、そのＴＦＴを備えたＴＦＴ基板について、低消費電力化、高精細化を実現することを目的とする。
本発明の液晶表示装置は、基板と、
基板上に設けられたゲート電極と、
基板上に設けられ、ゲート電極を覆うゲート絶縁膜と、
ゲート絶縁膜上に設けられ、ゲート電極に対向する位置にチャネル部が形成された酸化物半導体膜と、
酸化物半導体膜上に設けられ、チャネル部を島状に覆うチャネル保護層と、
酸化物半導体膜上に設けられ、チャネル部及びチャネル保護層を介して互いに離間して設けられたソース電極及びドレイン電極と、
ソース電極及びドレイン電極の上層に設けられた層間絶縁膜と、
を備えたものであって、
ソース電極及びドレイン電極は、アルミニウム合金膜、または、アルミニウム合金膜を含む積層膜で構成されていることを特徴とする。
上記の構成によれば、酸化物半導体膜のチャネル部を覆うように島状にチャネル保護層が設けられているので、酸化物半導体膜のチャネル部が高温に曝されて電気的特性が劣化するのを抑制することができる。
また、上記の構成によれば、ソース電極及びドレイン電極がアルミニウム合金膜、または、アルミニウム合金膜を含む積層膜で構成されているので、ソース電極・ドレイン電極が優れた耐熱性を有する。そのため、ソース電極及びドレイン電極を形成する工程よりも後の工程において、３５０℃程度の高温で熱処理を行っても、ソース電極・ドレイン電極の表面にヒロック（凹凸）が生じたり、酸化物半導体膜とソース電極・ドレイン電極とが反応して酸化物半導体膜の電気的特性が劣化したりする虞がない。従って、例えば層間絶縁膜形成後、酸化物半導体膜の電気的特性を回復させるために３５０℃程度の高温でアニール処理を行うことが可能となり、電気的特性に優れたＴＦＴを得ることができる。そして、ＴＦＴが優れた電気的特性を有することにより、ＴＦＴ基板においてＴＦＴ等のレイアウトのコンパクト化が可能となり、開口率向上に伴って低消費電力化や高精細化が実現できる。
本発明の薄膜トランジスタ基板は、チャネル保護層が遮光性を有することが好ましい。
上記の構成によれば、チャネル保護層が遮光性を有するので、酸化物半導体膜に光が照射されることにより電気的特性が変化するのを抑制することができる。また、チャネル保護層が島状に設けられているので、酸化物半導体膜において、チャネル部以外の領域は遮光されない構成となっている。そのため、チャネル部以外の領域が遮光されることによる開口率の低下を抑制することができる。
上記チャネル保護層は、遮光性を有する感光性樹脂膜を含む複数の膜の積層体で形成されていてもよく、遮光性を有する金属膜を含む複数の膜の積層体で形成されていてもよい。
チャネル保護層が遮光性を有する感光性樹脂膜を含む複数の膜の積層体で形成されている場合、積層体を構成する複数の膜は、絶縁性樹脂膜、絶縁性樹脂膜の上層の酸化物半導体膜、及び酸化物半導体膜の上層の遮光性感光性樹脂膜であってもよい。
また、チャネル保護層が遮光性を有する感光性樹脂膜を含む複数の膜の積層体で形成されている場合、積層体を構成する複数の膜は、絶縁性樹脂膜、絶縁性樹脂膜の上層の遮光性金属膜、及び遮光性金属膜の上層の感光性絶縁膜であってもよい。
本発明の薄膜トランジスタは、ソース電極及びドレイン電極を構成するアルミニウム合金膜は、３５０℃以上の耐熱性を有することが好ましい。３５０℃以上の耐熱性を有するアルミニウム合金膜としては、主成分がアルミニウムであって、副成分がケイ素（Ｓｉ）、ネオジム（Ｎｄ）、銅（Ｃｕ）、ニッケル（Ｎｉ）及びランタン（Ｌａ）からなる群より選ばれる少なくとも１種である合金からなる合金膜が挙げられる。
本発明の表示装置は、本発明の薄膜トランジスタ基板と、薄膜トランジスタ基板に対向して配置された対向基板と、薄膜トランジスタ基板と該対向基板との間に設けられた表示媒体層と、を備えたことを特徴とする。
本発明の表示装置は、表示媒体層が液晶層である場合に好適である。
本発明の薄膜トランジスタ基板の製造方法は、基板と、基板上に設けられたゲート電極と、基板上に設けられ、ゲート電極を覆うゲート絶縁膜と、ゲート絶縁膜上に設けられ、ゲート電極に対向する位置にチャネル部が形成された酸化物半導体膜と、酸化物半導体膜上に設けられ、チャネル部を島状に覆うチャネル保護層と、酸化物半導体膜上に設けられ、チャネル部及びチャネル保護層を介して互いに離間して設けられたソース電極及びドレイン電極と、ソース電極及びドレイン電極の上層に設けられた層間絶縁膜と、を備えたものであって、
基板の上にゲート電極を形成し、
ゲート電極の上にゲート絶縁膜を形成し、
ゲート絶縁膜の上に酸化物半導体膜を形成し、
酸化物半導体膜のチャネル部を覆うように島状にチャネル保護層を形成し、
酸化物半導体膜及びチャネル保護層の上に、アルミニウム合金膜、または、アルミニウム合金膜を含む積層膜でソース電極及びドレイン電極を形成し、
ソース電極及びドレイン電極の上に層間絶縁膜を形成し、
その後、上記層間絶縁膜を２００〜３５０℃でアニールすることを特徴とする。
上記の方法によれば、酸化物半導体膜のチャネル部を覆うように島状にチャネル保護層を設けるので、酸化物半導体膜のチャネル部が高温に曝されて電気的特性が劣化するのを抑制することができる。
また、上記の方法によれば、ソース電極及びドレイン電極をアルミニウム合金膜、または、アルミニウム合金膜を含む積層膜で形成するので、ソース電極・ドレイン電極が優れた耐熱性を有することとなる。そのため、ソース電極及びドレイン電極を形成する工程よりも後の工程において、３５０℃程度の高温で熱処理を行っても、ソース電極・ドレイン電極の表面にヒロック（凹凸）が生じたり、酸化物半導体膜とソース電極・ドレイン電極とが反応して酸化物半導体膜の電気的特性が劣化したりする虞がない。従って、例えば層間絶縁膜形成後、酸化物半導体膜の電気的特性を回復させるために３５０℃程度の高温でアニール処理を行うことが可能となり、電気的特性に優れたＴＦＴを得ることができる。そして、ＴＦＴが優れた電気的特性を有することにより、ＴＦＴ基板においてＴＦＴ等のレイアウトのコンパクト化が可能となり、開口率向上に伴って低消費電力化や高精細化が実現できる。
本発明の薄膜トランジスタ基板の製造方法は、チャネル保護層を、遮光性を有する材料で形成することが好ましい。
上記の方法によれば、チャネル保護層を遮光性を有する材料で形成するので、酸化物半導体膜に光が照射されることにより電気的特性が変化するのを抑制することができる。また、チャネル保護層が島状に設けられているので、酸化物半導体膜において、チャネル部以外の領域は遮光されない構成となっている。そのため、チャネル部以外の領域が遮光されることによる開口率の低下を抑制することができる。
本発明の薄膜トランジスタ基板の製造方法は、チャネル保護層を、遮光性を有する感光性樹脂膜を含む複数の膜を積層して形成してもよく、遮光性を有する金属膜を含む複数の膜を積層して形成してもよい。
チャネル保護層を遮光性を有する感光性樹脂膜を含む複数の膜を積層して形成する場合、チャネル保護層として積層する複数の膜は、絶縁性樹脂膜、絶縁性樹脂膜の上層の酸化物半導体膜、及び酸化物半導体膜の上層の遮光性感光性樹脂膜であってもよい。
また、チャネル保護層を遮光性を有する金属膜を含む複数の膜を積層して形成する場合、チャネル保護層として積層する複数の膜は、絶縁性樹脂膜、絶縁性樹脂膜の上層の遮光性金属膜、及び遮光性金属膜の上層の感光性絶縁膜であってもよい。
本発明の薄膜トランジスタ基板の製造方法は、ソース電極及びドレイン電極を構成するアルミニウム合金膜は、３５０℃以上の耐熱性を有することが好ましい。３５０℃以上の耐熱性を有するアルミニウム合金膜としては、主成分がアルミニウムであって、副成分がケイ素（Ｓｉ）、ネオジム（Ｎｄ）、銅（Ｃｕ）、ニッケル（Ｎｉ）及びランタン（Ｌａ）からなる群より選ばれる少なくとも１種である合金からなる合金膜が挙げられる。
本発明によれば、酸化物半導体膜のチャネル部を覆うように島状にチャネル保護層が設けられているので、酸化物半導体膜のチャネル部が高温に曝されてＴＦＴの電気的特性が劣化するのを抑制することができる。また、本発明によれば、ソース電極及びドレイン電極がアルミニウム合金膜、または、アルミニウム合金膜を含む積層膜で構成されているので、ソース電極・ドレイン電極が優れた耐熱性を有する。そのため、ソース電極及びドレイン電極を形成する工程よりも後の工程において、３５０℃程度の高温で熱処理を行っても、ソース電極・ドレイン電極の表面にヒロック（凹凸）が生じたり、酸化物半導体膜とソース電極・ドレイン電極とが反応して酸化物半導体膜の電気的特性が劣化したりする虞がない。従って、例えば層間絶縁膜形成後、酸化物半導体膜の電気的特性を回復させるために３５０℃程度の高温でアニール処理を行うことが可能となり、電気的特性に優れたＴＦＴを得ることができる。そして、ＴＦＴが優れた電気的特性を有することにより、ＴＦＴ基板においてＴＦＴ等のレイアウトのコンパクト化が可能となり、開口率向上に伴って低消費電力化や高精細化が実現できる。
液晶表示装置の概略平面図である。 図１のII-II線における断面図である。 ＴＦＴ基板の要部を拡大して示す平面図である。 実施形態１のＴＦＴの拡大平面図である。 図４のＶ−Ｖ線における断面図である。 （ａ）〜（ｃ）は、実施形態１のＴＦＴ基板の製造方法を示す説明図である。 （ａ）及び（ｂ）は、実施形態１のＴＦＴ基板の製造方法を示す説明図である。 実施例（Ａ１）及び比較例（Ｂ１）にかかるＴＦＴについて、ゲート電圧とドレイン電流との関係を示すグラフである。 実施例（Ａ２及びＡ３）及び比較例（Ｂ２及びＢ３）にかかるＴＦＴについて、チャネル長とＳ値との関係を示すグラフである。 実施形態２にかかるＴＦＴの拡大平面図である。 図１０のXI-XI線における断面図である。 （ａ）〜（ｃ）は、実施形態２のＴＦＴ基板の製造方法を示す説明図である。 （ａ）〜（ｂ）は、実施形態２のＴＦＴ基板の製造方法を示す説明図である。 実施形態２の変形例にかかるＴＦＴの拡大平面図である。 図１４のXV-XV線における断面図である。 （ａ）〜（ｃ）は、実施形態２の変形例のＴＦＴ基板の製造方法を示す説明図である。 従来の構成にかかるＴＦＴの拡大平面図である。 図１７のXVIII-XVIII線における断面図である。
以下、本発明の実施形態について、図面を参照しながら詳細に説明する。なお、本発明は以下の実施形態に限定されるものではない。
《実施形態１》
（液晶表示装置の構成）
−ＴＦＴ基板−
図１は、本実施形態１にかかる薄膜トランジスタを備えるＴＦＴ基板１０を有する液晶表示装置１の平面図であり、図２は、図１のII−II線における断面図である。また、図３は、本実施形態にかかるＴＦＴを備えるＴＦＴ基板１０の表示領域Ｄを拡大した平面図であり、図４はＴＦＴ基板１０の表示領域ＤのＴＦＴの拡大平面図、及び図５は図４のＶ−Ｖ線におけるＴＦＴの断面図である。
液晶表示装置１は、ＴＦＴ基板１０と対向基板２０とが互いに対向するように配置され、基板外周縁部に設けられたシール材４０により両者が接着されている。そして、シール材４０に囲まれた領域に、表示媒体層として液晶層３０が設けられている。
また、液晶表示装置１では、シール材４０の内側の部分に画像表示を行う表示領域Ｄが形成され、ＴＦＴ基板１０の対向基板２０から突出する部分に端子領域Ｔが形成されている。
ＴＦＴ基板１０は、図３に示すように、表示領域Ｄにおいて、互いに並行に延びるように設けられた複数のゲート信号線１２ＧＬと、各ゲート信号線１２ＧＬと直交する方向に互いに並行に延びるように設けられた複数のソース信号線１６ＳＬと、各ゲート信号線１２ＧＬ及び各ソース信号線１６ＳＬの交差部分毎、すなわち、各画素毎にそれぞれ設けられた複数のＴＦＴと、を備えている。なお、各ゲート信号線１２ＧＬの間には、互いに並行に延びるように複数の保持容量配線１２ＣｓＬが設けられている。
また、積層構造の点からは、ＴＦＴ基板１０は、基板１１上に、ゲート電極１２Ｇ，ゲート信号線１２ＧＬ等を含む導電膜、ゲート絶縁膜１３、酸化物半導体膜１４、チャネル保護層１５ａやゲート保護層１５ｂを含む絶縁膜、ソース電極１６Ｓ、ドレイン電極１６Ｄ、ソース信号線１６ＳＬ等を含む導電膜、パッシベーション膜１７及び平坦化膜１８からなる層間絶縁膜、画素電極、及び配向膜が積層された構成を有している。
ＴＦＴにおいては、図４及び５に示すように、ゲート信号線１２ＧＬから突出したゲート電極１２Ｇが設けられ、ゲート電極１２Ｇを覆うように設けられたゲート絶縁膜１３を介してゲート電極１２Ｇの上層に酸化物半導体膜１４が設けられている。なお、酸化物半導体膜１４のうちゲート電極１２Ｇに対向する位置にはチャネル部が形成されている。チャネル部は、その上層に島状に設けられたチャネル保護層１５ａにより被覆されている。また、酸化物半導体膜１４の上層には、チャネル部を介して互いに離間して、ソース電極１６Ｓとドレイン電極１６Ｄとが設けられている。そして、これらを覆うように、層間絶縁膜として、パッシベーション膜１７及び平坦化膜１８が積層されている。
ゲート電極１２Ｇは、公知の材料で構成され、例えば、Ｔｉ膜（厚さが１〜１０ｎｍ程度）、Ａｌ膜（厚さが５０〜４００ｎｍ程度）及びＴｉ膜（厚さが５０〜３００ｎｍ程度）の積層膜で形成されている。
ゲート絶縁膜１３は、公知の材料で構成され、例えば、厚さが２０〜１００ｎｍ程度のＳｉＯ２膜で形成されている。
酸化物半導体膜１４は、例えば、ＩＧＺＯ（Ｉｎ−Ｇａ−Ｚｎ−Ｏ）系の金属酸化物により形成されており、例えば厚さが２０〜２００ｎｍ程度である。ＩＧＺＯ（Ｉｎ−Ｇａ−Ｚｎ−Ｏ）系の金属酸化物はアモルファスであっても移動度が高いので、高移動度、低オフ電流といった薄膜トランジスタにとって良好な特性が得られる。なお、ここでは酸化物半導体膜１４がＩＧＺＯ（Ｉｎ−Ｇａ−Ｚｎ−Ｏ）系の金属酸化物で形成されているとしたが、例えばＩｎ、Ｇａ、及びＺｎのいずれか１種を含む金属酸化物で形成されていればよい。これらの金属酸化物はアモルファスであっても移動度が高いため、オン電流の大きい薄膜トランジスタを形成することができる。
チャネル保護層１５ａは、例えば、ＳｉＯ２膜等の絶縁性材料で形成されている。チャネル保護層は、酸化物半導体膜１４のチャネル領域に対応するようにチャネル部を覆って島状にパターンニングされて設けられている。チャネル保護層１５ａが酸化物半導体膜１４のチャネル部を覆うように設けられているので、チャネル部が熱処理工程において直接加熱されるのが抑制され、チャネル部が低抵抗化して酸化物半導体膜１４の電気的特性が劣化するのが抑制される。チャネル保護層１５ａは、例えば厚さが５０〜４００ｎｍ程度である。
ソース電極１６Ｓ及びドレイン電極１６Ｄは、Ａｌ合金膜を含む積層膜で形成されている。具体的には、ソース電極１６Ｓ及びドレイン電極１６Ｄは、Ｔｉ膜、Ａｌ合金膜及びＴｉ膜の積層膜で形成されている。Ａｌ合金膜としては、比抵抗が低く、且つ３５０℃以上の耐熱性を有する材料が好適であり、主成分がＡｌで、副成分がケイ素（Ｓｉ）、ネオジム（Ｎｄ）、銅（Ｃｕ）、ニッケル（Ｎｉ）及びランタン（Ｌａ）からなる群より選ばれる少なくとも１種である合金（つまり、Ａｌ−Ｓｉ、Ａｌ−Ｎｄ、Ａｌ−Ｃｕ、Ａｌ−Ｎｉ、Ａｌ−Ｌａ）が挙げられる。なお、ソース電極１６Ｓ及びドレイン電極１６Ｄを構成する積層膜としては、上記の他、例えば、Ｍｏ膜、Ａｌ合金膜、及びＭｏ膜の積層膜とすることもできる。また、ソース電極１６Ｓ及びドレイン電極１６ＤをＡｌ合金膜を含む積層膜とする他、Ａｌ合金膜の単層膜で形成することも可能である。
パッシベーション膜１７は、公知の材料で構成され、例えば、厚さが５０〜５００ｎｍ程度のＳｉＯ２膜で形成されている。また、平坦化膜１８は、感光性樹脂等の公知の材料で構成されている。パッシベーション膜１７及び平坦化膜１８は、層間絶縁膜として形成されるが、両者が一体となって層間絶縁膜を構成していてもよい。
画素電極１９は、公知の材料で構成され、例えば、厚さが２０〜３００ｎｍ程度のＩＴＯ膜で形成されている。
−対向基板−
対向基板２０は、図示しないが、基板上に遮光層及び着色層を備えたカラーフィルタ層が設けられ、カラーフィルタ層を覆うように共通電極が設けられ、さらに、共通電極を覆うように配向膜が設けられている。
−液晶層−
液晶層３０は、例えば、電気光学特性を有するネマチックの液晶材料などにより構成されている。
−液晶表示装置の動作−
上記構成の液晶表示装置１では、各画素において、ゲートドライバからゲート信号がゲート信号線１２ＧＬを介してゲート電極１２Ｇに送られて、表示領域ＤのＴＦＴがオン状態になったときに、ＴＦＴにおいて、ソースドライバからソース信号がソース信号線１６ＳＬを介してソース電極１６Ｓに送られて、酸化物半導体膜１４及びドレイン電極１６Ｄを介して、画素電極１９に所定の電荷が書き込まれる。この際、ＴＦＴ基板１０の各画素電極１９と対向基板２０の共通電極との間において電位差が生じ、液晶層３０、すなわち、各画素の液晶容量、及びその液晶容量に並列に接続された保持容量素子に所定の電圧が印加される。そして、液晶表示装置１では、各画素において、液晶層３０に印加する電圧の大きさによって液晶層３０の配向状態を変えることにより、液晶層３０の光透過率を調整して画像が表示される。
（ＴＦＴ基板の製造方法）
以下、本実施形態にかかるＴＦＴ基板１０の製造方法について図６及び７を用いて説明する。
−第１導電膜〜ゲート絶縁膜形成−
まず、基板１１上に、例えば、Ｔｉ膜（厚さが１〜１０ｎｍ程度）、Ａｌ膜（厚さが５０〜４００ｎｍ程度）、及びＴｉ膜（厚さが５０〜３００ｎｍ程度）を順に連続成膜して第１導電膜を形成し、その後、ゲート電極１２Ｇ、ゲート信号線１２ＧＬ、保持容量線１２ＣｓＬ、引き出し線１２ｃ等を形成するように、パターンニングを行う。そして、図６（ａ）に示すように、第１導電膜をパターンニングした後形成されたゲート電極１２Ｇ、ゲート信号線１２ＧＬ、保持容量線１２ＣｓＬ、引き出し線１２ｃ等の上層に、厚さ１００〜５００ｎｍ程度のＳｉＮ膜及び厚さ２０〜１００ｎｍ程度のＳｉＯ２膜を積層してゲート絶縁膜１３を成膜する。
−酸化物半導体膜形成−
続いて、例えば厚さ２０〜２００ｎｍ程度の酸化物半導体膜１４を成膜し、図６（ｂ）に示すように、ＴＦＴを形成する領域のそれぞれに対応するようにパターンニングを行う。
なお、このとき、酸化物半導体膜１４は、保持容量素子の領域にも設けられるようにパターンニングされていてもよい。
−チャネル保護層形成−
次に、例えば厚さが５０〜４００ｎｍ程度のＳｉＯ２膜を成膜した後パターンニングすることにより、図６（ｃ）に示すように、チャネル保護層１５ａ及びゲート保護層１５ｂを形成する。そして、チャネル保護層１５ａ及びゲート保護層１５ｂを形成後、例えば、大気雰囲気下で２００〜３５０℃及び０．５〜１０時間の条件でアニール処理を行う。
−第２導電膜形成−
次いで、例えば、Ｔｉ膜（厚さが１〜１０ｎｍ程度）、Ａｌ膜（厚さが５０〜４００ｎｍ程度）、及びＴｉ膜（厚さが５０〜３００ｎｍ程度）を順に連続成膜して第２導電膜を形成し、その後、図７（ａ）に示すように、ソース電極１６Ｓ、ドレイン電極１６Ｄ、ソース信号線１６ＳＬを形成するように、第２導電膜のパターンニングを行う。
−層間絶縁膜形成−
続いて、図７（ｂ）に示すように、基板１１全面に、パッシベーション膜１７として例えば厚さが５０〜５００ｎｍ程度のＳｉＯ２膜を成膜した後、例えば、大気雰囲気下で２００〜３５０℃及び０．５〜１０時間の条件でアニール処理を行う。
次いで、平坦化膜１８として例えば感光性樹脂膜を成膜する。そして、感光性樹脂膜に対して露光及び現像を行い、さらに消色処理を施した後、例えば、大気雰囲気下で２００〜２５０℃及び０．５〜５時間の条件でベークする。
−第３導電膜形成−
次に、保持容量素子の領域に、平坦化膜１８の表面からドレイン電極１６Ｄに達するコンタクトホールＣＣｓを形成すると共に、ゲートソースコンタクト部において、ソース信号線１６ＳＬ及び引き出し線１２ｃが表面に露出するコンタクトホールＣｃを形成する。
次いで、例えば、厚さが２０〜３００ｎｍ程度のＩＴＯ膜で第３導電膜を形成し、その後、各画素電極１９及びゲートソースコンタクト部のコンタクトホールＣｃを覆う領域にパターンニングを行う。そして、画素電極１９等を形成後、例えば、大気雰囲気下で２００〜２５０℃及び０．５〜５時間の条件でベークする。
最後に、表示領域Ｄを覆うように配向膜（不図示）を成膜し、ＴＦＴ基板１０が完成する。
このＴＦＴ基板１０は、例えば、シール材４０を介して別途公知の方法を用いて作製した対向基板２０と貼り合わせると共に両基板間に液晶層３０を設けることにより、液晶表示装置１を形成することができる。
（実施形態１の効果）
上記の構成によれば、酸化物半導体膜１４のチャネル部を覆うように島状にチャネル保護層１５ａが設けられているので、酸化物半導体膜１４のチャネル部が高温に曝されて電気的特性が劣化するのを抑制することができる。
また、上記の構成によれば、ソース電極１６Ｓ及びドレイン電極１６Ｄがアルミニウム合金膜を含む積層膜で構成されているので、ソース電極１６Ｓ・ドレイン電極１６Ｄが優れた耐熱性を有する。そのため、ソース電極１６Ｓ及びドレイン電極１６Ｄを形成する工程よりも後の工程において、３５０℃程度の高温で熱処理を行っても、ソース電極１６Ｓ・ドレイン電極１６Ｄの表面にヒロック（凹凸）が生じたり、酸化物半導体膜１４とソース電極１６Ｓ・ドレイン電極１６Ｄとが反応して酸化物半導体膜１４の電気的特性が劣化したりする虞がない。従って、例えばパッシベーション膜１７を形成後、酸化物半導体膜１４の電気的特性を回復させるために３５０℃程度の高温でアニール処理を行うことが可能となり、電気的特性に優れたＴＦＴを得ることができる。そして、ＴＦＴが優れた電気的特性を有することにより、ＴＦＴ基板１０においてＴＦＴ等のレイアウトのコンパクト化が可能となり、開口率向上に伴って低消費電力化や高精細化が実現できる。
本実施形態のＴＦＴ基板１０は、上記説明したように、優れた電気的特性を有し、高スイッチング特性により高速充電することができるので、高フレームレート化が可能となる。従って、本実施形態のＴＦＴ基板１０は３Ｄディスプレイの液晶パネルを構成する場合に好適である。
また、本実施形態のＴＦＴ基板１０は、優れた電気的特性を有し、高スイッチング特性且つオフ電流が良好であることから、休止駆動することができるので、低消費電力化が可能となる。従って、本実施形態のＴＦＴ基板１０は、電子ブックの液晶パネルを構成する場合にも好適である。
なお、ゲート信号線１２ＧＬとソース信号線１６ＳＬの交差部分にゲート保護膜１５ｂが設けられているとして説明したが、ゲート保護膜１５ｂが設けられていなくてもよい。
また、ここでは、表示領域Ｄ内の各画素に対応して設けられたＴＦＴについて説明したが、上記説明した構成のＴＦＴを、端子領域Ｔに設けてもよい。本実施形態のＴＦＴを端子領域Ｔに設けた場合でも、ＴＦＴが優れた電気的特性を有することにより、低消費電力化や高精細化を実現することができる。この場合には、端子領域ＴのＴＦＴの高精細化により額縁領域の面積を縮小することが可能となる。従って、このＴＦＴ基板は、モバイル機器の液晶パネルを構成する場合に好適である。
（実施例）
図４及び５に示す実施形態１の構成のＴＦＴ（実施例）と、図１７及び１８に示す従来の構成のＴＦＴ（比較例）について、各々の電気的特性を評価するための測定を行った。ＴＦＴの電気的特性を定量的に示すパラメーターとしては、Ｓ値（サブスレッショルドスイング（Subthreshold swing）値）が用いられる。Ｓ値は、しきい値電圧以下の領域での、ゲート電圧に対するドレイン電流の変化率のことであり、ＴＦＴのＩｄ−Ｖｇ特性の傾き（Ｓ＝ΔＩｄ／ΔＶｇ）を計測して求めることができる。
図８は、実施例（Ａ１）及び比較例（Ｂ１）にかかるＴＦＴについて、ゲート電圧とドレイン電流との関係を示す。このグラフより、実施例Ａ１にかかるＴＦＴは、比較例Ｂ１にかかるＴＦＴよりもＳ値が小さく、優れた電気的特性を有することが分かる。
図９は、実施例（Ａ２及びＡ３）及び比較例（Ｂ２及びＢ３）にかかるＴＦＴについて、チャネル長（７〜５４μｍ）とＳ値との関係を示すグラフである。ここで、実施例Ａ２は、チャネル幅が９μｍのＴＦＴである。実施例Ａ３は、チャネル幅が２４μｍのＴＦＴである。比較例Ｂ２は、チャネル幅が５μｍのＴＦＴである。比較例Ｂ３は、チャネル幅が２０μｍのＴＦＴである。このグラフより、チャネル長やチャネル幅の大きさにかかわらず、実施例Ａ２、Ａ３のＴＦＴは、比較例Ｂ２、Ｂ３のＴＦＴよりもＳ値が小さく、優れた電気的特性を有することが分かる。
《実施形態２》
次に、実施形態２の液晶表示装置について説明する。
−ＴＦＴ基板−
液晶表示装置１は、実施形態１と同様、ＴＦＴ基板１０と対向基板２０とが互いに対向するように配置され、基板外周縁部に設けられたシール材４０により両者が接着されている。そして、シール材４０に囲まれた領域に、表示媒体層として液晶層３０が設けられている。
また、液晶表示装置１では、シール材４０の内側の部分に画像表示を行う表示領域Ｄが形成され、ＴＦＴ基板１０の対向基板２０から突出する部分に端子領域Ｔが形成されている。
ＴＦＴ基板１０は、図１０に示すように、表示領域Ｄにおいて、互いに並行に延びるように設けられた複数のゲート信号線１２ＧＬと、各ゲート信号線１２ＧＬと直交する方向に互いに並行に延びるように設けられた複数のソース信号線１６ＳＬと、各ゲート信号線１２ＧＬ及び各ソース信号線１６ＳＬの交差部分毎、すなわち、各画素毎にそれぞれ設けられた複数のＴＦＴと、を備えている。なお、各ゲート信号線１２ＧＬの間には、互いに並行に延びるように複数の保持容量配線１２ＣｓＬが設けられている。
また、積層構造の点からは、ＴＦＴ基板１０は、基板１１上に、ゲート電極１２Ｇ，ゲート信号線１２ＧＬ等を含む導電膜、ゲート絶縁膜１３、酸化物半導体膜１４、チャネル保護層１５ａやゲート保護層１５ｂを含む絶縁膜、ソース電極１６Ｓ、ドレイン電極１６Ｄ、ソース信号線１６ＳＬ等を含む導電膜、パッシベーション膜１７及び平坦化膜１８からなる層間絶縁膜、画素電極１９、及び配向膜が積層された構成を有している。
ＴＦＴにおいては、図１０及び１１に示すように、ゲート信号線１２ＧＬから突出したゲート電極１２Ｇが設けられ、ゲート電極１２Ｇを覆うように設けられたゲート絶縁膜１３を介してゲート電極１２Ｇの上層に酸化物半導体膜１４が設けられている。なお、酸化物半導体膜１４のうちゲート電極１２Ｇに対向する位置にはチャネル部が形成されている。チャネル部は、その上層に島状に設けられたチャネル保護層１５ａにより被覆されている。また、酸化物半導体膜１４の上層には、チャネル部を介して互いに離間して、ソース電極１６Ｓとドレイン電極１６Ｄとが設けられている。そして、これらを覆うように、層間絶縁膜として、パッシベーション膜１７及び平坦化膜１８が積層されている。
ゲート電極１２Ｇは、公知の材料で構成され、例えば、Ｔｉ膜（厚さが１〜１０ｎｍ程度）、Ａｌ膜（厚さが５０〜４００ｎｍ程度）及びＴｉ膜（厚さが５０〜３００ｎｍ程度）の積層膜で形成されている。
ゲート絶縁膜１３は、公知の材料で構成され、例えば、厚さが２０〜１００ｎｍ程度のＳｉＯ２膜で形成されている。
酸化物半導体膜１４は、例えば、ＩＧＺＯ（Ｉｎ−Ｇａ−Ｚｎ−Ｏ）系の金属酸化物により形成されており、例えば厚さが２０〜２００ｎｍ程度である。ＩＧＺＯ（Ｉｎ−Ｇａ−Ｚｎ−Ｏ）系の金属酸化物はアモルファスであっても移動度が高いので、高移動度、低オフ電流といった薄膜トランジスタにとって良好な特性が得られる。なお、ここでは酸化物半導体膜１４がＩＧＺＯ（Ｉｎ−Ｇａ−Ｚｎ−Ｏ）系の金属酸化物で形成されているとしたが、例えばＩｎ、Ｇａ、及びＺｎのいずれか１種を含む金属酸化物で形成されていればよい。これらの金属酸化物はアモルファスであっても移動度が高いため、オン電流の大きい薄膜トランジスタを形成することができる。
チャネル保護層１５ａは、複数の膜の積層体で形成されている。チャネル保護層１５ａは、絶縁性樹脂膜５１ａ、酸化物半導体膜５２ａ、及び遮光性感光性樹脂膜５３ａが下から順に積層された構成を有し、全体として遮光性を有する。チャネル保護層１５ａは、酸化物半導体膜１４のチャネル領域に対応するようにチャネル部を覆って島状にパターンニングされて設けられている。チャネル保護層１５ａが酸化物半導体膜１４のチャネル部を覆うように設けられているので、チャネル部が熱処理工程において直接加熱されるのが抑制され、チャネル部が低抵抗化して酸化物半導体膜１４の電気的特性が劣化するのが抑制される。
チャネル保護層１５ａを構成する複数の膜のそれぞれについては、絶縁性樹脂膜５１ａは、例えば、厚さが１０〜５００ｎｍ程度のＳｉＯ２膜で形成されている。酸化物半導体膜５２ａは、例えば、厚さが１０〜２００ｎｍ程度のＩＧＺＯ（Ｉｎ−Ｇａ−Ｚｎ−Ｏ）系の金属酸化物膜で形成されている。遮光性感光性樹脂膜５３ａは、例えば、厚さが１００〜３０００ｎｍ程度のブラックマトリクス形成用含量分散型ネガ型フォトレジスト（例えば、東京応化工業（株）製の「ＣＦＰＲ ＢＫ」シリーズ等）等で形成されている。
ソース電極１６Ｓ及びドレイン電極１６Ｄは、Ａｌ合金膜を含む積層膜で形成されている。具体的には、ソース電極１６Ｓ及びドレイン電極１６Ｄは、Ｔｉ膜、Ａｌ合金膜及びＴｉ膜の積層膜で形成されている。Ａｌ合金膜としては、比抵抗が低く、且つ３５０℃以上の耐熱性を有する材料が好適であり、主成分がＡｌで、副成分がケイ素（Ｓｉ）、ネオジム（Ｎｄ）、銅（Ｃｕ）、ニッケル（Ｎｉ）及びランタン（Ｌａ）からなる群より選ばれる少なくとも１種である合金（つまり、Ａｌ−Ｓｉ、Ａｌ−Ｎｄ、Ａｌ−Ｃｕ、Ａｌ−Ｎｉ、Ａｌ−Ｌａ）が挙げられる。なお、ソース電極１６Ｓ及びドレイン電極１６Ｄを構成する積層膜としては、上記の他、例えば、Ｍｏ膜、Ａｌ合金膜、及びＭｏ膜の積層膜とすることもできる。また、ソース電極１６Ｓ及びドレイン電極１６ＤをＡｌ合金膜を含む積層膜とする他、Ａｌ合金膜の単層膜で形成することも可能である。
パッシベーション膜１７は、公知の材料で構成され、例えば、厚さが５０〜５００ｎｍ程度のＳｉＯ２膜で形成されている。また、平坦化膜１８は、感光性樹脂等の公知の材料で構成されている。パッシベーション膜１７及び平坦化膜１８は、層間絶縁膜として形成されるが、両者が一体となって層間絶縁膜を構成していてもよい。
画素電極１９は、公知の材料で構成され、例えば、厚さが２０〜３００ｎｍ程度のＩＴＯ膜で形成されている。
−対向基板−
対向基板２０は、図示しないが、基板上に遮光層及び着色層を備えたカラーフィルタ層が設けられ、カラーフィルタ層を覆うように共通電極が設けられ、さらに、共通電極を覆うように配向膜が設けられている。
−液晶層−
液晶層３０は、例えば、電気光学特性を有するネマチックの液晶材料などにより構成されている。
−液晶表示装置の動作−
上記構成の液晶表示装置１では、各画素において、ゲートドライバからゲート信号がゲート信号線１２ＧＬを介してゲート電極１２Ｇに送られて、表示領域ＤのＴＦＴがオン状態になったときに、ＴＦＴにおいて、ソースドライバからソース信号がソース信号線１６ＳＬを介してソース電極１６Ｓに送られて、酸化物半導体膜１４及びドレイン電極１６Ｄを介して、画素電極１９に所定の電荷が書き込まれる。この際、ＴＦＴ基板１０の各画素電極１９と対向基板２０の共通電極との間において電位差が生じ、液晶層３０、すなわち、各画素の液晶容量、及びその液晶容量に並列に接続された保持容量素子に所定の電圧が印加される。そして、液晶表示装置１では、各画素において、液晶層３０に印加する電圧の大きさによって液晶層３０の配向状態を変えることにより、液晶層３０の光透過率を調整して画像が表示される。
（ＴＦＴ基板の製造方法）
以下、本実施形態にかかるＴＦＴ基板１０の製造方法について図１２〜１３を用いて説明する。
−第１導電膜〜ゲート絶縁膜形成−
まず、基板１１上に、例えば、Ｔｉ膜（厚さが１〜１０ｎｍ程度）、Ａｌ膜（厚さが５０〜４００ｎｍ程度）、及びＴｉ膜（厚さが５０〜３００ｎｍ程度）を順に連続成膜して第１導電膜を形成し、その後、ゲート電極１２Ｇ、ゲート信号線１２ＧＬ、保持容量線１２ＣｓＬ、引き出し線１２ｃ等を形成するように、パターンニングを行う。そして、図６（ａ）に示すように、第１導電膜をパターンニングした後形成されたゲート電極１２Ｇ、ゲート信号線１２ＧＬ、保持容量線１２ＣｓＬ、引き出し線１２ｃ等の上層に、厚さ１００〜５００ｎｍ程度のＳｉＮ膜及び厚さ２０〜１００ｎｍ程度のＳｉＯ２膜を積層してゲート絶縁膜１３を成膜する。
−酸化物半導体膜形成−
続いて、例えば厚さ２０〜２００ｎｍ程度の酸化物半導体膜１４を成膜し、図１２（ｂ）に示すように、ＴＦＴを形成する領域のそれぞれに対応するようにパターンニングを行う。
なお、このとき、酸化物半導体膜１４は、保持容量素子の領域にも設けられるようにパターンニングされていてもよい。
−チャネル保護層形成−
次に、ＳｉＯ２膜、酸化物半導体膜、及び遮光性感光性樹脂膜を連続して成膜したのち、遮光性感光性樹脂膜をパターンニングして、チャネル保護層１５ａ及びゲート保護層１５ｂに対応する遮光性感光性樹脂膜５３ａ、５３ｂを形成する。そして、遮光性感光性樹脂膜５３ａ，５３ｂをマスクとしてウェットエッチングを行い、図１２（ｃ）に示すように、酸化物半導体膜をエッチングして酸化物半導体膜５２ａ，５３ｂを形成後、ＳｉＯ２膜をエッチングして絶縁性樹脂膜５１ａ，５１ｂを形成する。そして、図１３（ａ）に示すように、熱処理を行って遮光性感光性樹脂膜５３ａを硬化させることにより、遮光性感光性樹脂膜５３ａ、５３ｂが酸化物半導体膜５２ａ、５２ｂを覆うようにリフローさせる。
−第２導電膜形成−
次いで、例えば、Ｔｉ膜（厚さが１〜１０ｎｍ程度）、Ａｌ膜（厚さが５０〜４００ｎｍ程度）、及びＴｉ膜（厚さが５０〜３００ｎｍ程度）を順に連続成膜して第２導電膜を形成し、その後、図１３（ｂ）に示すように、ソース電極１６Ｓ、ドレイン電極１６Ｄ、ソース信号線１６ＳＬを形成するようにパターンニングを行う。
−層間絶縁膜形成−
続いて、図１３（ｂ）に示すように、基板１１全面に、パッシベーション膜１７として例えば厚さが５０〜５００ｎｍ程度のＳｉＯ２膜を成膜した後、例えば、大気雰囲気下で２００〜３５０℃及び０．５〜１０時間の条件でアニール処理を行う。
次いで、平坦化膜１８として例えば感光性樹脂膜を成膜する。そして、感光性樹脂膜に対して露光及び現像を行い、さらに消色処理を施した後、例えば、大気雰囲気下で２００〜２５０℃及び０．５〜５時間の条件でベークする。
−第３導電膜形成−
次に、保持容量素子の領域に、平坦化膜１８の表面からドレイン電極１６Ｄに達するコンタクトホールＣＣｓを形成すると共に、ゲートソースコンタクト部において、ソース信号線１６ＳＬ及び引き出し線１２ｃが表面に露出するコンタクトホールＣｃを形成する。
次いで、例えば、厚さが２０〜３００ｎｍ程度のＩＴＯ膜で第３導電膜を形成し、その後、各画素電極１９及びゲートソースコンタクト部のコンタクトホールＣｃを覆う領域にパターンニングを行う。そして、画素電極１９等を形成後、例えば、大気雰囲気下で２００〜２５０℃及び０．５〜５時間の条件でベークする。
最後に、表示領域Ｄを覆うように配向膜（不図示）を成膜し、ＴＦＴ基板１０が完成する。
このＴＦＴ基板１０は、例えば、シール材４０を介して別途公知の方法を用いて作製した対向基板２０と貼り合わせると共に両基板間に液晶層３０を設けることにより、液晶表示装置１を形成することができる。
（実施形態２の効果）
上記の構成によれば、酸化物半導体膜１４のチャネル部を覆うように島状にチャネル保護層１５ａが設けられているので、酸化物半導体膜１４のチャネル部が高温に曝されて電気的特性が劣化するのを抑制することができる。
また、上記の構成によれば、ソース電極１６Ｓ及びドレイン電極１６Ｄがアルミニウム合金膜を含む積層膜で構成されているので、ソース電極１６Ｓ・ドレイン電極１６Ｄが優れた耐熱性を有する。そのため、ソース電極１６Ｓ及びドレイン電極１６Ｄを形成する工程よりも後の工程において、３５０℃程度の高温で熱処理を行っても、ソース電極１６Ｓ・ドレイン電極１６Ｄの表面にヒロック（凹凸）が生じたり、酸化物半導体膜１４とソース電極１６Ｓ・ドレイン電極１６Ｄとが反応して酸化物半導体膜１４の電気的特性が劣化したりする虞がない。従って、例えばパッシベーション膜１７を形成後、酸化物半導体膜１４の電気的特性を回復させるために３５０℃程度の高温でアニール処理を行うことが可能となり、電気的特性に優れたＴＦＴを得ることができる。そして、ＴＦＴが優れた電気的特性を有することにより、ＴＦＴ基板１０においてＴＦＴ等のレイアウトのコンパクト化が可能となり、開口率向上に伴って低消費電力化や高精細化が実現できる。
本実施形態のＴＦＴ基板１０は、上記説明したように、優れた電気的特性を有し、高スイッチング特性により高速充電することができるので、高フレームレート化が可能となる。従って、本実施形態のＴＦＴ基板１０は３Ｄディスプレイの液晶パネルを構成する場合に好適である。
また、本実施形態のＴＦＴ基板１０は、優れた電気的特性を有し、高スイッチング特性且つオフ電流が良好であることから、休止駆動することができるので、低消費電力化が可能となる。従って、本実施形態のＴＦＴ基板１０は、電子ブックの液晶パネルを構成する場合にも好適である。
なお、ゲート信号線１２ＧＬとソース信号線１６ＳＬの交差部分にゲート保護膜１５ｂが設けられているとして説明したが、ゲート保護膜１５ｂが設けられていなくてもよい。
また、ここでは、表示領域Ｄ内の各画素に対応して設けられたＴＦＴについて説明したが、上記説明した構成のＴＦＴを、端子領域Ｔに設けてもよい。本実施形態のＴＦＴを端子領域Ｔに設けた場合でも、ＴＦＴが優れた電気的特性を有することにより、低消費電力化や高精細化を実現することができる。この場合には、端子領域ＴのＴＦＴの高精細化により額縁領域の面積を縮小することが可能となる。従って、このＴＦＴ基板は、モバイル機器の液晶パネルを構成する場合に好適である。
また、上記の構成によれば、チャネル保護層１５ａが遮光性を有するので、酸化物半導体膜１４に光が照射されることにより電気的特性が変化するのを抑制することができる。さらに、チャネル保護層１５ａが島状に設けられているので、酸化物半導体膜１４において、チャネル部以外の領域は遮光されない構成となっている。そのため、チャネル部以外の領域が遮光されることによる開口率の低下を抑制することができる。
なお、ここでは、表示領域Ｄ内の各画素に対応して設けられたＴＦＴについて説明したが、上記説明した構成のＴＦＴを、端子領域Ｔに設けてもよい。本実施形態のＴＦＴを端子領域Ｔに設けた場合でも、ＴＦＴが優れた電気的特性を有することにより、低消費電力化や高精細化を実現することができる。
《実施形態２の変形例》
上記説明した実施形態２のＴＦＴ基板では、チャネル保護層１５ａが絶縁性樹脂膜５１ａ、酸化物半導体膜５２ａ、及び遮光性感光性樹脂膜５３ａからなる積層体で形成されてチャネル保護層が遮光性を有するとして説明したが、チャネル保護層１５ａがその他の構成を有することにより遮光性を有するものであってもよい。以下、チャネル保護層１５ａの構成が実施形態２と異なる場合の変形実施例について説明する。
図１４及び１５は、実施形態２の変形例のＴＦＴを示す。このＴＦＴは、チャネル保護層１５ａの構成以外については実施形態２と同一の構成を有する。
チャネル保護層１５ａは、複数の膜の積層体で形成されている。チャネル保護層１５ａは、絶縁性樹脂膜６１ａ、遮光性金属膜６２ａ、及び感光性絶縁膜６３ａが下から順に積層された構成を有し、全体として遮光性を有する。チャネル保護層１５ａは、酸化物半導体膜１４のチャネル領域に対応するようにチャネル部を覆って島状にパターンニングされて設けられている。チャネル保護層１５ａが酸化物半導体膜１４のチャネル部を覆うように設けられているので、チャネル部が熱処理工程において直接加熱されるのが抑制され、チャネル部が低抵抗化して酸化物半導体膜１４の電気的特性が劣化するのが抑制される。
チャネル保護層１５ａを構成する複数の膜のそれぞれについては、絶縁性樹脂膜６１ａは、例えば、厚さが１０〜５００ｎｍ程度のＳｉＯ２膜で形成されている。遮光性金属膜６２ａは、例えば、Ａｌ膜、Ｍｏ膜、Ｗ膜、Ｔａ膜、Ｔｉ膜等の金属膜や、これらの金属を主成分とする合金膜等で形成され、例えば、厚さが４０〜２００ｎｍ程度である。感光性絶縁膜６３ａは、例えば、厚さが１００〜３０００ｎｍ程度の耐熱透明観光型保護膜（例えば、ＪＳＲ（株）製の「オプトマーＰＣ」シリーズ等）等で形成されている。
このチャネル保護層１５ａの作製方法については、ＳｉＯ２膜、遮光性金属膜、及び感光性絶縁膜を連続して成膜した後、感光性絶縁膜をパターンニングして、チャネル保護層１５ａ及びゲート保護層１５ｂに対応する感光性絶縁膜６３ａ、６３ｂを形成する。そして、感光性絶縁膜６３ａ，６３ｂをマスクとしてウェットエッチングを行い、図１６（ａ）に示すように、酸化物半導体膜をエッチングして遮光性金属膜６２ａ，６３ｂを形成後、ＳｉＯ２膜をエッチングして絶縁性樹脂膜６１ａ，６１ｂを形成する。そして、図１６（ｂ）に示すように、熱処理を行って遮光性感光性樹脂膜６３ａを硬化させることにより、感光性絶縁膜６３ａ、６３ｂが遮光性金属膜６２ａ、６２ｂを覆うようにリフローさせる。
このようにして得られるチャネル保護層１５ａは、実施形態２のＴＦＴと同様に遮光性を有するので、酸化物半導体膜１４に光が照射されることにより電気的特性が変化するのを抑制することができる。
本発明は、酸化物半導体膜を備えたＴＦＴを有するＴＦＴ基板、表示装置、及びＴＦＴ基板の製造方法について有用である。
１ 液晶表示装置
１０ ＴＦＴ基板
１１ 基板
１２Ｇ ゲート電極
１３ ゲート絶縁膜
１４ 酸化物半導体膜
１５ａ チャネル保護層
１６Ｓ ソース電極
１６Ｄ ドレイン電極
１７ パッシベーション膜（層間絶縁膜）
１８ 平坦化膜（層間絶縁膜）
５１ａ 絶縁性樹脂膜
５２ａ 酸化物半導体膜
５３ａ 遮光性感光性樹脂膜
６１ａ 絶縁性樹脂膜
６２ａ 遮光性金属膜
６３ａ 感光性絶縁膜
本発明は、酸化物半導体膜を備えた薄膜トランジスタを有する薄膜トランジスタ基板、表示装置、及び薄膜トランジスタ基板の製造方法に関する。
一般に、アクティブマトリクス基板としては、画像の最小単位である各画素毎に、スイッチング素子として薄膜トランジスタ（Thin Film Transistor、以下、「ＴＦＴ」とも称する）が設けられた薄膜トランジスタ基板（以下、「ＴＦＴ基板」とも称する）が広く用いられている。
一般的な構成のＴＦＴは、例えば、絶縁基板上に設けられたゲート電極と、ゲート電極を覆うように設けられたゲート絶縁膜と、ゲート絶縁膜上にゲート電極に重なるように島状に設けられた半導体層と、半導体層上に互いに対峙するように設けられたソース電極及びドレイン電極とを備えている。
ＴＦＴ基板は、基板上にＴＦＴがマトリクス状に複数設けられ、そして、それらを覆うように絶縁膜が設けられて表面が平坦化され、さらに、その絶縁膜上に画素電極が各ＴＦＴに対応して複数形成された構成を有する。また、液晶表示パネルは、ＴＦＴ基板に対向するように対向基板が配置され、ＴＦＴ基板及び対向基板の間に液晶層が設けられた構成を有する。
近年、ＴＦＴ基板では、画像の最小単位である各画素のＴＦＴとして、アモルファスシリコン（ａ−Ｓｉ）からなる半導体層に代わって、酸化物半導体からなる半導体膜（以下、「酸化物半導体膜」とも称する）を用いたＴＦＴが提案されている。酸化物半導体膜は、ａ−Ｓｉ半導体膜と比較して、スイッチング特性が高く良好なオフ電流値を示す、電子移動度が大きい、低温プロセスが可能、等の点で優れている。特に、スイッチング特性が高く良好なオフ電流値を示すことにより、ＴＦＴを補助容量のレイアウトのコンパクト化が可能となり、開口率が高くなることによる低消費電力化や、高精細化が期待されている。
ところで、酸化物半導体は、電気的特性が酸素濃度に大きく依存することが知られている。そのため、例えば熱処理によって酸化物半導体膜の周囲の酸素濃度が変化することにより、酸化物半導体膜の電気的特性が劣化する問題がある。
特許文献１には、ゲート電極の上において、ソース電極とドレイン電極から露出した半導体層の側面の少なくとも一部を覆うチャネル保護層を備えた構成の酸化物半導体ＴＦＴが開示されている。ここで、ソース電極及びドレイン電極は、例えばＭｏ膜、Ａｌ膜、及びＭｏ膜の積層体として形成されている。そして、このようにチャネル保護層が設けられていることにより、パッシベーション膜等の形成のための熱処理を行っても、半導体層に含まれる酸素濃度が変化することが抑制され、電気的特性の劣化が抑制されると記載されている。さらに、半導体層の劣化した電気的特性を回復させるために３５０℃以上の高温で熱処理を行うと、半導体層とソース電極・ドレイン電極とが反応してソース電極・ドレイン電極にヒロック（凹凸）が生じる問題があるが、パッシベーション膜等の形成のための熱処理を行っても半導体層の電気的特性の劣化が抑制されることにより、ソース電極・ドレイン電極を形成した後には３５０℃での熱処理が行われないことが記載されている。
特開２０１０−１２３７４８号公報
しかしながら、特許文献１のようにチャネル保護層を設けた構成であっても、パッシベーション膜の形成等の熱処理によって半導体層の電気的特性が劣化することは完全には避けられず、３５０℃程度の高温でアニール処理を行うことにより、劣化した半導体層の電気的特性を回復させることが望ましい。
本発明は、電気的特性に優れた酸化物半導体ＴＦＴを得ることにより、そのＴＦＴを備えたＴＦＴ基板について、低消費電力化、高精細化を実現することを目的とする。
本発明の薄膜トランジスタ基板は、基板と、
基板上に設けられたゲート電極と、
基板上に設けられ、ゲート電極を覆うゲート絶縁膜と、
ゲート絶縁膜上に設けられ、ゲート電極に対向する位置にチャネル部が形成された酸化物半導体膜と、
酸化物半導体膜上に設けられ、チャネル部を島状に覆うと共に遮光性を有するチャネル保護層と、
酸化物半導体膜上に設けられ、チャネル部及びチャネル保護層を介して互いに離間して設けられたソース電極及びドレイン電極と、
ソース電極及びドレイン電極の上層に設けられた層間絶縁膜と、
を備えたものであって、
ソース電極及びドレイン電極は、アルミニウム合金膜、または、アルミニウム合金膜を含む積層膜で構成され、
チャネル保護層は、遮光性を有する感光性樹脂膜を含む複数の膜の積層体、又は、遮光性を有する金属膜を含む複数の膜の積層体で形成されていることを特徴とする。
上記の構成によれば、酸化物半導体膜のチャネル部を覆うように島状にチャネル保護層が設けられているので、酸化物半導体膜のチャネル部が高温に曝されて電気的特性が劣化するのを抑制することができる。
また、上記の構成によれば、ソース電極及びドレイン電極がアルミニウム合金膜、または、アルミニウム合金膜を含む積層膜で構成されているので、ソース電極・ドレイン電極が優れた耐熱性を有する。そのため、ソース電極及びドレイン電極を形成する工程よりも後の工程において、３５０℃程度の高温で熱処理を行っても、ソース電極・ドレイン電極の表面にヒロック（凹凸）が生じたり、酸化物半導体膜とソース電極・ドレイン電極とが反応して酸化物半導体膜の電気的特性が劣化したりする虞がない。従って、例えば層間絶縁膜形成後、酸化物半導体膜の電気的特性を回復させるために３５０℃程度の高温でアニール処理を行うことが可能となり、電気的特性に優れたＴＦＴを得ることができる。そして、ＴＦＴが優れた電気的特性を有することにより、ＴＦＴ基板においてＴＦＴ等のレイアウトのコンパクト化が可能となり、開口率向上に伴って低消費電力化や高精細化が実現できる。
また、上記の構成によれば、チャネル保護層が遮光性を有するので、酸化物半導体膜に光が照射されることにより電気的特性が変化するのを抑制することができる。また、チャネル保護層が島状に設けられているので、酸化物半導体膜において、チャネル部以外の領域は遮光されない構成となっている。そのため、チャネル部以外の領域が遮光されることによる開口率の低下を抑制することができる。
チャネル保護層が遮光性を有する感光性樹脂膜を含む複数の膜の積層体で形成されている場合、積層体を構成する複数の膜は、絶縁性樹脂膜、絶縁性樹脂膜の上層の酸化物半導体膜、及び酸化物半導体膜の上層の遮光性感光性樹脂膜であってもよい。
また、チャネル保護層が遮光性を有する感光性樹脂膜を含む複数の膜の積層体で形成されている場合、積層体を構成する複数の膜は、絶縁性樹脂膜、絶縁性樹脂膜の上層の遮光性金属膜、及び遮光性金属膜の上層の感光性絶縁膜であってもよい。
本発明の薄膜トランジスタ基板は、ソース電極及びドレイン電極を構成するアルミニウム合金膜は、３５０℃以上の耐熱性を有することが好ましい。３５０℃以上の耐熱性を有するアルミニウム合金膜としては、主成分がアルミニウムであって、副成分がケイ素（Ｓｉ）、ネオジム（Ｎｄ）、銅（Ｃｕ）、ニッケル（Ｎｉ）及びランタン（Ｌａ）からなる群より選ばれる少なくとも１種である合金からなる合金膜が挙げられる。
本発明の表示装置は、本発明の薄膜トランジスタ基板と、薄膜トランジスタ基板に対向して配置された対向基板と、薄膜トランジスタ基板と該対向基板との間に設けられた表示媒体層と、を備えたことを特徴とする。
本発明の表示装置は、表示媒体層が液晶層である場合に好適である。
本発明の薄膜トランジスタ基板の製造方法は、基板と、基板上に設けられたゲート電極と、基板上に設けられ、ゲート電極を覆うゲート絶縁膜と、ゲート絶縁膜上に設けられ、ゲート電極に対向する位置にチャネル部が形成された酸化物半導体膜と、酸化物半導体膜上に設けられ、チャネル部を島状に覆うと共に遮光性を有するチャネル保護層と、酸化物半導体膜上に設けられ、チャネル部及びチャネル保護層を介して互いに離間して設けられたソース電極及びドレイン電極と、ソース電極及びドレイン電極の上層に設けられた層間絶縁膜と、を備えたものであって、
基板の上にゲート電極を形成し、
ゲート電極の上にゲート絶縁膜を形成し、
ゲート絶縁膜の上に酸化物半導体膜を形成し、
酸化物半導体膜のチャネル部を覆うように島状に、遮光性を有する感光性樹脂膜を含む複数の膜，又は、遮光性を有する金属膜を含む複数の膜を積層して形成してチャネル保護層を形成し、
酸化物半導体膜及びチャネル保護層の上に、アルミニウム合金膜、または、アルミニウム合金膜を含む積層膜でソース電極及びドレイン電極を形成し、
ソース電極及びドレイン電極の上に層間絶縁膜を形成し、
その後、上記層間絶縁膜を２００〜３５０℃でアニールすることを特徴とする。
上記の方法によれば、酸化物半導体膜のチャネル部を覆うように島状にチャネル保護層を設けるので、酸化物半導体膜のチャネル部が高温に曝されて電気的特性が劣化するのを抑制することができる。
また、上記の方法によれば、ソース電極及びドレイン電極をアルミニウム合金膜、または、アルミニウム合金膜を含む積層膜で形成するので、ソース電極・ドレイン電極が優れた耐熱性を有することとなる。そのため、ソース電極及びドレイン電極を形成する工程よりも後の工程において、３５０℃程度の高温で熱処理を行っても、ソース電極・ドレイン電極の表面にヒロック（凹凸）が生じたり、酸化物半導体膜とソース電極・ドレイン電極とが反応して酸化物半導体膜の電気的特性が劣化したりする虞がない。従って、例えば層間絶縁膜形成後、酸化物半導体膜の電気的特性を回復させるために３５０℃程度の高温でアニール処理を行うことが可能となり、電気的特性に優れたＴＦＴを得ることができる。そして、ＴＦＴが優れた電気的特性を有することにより、ＴＦＴ基板においてＴＦＴ等のレイアウトのコンパクト化が可能となり、開口率向上に伴って低消費電力化や高精細化が実現できる。
また、上記の方法によれば、チャネル保護層を遮光性を有する材料で形成するので、酸化物半導体膜に光が照射されることにより電気的特性が変化するのを抑制することができる。また、チャネル保護層が島状に設けられているので、酸化物半導体膜において、チャネル部以外の領域は遮光されない構成となっている。そのため、チャネル部以外の領域が遮光されることによる開口率の低下を抑制することができる。
チャネル保護層を遮光性を有する感光性樹脂膜を含む複数の膜を積層して形成する場合、チャネル保護層として積層する複数の膜は、絶縁性樹脂膜、絶縁性樹脂膜の上層の酸化物半導体膜、及び酸化物半導体膜の上層の遮光性感光性樹脂膜であってもよい。
また、チャネル保護層を遮光性を有する金属膜を含む複数の膜を積層して形成する場合、チャネル保護層として積層する複数の膜は、絶縁性樹脂膜、絶縁性樹脂膜の上層の遮光性金属膜、及び遮光性金属膜の上層の感光性絶縁膜であってもよい。
本発明の薄膜トランジスタ基板の製造方法は、ソース電極及びドレイン電極を構成するアルミニウム合金膜は、３５０℃以上の耐熱性を有することが好ましい。３５０℃以上の耐熱性を有するアルミニウム合金膜としては、主成分がアルミニウムであって、副成分がケイ素（Ｓｉ）、ネオジム（Ｎｄ）、銅（Ｃｕ）、ニッケル（Ｎｉ）及びランタン（Ｌａ）からなる群より選ばれる少なくとも１種である合金からなる合金膜が挙げられる。
本発明によれば、酸化物半導体膜のチャネル部を覆うように島状にチャネル保護層が設けられているので、酸化物半導体膜のチャネル部が高温に曝されてＴＦＴの電気的特性が劣化するのを抑制することができる。また、本発明によれば、ソース電極及びドレイン電極がアルミニウム合金膜、または、アルミニウム合金膜を含む積層膜で構成されているので、ソース電極・ドレイン電極が優れた耐熱性を有する。そのため、ソース電極及びドレイン電極を形成する工程よりも後の工程において、３５０℃程度の高温で熱処理を行っても、ソース電極・ドレイン電極の表面にヒロック（凹凸）が生じたり、酸化物半導体膜とソース電極・ドレイン電極とが反応して酸化物半導体膜の電気的特性が劣化したりする虞がない。従って、例えば層間絶縁膜形成後、酸化物半導体膜の電気的特性を回復させるために３５０℃程度の高温でアニール処理を行うことが可能となり、電気的特性に優れたＴＦＴを得ることができる。そして、ＴＦＴが優れた電気的特性を有することにより、ＴＦＴ基板においてＴＦＴ等のレイアウトのコンパクト化が可能となり、開口率向上に伴って低消費電力化や高精細化が実現できる。
液晶表示装置の概略平面図である。 図１のII-II線における断面図である。 ＴＦＴ基板の要部を拡大して示す平面図である。 参考実施形態のＴＦＴの拡大平面図である。 図４のＶ−Ｖ線における断面図である。 （ａ）〜（ｃ）は、参考実施形態のＴＦＴ基板の製造方法を示す説明図である。 （ａ）及び（ｂ）は、参考実施形態のＴＦＴ基板の製造方法を示す説明図である。 実施例（Ａ１）及び比較例（Ｂ１）にかかるＴＦＴについて、ゲート電圧とドレイン電流との関係を示すグラフである。 実施例（Ａ２及びＡ３）及び比較例（Ｂ２及びＢ３）にかかるＴＦＴについて、チャネル長とＳ値との関係を示すグラフである。 実施形態１にかかるＴＦＴの拡大平面図である。 図１０のXI-XI線における断面図である。 （ａ）〜（ｃ）は、実施形態１のＴＦＴ基板の製造方法を示す説明図である。 （ａ）〜（ｂ）は、実施形態１のＴＦＴ基板の製造方法を示す説明図である。 実施形態１の変形例にかかるＴＦＴの拡大平面図である。 図１４のXV-XV線における断面図である。 （ａ）〜（ｃ）は、実施形態１の変形例のＴＦＴ基板の製造方法を示す説明図である。 従来の構成にかかるＴＦＴの拡大平面図である。 図１７のXVIII-XVIII線における断面図である。
以下、本発明の実施形態について、図面を参照しながら詳細に説明する。なお、本発明は以下の実施形態に限定されるものではない。
《参考実施形態》
（液晶表示装置の構成）
−ＴＦＴ基板−
図１は、参考実施形態にかかる薄膜トランジスタを備えるＴＦＴ基板１０を有する液晶表示装置１の平面図であり、図２は、図１のII−II線における断面図である。また、図３は、本実施形態にかかるＴＦＴを備えるＴＦＴ基板１０の表示領域Ｄを拡大した平面図であり、図４はＴＦＴ基板１０の表示領域ＤのＴＦＴの拡大平面図、及び図５は図４のＶ−Ｖ線におけるＴＦＴの断面図である。
液晶表示装置１は、ＴＦＴ基板１０と対向基板２０とが互いに対向するように配置され、基板外周縁部に設けられたシール材４０により両者が接着されている。そして、シール材４０に囲まれた領域に、表示媒体層として液晶層３０が設けられている。
また、液晶表示装置１では、シール材４０の内側の部分に画像表示を行う表示領域Ｄが形成され、ＴＦＴ基板１０の対向基板２０から突出する部分に端子領域Ｔが形成されている。
ＴＦＴ基板１０は、図３に示すように、表示領域Ｄにおいて、互いに並行に延びるように設けられた複数のゲート信号線１２ＧＬと、各ゲート信号線１２ＧＬと直交する方向に互いに並行に延びるように設けられた複数のソース信号線１６ＳＬと、各ゲート信号線１２ＧＬ及び各ソース信号線１６ＳＬの交差部分毎、すなわち、各画素毎にそれぞれ設けられた複数のＴＦＴと、を備えている。なお、各ゲート信号線１２ＧＬの間には、互いに並行に延びるように複数の保持容量配線１２ＣｓＬが設けられている。
また、積層構造の点からは、ＴＦＴ基板１０は、基板１１上に、ゲート電極１２Ｇ，ゲート信号線１２ＧＬ等を含む導電膜、ゲート絶縁膜１３、酸化物半導体膜１４、チャネル保護層１５ａやゲート保護層１５ｂを含む絶縁膜、ソース電極１６Ｓ、ドレイン電極１６Ｄ、ソース信号線１６ＳＬ等を含む導電膜、パッシベーション膜１７及び平坦化膜１８からなる層間絶縁膜、画素電極、及び配向膜が積層された構成を有している。
ＴＦＴにおいては、図４及び５に示すように、ゲート信号線１２ＧＬから突出したゲート電極１２Ｇが設けられ、ゲート電極１２Ｇを覆うように設けられたゲート絶縁膜１３を介してゲート電極１２Ｇの上層に酸化物半導体膜１４が設けられている。なお、酸化物半導体膜１４のうちゲート電極１２Ｇに対向する位置にはチャネル部が形成されている。チャネル部は、その上層に島状に設けられたチャネル保護層１５ａにより被覆されている。また、酸化物半導体膜１４の上層には、チャネル部を介して互いに離間して、ソース電極１６Ｓとドレイン電極１６Ｄとが設けられている。そして、これらを覆うように、層間絶縁膜として、パッシベーション膜１７及び平坦化膜１８が積層されている。
ゲート電極１２Ｇは、公知の材料で構成され、例えば、Ｔｉ膜（厚さが１〜１０ｎｍ程度）、Ａｌ膜（厚さが５０〜４００ｎｍ程度）及びＴｉ膜（厚さが５０〜３００ｎｍ程度）の積層膜で形成されている。
ゲート絶縁膜１３は、公知の材料で構成され、例えば、厚さが２０〜１００ｎｍ程度のＳｉＯ２膜で形成されている。
酸化物半導体膜１４は、例えば、ＩＧＺＯ（Ｉｎ−Ｇａ−Ｚｎ−Ｏ）系の金属酸化物により形成されており、例えば厚さが２０〜２００ｎｍ程度である。ＩＧＺＯ（Ｉｎ−Ｇａ−Ｚｎ−Ｏ）系の金属酸化物はアモルファスであっても移動度が高いので、高移動度、低オフ電流といった薄膜トランジスタにとって良好な特性が得られる。なお、ここでは酸化物半導体膜１４がＩＧＺＯ（Ｉｎ−Ｇａ−Ｚｎ−Ｏ）系の金属酸化物で形成されているとしたが、例えばＩｎ、Ｇａ、及びＺｎのいずれか１種を含む金属酸化物で形成されていればよい。これらの金属酸化物はアモルファスであっても移動度が高いため、オン電流の大きい薄膜トランジスタを形成することができる。
チャネル保護層１５ａは、例えば、ＳｉＯ２膜等の絶縁性材料で形成されている。チャネル保護層は、酸化物半導体膜１４のチャネル領域に対応するようにチャネル部を覆って島状にパターンニングされて設けられている。チャネル保護層１５ａが酸化物半導体膜１４のチャネル部を覆うように設けられているので、チャネル部が熱処理工程において直接加熱されるのが抑制され、チャネル部が低抵抗化して酸化物半導体膜１４の電気的特性が劣化するのが抑制される。チャネル保護層１５ａは、例えば厚さが５０〜４００ｎｍ程度である。
ソース電極１６Ｓ及びドレイン電極１６Ｄは、Ａｌ合金膜を含む積層膜で形成されている。具体的には、ソース電極１６Ｓ及びドレイン電極１６Ｄは、Ｔｉ膜、Ａｌ合金膜及びＴｉ膜の積層膜で形成されている。Ａｌ合金膜としては、比抵抗が低く、且つ３５０℃以上の耐熱性を有する材料が好適であり、主成分がＡｌで、副成分がケイ素（Ｓｉ）、ネオジム（Ｎｄ）、銅（Ｃｕ）、ニッケル（Ｎｉ）及びランタン（Ｌａ）からなる群より選ばれる少なくとも１種である合金（つまり、Ａｌ−Ｓｉ、Ａｌ−Ｎｄ、Ａｌ−Ｃｕ、Ａｌ−Ｎｉ、Ａｌ−Ｌａ）が挙げられる。なお、ソース電極１６Ｓ及びドレイン電極１６Ｄを構成する積層膜としては、上記の他、例えば、Ｍｏ膜、Ａｌ合金膜、及びＭｏ膜の積層膜とすることもできる。また、ソース電極１６Ｓ及びドレイン電極１６ＤをＡｌ合金膜を含む積層膜とする他、Ａｌ合金膜の単層膜で形成することも可能である。
パッシベーション膜１７は、公知の材料で構成され、例えば、厚さが５０〜５００ｎｍ程度のＳｉＯ２膜で形成されている。また、平坦化膜１８は、感光性樹脂等の公知の材料で構成されている。パッシベーション膜１７及び平坦化膜１８は、層間絶縁膜として形成されるが、両者が一体となって層間絶縁膜を構成していてもよい。
画素電極１９は、公知の材料で構成され、例えば、厚さが２０〜３００ｎｍ程度のＩＴＯ膜で形成されている。
−対向基板−
対向基板２０は、図示しないが、基板上に遮光層及び着色層を備えたカラーフィルタ層が設けられ、カラーフィルタ層を覆うように共通電極が設けられ、さらに、共通電極を覆うように配向膜が設けられている。
−液晶層−
液晶層３０は、例えば、電気光学特性を有するネマチックの液晶材料などにより構成されている。
−液晶表示装置の動作−
上記構成の液晶表示装置１では、各画素において、ゲートドライバからゲート信号がゲート信号線１２ＧＬを介してゲート電極１２Ｇに送られて、表示領域ＤのＴＦＴがオン状態になったときに、ＴＦＴにおいて、ソースドライバからソース信号がソース信号線１６ＳＬを介してソース電極１６Ｓに送られて、酸化物半導体膜１４及びドレイン電極１６Ｄを介して、画素電極１９に所定の電荷が書き込まれる。この際、ＴＦＴ基板１０の各画素電極１９と対向基板２０の共通電極との間において電位差が生じ、液晶層３０、すなわち、各画素の液晶容量、及びその液晶容量に並列に接続された保持容量素子に所定の電圧が印加される。そして、液晶表示装置１では、各画素において、液晶層３０に印加する電圧の大きさによって液晶層３０の配向状態を変えることにより、液晶層３０の光透過率を調整して画像が表示される。
（ＴＦＴ基板の製造方法）
以下、本実施形態にかかるＴＦＴ基板１０の製造方法について図６及び７を用いて説明する。
−第１導電膜〜ゲート絶縁膜形成−
まず、基板１１上に、例えば、Ｔｉ膜（厚さが１〜１０ｎｍ程度）、Ａｌ膜（厚さが５０〜４００ｎｍ程度）、及びＴｉ膜（厚さが５０〜３００ｎｍ程度）を順に連続成膜して第１導電膜を形成し、その後、ゲート電極１２Ｇ、ゲート信号線１２ＧＬ、保持容量線１２ＣｓＬ、引き出し線１２ｃ等を形成するように、パターンニングを行う。そして、図６（ａ）に示すように、第１導電膜をパターンニングした後形成されたゲート電極１２Ｇ、ゲート信号線１２ＧＬ、保持容量線１２ＣｓＬ、引き出し線１２ｃ等の上層に、厚さ１００〜５００ｎｍ程度のＳｉＮ膜及び厚さ２０〜１００ｎｍ程度のＳｉＯ２膜を積層してゲート絶縁膜１３を成膜する。
−酸化物半導体膜形成−
続いて、例えば厚さ２０〜２００ｎｍ程度の酸化物半導体膜１４を成膜し、図６（ｂ）に示すように、ＴＦＴを形成する領域のそれぞれに対応するようにパターンニングを行う。
なお、このとき、酸化物半導体膜１４は、保持容量素子の領域にも設けられるようにパターンニングされていてもよい。
−チャネル保護層形成−
次に、例えば厚さが５０〜４００ｎｍ程度のＳｉＯ２膜を成膜した後パターンニングすることにより、図６（ｃ）に示すように、チャネル保護層１５ａ及びゲート保護層１５ｂを形成する。そして、チャネル保護層１５ａ及びゲート保護層１５ｂを形成後、例えば、大気雰囲気下で２００〜３５０℃及び０．５〜１０時間の条件でアニール処理を行う。
−第２導電膜形成−
次いで、例えば、Ｔｉ膜（厚さが１〜１０ｎｍ程度）、Ａｌ膜（厚さが５０〜４００ｎｍ程度）、及びＴｉ膜（厚さが５０〜３００ｎｍ程度）を順に連続成膜して第２導電膜を形成し、その後、図７（ａ）に示すように、ソース電極１６Ｓ、ドレイン電極１６Ｄ、ソース信号線１６ＳＬを形成するように、第２導電膜のパターンニングを行う。
−層間絶縁膜形成−
続いて、図７（ｂ）に示すように、基板１１全面に、パッシベーション膜１７として例えば厚さが５０〜５００ｎｍ程度のＳｉＯ２膜を成膜した後、例えば、大気雰囲気下で２００〜３５０℃及び０．５〜１０時間の条件でアニール処理を行う。
次いで、平坦化膜１８として例えば感光性樹脂膜を成膜する。そして、感光性樹脂膜に対して露光及び現像を行い、さらに消色処理を施した後、例えば、大気雰囲気下で２００〜２５０℃及び０．５〜５時間の条件でベークする。
−第３導電膜形成−
次に、保持容量素子の領域に、平坦化膜１８の表面からドレイン電極１６Ｄに達するコンタクトホールＣＣｓを形成すると共に、ゲートソースコンタクト部において、ソース信号線１６ＳＬ及び引き出し線１２ｃが表面に露出するコンタクトホールＣｃを形成する。
次いで、例えば、厚さが２０〜３００ｎｍ程度のＩＴＯ膜で第３導電膜を形成し、その後、各画素電極１９及びゲートソースコンタクト部のコンタクトホールＣｃを覆う領域にパターンニングを行う。そして、画素電極１９等を形成後、例えば、大気雰囲気下で２００〜２５０℃及び０．５〜５時間の条件でベークする。
最後に、表示領域Ｄを覆うように配向膜（不図示）を成膜し、ＴＦＴ基板１０が完成する。
このＴＦＴ基板１０は、例えば、シール材４０を介して別途公知の方法を用いて作製した対向基板２０と貼り合わせると共に両基板間に液晶層３０を設けることにより、液晶表示装置１を形成することができる。
（参考実施形態の効果）
上記の構成によれば、酸化物半導体膜１４のチャネル部を覆うように島状にチャネル保護層１５ａが設けられているので、酸化物半導体膜１４のチャネル部が高温に曝されて電気的特性が劣化するのを抑制することができる。
また、上記の構成によれば、ソース電極１６Ｓ及びドレイン電極１６Ｄがアルミニウム合金膜を含む積層膜で構成されているので、ソース電極１６Ｓ・ドレイン電極１６Ｄが優れた耐熱性を有する。そのため、ソース電極１６Ｓ及びドレイン電極１６Ｄを形成する工程よりも後の工程において、３５０℃程度の高温で熱処理を行っても、ソース電極１６Ｓ・ドレイン電極１６Ｄの表面にヒロック（凹凸）が生じたり、酸化物半導体膜１４とソース電極１６Ｓ・ドレイン電極１６Ｄとが反応して酸化物半導体膜１４の電気的特性が劣化したりする虞がない。従って、例えばパッシベーション膜１７を形成後、酸化物半導体膜１４の電気的特性を回復させるために３５０℃程度の高温でアニール処理を行うことが可能となり、電気的特性に優れたＴＦＴを得ることができる。そして、ＴＦＴが優れた電気的特性を有することにより、ＴＦＴ基板１０においてＴＦＴ等のレイアウトのコンパクト化が可能となり、開口率向上に伴って低消費電力化や高精細化が実現できる。
本実施形態のＴＦＴ基板１０は、上記説明したように、優れた電気的特性を有し、高スイッチング特性により高速充電することができるので、高フレームレート化が可能となる。従って、本実施形態のＴＦＴ基板１０は３Ｄディスプレイの液晶パネルを構成する場合に好適である。
また、本実施形態のＴＦＴ基板１０は、優れた電気的特性を有し、高スイッチング特性且つオフ電流が良好であることから、休止駆動することができるので、低消費電力化が可能となる。従って、本実施形態のＴＦＴ基板１０は、電子ブックの液晶パネルを構成する場合にも好適である。
なお、ゲート信号線１２ＧＬとソース信号線１６ＳＬの交差部分にゲート保護膜１５ｂが設けられているとして説明したが、ゲート保護膜１５ｂが設けられていなくてもよい。
また、ここでは、表示領域Ｄ内の各画素に対応して設けられたＴＦＴについて説明したが、上記説明した構成のＴＦＴを、端子領域Ｔに設けてもよい。本実施形態のＴＦＴを端子領域Ｔに設けた場合でも、ＴＦＴが優れた電気的特性を有することにより、低消費電力化や高精細化を実現することができる。この場合には、端子領域ＴのＴＦＴの高精細化により額縁領域の面積を縮小することが可能となる。従って、このＴＦＴ基板は、モバイル機器の液晶パネルを構成する場合に好適である。
（実施例）
図４及び５に示す参考実施形態の構成のＴＦＴ（実施例）と、図１７及び１８に示す従来の構成のＴＦＴ（比較例）について、各々の電気的特性を評価するための測定を行った。ＴＦＴの電気的特性を定量的に示すパラメーターとしては、Ｓ値（サブスレッショルドスイング（Subthreshold swing）値）が用いられる。Ｓ値は、しきい値電圧以下の領域での、ゲート電圧に対するドレイン電流の変化率のことであり、ＴＦＴのＩｄ−Ｖｇ特性の傾き（Ｓ＝ΔＩｄ／ΔＶｇ）を計測して求めることができる。
図８は、実施例（Ａ１）及び比較例（Ｂ１）にかかるＴＦＴについて、ゲート電圧とドレイン電流との関係を示す。このグラフより、実施例Ａ１にかかるＴＦＴは、比較例Ｂ１にかかるＴＦＴよりもＳ値が小さく、優れた電気的特性を有することが分かる。
図９は、実施例（Ａ２及びＡ３）及び比較例（Ｂ２及びＢ３）にかかるＴＦＴについて、チャネル長（７〜５４μｍ）とＳ値との関係を示すグラフである。ここで、実施例Ａ２は、チャネル幅が９μｍのＴＦＴである。実施例Ａ３は、チャネル幅が２４μｍのＴＦＴである。比較例Ｂ２は、チャネル幅が５μｍのＴＦＴである。比較例Ｂ３は、チャネル幅が２０μｍのＴＦＴである。このグラフより、チャネル長やチャネル幅の大きさにかかわらず、実施例Ａ２、Ａ３のＴＦＴは、比較例Ｂ２、Ｂ３のＴＦＴよりもＳ値が小さく、優れた電気的特性を有することが分かる。
《実施形態１》
次に、実施形態１の液晶表示装置について説明する。
−ＴＦＴ基板−
液晶表示装置１は、参考実施形態と同様、ＴＦＴ基板１０と対向基板２０とが互いに対向するように配置され、基板外周縁部に設けられたシール材４０により両者が接着されている。そして、シール材４０に囲まれた領域に、表示媒体層として液晶層３０が設けられている。
また、液晶表示装置１では、シール材４０の内側の部分に画像表示を行う表示領域Ｄが形成され、ＴＦＴ基板１０の対向基板２０から突出する部分に端子領域Ｔが形成されている。
ＴＦＴ基板１０は、図１０に示すように、表示領域Ｄにおいて、互いに並行に延びるように設けられた複数のゲート信号線１２ＧＬと、各ゲート信号線１２ＧＬと直交する方向に互いに並行に延びるように設けられた複数のソース信号線１６ＳＬと、各ゲート信号線１２ＧＬ及び各ソース信号線１６ＳＬの交差部分毎、すなわち、各画素毎にそれぞれ設けられた複数のＴＦＴと、を備えている。なお、各ゲート信号線１２ＧＬの間には、互いに並行に延びるように複数の保持容量配線１２ＣｓＬが設けられている。
また、積層構造の点からは、ＴＦＴ基板１０は、基板１１上に、ゲート電極１２Ｇ，ゲート信号線１２ＧＬ等を含む導電膜、ゲート絶縁膜１３、酸化物半導体膜１４、チャネル保護層１５ａやゲート保護層１５ｂを含む絶縁膜、ソース電極１６Ｓ、ドレイン電極１６Ｄ、ソース信号線１６ＳＬ等を含む導電膜、パッシベーション膜１７及び平坦化膜１８からなる層間絶縁膜、画素電極１９、及び配向膜が積層された構成を有している。
ＴＦＴにおいては、図１０及び１１に示すように、ゲート信号線１２ＧＬから突出したゲート電極１２Ｇが設けられ、ゲート電極１２Ｇを覆うように設けられたゲート絶縁膜１３を介してゲート電極１２Ｇの上層に酸化物半導体膜１４が設けられている。なお、酸化物半導体膜１４のうちゲート電極１２Ｇに対向する位置にはチャネル部が形成されている。チャネル部は、その上層に島状に設けられたチャネル保護層１５ａにより被覆されている。また、酸化物半導体膜１４の上層には、チャネル部を介して互いに離間して、ソース電極１６Ｓとドレイン電極１６Ｄとが設けられている。そして、これらを覆うように、層間絶縁膜として、パッシベーション膜１７及び平坦化膜１８が積層されている。
ゲート電極１２Ｇは、公知の材料で構成され、例えば、Ｔｉ膜（厚さが１〜１０ｎｍ程度）、Ａｌ膜（厚さが５０〜４００ｎｍ程度）及びＴｉ膜（厚さが５０〜３００ｎｍ程度）の積層膜で形成されている。
ゲート絶縁膜１３は、公知の材料で構成され、例えば、厚さが２０〜１００ｎｍ程度のＳｉＯ２膜で形成されている。
酸化物半導体膜１４は、例えば、ＩＧＺＯ（Ｉｎ−Ｇａ−Ｚｎ−Ｏ）系の金属酸化物により形成されており、例えば厚さが２０〜２００ｎｍ程度である。ＩＧＺＯ（Ｉｎ−Ｇａ−Ｚｎ−Ｏ）系の金属酸化物はアモルファスであっても移動度が高いので、高移動度、低オフ電流といった薄膜トランジスタにとって良好な特性が得られる。なお、ここでは酸化物半導体膜１４がＩＧＺＯ（Ｉｎ−Ｇａ−Ｚｎ−Ｏ）系の金属酸化物で形成されているとしたが、例えばＩｎ、Ｇａ、及びＺｎのいずれか１種を含む金属酸化物で形成されていればよい。これらの金属酸化物はアモルファスであっても移動度が高いため、オン電流の大きい薄膜トランジスタを形成することができる。
チャネル保護層１５ａは、複数の膜の積層体で形成されている。チャネル保護層１５ａは、絶縁性樹脂膜５１ａ、酸化物半導体膜５２ａ、及び遮光性感光性樹脂膜５３ａが下から順に積層された構成を有し、全体として遮光性を有する。チャネル保護層１５ａは、酸化物半導体膜１４のチャネル領域に対応するようにチャネル部を覆って島状にパターンニングされて設けられている。チャネル保護層１５ａが酸化物半導体膜１４のチャネル部を覆うように設けられているので、チャネル部が熱処理工程において直接加熱されるのが抑制され、チャネル部が低抵抗化して酸化物半導体膜１４の電気的特性が劣化するのが抑制される。
チャネル保護層１５ａを構成する複数の膜のそれぞれについては、絶縁性樹脂膜５１ａは、例えば、厚さが１０〜５００ｎｍ程度のＳｉＯ２膜で形成されている。酸化物半導体膜５２ａは、例えば、厚さが１０〜２００ｎｍ程度のＩＧＺＯ（Ｉｎ−Ｇａ−Ｚｎ−Ｏ）系の金属酸化物膜で形成されている。遮光性感光性樹脂膜５３ａは、例えば、厚さが１００〜３０００ｎｍ程度のブラックマトリクス形成用含量分散型ネガ型フォトレジスト（例えば、東京応化工業（株）製の「ＣＦＰＲ ＢＫ」シリーズ等）等で形成されている。
ソース電極１６Ｓ及びドレイン電極１６Ｄは、Ａｌ合金膜を含む積層膜で形成されている。具体的には、ソース電極１６Ｓ及びドレイン電極１６Ｄは、Ｔｉ膜、Ａｌ合金膜及びＴｉ膜の積層膜で形成されている。Ａｌ合金膜としては、比抵抗が低く、且つ３５０℃以上の耐熱性を有する材料が好適であり、主成分がＡｌで、副成分がケイ素（Ｓｉ）、ネオジム（Ｎｄ）、銅（Ｃｕ）、ニッケル（Ｎｉ）及びランタン（Ｌａ）からなる群より選ばれる少なくとも１種である合金（つまり、Ａｌ−Ｓｉ、Ａｌ−Ｎｄ、Ａｌ−Ｃｕ、Ａｌ−Ｎｉ、Ａｌ−Ｌａ）が挙げられる。なお、ソース電極１６Ｓ及びドレイン電極１６Ｄを構成する積層膜としては、上記の他、例えば、Ｍｏ膜、Ａｌ合金膜、及びＭｏ膜の積層膜とすることもできる。また、ソース電極１６Ｓ及びドレイン電極１６ＤをＡｌ合金膜を含む積層膜とする他、Ａｌ合金膜の単層膜で形成することも可能である。
パッシベーション膜１７は、公知の材料で構成され、例えば、厚さが５０〜５００ｎｍ程度のＳｉＯ２膜で形成されている。また、平坦化膜１８は、感光性樹脂等の公知の材料で構成されている。パッシベーション膜１７及び平坦化膜１８は、層間絶縁膜として形成されるが、両者が一体となって層間絶縁膜を構成していてもよい。
画素電極１９は、公知の材料で構成され、例えば、厚さが２０〜３００ｎｍ程度のＩＴＯ膜で形成されている。
−対向基板−
対向基板２０は、図示しないが、基板上に遮光層及び着色層を備えたカラーフィルタ層が設けられ、カラーフィルタ層を覆うように共通電極が設けられ、さらに、共通電極を覆うように配向膜が設けられている。
−液晶層−
液晶層３０は、例えば、電気光学特性を有するネマチックの液晶材料などにより構成されている。
−液晶表示装置の動作−
上記構成の液晶表示装置１では、各画素において、ゲートドライバからゲート信号がゲート信号線１２ＧＬを介してゲート電極１２Ｇに送られて、表示領域ＤのＴＦＴがオン状態になったときに、ＴＦＴにおいて、ソースドライバからソース信号がソース信号線１６ＳＬを介してソース電極１６Ｓに送られて、酸化物半導体膜１４及びドレイン電極１６Ｄを介して、画素電極１９に所定の電荷が書き込まれる。この際、ＴＦＴ基板１０の各画素電極１９と対向基板２０の共通電極との間において電位差が生じ、液晶層３０、すなわち、各画素の液晶容量、及びその液晶容量に並列に接続された保持容量素子に所定の電圧が印加される。そして、液晶表示装置１では、各画素において、液晶層３０に印加する電圧の大きさによって液晶層３０の配向状態を変えることにより、液晶層３０の光透過率を調整して画像が表示される。
（ＴＦＴ基板の製造方法）
以下、本実施形態にかかるＴＦＴ基板１０の製造方法について図１２〜１３を用いて説明する。
−第１導電膜〜ゲート絶縁膜形成−
まず、基板１１上に、例えば、Ｔｉ膜（厚さが１〜１０ｎｍ程度）、Ａｌ膜（厚さが５０〜４００ｎｍ程度）、及びＴｉ膜（厚さが５０〜３００ｎｍ程度）を順に連続成膜して第１導電膜を形成し、その後、ゲート電極１２Ｇ、ゲート信号線１２ＧＬ、保持容量線１２ＣｓＬ、引き出し線１２ｃ等を形成するように、パターンニングを行う。そして、図６（ａ）に示すように、第１導電膜をパターンニングした後形成されたゲート電極１２Ｇ、ゲート信号線１２ＧＬ、保持容量線１２ＣｓＬ、引き出し線１２ｃ等の上層に、厚さ１００〜５００ｎｍ程度のＳｉＮ膜及び厚さ２０〜１００ｎｍ程度のＳｉＯ２膜を積層してゲート絶縁膜１３を成膜する。
−酸化物半導体膜形成−
続いて、例えば厚さ２０〜２００ｎｍ程度の酸化物半導体膜１４を成膜し、図１２（ｂ）に示すように、ＴＦＴを形成する領域のそれぞれに対応するようにパターンニングを行う。
なお、このとき、酸化物半導体膜１４は、保持容量素子の領域にも設けられるようにパターンニングされていてもよい。
−チャネル保護層形成−
次に、ＳｉＯ２膜、酸化物半導体膜、及び遮光性感光性樹脂膜を連続して成膜したのち、遮光性感光性樹脂膜をパターンニングして、チャネル保護層１５ａ及びゲート保護層１５ｂに対応する遮光性感光性樹脂膜５３ａ、５３ｂを形成する。そして、遮光性感光性樹脂膜５３ａ，５３ｂをマスクとしてウェットエッチングを行い、図１２（ｃ）に示すように、酸化物半導体膜をエッチングして酸化物半導体膜５２ａ，５３ｂを形成後、ＳｉＯ２膜をエッチングして絶縁性樹脂膜５１ａ，５１ｂを形成する。そして、図１３（ａ）に示すように、熱処理を行って遮光性感光性樹脂膜５３ａを硬化させることにより、遮光性感光性樹脂膜５３ａ、５３ｂが酸化物半導体膜５２ａ、５２ｂを覆うようにリフローさせる。
−第２導電膜形成−
次いで、例えば、Ｔｉ膜（厚さが１〜１０ｎｍ程度）、Ａｌ膜（厚さが５０〜４００ｎｍ程度）、及びＴｉ膜（厚さが５０〜３００ｎｍ程度）を順に連続成膜して第２導電膜を形成し、その後、図１３（ｂ）に示すように、ソース電極１６Ｓ、ドレイン電極１６Ｄ、ソース信号線１６ＳＬを形成するようにパターンニングを行う。
−層間絶縁膜形成−
続いて、図１３（ｂ）に示すように、基板１１全面に、パッシベーション膜１７として例えば厚さが５０〜５００ｎｍ程度のＳｉＯ２膜を成膜した後、例えば、大気雰囲気下で２００〜３５０℃及び０．５〜１０時間の条件でアニール処理を行う。
次いで、平坦化膜１８として例えば感光性樹脂膜を成膜する。そして、感光性樹脂膜に対して露光及び現像を行い、さらに消色処理を施した後、例えば、大気雰囲気下で２００〜２５０℃及び０．５〜５時間の条件でベークする。
−第３導電膜形成−
次に、保持容量素子の領域に、平坦化膜１８の表面からドレイン電極１６Ｄに達するコンタクトホールＣＣｓを形成すると共に、ゲートソースコンタクト部において、ソース信号線１６ＳＬ及び引き出し線１２ｃが表面に露出するコンタクトホールＣｃを形成する。
次いで、例えば、厚さが２０〜３００ｎｍ程度のＩＴＯ膜で第３導電膜を形成し、その後、各画素電極１９及びゲートソースコンタクト部のコンタクトホールＣｃを覆う領域にパターンニングを行う。そして、画素電極１９等を形成後、例えば、大気雰囲気下で２００〜２５０℃及び０．５〜５時間の条件でベークする。
最後に、表示領域Ｄを覆うように配向膜（不図示）を成膜し、ＴＦＴ基板１０が完成する。
このＴＦＴ基板１０は、例えば、シール材４０を介して別途公知の方法を用いて作製した対向基板２０と貼り合わせると共に両基板間に液晶層３０を設けることにより、液晶表示装置１を形成することができる。
（実施形態１の効果）
上記の構成によれば、酸化物半導体膜１４のチャネル部を覆うように島状にチャネル保護層１５ａが設けられているので、酸化物半導体膜１４のチャネル部が高温に曝されて電気的特性が劣化するのを抑制することができる。
また、上記の構成によれば、ソース電極１６Ｓ及びドレイン電極１６Ｄがアルミニウム合金膜を含む積層膜で構成されているので、ソース電極１６Ｓ・ドレイン電極１６Ｄが優れた耐熱性を有する。そのため、ソース電極１６Ｓ及びドレイン電極１６Ｄを形成する工程よりも後の工程において、３５０℃程度の高温で熱処理を行っても、ソース電極１６Ｓ・ドレイン電極１６Ｄの表面にヒロック（凹凸）が生じたり、酸化物半導体膜１４とソース電極１６Ｓ・ドレイン電極１６Ｄとが反応して酸化物半導体膜１４の電気的特性が劣化したりする虞がない。従って、例えばパッシベーション膜１７を形成後、酸化物半導体膜１４の電気的特性を回復させるために３５０℃程度の高温でアニール処理を行うことが可能となり、電気的特性に優れたＴＦＴを得ることができる。そして、ＴＦＴが優れた電気的特性を有することにより、ＴＦＴ基板１０においてＴＦＴ等のレイアウトのコンパクト化が可能となり、開口率向上に伴って低消費電力化や高精細化が実現できる。
本実施形態のＴＦＴ基板１０は、上記説明したように、優れた電気的特性を有し、高スイッチング特性により高速充電することができるので、高フレームレート化が可能となる。従って、本実施形態のＴＦＴ基板１０は３Ｄディスプレイの液晶パネルを構成する場合に好適である。
また、本実施形態のＴＦＴ基板１０は、優れた電気的特性を有し、高スイッチング特性且つオフ電流が良好であることから、休止駆動することができるので、低消費電力化が可能となる。従って、本実施形態のＴＦＴ基板１０は、電子ブックの液晶パネルを構成する場合にも好適である。
なお、ゲート信号線１２ＧＬとソース信号線１６ＳＬの交差部分にゲート保護膜１５ｂが設けられているとして説明したが、ゲート保護膜１５ｂが設けられていなくてもよい。
また、ここでは、表示領域Ｄ内の各画素に対応して設けられたＴＦＴについて説明したが、上記説明した構成のＴＦＴを、端子領域Ｔに設けてもよい。本実施形態のＴＦＴを端子領域Ｔに設けた場合でも、ＴＦＴが優れた電気的特性を有することにより、低消費電力化や高精細化を実現することができる。この場合には、端子領域ＴのＴＦＴの高精細化により額縁領域の面積を縮小することが可能となる。従って、このＴＦＴ基板は、モバイル機器の液晶パネルを構成する場合に好適である。
また、上記の構成によれば、チャネル保護層１５ａが遮光性を有するので、酸化物半導体膜１４に光が照射されることにより電気的特性が変化するのを抑制することができる。さらに、チャネル保護層１５ａが島状に設けられているので、酸化物半導体膜１４において、チャネル部以外の領域は遮光されない構成となっている。そのため、チャネル部以外の領域が遮光されることによる開口率の低下を抑制することができる。
なお、ここでは、表示領域Ｄ内の各画素に対応して設けられたＴＦＴについて説明したが、上記説明した構成のＴＦＴを、端子領域Ｔに設けてもよい。本実施形態のＴＦＴを端子領域Ｔに設けた場合でも、ＴＦＴが優れた電気的特性を有することにより、低消費電力化や高精細化を実現することができる。
《実施形態１の変形例》
上記説明した実施形態１のＴＦＴ基板では、チャネル保護層１５ａが絶縁性樹脂膜５１ａ、酸化物半導体膜５２ａ、及び遮光性感光性樹脂膜５３ａからなる積層体で形成されてチャネル保護層が遮光性を有するとして説明したが、チャネル保護層１５ａがその他の構成を有することにより遮光性を有するものであってもよい。以下、チャネル保護層１５ａの構成が実施形態１と異なる場合の変形実施例について説明する。
図１４及び１５は、実施形態１の変形例のＴＦＴを示す。このＴＦＴは、チャネル保護層１５ａの構成以外については実施形態１と同一の構成を有する。
チャネル保護層１５ａは、複数の膜の積層体で形成されている。チャネル保護層１５ａは、絶縁性樹脂膜６１ａ、遮光性金属膜６２ａ、及び感光性絶縁膜６３ａが下から順に積層された構成を有し、全体として遮光性を有する。チャネル保護層１５ａは、酸化物半導体膜１４のチャネル領域に対応するようにチャネル部を覆って島状にパターンニングされて設けられている。チャネル保護層１５ａが酸化物半導体膜１４のチャネル部を覆うように設けられているので、チャネル部が熱処理工程において直接加熱されるのが抑制され、チャネル部が低抵抗化して酸化物半導体膜１４の電気的特性が劣化するのが抑制される。
チャネル保護層１５ａを構成する複数の膜のそれぞれについては、絶縁性樹脂膜６１ａは、例えば、厚さが１０〜５００ｎｍ程度のＳｉＯ２膜で形成されている。遮光性金属膜６２ａは、例えば、Ａｌ膜、Ｍｏ膜、Ｗ膜、Ｔａ膜、Ｔｉ膜等の金属膜や、これらの金属を主成分とする合金膜等で形成され、例えば、厚さが４０〜２００ｎｍ程度である。感光性絶縁膜６３ａは、例えば、厚さが１００〜３０００ｎｍ程度の耐熱透明観光型保護膜（例えば、ＪＳＲ（株）製の「オプトマーＰＣ」シリーズ等）等で形成されている。
このチャネル保護層１５ａの作製方法については、ＳｉＯ２膜、遮光性金属膜、及び感光性絶縁膜を連続して成膜した後、感光性絶縁膜をパターンニングして、チャネル保護層１５ａ及びゲート保護層１５ｂに対応する感光性絶縁膜６３ａ、６３ｂを形成する。そして、感光性絶縁膜６３ａ，６３ｂをマスクとしてウェットエッチングを行い、図１６（ａ）に示すように、酸化物半導体膜をエッチングして遮光性金属膜６２ａ，６３ｂを形成後、ＳｉＯ２膜をエッチングして絶縁性樹脂膜６１ａ，６１ｂを形成する。そして、図１６（ｂ）に示すように、熱処理を行って遮光性感光性樹脂膜６３ａを硬化させることにより、感光性絶縁膜６３ａ、６３ｂが遮光性金属膜６２ａ、６２ｂを覆うようにリフローさせる。
このようにして得られるチャネル保護層１５ａは、実施形態１のＴＦＴと同様に遮光性を有するので、酸化物半導体膜１４に光が照射されることにより電気的特性が変化するのを抑制することができる。
本発明は、酸化物半導体膜を備えたＴＦＴを有するＴＦＴ基板、表示装置、及びＴＦＴ基板の製造方法について有用である。
１ 液晶表示装置
１０ ＴＦＴ基板
１１ 基板
１２Ｇ ゲート電極
１３ ゲート絶縁膜
１４ 酸化物半導体膜
１５ａ チャネル保護層
１６Ｓ ソース電極
１６Ｄ ドレイン電極
１７ パッシベーション膜（層間絶縁膜）
１８ 平坦化膜（層間絶縁膜）
５１ａ 絶縁性樹脂膜
５２ａ 酸化物半導体膜
５３ａ 遮光性感光性樹脂膜
６１ａ 絶縁性樹脂膜
６２ａ 遮光性金属膜
６３ａ 感光性絶縁膜

Claims (18)

  1. 基板と、
    上記基板上に設けられたゲート電極と、
    上記基板上に設けられ、上記ゲート電極を覆うゲート絶縁膜と、
    上記ゲート絶縁膜上に設けられ、上記ゲート電極に対向する位置にチャネル部が形成された酸化物半導体膜と、
    上記酸化物半導体膜上に設けられ、上記チャネル部を島状に覆うチャネル保護層と、
    上記酸化物半導体膜上に設けられ、上記チャネル部及びチャネル保護層を介して互いに離間して設けられたソース電極及びドレイン電極と、
    上記ソース電極及びドレイン電極の上層に設けられた層間絶縁膜と、
    を備えた薄膜トランジスタ基板であって、
    上記ソース電極及びドレイン電極は、アルミニウム合金膜、または、アルミニウム合金膜を含む積層膜で構成されていることを特徴とする薄膜トランジスタ基板。
  2. 請求項１に記載された薄膜トランジスタ基板において、
    上記チャネル保護層は、遮光性を有することを特徴とする薄膜トランジスタ基板。
  3. 請求項２に記載された薄膜トランジスタ基板において、
    上記チャネル保護層は、遮光性を有する感光性樹脂膜を含む複数の膜の積層体で形成されていることを特徴とする薄膜トランジスタ基板。
  4. 請求項３に記載された薄膜トランジスタ基板において、
    上記積層体を構成する複数の膜は、絶縁性樹脂膜、該絶縁性樹脂膜の上層の酸化物半導体膜、及び該酸化物半導体膜の上層の上記遮光性感光性樹脂膜であることを特徴とする薄膜トランジスタ基板。
  5. 請求項２に記載された薄膜トランジスタ基板において、
    上記チャネル保護層は、遮光性を有する金属膜を含む複数の膜の積層体で形成されていることを特徴とする薄膜トランジスタ基板。
  6. 請求項５に記載された薄膜トランジスタ基板において、
    上記積層体を構成する複数の膜は、絶縁性樹脂膜、該絶縁性樹脂膜の上層の上記遮光性金属膜、及び該遮光性金属膜の上層の感光性絶縁膜であることを特徴とする薄膜トランジスタ基板。
  7. 請求項１〜６のいずれか１項に記載された薄膜トランジスタ基板において、
    上記ソース電極及びドレイン電極を構成するアルミニウム合金膜は、３５０℃以上の耐熱性を有することを特徴とする薄膜トランジスタ基板。
  8. 請求項７に記載された薄膜トランジスタ基板において、
    上記アルミニウム合金膜は、主成分がアルミニウムであって、副成分がケイ素（Ｓｉ）、ネオジム（Ｎｄ）、銅（Ｃｕ）、ニッケル（Ｎｉ）及びランタン（Ｌａ）からなる群より選ばれる少なくとも１種である合金からなることを特徴とする薄膜トランジスタ基板。
  9. 請求項１〜８のいずれか１項に記載された薄膜トランジスタ基板と、該薄膜トランジスタ基板に対向して配置された対向基板と、該薄膜トランジスタ基板と該対向基板との間に設けられた表示媒体層と、を備えたことを特徴とする表示装置。
  10. 請求項９に記載された表示装置において、
    上記表示媒体層が液晶層であることを特徴とする表示装置。
  11. 基板と、該基板上に設けられたゲート電極と、該基板上に設けられ、該ゲート電極を覆うゲート絶縁膜と、該ゲート絶縁膜上に設けられ、該ゲート電極に対向する位置にチャネル部が形成された酸化物半導体膜と、該酸化物半導体膜上に設けられ、該チャネル部を島状に覆うチャネル保護層と、該酸化物半導体膜上に設けられ、該チャネル部及びチャネル保護層を介して互いに離間して設けられたソース電極及びドレイン電極と、該ソース電極及びドレイン電極の上層に設けられた層間絶縁膜と、を備えた薄膜トランジスタ基板の製造方法であって、
    基板の上にゲート電極を形成し、
    上記ゲート電極の上にゲート絶縁膜を形成し、
    上記ゲート絶縁膜の上に酸化物半導体膜を形成し、
    上記酸化物半導体膜のチャネル部を覆うように島状にチャネル保護層を形成し、
    上記酸化物半導体膜及び上記チャネル保護層の上に、アルミニウム合金膜、または、アルミニウム合金膜を含む積層膜でソース電極及びドレイン電極を形成し、
    上記ソース電極及びドレイン電極の上に層間絶縁膜を形成し、
    その後、上記層間絶縁膜を２００〜３５０℃でアニールすることを特徴とする薄膜トランジスタ基板の製造方法。
  12. 請求項１１に記載された薄膜トランジスタ基板の製造方法において、
    上記チャネル保護層を、遮光性を有する材料で形成することを特徴とする薄膜トランジスタ基板の製造方法。
  13. 請求項１２に記載された薄膜トランジスタ基板の製造方法において、
    上記チャネル保護層を、遮光性を有する感光性樹脂膜を含む複数の膜を積層して形成することを特徴とする薄膜トランジスタ基板の製造方法。
  14. 請求項１３に記載された薄膜トランジスタ基板の製造方法において、
    上記チャネル保護層として積層する複数の膜は、絶縁性樹脂膜、該絶縁性樹脂膜の上層の酸化物半導体膜、及び該酸化物半導体膜の上層の上記遮光性感光性樹脂膜であることを特徴とする薄膜トランジスタ基板の製造方法。
  15. 請求項１２に記載された薄膜トランジスタ基板の製造方法において、
    上記チャネル保護層を、遮光性を有する金属膜を含む複数の膜を積層して形成することを特徴とする薄膜トランジスタ基板の製造方法。
  16. 請求項１５に記載された薄膜トランジスタ基板の製造方法において、
    上記チャネル保護層として積層する複数の膜は、絶縁性樹脂膜、該絶縁性樹脂膜の上層の上記遮光性金属膜、及び該遮光性金属膜の上層の感光性絶縁膜であることを特徴とする薄膜トランジスタ基板の製造方法。
  17. 請求項１１〜１６のいずれか１項に記載された薄膜トランジスタ基板の製造方法において、
    上記ソース電極及びドレイン電極を構成するアルミニウム合金膜は、３５０℃以上の耐熱性を有することを特徴とする薄膜トランジスタ基板の製造方法。
  18. 請求項１７に記載された薄膜トランジスタ基板の製造方法において、
    上記アルミニウム合金膜は、主成分がアルミニウムであって、副成分がケイ素（Ｓｉ）、ネオジム（Ｎｄ）、銅（Ｃｕ）、ニッケル（Ｎｉ）及びランタン（Ｌａ）からなる群より選ばれる少なくとも１種である合金からなることを特徴とする薄膜トランジスタ基板の製造方法。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103337497A (zh) 2013-06-28 2013-10-02 北京京东方光电科技有限公司 一种阵列基板及其制造方法、显示装置
KR102207941B1 (ko) * 2013-12-04 2021-01-26 엘지디스플레이 주식회사 어레이기판
US20150179801A1 (en) * 2013-12-25 2015-06-25 Shenzhen China Star Optoelectronics Technology Co. Ltd. Thin film transistor and method for manufacturing the same
JP6260326B2 (ja) * 2014-02-14 2018-01-17 凸版印刷株式会社 薄膜トランジスタ装置及びその製造方法
CN104377247B (zh) 2014-11-24 2017-12-08 深圳市华星光电技术有限公司 薄膜晶体管、显示装置及薄膜晶体管的制造方法
WO2017146058A1 (ja) * 2016-02-22 2017-08-31 シャープ株式会社 半導体装置および半導体装置の製造方法
KR101897345B1 (ko) * 2016-09-21 2018-09-10 고려대학교 산학협력단 박막 트랜지스터
CN107664889B (zh) * 2017-09-14 2020-05-22 深圳市华星光电半导体显示技术有限公司 一种tft器件及液晶显示面板的静电保护电路
KR20200024382A (ko) 2018-08-27 2020-03-09 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05109769A (ja) * 1991-10-18 1993-04-30 Fuji Xerox Co Ltd 薄膜トランジスタの製造方法
JP2006147811A (ja) * 2004-11-19 2006-06-08 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
JP2009081425A (ja) * 2007-09-07 2009-04-16 Semiconductor Energy Lab Co Ltd 表示装置及び表示装置の作製方法
JP2010056546A (ja) * 2008-07-31 2010-03-11 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2010166038A (ja) * 2008-12-19 2010-07-29 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2010251735A (ja) * 2009-03-27 2010-11-04 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2011216605A (ja) * 2010-03-31 2011-10-27 Fujifilm Corp 薄膜トランジスタおよびその製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3918642B2 (ja) * 2002-06-07 2007-05-23 カシオ計算機株式会社 表示装置及びその駆動方法
WO2009020168A1 (en) * 2007-08-07 2009-02-12 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device having the display device, and method for manufacturing thereof
JP5123141B2 (ja) 2008-11-19 2013-01-16 株式会社東芝 表示装置
US20130001546A1 (en) * 2010-03-26 2013-01-03 Tsuyoshi Kamada Display device and method for producing array substrate for display device
JP6175740B2 (ja) * 2012-03-30 2017-08-09 株式会社Ｊｏｌｅｄ 薄膜トランジスタおよびその製造方法並びに表示装置および電子機器

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05109769A (ja) * 1991-10-18 1993-04-30 Fuji Xerox Co Ltd 薄膜トランジスタの製造方法
JP2006147811A (ja) * 2004-11-19 2006-06-08 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
JP2009081425A (ja) * 2007-09-07 2009-04-16 Semiconductor Energy Lab Co Ltd 表示装置及び表示装置の作製方法
JP2010056546A (ja) * 2008-07-31 2010-03-11 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2010166038A (ja) * 2008-12-19 2010-07-29 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2010251735A (ja) * 2009-03-27 2010-11-04 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2011216605A (ja) * 2010-03-31 2011-10-27 Fujifilm Corp 薄膜トランジスタおよびその製造方法

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