JPWO2011105557A1 - 半導体成長用基板および発光素子 - Google Patents
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Abstract
本発明の実施形態にかかる半導体成長用基板は、基板の主面に、該主面の一部が上方に隆起した、上面を持つ突起を複数備え、該突起は、前記上面が半導体結晶を成長させるための結晶成長面であり、下方から上方に向かうにつれて横断面積が小さくなっているとともに、側面が、高さの異なる多数の柱状結晶が重なり合って構成されているテクスチャーを有している。
Description
この発明は、半導体成長用基板と、当該半導体成長用基板を用いた発光素子に関するものである。
現在、半導体成長用基板上に、紫外光、青色光、緑色光等を発光する光半導体層から構成される発光素子を形成する技術が提案されている。そのような発光素子としては、例えば特開2005−277374号公報に開示されている。
発光素子の開発において、発光むらや発光効率を改善するために、半導体成長用基板上に光半導体層を成長させる際に、光半導体層の厚み方向に延在する転位を減らす必要があった。
本発明の実施形態は、発光効率を向上させることができる半導体成長用基板、およびかかる半導体成長用基板上に光半導体層を成長させた発光素子を提供することを目的とする。
本発明の実施形態にかかる半導体成長用基板は、基板の主面に、該主面の一部が上方に隆起した、上面を持つ突起を複数備え、該突起は、前記上面が半導体結晶を成長させるための結晶成長面であり、下方から上方に向かうにつれて横断面積が小さくなっているとともに、側面が高さの異なる多数の柱状結晶が重なり合って構成されているテクスチャーを有している。
また本発明の実施形態にかかる発光素子は、上述の半導体成長用基板上に、前記突起を被覆するように成長させた光半導体層を備える。
本発明は以下の実施形態に限定されるものではなく、本発明の実施形態の要旨を逸脱しない範囲内で種々変更を施すことができる。
<発光装置>
図1(a)は本実施形態にかかる発光素子1を実装した発光装置2の斜視図であり、図1(b)は図1(a)に示す発光装置2の断面図であり、図1(a)のA−A’線で切断した時の断面に相当する。
図1(a)は本実施形態にかかる発光素子1を実装した発光装置2の斜視図であり、図1(b)は図1(a)に示す発光装置2の断面図であり、図1(a)のA−A’線で切断した時の断面に相当する。
発光装置2は、図1(b)に示すように、引き出し電極3が設けられた実装基体4と、実装基体4上に実装された発光素子1と、を有している。
実装基体4は、実装基体4の実装面4Aから引き出し面4Bまで導通をとるための引き出し電極3を有している。このような実装基体4は、セラミック材料などを積層することにより形成することができる。
第1接合電極5および第2接合電極6は、それぞれ後述する発光素子1の第1電極層7および第2電極層8と引き出し電極3との間に介在し、それぞれが電気的に接合するように設けられている。このような第1接合電極5および第2接合電極6は、例えば金−スズ等のはんだ、ペースト、金、ニッケル、アルミニウム、チタンまたはクロムなどの導電性材料などを用いることができる。
発光素子1は、上述した第1接合電極5および第2接合電極6を介して電気的に引き出し電極3と接続されて、実装面4A上に実装される。本実施形態において発光素子1は、後述する半導体成長用基板10から光半導体層11で発した光を取り出すようにフリップチップ接続による配置で実装されている。
モールド樹脂9は、実装基体4に実装された発光素子1を被覆するように、実装基体4の開口部に充填されている。このように発光素子1をモールド樹脂9によって被覆することで、電気的に周囲と絶縁させることができ、信頼性を向上させることができる。
[発光素子の構造]
発光装置2に実装される発光素子1を、図面を参考にしつつ以下に詳細に説明する。
発光装置2に実装される発光素子1を、図面を参考にしつつ以下に詳細に説明する。
図2は本実施形態にかかる発光素子1の斜視図、図3は図2に示す発光素子1の断面図であり、図2のB−B’線で切断したときの断面に相当する。
発光素子1は、図2および3に示すように、半導体成長用基板10と、半導体成長用基板10上に成長させた光半導体層11とを有する。
半導体成長用基板10は、主面10Aから隆起した突起10bを持つ単結晶基板10aから構成されている。半導体成長用基板10は、光半導体層11を成長させることが可能な材料を用いることができ、例えばサファイア、窒化ガリウム、窒化アルミニウムまたは酸化亜鉛などの結晶性材料を用いることができる。
半導体成長用基板10は、平面視形状が例えば長方形状などの多角形状や円形状などに設定される。半導体成長用基板10の厚みは、例えば2μm以上1000μm以下に設定される。ここで、半導体成長用基板10の厚みは、単結晶基板10aの下面10Bから突起10bの上面10A’までの厚みを指す。本実施形態のように、発光素子1をフリップチップ実装する場合、半導体成長用基板10として除去することが容易な材料や透光性の材料を用いてもよい。このような材料で半導体成長用基板10を形成することにより、発光層11bで発した光を、発光層11bの半導体成長用基板10側から効率よく取り出すことができる。
突起10bは、単結晶基板10aの主面10Aから上方に隆起するよう単結晶基板10aと一体的に設けられている。突起10bの上面10A’は、結晶成長面となっている。結晶成長面とは半導体が成長しやすくなるように、結晶格子の結晶面を揃えた平面を指す。結晶成長面としては、例えばサファイアを用いた場合だと、結晶格子のA面、C面またはR面などの結晶面を用いることができる。
突起10bは、平面視形状が、例えば、六角形状もしくは長方形状などの多角形状または円形状などである。突起10bは、上面10A’の面積が、例えば0.2μm2以上15μm2以下となるように設定することができる。また、突起10bの上面10A’は、単結晶基板10aの主面10Aに対して占める面積が、例えば20%以上80%以下となるように設けることができる。
さらに突起10aは、下方から上方に向かうにつれて、上下方向と垂直な方向の横断面の面積である横断面積が小さくなるように設けることができる。そのため、突起10aは、上下方向の縦断面の形状が、例えば台形状または四角形状などの多角形状である。なお、突起10bは、単結晶基板10aの主面10Aから突起10bの上面10A’までの高さが、例えば0.5μm以上200μm以下となるように設定することができる。
突起10bの外側面は、図4に示すように、柱状結晶12’が重なり合って構成されたテクスチャー12を有している。図4(a)は突起10bを斜視したSEM写真を示し、図4(b)は突起10bを側面視したSEM写真を示している。なお、当該SEM写真は、サファイアからなる単結晶基板に突起を設けた後、表面全体に導電材料を10nm以下積層させた単結晶基板を観察したものである。かかるテクスチャー12は、図4(b)に示すように、突起10bの下端から上端までの間に、下端から上方に向けて多数の柱状結晶12’が延在して重なり合うように設けられている。
テクスチャー12は、このように多数の柱状結晶12’が重なり合うようにして構成されていることにより、いわゆる鱗片状となっている。また、複数の柱状結晶12’は突起10bと一体的に設けられていることから、突起10bの外側面全体が柱状結晶12’によって段差を有する構造となっている。
柱状結晶12’は、下端から上端までの長さが異なるように設けられている。これにより複数の柱状結晶12’は、その頂面が、単結晶基板10aの主面10Aからの高さ位置が異なるように配置されている。複数の柱状結晶12’は、その頂面が突起10bの上面10Aと同じ高さ位置にまで延出されているもの、またはその頂面が突起10bの高さよりも低くなるように設けられているものを含んでいる。頂面が突起10bの高さよりも低く設けられた柱状結晶12’は、単結晶基板10aの主面10Aから頂面までの高さが、例えば0.5μm以上10μm以下となるように設定することができる。なお、柱状結晶12’の高さは、突起10bと単結晶基板10aとの境界からの高さを用いればよい。
また柱状結晶12’は、柱状結晶12’の下方に位置する部分と、柱状結晶12’の上方に位置する部分とを比較した場合に、突起10bの下方にあるものほど、側面視したときの横幅が大きくなるように設定されている。柱状結晶12’は、側面視したときの横幅を、例えば50nm以上500nm以下に設定することができる。
柱状結晶12’は、突起10bの外側面に下方から上方にわたって様々な方向に向かって延びる複数の溝によって外側面の一部が突出するように、突起10bと一体的に設けられている。突起10bは、このような複数の柱状結晶12’が折り重なるように配置されることによるテクスチャー12を有している。
突起10bの外側面に設けられる複数の溝は、例えば突起10bを横断面視したときに、V字状または四角形状など種々の形状で切り欠かれた形状からなる。突起10bの外側面から内部までの溝の深さは、例えば1nm以上1μm以下に設定することができる。また、複数の溝は、隣接する溝の間隔を、例えば10nm以上1μm以下に設定することができる。
半導体成長用基板10上には、図3に示すように、光半導体層11が設けられている。光半導体層11は、第1半導体層11a、発光層11bおよび第2半導体層11cを順次積層することによって構成されている。なお、光半導体層11は、全体の厚みが例えば0.1μm以上20μm以下に形成されている。光半導体層11は、各層の屈折率が、窒化ガリウムを用いた場合には例えば1.80以上2.70以下に設定することができる。
光半導体層11としては、III−V族半導体を用いることができる。III−V族半導体としては、III族窒化物半導体、ガリウム燐またはガリウムヒ素などを例示することができる。III族窒化物半導体としては、ボロン、アルミニウム、ガリウムまたはインジウムのうち少なくとも1つの窒化物からなる混晶を用いることができ、例えば窒化ガリウムを用いることができる。
第1半導体層11aは、突起10bを被覆するように単結晶基板10a上に設けられている。第1半導体層11aは、単結晶基板10aに結晶成長させて設けた場合には、厚み方向に転位13が延在するようになる。転位13は、半導体の結晶格子がずれることによって形成される。転位13には、例えば刃状転位またはらせん状転位などの種類がある。転位13すなわち結晶格子のずれは、第1半導体層11aと単結晶基板10aとが異なる格子定数を有することにより、起こりやすくなっている。なお、第1半導体層11aは、厚みが1μm以上10μm以下に設定されている。
発光層11bは、第1半導体層11a上に設けられている。発光層11bは、禁制帯幅の広い障壁層と禁制帯幅の狭い井戸層とからなる量子井戸構造が複数回繰り返し規則的に積層された多層量子井戸構造(MQW)を用いることができる。障壁層と井戸層としては、インジウムとガリウムの窒化物からなる混晶においてインジウムとガリウムの組成比を調整したものを用いることができる。このように構成された発光層11bでは、例えば350nm以上600nm以下の波長の光を発光する。発光層11bは、第1半導体層11a上に設けられることから、第1半導体層11aに転位13が延在する場合にはその転位13が発光層11bにも引き継がれやすくなる。
第2半導体層11cは、発光層11b上に設けられている。第2半導体層11cは、電子か正孔のどちらかを多数キャリアとすることにより、第1半導体層11aとは逆導電型を呈するように設定されている。半導体層に導電型を付与する方法としては、例えばマグネシウムまたはシリコンを不純物として混ぜる方法を用いることができる。
第1電極層7は第1半導体層11a上に、第2電極層8は第2半導体層11c上に、それぞれ設けられている。このような2つの電極層により、光半導体層11に電圧が印加される。電極層の材料としては、例えば、アルミニウム、チタン、ニッケル、クロム、インジウム、錫、モリブデン、銀、金、ニオブ、タンタル、バナジウム、白金、鉛またはベリリウムなどの金属、酸化錫、酸化インジウムもしくは酸化インジウム錫などの酸化物、または金−シリコン合金、金−ゲルマニウム合金、金−亜鉛合金もしくは金−ベリリウム合金などの合金膜を好適に用いることができる。また、このような電極層は、それぞれ上記材質の中から選択した層を多層積層しても構わない。
このように光半導体層11を、突起10bを有する単結晶基板10aすなわち半導体成長用基板10上に結晶成長させた場合には、単結晶基板10aから光半導体層11内に延在する転位13の数を制御することができる。
本実施形態においては、突起10bの外側面に、複数の柱状結晶12’から構成されているテクスチャー12を有している。そのため、突起10bの外側面の表面において、外側面の上下方向および外周方向に外側面を荒らして、単結晶基板10aの結晶格子の結晶面を不揃いにすることができる。そのため、半導体成長用基板10上に光半導体層11を成長させた場合は、荒れた外側面には結晶を成長しにくくなることから、突起10bの外側面に結晶を成長させにくくすることができる。
具体的には、光半導体層11内に位置する半導体成長用基板10から延びる転位13を複数有し、単結晶基板10aの主面10Aから延びる転位13の数よりも突起10bの外側面から延びる転位13の数が少なくなっている。
その結果、突起10bの上面10A’すなわち結晶成長面で結晶成長させつつ、突起10bの外側面では結晶成長させにくくすることができる。そのため、突起10bの外側面から延びる転位13を少なくすることができ、光半導体層11の厚み方向に延在する転位13の数を減らすことができる。
換言すると、光半導体層11および半導体成長用基板10を平面透視して、突起10bの上面10A’と重ならない第1領域14における光半導体層11の厚み方向に延在する転位13の数を減らすことができる。その結果、第1領域14の光半導体層11の結晶品質を向上させることができ、発光素子1で発する光の発光効率を向上させることができる。なお、光半導体層11および半導体成長用基板10を平面透視して、突起10bの上面10A’と重ならない領域は第1領域14を、突起10bの上面10A’と重なる領域は第2領域15をそれぞれ示している。
一方、突起の外側面にかかるテクスチャーを有しない構成では、突起の外側面の結晶面が揃いやすくなる。そのため、突起の外側面にも光半導体層が成長することによって突起の外側面から延びる転位が発生し、光半導体層の厚み方向に転位が延びることとなる。その結果、光半導体層内に転位が多数存在することとなり、発光素子の発光効率の低下を招きやすくなる。さらに、光半導体層の厚み方向に多くの転位が延在することにより、発光素子に電圧を印加した際に、かかる転位が光半導体層のバルク抵抗より小さい電気抵抗値を有するようになって短絡や静電破壊などを起こしやすくなり、信頼性の低下を招きやすくなる。
また、突起10bの外側面のテクスチャー12が、複数の柱状結晶12’によって構成されている。そのため、光半導体層11で発した光を単結晶基板10a側から取り出す際に、光半導体層11で発した光が半導体成長用基板10との界面で光半導体層11側に反射されにくくすることができる。そのため、発光素子1の光取り出し効率を向上させることができる。
さらに、第1領域14の光半導体層11で発した光が、突起10bの外側面から単結晶基板10aに入射しやすくすることができる。このように光半導体層11から単結晶基板10aに入射しやすくなることにより、入射角よりも屈折角が大きくなるように屈折させることができるため、光半導体層11の第1領域14で発した光を第2領域15方向に屈折させることができる。そのことから、第1領域14の光半導体層11の発光効率が向上された場合でも、発光素子1の発光むらを抑制することができる。
このように本発明の実施形態にかかる半導体成長用基板10を用いることにより、光半導体層11の結晶品質を向上させるとともに、光取り出し効率を向上させることが可能な発光素子1を提供することができる。
(発光素子の変形例1)
多数の柱状結晶12’のうち、単結晶基板10aの主面10Aからの高さ位置が突起10bの側面の途中までのものは、上方へ向かうにつれて先端が部分的に小さくなっていてもよい。具体的に、柱状結晶12’は、平面透視して外郭断面積が上方へ向かうにつれて小さくなり、柱状結晶12’を側面視して、上方へ向かうにつれて柱状結晶12’の幅が小さくなるように設けられている。このように柱状結晶12’の先端が上方へ向かうにつれて小さくなっていることにより、柱状結晶12’の頂面が、単結晶基板10aの主面10Aに対して傾斜するようになっている。
多数の柱状結晶12’のうち、単結晶基板10aの主面10Aからの高さ位置が突起10bの側面の途中までのものは、上方へ向かうにつれて先端が部分的に小さくなっていてもよい。具体的に、柱状結晶12’は、平面透視して外郭断面積が上方へ向かうにつれて小さくなり、柱状結晶12’を側面視して、上方へ向かうにつれて柱状結晶12’の幅が小さくなるように設けられている。このように柱状結晶12’の先端が上方へ向かうにつれて小さくなっていることにより、柱状結晶12’の頂面が、単結晶基板10aの主面10Aに対して傾斜するようになっている。
柱状結晶12’は、上方へ向かうにつれて先端が小さくなっているときには、発光層11bで発した光が単結晶基板10aとの界面で臨界角よりも小さい角度で入射しやすいものにすることができる。そのため、光半導体層11と単結晶基板10aとの界面でさらに反射されにくくすることができる。その結果、光半導体層11で発した光を単結晶基板10a側から取り出す際に、発光素子1の光取出し効率を向上させることができる。
また、光半導体層11の第1領域14で発した光を、かかるテクスチャー12によって、第2領域15に入射させることができるため、発光むらをさらに改善することができる。
なお、柱状結晶12’の先端が上方へ向かうにつれて部分的に小さくなっている構造としては、柱状結晶12’は、横断面積が上方に向かうにつれて小さくなっている構造を用いればよい。そのような構造としては、例えば柱状結晶12’の先端(頂面)が上方に配置されたテーパー形状などを用いることができる。
(発光素子の変形例2)
単結晶基板10の主面10Aに、図4(a)に示すように、隆起した突起10bを取り囲むように環状の凹部16が形成されている。このような凹部16は、単結晶基板10の主面10Aから凹部16の下端部までの深さが、例えば0.1μm以上3μm以下となるように設けることができる。また、突起10bを取り囲むように形成された環状の凹部16は、突起10bの外側面と接するように配置されている。そのため、突起10bは、外側面の下端が凹部16の下端部となるように、上方に隆起するように設けられている。
単結晶基板10の主面10Aに、図4(a)に示すように、隆起した突起10bを取り囲むように環状の凹部16が形成されている。このような凹部16は、単結晶基板10の主面10Aから凹部16の下端部までの深さが、例えば0.1μm以上3μm以下となるように設けることができる。また、突起10bを取り囲むように形成された環状の凹部16は、突起10bの外側面と接するように配置されている。そのため、突起10bは、外側面の下端が凹部16の下端部となるように、上方に隆起するように設けられている。
このような凹部16を単結晶基板10aの主面10Aに形成することにより、発光層11bで発した光が凹部16で光半導体層11側に反射されにくいものにすることができるため、発光層11bで発した光を単結晶基板10a側から効率的に取り出すことができる。その結果、発光素子1の光取り出し効率を向上させることができる。
[発光素子の製造方法]
次に、発光素子1の製造方法を説明する。図5から図10は、発光素子1の製造方法を説明するための断面図であり、図2に示す発光素子1のA―A’線における断面に相当する部分を示している。
次に、発光素子1の製造方法を説明する。図5から図10は、発光素子1の製造方法を説明するための断面図であり、図2に示す発光素子1のA―A’線における断面に相当する部分を示している。
(半導体成長用基板の製造工程)
図5に示すように、単結晶基板10a上に、単結晶基板10aの一部が露出した貫通孔17aを有するレジストパターン17を形成する。レジストパターン17としては、後に容易に除去することができる材料を選択することができ、厚みは例えば0.1μm以上10μm以下に設定することができる。このようなレジストパターン17は、従来のフォトレジスト法などによって設けることができる。
図5に示すように、単結晶基板10a上に、単結晶基板10aの一部が露出した貫通孔17aを有するレジストパターン17を形成する。レジストパターン17としては、後に容易に除去することができる材料を選択することができ、厚みは例えば0.1μm以上10μm以下に設定することができる。このようなレジストパターン17は、従来のフォトレジスト法などによって設けることができる。
このような貫通孔17を有するレジストパターン17を形成することにより、単結晶基板10aの上面10A’の一部を露出させることができる。なお、単結晶基板10aの一部が露出した領域を、第1露出領域18aとする。貫通孔17の平面形状は、突起10bの上面10A’の形状に設定すればよい。
次に、図6に示すように、単結晶基板10aの第1露出領域18aにマスク材料を埋めることによって積層膜19を形成する。積層膜19の厚みは、マスク材料とエッチングする深さとの選択比から設定すればよく、例えば400nm以上900nm以下に設定することができる。なお、単結晶基板10aとしてサファイアを用いてドライエッチングを行なう場合は、サファイアと反応しやすい塩素系ガスを反応ガスとして好適に用いることができるが、この場合のマスク材料としては、チタン、ニッケルもしくはクロムなどの金属材料または酸化シリコンなどの耐塩素性の無機材料を用いることが望ましい。
マスク材料を単結晶基板10a上に積層する方法としては、例えばスパッタリング法、蒸着法などを用いることができ、スパッタリング法を用いた場合には、貫通孔17aに被覆性よくマスク材料を埋めることができる。
また、異なるマスク材料を複数積層することによって積層膜19を形成してもよい。積層膜19を異なるマスク材料を積層することによって設けることにより、後述する単結晶基板10aのエッチングの際に、エッチング速度をそれぞれのマスク材料の層によって変えることができる。このようにエッチング速度を変えて単結晶基板10aをエッチングすることにより、単結晶基板10aに突起10bを形成するとともに、突起10bに複数の柱状結晶12’から構成されているテクスチャー12を形成することができる。
その後、図7に示すように、レジストパターン17を除去することにより、単結晶基板10aの一部を露出させた第2露出領域18bを有するマスクパターン20を形成する。本実施形態では、マスク材料として金属材料を用いてマスクパターン20を形成することにより、レジストパターン17を除去した際にマスクパターン20を構成するそれぞれのマスク20aの外周面の一部も合わせて除去される。
そのため、マスクパターン20を構成するそれぞれのマスク20aの外周面に複数の溝が形成される。このような複数の溝は、マスク20aの下端から上端に沿って設けられている。溝の幅は、例えば10nm以上1μm以下となるように設定することができる。このようにマスク20aの外周面に複数の溝が形成されやすいのは、金属材料を用いたマスクパターン20が結晶塊を有しているためである。
次に、単結晶基板10aの第2露出領域18bおよびマスクパターン20をエッチングによって厚み方向に単結晶基板10aを一部除去する。これにより、単結晶基板10aに突起10bを設けるとともに、突起10bの外側面に複数の柱状結晶12’によって構成されるテクスチャー12を形成する。
このようなエッチングとしては、ウエットエッチングやドライエッチングなどを用いることができる。単結晶基板10aとしてサファイアを用いてドライエッチングを行なう場合には、サファイアと反応しやすい塩素系ガス雰囲気中でドライエッチングを行なうことによって生産性を向上させることができる。
突起10bの外側面に設けるテクスチャー12は、例えば単結晶基板10aに金属材料からなるマスクパターン20を形成した場合であれば、単結晶基板10aの上方からドライエッチングをすることによって形成することができる。これは、マスク20aの外周面に形成された溝および結晶塊で単結晶基板10aのエッチング速度を部分的に変化させることができるためである。
この後、マスクパターン20をエッチングなどで除去することにより、図8に示すように、突起10bの外側面に複数の柱状結晶12’により構成されるテクスチャー12を形成した半導体成長用基板10を作製することができる。
(発光素子の製造工程)
次に、図9に示すように、光半導体層11を、半導体成長用基板10の突起10b上に横方向成長を用いて形成する。光半導体層11を横方向成長させる方法としては、それぞれの層において組成比、成長温度および成長圧力などの成長条件を調整すればよい。このように成長条件を調整することにより、第1半導体層11aの成長速度を単結晶基板10aの主面10Aに対する垂直方向と水平方向とで制御することができ、第1半導体層11aを横方向成長させることができる。
次に、図9に示すように、光半導体層11を、半導体成長用基板10の突起10b上に横方向成長を用いて形成する。光半導体層11を横方向成長させる方法としては、それぞれの層において組成比、成長温度および成長圧力などの成長条件を調整すればよい。このように成長条件を調整することにより、第1半導体層11aの成長速度を単結晶基板10aの主面10Aに対する垂直方向と水平方向とで制御することができ、第1半導体層11aを横方向成長させることができる。
突起10bの外側面には複数の柱状結晶12’によって構成されるテクスチャー12が設けられている。そのため、半導体成長用基板10上に第1半導体層11aを成長させる場合に、突起10bの外側面には第1半導体層11aが成長しにくくなっている。すなわち、突起10bの外側面から第1半導体層11aの厚み方向に延びる転位13が発生することを抑制することができる。半導体成長用基板10上に第1半導体層11aを横方向成長させた場合には、露出した単結晶基板10aの主面10Aに第1半導体層11aが成長する。その結果、隣接する突起10bとの間の空間が、単結晶基板10bの主面10A上に成長した第1半導体層11aによって埋められる。その後、第1半導体層11a上に、発光層11bおよび第2半導体層11cを成長させる。
光半導体層11すなわち第1半導体層11a、発光層11bおよび第2半導体層11cを成長させる方法として、有機金属気相成長法、分子線エピタキシー法、ハイドライド気相成長法またはパルスレーザデポジション法などを用いることができる。
このように第1半導体層11aを横方向成長させることにより、発光層11bにまで延在する転位13の数および位置を制御しつつ成長速度を早めることができるため、光半導体層11の生産性を向上させることができる。
(半導体成長用基板の製造方法の変形例1)
突起10bの外側面のテクスチャー12が、上方へ向かうにつれて先端が小さくなった柱状結晶12’によって構成されていてもよい。このように柱状結晶12’を形成した場合は、先端が上方に向かうにつれて小さくなっていることから、隣接する突起10b同士の間の空間を、単結晶基板10aの主面10Aから半導体を密着性よく成長させて埋めることができる。
突起10bの外側面のテクスチャー12が、上方へ向かうにつれて先端が小さくなった柱状結晶12’によって構成されていてもよい。このように柱状結晶12’を形成した場合は、先端が上方に向かうにつれて小さくなっていることから、隣接する突起10b同士の間の空間を、単結晶基板10aの主面10Aから半導体を密着性よく成長させて埋めることができる。
その結果、光半導体層11と単結晶基板10aとの間に、単結晶基板10aよりも屈折率が小さい空隙が形成されるのを抑制することができるため、光半導体層11で発した光を、効率よく単結晶基板10a内に通過させることができる。そのため、発光素子1の光取り出し効率を向上させることができる。
(半導体成長用基板の製造方法の変形例2)
図4(a)に示すように、単結晶基板10aの主面10Aに、突起10bを取り囲むような凹部16を形成してもよい。このように単結晶基板10aの主面10Aに凹部16を形成した場合は、隣接する2つの突起10bの間の単結晶基板10a表面が断面視して平坦とならなくなるため、かかる単結晶基板10aの表面で第1半導体層11aを結晶成長させにくくすることができる。その結果、隣接する2つの突起10bの間の単結晶基板10表面から延びる転位を減らすことができ、光半導体層11の第2領域における結晶品質をさらに向上させることができる。
図4(a)に示すように、単結晶基板10aの主面10Aに、突起10bを取り囲むような凹部16を形成してもよい。このように単結晶基板10aの主面10Aに凹部16を形成した場合は、隣接する2つの突起10bの間の単結晶基板10a表面が断面視して平坦とならなくなるため、かかる単結晶基板10aの表面で第1半導体層11aを結晶成長させにくくすることができる。その結果、隣接する2つの突起10bの間の単結晶基板10表面から延びる転位を減らすことができ、光半導体層11の第2領域における結晶品質をさらに向上させることができる。
(半導体成長用基板の製造方法の変形例3)
金属材料からなるマスクパターン20を設ける際に、逆メサ形状の端面17’を持つレジストパターン17を用いてもよい。このように逆メサ形状の端面17’を持つレジストパターン17を用いて、突起10bを設ける工程について図9を用いて説明する。
金属材料からなるマスクパターン20を設ける際に、逆メサ形状の端面17’を持つレジストパターン17を用いてもよい。このように逆メサ形状の端面17’を持つレジストパターン17を用いて、突起10bを設ける工程について図9を用いて説明する。
まず、図9(a)に示すように、レジストパターン17として感光性材料を用いた場合には、感光性材料を感光させて固化させることによってレジストパターン17を形成する際に、端面17’を逆メサ形状とすればよい。端面17’を逆メサ形状とする方法としては、感光性材料を単結晶基板10aの上面10A’上に塗布し、上面10A’に対して垂直な方向から光を照射する方法を用いることができる。このように感光性材料に光を照射することにより、照射した光が外部と感光性材料との界面で屈折して感光性材料内に進入する。
そのため、感光性材料内に入った光は、単結晶基板10aの上面10A’に対して傾斜するようになる。逆メサ形状の端面17’としては、レジストパターン17の端面17’と単結晶基板10aの主面10Aとの内角を、例えば95°以上150°以下となるように設定することができる。逆メサ形状の端面17’は、感光性材料に照射する光の強度および感光性材料の屈折率を変化させることにより、単結晶基板10aの主面10Aとの内角を変化させることができる。
次に、図9(b)に示すように、マスクパターン20となる金属材料を、単結晶基板10aの上面10Aおよびレジストパターン17上に金属層20’として積層する。この際に、レジストパターン17の端面17’が逆メサ形状であることから、積層する金属材料を段切れさせて、単結晶基板10aの上面10aにマスク20aを形成することができる。また、段切れされたマスク20aが設けられることにより、マスク20aの上下方向の断面視形状が台形状または半円状となっている。
このような金属材料としては、レジストパターン17の厚みに対して、例えば10%以上70%以下となるように設定することができる。金属材料を積層する方法としては、例えば蒸着法またはスパッタリング法を用いることができる。その後、図9(c)に示すように、レジストパターン17を除去して、単結晶基板10aの上面10Aにマスクパターン20を形成する。
さらにその後、単結晶基板10aの上面10A側からエッチングすることにより、図8に示すように、突起10bを形成するとともに、突起10bの外側面に複数の柱状結晶12’から構成されるテクスチャー12を形成することができる。このように金属材料からなるマスクパターン20をエッチングして、突起10bの外側面にテクスチャー12を形成することができるのは、マスク20aの上下方向の断面視形状が台形状となっているとともに金属材料中に結晶塊を有しているため、エッチング速度にばらつきがでるためである。
このように、逆メサ形状のレジストパターン17を用いることにより、突起10bの外側面に複数の柱状結晶12’によって構成されるテクスチャー12を容易に形成することができる。
(半導体成長用基板の製造方法の変形例4)
単結晶基板10aの主面10Aに、図11に示すような隆起した突起10bを取り囲むように環状の凹部16を形成してもよい。このような凹部16は、例えばマスクパターン20として金属材料を用いてドライエッチングを行なうことによって形成することができる。
単結晶基板10aの主面10Aに、図11に示すような隆起した突起10bを取り囲むように環状の凹部16を形成してもよい。このような凹部16は、例えばマスクパターン20として金属材料を用いてドライエッチングを行なうことによって形成することができる。
このようにマスクパターン20として金属材料を用いると、単結晶基板10aのエッチングを行なうイオンがマスク20aの側面方向に進みやすくなる。その結果、突起10bの周りを取り囲む環状の凹部16が形成されやすくすることができる。なお、凹部16の深さは、例えば、単結晶基板10aのエッチングされる量とマスクのエッチングされる量との選択比によって変化させることができる。
Claims (7)
- 基板の主面に、該主面の一部が上方に隆起した、上面を持つ突起を複数備え、
該突起は、前記上面が半導体結晶を成長させるための結晶成長面であり、下方から上方に向かうにつれて横断面積が小さくなっているとともに、側面が、高さの異なる多数の柱状結晶が重なり合って構成されているテクスチャーを有している半導体成長用基板。 - 多数の前記柱状結晶のうち高さが前記側面の途中までのものは、上方へ向かうにつれて先端が小さくなっている請求項1に記載の半導体成長用基板。
- 多数の前記柱状結晶は、側面視して、上方に向かうにつれて幅が小さくなっている請求項1または2に記載の半導体成長用基板。
- 多数の前記柱状結晶は、横断面積が上方に向かうにつれて小さくなっている請求項1〜3のいずれかに記載の半導体成長用基板。
- 前記基板の前記主面に、隆起した前記突起を取り囲むように環状の凹部が形成されている請求項1〜4のいずれかに記載の半導体成長用基板。
- 請求項1〜5のいずれかに記載の半導体成長用基板と、該半導体成長用基板上に、前記突起を被覆するように成長させた光半導体層とを備えた発光素子。
- 前記光半導体層は、前記半導体成長用基板から延びる転位を複数有し、
前記基板の前記主面から延びる前記転位の数よりも前記突起の前記側面から延びる前記転位の数が少ない請求項6に記載の発光素子。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010042758 | 2010-02-26 | ||
JP2010042758 | 2010-02-26 | ||
PCT/JP2011/054320 WO2011105557A1 (ja) | 2010-02-26 | 2011-02-25 | 半導体成長用基板および発光素子 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPWO2011105557A1 true JPWO2011105557A1 (ja) | 2013-06-20 |
Family
ID=44506954
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012501885A Pending JPWO2011105557A1 (ja) | 2010-02-26 | 2011-02-25 | 半導体成長用基板および発光素子 |
Country Status (2)
Country | Link |
---|---|
JP (1) | JPWO2011105557A1 (ja) |
WO (1) | WO2011105557A1 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102014108301A1 (de) * | 2014-06-12 | 2015-12-17 | Osram Opto Semiconductors Gmbh | Halbleiterchip und Verfahren zur Herstellung eines Halbleiterchips |
KR20180104614A (ko) * | 2016-01-22 | 2018-09-21 | 오지 홀딩스 가부시키가이샤 | 반도체 발광 소자용 기판 및 반도체 발광 소자용 기판의 제조 방법 |
TWI693726B (zh) * | 2019-08-14 | 2020-05-11 | 錼創顯示科技股份有限公司 | 微型發光元件及微型發光元件結構 |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005101566A (ja) * | 2003-08-19 | 2005-04-14 | Nichia Chem Ind Ltd | 半導体素子、発光素子及びその基板の製造方法 |
JP2006339534A (ja) * | 2005-06-03 | 2006-12-14 | Sony Corp | 発光ダイオード、発光ダイオードの製造方法、発光ダイオードバックライト、発光ダイオード照明装置、発光ダイオードディスプレイおよび電子機器 |
JP2008235706A (ja) * | 2007-03-22 | 2008-10-02 | Hamamatsu Photonics Kk | 窒化物半導体基板 |
-
2011
- 2011-02-25 JP JP2012501885A patent/JPWO2011105557A1/ja active Pending
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JP2005101566A (ja) * | 2003-08-19 | 2005-04-14 | Nichia Chem Ind Ltd | 半導体素子、発光素子及びその基板の製造方法 |
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JP2008235706A (ja) * | 2007-03-22 | 2008-10-02 | Hamamatsu Photonics Kk | 窒化物半導体基板 |
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---|---|
WO2011105557A1 (ja) | 2011-09-01 |
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|
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