KR102496367B1 - 발광다이오드를 구비한 광전자장치 - Google Patents

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Abstract

본 발명은: 적어도 부분적으로 반도체 물질로 형성되고 대향하는 제1 및 제2 면들을 가지는 기판을 제공하는 단계와; 상기 제1면 상에 반도체 층(22, 23, 24)들의 스택(19)을 형성하는 단계로, 상기 스택(19)이 대향하는 제3 및 제4 면(20, 21)들을 구비하고, 상기 제4면(21)이 상기 기판 측 상에 있으며, 상기 스택이 발광다이오드(16)들을 포함하는 단계와; 상기 제2면 측으로부터 상기 기판에 관통 개구(34)들을 형성하는 단계로, 상기 개구들이 상기 발광다이오드들의 적어도 일부와 대향하여 상기 기판 내에 벽(30)들을 획정하는 단계와; 상기 제4면 상의 상기 개구들 중의 적어도 일부 내에 도전 패드(36)들을 형성하는 단계와; 그리고 상기 개구들 중의 적어도 일부 내에 광발광성 블록(38)들을 형성하는 단계를 구비하는 광전자장치의 제조 방법에 관련된다.

Description

발광다이오드를 구비한 광전자장치
본원은 프랑스 특허출원 제FR16/63509호에 대한 우선권을 주장하는 바, 이는 이 명세서의 일체적 부분으로 간주될 것이다.
본원은 반도체 물질 및 그 제조 방법에 기반하는 발광다이오드들을 구비하는 특히 화상표시 스크린(display screen) 또는 화상 투영 장치(image projection device) 등의 광전자장치(optoelectronic device)에 관한 것이다.
화상(image)의 단위 요소가 되는 화상의 화소(pixel)는 광전자장치에 의해 화상 표시(display)된다. 광전자장치가 칼라 화상 화상표시 광전자장치인 경우, 이는 일반적으로 화상의 각 화소를 화상 표시하기 위해 화상표시 부화소(sub-pixel)로도 지칭되는 적어도 세 구성요소들을 구비하는데, 이들은 각각 (예를 들어 적, 녹, 및 청의) 거의 단일한 색상으로 광 방사(light radiation)를 방출한다. 세 화상표시 부화소들에 의해 방출된 방사들의 중첩이 관찰자에게 화상 표시되는 화상의 화소에 해당하는 색감(color sensation)을 제공한다. 이 경우 화상의 화소를 화상 표시하는 데 사용되는 세 화상표시 부화소들에 의한 조립체가 광전자장치의 화상표시 화소(display pixel)로 지칭된다.
예를 들어 적어도 하나의 III족 원소와 하나의 V족 원소를 포함하여 이하 III-V족 화합물로 지칭될, 특히 질화갈륨(GaN)을 포함하는 반도체 층들의 스택(stack)을 가지는 반도체 물질에 기반하는 발광다이오드를 구비하는 광전자장치들이 있다.
반도체 층들의 스택 상에 광발광성(photoluminescent) 물질의 블록(block)들이 형성될 수 있다. 각 블록은 발광다이오드가 방출한 방사를 원하는 방사로 변화시키도록 구성된다. 블록들은 부화소 배치에 따라 반도체 층들의 스택 상에 위치한다.
화상 화상표시 장치에서, 한 부화소에 연계된 발광다이오드에서 방출된 광이 다른 부화소에 연계된 광발광성 블록에 도달하면 누화(crosstalk)가 발생된다. 부화소들 간의 누화를 저감시키기 위해, 광발광성 블록들 사이에 불투명 또는 반사 벽을 구비하는 것이 알려져 있다. 이 벽들은 전기도금(electroplating) 기법으로 형성될 수 있다. 그러나 이 기법은 일반적으로 부화소와 광발광성 블록들의 크기(dimension)에 맞는 형상비(aspect ratio)로 벽을 형성하도록 해주지 않는다.
본 발명의 목적은 발광다이오드를 구비한 광전자장치의 전술한 문제점의 점부 또는 일부를 해결하는 것이다.
본 발명의 다른 목적은 인접 부화소들 간의 누화를 저감시키는 것이다.
본 발명의 다른 목적은 예를 들어 III-V족 화합물을 주로 포함하는 반도체 층들의 스택을 구비하는 발광다이오드(를 제공하는 것)이다.
본 발명의 다른 목적은 적, 녹, 및 청의 자연 색상(natural color)이 발광다이오드의 동일한 블록 내에 없을 경우 벽들이 색상 변환 층(color conversion layer)을 수용하는 캐비티(cavity)를 형성하는 것이다. 적, 녹, 및 청의 자연 색상이 예를 들어 III-V족 화합물을 주로 포함하는 발광다이오드의 동일한 블록 내에 있을 경우 벽은 화소 블록의 부화소로 작용할 것이다.
이에 따라 본 발명은 다음 연속적 단계들:
a) 적어도 부분적으로 반도체 물질로 구성되고 제1 및 제2 대향(opposite) 면들을 가지는 기판을 제공하는 단계와;
b) 제1 면 상에 반도체 층들의 스택(stack)을 형성하는 단계로, 상기 스택이 제3 및 제4 대향 면들을 포함하고, 제4면이 기판 측에 위치하며, 상기 스택이 발광다이오드들을 포함하는 단계와;
c) 제1면(20) 측 상의 스택(19)을 전자회로(14)에 접합시키는 단계와;
d) 기판에 제2면 측으로부터 관통 개구(through opening)들을 형성하는 단계로, 상기 개구들이 발광다이오드들의 적어도 일부와 대향하여 기판 내에 벽들을 획정(delimit)하는 단계와;
e) 제4면 상의 적어도 일부 개구 내에 스택과 접촉하는 도전 패드(conductive pad)들을 형성하는 단계와; 그리고
f) 개구들의 적어도 일부 내에 광발광성 블록들을 형성하는 단계를
포함하는 광전자장치의 제조 방법을 제공한다.
한 실시예에 따르면, 단계 b)가 기판에 접촉하는 시드 층(seed layer)을 형성하는 단계를 포함하고, 이 시드 층은 스택의 반도체 층들 중의 적어도 하나의 성장을 촉진(favor)하는 물질로 구성된다.
한 실시예에 따르면, 시드 층은 적어도 부분적으로 질화알루미늄, 질화알루미늄갈륨, 질화알루미늄인듐갈륨, 질화알루미늄인듐, 또는 질화실리콘으로 구성될 수 있다.
한 실시예에 따르면, 기판은 전기적 절연층으로 덮인 지지체(support)를 구비하는데, 상기 전기적 절연층은 반도체 베이스(base)로 덮이며, 단계 b)에서 스택이 반도체 베이스에 접촉하도록 반도체 베이스 상에 형성된다.
한 실시예에 따르면, 단계 d)가 지지체를 완전히 식각(etching)하고 절연층과 반도체 베이스를 통해 개구들을 식각하는 단계를 포함한다.
한 실시예에 따르면, 방법은 단계 c) 전에 스택 내에 트렌치(trench)를 식각하는 단계를 더 구비하는데, 트렌치는 제3면으로부터 스낵 내로 연장되고, 각 트렌치를 전기적 절연 코팅(coating)으로 덮는다.
한 실시예에 따르면, 방법은 단계 c) 전에 스택 내에 이온을 주입(implant)하여 제3면으로부터 스택 내로 연장되는 전기적 절연 영역을 형성하는 단계를 더 구비한다.
한 실시예에 따르면, 방법은 단계 b) 전에 제3면으로부터 기판 내에 개구들을 형성하고 상기 개구 내에 벽을 형성하는 단계를 더 구비하는데, 벽들은 적어도 부분적으로 기판과 다른 물질로 구성되며, 단계 d)에서 기판을 제거하여 벽들을 노출시킨다.
다른 실시예에 따르면:
발광다이오드들을 포함하는 스택과;
적어도 부분적으로, 스택 상에 안착되는 반도체 또는 전기적 절연 물질로 구성되는 벽들로, 상기 벽들이 개구들을 획정하고, 상기 개구들이 적어도 부분적으로 발광다이오드들에 대향(opposite)하는 벽들과;
개구들의 적어도 일부 내에서 스택과 접촉하는 전기적 도전 패드들과;
개구들의 적어도 일부 내의 광발광성 블록들을
구비하는 광전자장치를 제공한다.
한 실시예에 따르면, 광전자장치는 스택의 벽들 사이에 벽들과 스택에 접촉하는 시드 부(seed portion)를 더 구비하는데, 이 시드 부는 스택의 반도체 층들 중의 적어도 하나의 성장을 촉진하는 물질로 구성된다.
한 실시예에 따르면, 시드 부는 적어도 부분적으로 질화알루미늄, 질화알루미늄갈륨, 질화알루미늄인듐갈륨, 질화알루미늄인듐, 또는 질화실리콘으로 구성될 수 있다.
한 실시예에 따르면, 광전자장치는 벽들의 상부 상에 전기적 절연부들을 더 구비한다.
한 실시예에 따르면, 광전자장치는 스택 내에 연장되는 트렌치들을 더 구비하는데, 각 트렌치는 전기적 절연 코팅으로 덮인다.
한 실시예에 따르면, 광전자장치는 스택 내에 연장되는 전기적 절연 영역들을 더 구비한다.
한 실시예에 따르면, 스택은 조면 처리되거나(roughened) 주기적 패턴(pattern)들을 가지는 면을 구비한다.
한 실시예에 따르면, 도전 패드는 적어도 부분적으로, 발광다이오드들에서 방출되는 방사에 대해 투명한 물질로 구성된다.
한 실시예에 따르면, 광전자장치는 제3면으로부터 제4면으로 스택을 관통하는 전기적 연결부(electrical connection)들을 더 구비하는데, 상기 전기 접속들은 스택의 반도체 층들과 절연되어 벽들과 접촉한다.
한 실시예에 따르면, 각 벽은 전기적 절연층으로 덮인 반도체 물질의 코어(core)를 포함한다.
전술한 것 및 다른 특징과 이점들을 첨부된 도면을 참조한 이하의 특정한 실시예들의 비제한적인 설명에서 상세히 논의할 것인 바, 도면에서:
도 1 및 도 2는 각각 광전자장치의 한 실시예의 개략 단면도 및 평면도;
도 3 내지 6은 광전자장치의 다른 실시예들의 부분 개략 단면도들;
도 7a 내지 7e는 도 2에 도시된 광전자장치의 제조 방법의 한 실시예의 연속적 단계들에서 얻어진 구조들의 부분 개략 단면도들;
도 8a 내지 8d는 도 3에 도시된 광전자장치의 제조 방법의 한 실시예의 연속적 단계들에서 얻어진 구조들의 부분 개략 단면도들;
도 9는 광전자장치의 다른 실시예의 부분 개략 단면도;
도 10a 내지 10g는 도 9에 도시된 광전자장치의 제조 방법의 한 실시예의 연속적 단계들에서 얻어진 구조들의 부분 개략 단면도들이다.
명확성을 위해 동일한 요소들은 여러 도면들에서 동일한 참조 번호로 지시되었으며, 또한 전자회로의 표시에서 일반적이듯 여러 도면들은 축척대로 도시되지 않았다. 뿐만 아니라 이 명세서의 이해에 유용한 요소들만이 도시 및 설명될 것이다. 특히 광전자장치의 발광다이오드들을 바이어싱(biasing)시키는 수단은 잘 알려져 있으므로 설명하지 않을 것이다.
이하의 설명에서, 달리 지적되지 않는 한, "거의(substantially)", "대략(approximately)", 및 "정도(in the order of)"라는 용어들은 "10% 이내(to within 10%)"를 의미한다. 또한 발광다이오드의 "활성 영역(active area)"은 이로부터 발광다이오드에 의해 제공되는 전자기 방사(electromagnetic radiation)의 대부분이 방출되는 발광다이오드의 영역을 지칭한다. 뿐만 아니라, 에피택시 관계(epitaxial relationship)에 의해 제1 요소가 제2 요소와 링크(link)되어 지칭될 때, 이는 제1 요소가 제1 층으로 구성되고 제2 요소가 제1 층 상에 에피택시로 성장된 제2 층으로 구성되거나 그 역인 것을 의미한다.
또한 본 발명의 문맥에서 사용된 바와 같은 "입자(particle)"라는 용어는 광의로 이해되어 대략 구형을 가지는 콤팩트(compact)한 입자뿐 아니라 모난(angular) 입자, 납작한(flattened) 입자, 플레이크형(flake-shaped) 입자, 섬유형(fiber-shaped)입자, 또는 섬유상(fibrous) 입자 등도 될 수 있다. 본 발명의 맥락에서 입자의 "크기(size)"는 입자의 최소의 횡단 크기를 의미하는 것으로 이해되어야 할 것이다. 물질의 입자는 물질이 입자 덩어리(particle cluster)의 형태로 나타날 수 있음을 전제할 때 개별적으로 간주되는 입자, 즉 물질의 단위 요소로 간주된다. 입자의 "평균 크기(average size)"라는 문구는 본 발명에 따르면 입자 크기들의 산술 평균, 즉 입자 크기들의 합을 입자들의 수효로 나눈 것이다. 입자들의 미립도(granulometry)는 예를 들어 Malvern Mastersizer 2000을 사용한 레이저 미립자측정법(laser granulometry)으로 측정될 수 있다.
도 1 및 2는 예를 들어 화상표시 스크린(display screen) 또는 화상 투영장치(image projection device) 등이 될 수 있는 광전자장치(optoelectronic device; 10)의 한 실시예를 도시한다.
장치(10)는 두 집적회로(integrated circuit; 12, 14)들을 구비한다. 제1 집적회로(12)는 발광다이오드(light-emitting diode; 16)들을 구비하여 이하의 설명에서 광전자 회로 또는 광전자 칩(optoelectronic chip)으로 지칭된다. 제2 집적회로(14)는 제1 집적회로(12)의 발광다이오드(16)들을 제어하는 데 사용되는 특히 트랜지스터들 등의 도시되지 않은 전자 구성요소(component)들을 구비한다. 제2 집적회로(14)는 이하의 설명에서 제어회로 또는 제어 칩으로 지칭된다. 광전자회로(12)는 제어회로(14)에 접합된다. 접합 방식에 따라서는, 광전자 칩(12)과 제어 칩(14) 사이에 접합 패드(bonding pad;18)가 존재할 수도 있다.
한 실시예에 따르면, 발광다이오드(16)들은 두 대향(opposite) 면(20, 21)들을 가지는 반도체 층들의 스택(19)으로 형성된다. 스택(19)은 도 1의 하부로부터 상부로:
예를 들어 P형 도핑되어 면(20)을 획정하는 제1 도전형으로 도핑된(doped) 반도체 층(22)과;
활성 영역(active area; 23)과; 그리고
예를 들어 N형 도핑되어 면(21)을 획정하는, 제1 도전형과 반대되는 제2 도전형으로 도핑된 반도체 층(24)을
구비한다.
광전자회로(12)는 또한 층(24) 상에 벽(wall; 30)들을 구비한다. 벽(30)들은 벽(30)과 층(24) 사이에 개재된 시드 부(seed portion; 32)들 상에 안착된다. 시드 부(32)들은 층(24)의 면(21)과 접촉하며 벽(30)들과 접촉한다. 벽(30)들은 면(21)의 부분을 노출시키는 개구(opening; 34)들을 획정(delimit)한다. 한 실시예에 따르면, 벽(30)들은 격자(grid)를 형성하고 개구(34)들은 행과 열들로 배열된다. 예를 들어, 도 2에는 9개의 부화소(subpixel; Pix)들이 도시되어 있다. 이 실시예에서, 개구(34)들은 도 2에 도시된 바와 같이 정사각형이다. 그러나 개구(34)들의 형상은 달라질 수 있다.
접점 패드(contact pad; 36)들은 각 개구(34) 내에 위치하여 면(21)과 접촉한다. 접점 패드(36)들은 도전성 물질로 구성된다. 이 실시예에서, 접점 패드(36)들은 발광다이오드(16)가 방출한 광(light)에 대해 불투명(opaque)할 수 있다. 바람직하기로 접점 패드(36)들은 개구(34) 내의 면(21)의 노출된 부분들을 부분적으로만 덮는다. 이 실시예에서, 각 부화소(Pix)와 접점 패드(36)들은 개구(34)의 네 모서리에 존재하고, 일부 접점 패드(36)들은 벽(30)을 따라 연장된다. 또한 인접 부화소(Pix)들의 접점 패드(36)들은 양 부화소(Pix)를 분리하는 벽(30) 너머로 연장되는 연결부(linking portion; 37)에 의해 서로 접속될 수 있다. 그 변형예로, 각 부화소(Pix)에 대해 접점 패드(36)들은 격자를 덮는 면(grid covering face; 21)으로 배치될 수 있다.
광발광성 블록(photoluminescent block; 38)들은 개구(34)들 중의 적어도 일부에 위치하여 면(21)과 접촉한다. 광발광성 블록(38)은 도 2에는 보이지 않는다. 일부 개구(34)들에는 광발광성 블록(38)이 없을 수 있다. 각 광발광성 블록(38)은 부화소(Pix)의 발광다이오드(16)에서 방출된 광에 여기(excite)되었을 때 발광다이오드(16)가 방출한 광의 파장과 다른 파장으로 광을 방출할 수 있는 형광체(phosphor)를 포함한다.
광전자 회로(12)는 층(22) 측 상에서 제어 회로(14)에 접합된다. 한 실시예에 따르면, 각 부화소(Pix)마다 하나의 접합 패드(bonding pad; 18)가 구비된다.
작동에 있어서, 접점 패드(36)와 접합 패드(18) 사이에 전압이 인가되어 각 부화소(Pix)에서 부화소(Pix)의 개구(34)에 대향하는 활성 영역(23)의 일부가 그 부화소(Pix)에 연계되어 접점 패드(36)와 접합 패드(18) 사이에 인가된 전압에 좌우되는 강도의 광을 방출한다. 벽(30)은 인접 부화소(Pix)들 사이의 누화(crosstalk)를 저감시킨다.
한 실시예에 따르면, 개구(34) 내의 면(21)의 노출 부분은 광 추출(light extraction)의 향상을 위해 조면 처리되거나(roughened) 및/또는 패턴이 형성될(patterned) 수 있다.
반도체 층(22. 24)들은 적어도 부분적으로 적어도 하나의 반도체 물질로 구성된다. 이 반도체 물질은 실리콘, 게르마늄, 탄화실리콘(silicon carbide), III-V족 화합물, II-VI족 화합물, 또는 이들 중의 적어도 둘의 조합이 될 수 있다. 반도체 층(22)의 두께는 10 nm 내지 1 μm의 범위이다. 반도체 층(24)의 두께는 10nm 내지 10 μm의 범위이다. 층(24)의 두께가 감소되면 부화소들 간의 누화도 상당히 감소된다.
반도체 층(22. 24)들은 적어도 부분적으로 예를 들어 III-N 화합물 등의 III-V족 화합물을 주로 포함하는 반도체 물질로 구성될 수 있다. III족 원소의 예는 갈륨(Ga), 인듐(In), 또는 알루미늄(Al)을 포함한다. III-N 화합물은 GaN, AlN, InN, InGaN, AlGaN, 또는 AlInGaN이다. 다른 V족 원소들 역시 사용될 수 있는데, 예를 들어 인 또는 비소이다. 일반적으로 III-V족 화합물 내의 원소들이 다른 몰분율(molar fraction)들로 조합될 수 있다.
반도체 층(22. 24)들은 적어도 부분적으로 II-VI족 화합물을 주로 포함하는 반도체 물질로 구성될 수 있다. II족 원소의 예는 특히 베릴륨(Be) 및 마그네슘(Mg) 등의 IIA족 원소와, 특히 아연(Zn), 카드aba(Cd), 및 수은(Hg) 등의 IIB족 원소들을 포함한다. VI족 원소의 예는 특히 산소(O) 및 텔루륨(Te) 등의 VIA족 원소들을 포함한다. II-VI족 화합물의 예는 ZnO, ZnMgO, CdZnO, CdZnMgO, CdHgTe, CdTe, 또는 HgTe이다. 일반적으로 II-VI족 화합물 내의 원소들은 다른 물분율들로 조합될 수 있다. 바람직하기로 층(24)은 에피택시 관계(epitaxial relationship)로 시드 부(32)에 링크(link)된다.
활성 영역(23)은 발광다이오드(LED)에 의해 공급되는 방사의 대부분이 이로부터 방출되는 층이다. 한 예에 따르면, 활성 영역(23)은 감금 수단(confinement means)을 구비할 수 있다. 활성 영역(23)은 단일한 양자 우물(quantum well)을 구비할 수 있다. 이 경우 활성 영역은 반도체 층(22, 24)들을 구성하는 반도체 물질 다르며 반도체 층(22, 24)들보다 더 작은 밴드갭(bandgap)을 가지는 반도체 물질로 구성될 수 있다. 활성 영역(23)은 복수의 양자 우물들을 구비할 수 있다. 이 경우 활성 영역은 양자 우물들과 장벽층(barrier layer)들이 교대하는(forming an alternation) 반도체 층들의 스택을 구비한다. 이는 예를 들어 3 nm 내지 20 nm(예를 들어 6 nm)과 1 nm 내지 30nm(예를 들어 2.5 nm)의 두께를 각각 가지는 GaN 및 InGaN 층들의 교대로 구성된다. GaN 층들은 예를 들어 N 또는 P형으로 도핑될(doped) 수 있다. 다른 예에 따르면, 활성 영역은 예를 들어 10 nm보다 큰 두께를 가지는 단일한 InGaN 층으로 구성될 수 있다. 바람직하기로, 활성 영역(23)의 층들은 에피택시 관계로 층(24)에 링크된다.
벽(30)들은 적어도 부분적으로 적어도 하나의 반도체 물질로 구성된다. 이 반도체 물질은 실리콘, 게르마늄, 탄화실리콘, III-V족 화합물, II-VI족 화합물, 또는 이들 중 적어도 둘의 조합이 될 수 있다. 바람직하기로 벽(30)들은 마이크로전자공학에서 실행되는 제조 방법들에 적합한(compatible with) 반도체 물질로 구성된다. 벽(30)들은 고농도 도핑되거나(heavily doped), 저농도 도핑되거나(lightly-doped), 또는 도핑되지 않을(non-doped) 수 있다. 바람직하기로 벽(30)은 단결정 실리콘으로 구성된다.
면(21)에 직교하는 방향으로 측정한 벽(30)의 높이는 500 nm 내지 200 μm, 바람직하기로 5 μm 내지 30 μm의 범위이다. 면(21)에 평행한 방향으로 측정한 벽(30)의 두께는 100 nm 내지 50 μm, 바람직하기로 0.5 μm 내지 10 μm의 범위이다. 도 2의 관점에서, 개구(34)의 면적은 1 μm 내지 100 μm, 바람직하기로 3 μm 내지 15 μm 범위의 측변을 가지는 정사각형의 면적이 된다.
한 실시예에 따르면, 벽(30)들은 광발광성 블록(38) 및/또는 발광다이오드(16)에 의해 방출되는 방사의 파장에 대한 반사 물질로 구성되거나 반사 코팅으로 덮일 수 있다.
시드 부(32)는 반도체 층(24)의 성장을 촉진(favoring)하는 물질로 구성된다. 시드 부(32)는 또한 반도체 층(24)을 성장시킬 때 결함(defect)이나 균열(cracking)을 저감시키도록 하는 천이 층(transition layer)으로도 작용한다. 예를 들어, 시드 부(32)를 형성하는 물질은 III-질화물 물질이 될 수 있다. 예를 들어, 시드 부(32)는 질화알루미늄(AlN), 질화알루미늄갈륨(AlGaN), 질화알루미늄갈륨(AlInGaN), 질화알루미늄인듐(AlInN) 또는 질화실리콘(SiN)으로 구성될 수 있다. 시드 부(32)는 벽(30)과 동일한 도전형으로 도핑될 수 있다. 면(21)에 직교하는 방향으로 측정한 시드 부(32)의 두께는 1 nm 내지 10 μm, 바람직하기로 50 nm 내지 3 μm의 범위이다. 바람직하기로 시드 부(32)는 벽(30)과 에피택시 관계로 링크된다.
접점 패드(36)는 예를 들어 알루미늄, 티타늄, 니켈, 금, 은, 동, 또는 아연 등의 금속 같은 도전성 물질로 구성된다. 면(21)에 직교하는 방향으로 측정한 접점 패드(36)의 높이는 5 nm 내지 10 μm의 범위이다. 면(21)에 평행한 방향으로 측정한 접점 패드(36)의 두께는 1 nm 내지 100 μm의 범위이다. 접점 패드(36)는 반도체 층(24)과 접촉된다. 접점 패드(36)는 또한 벽(30)과도 접촉할 수 있다.
각 광발광성 블록(38)은 적어도 하나의 광발광성 물질의 입자들을 포함한다. 광발광성 물질의 예는 3가(trivalent) 세륨 이온에 의해 활성화되는 이트륨 알루미늄 가넷(yttrium aluminum garnet; YAG)인데, YAG:Ce 또는 YAG:Ce3+로도 지칭된다. 통상적인 광발광성 물질의 입자의 평균 크기는 일반적으로 5 μm보다 크다.
한 실시예에서, 각 광발광성 블록(38)은 반도체 물질의 내부에 분산된, 이하 나노결정(nanocrystal)으로도 지칭할 나노미터 범위의 단결정 입자들을 가지는 매트릭스(matrix)를 포함한다. 광발광성 물질의 내부 양자 효율(internal quantum efficiency; QYint)은 광발광성 물질에 의해 흡수된 광자의 수에 대한 방출된 광자의 비율과 동일하다. 반도체 나노결정의 내부 양자 효율(QYint)은 5%보다 크고, 바람직하기로 10%보다 크며, 더욱 바람직하기로 20%보다 크다.
한 실시예에 따르면, 나노결정들의 평균 크기는 0.5 nm 내지 1,000 nm, 바람직하기로 0.5 nm 내지 500 nm, 더욱 바람직하기로 1 nm 내지 100 nm, 특히 2 nm 내지 30 nm의 범위이다. 50 nm보다 작은 크기에 있어, 반도체 나노결정의 광변환(photoconversion) 특성들은 기본적으로 양자 감금 현상(quantum confinement phenomena)에 좌우된다. 이 경우 반도체 나노결정들은 양자 상자(quantum box)들이 된다.
한 실시예에 따르면, 반도체 결정의 반도체 물질은 셀렌화카드뮴(CdSe), 인화인듐(InP), 황화카드뮴(CdS), 황화아연(ZnS), 셀렌화아연(ZnSe), 텔루르화카드뮴(cadmium telluride; CdTe), 텔루르화아연(ZnTe), 산화카드뮴(CdO), 산화아연카드뮴(ZnCdO), 황화카드뮴아연(CdZnS), 셀렌화카드뮴아연(CdZnSe), 황화은인듐(AgInS2), 그리고 이들 중 적어도 둘의 혼합물들을 포함하는 그룹으로부터 선택된다. 한 실시예에 따르면, 반도체 나노결정의 반도체 물질은 고체물리학(Physica Status Solidi)(RRL) - 연구속보(Rapid Research Letters) 8권 4호 349-352면(2014년 4월)에 게재된 Le Blevenec 등의 간행물에 언급된 물질들로부터 선택될 수 있다.
한 실시예에 따르면, 반도체 나노결정의 크기는 반도체 나노결정으로부터 방출되는 방사의 원하는 파장에 따라 선택된다. 예를 들어, 3.6 nm 정도의 평균 크기를 가지는 CdSe 나노결정은 청색광을 적색광으로 변환할 수 있고 1.3 nm 정도의 평균 크기를 가지는 CdSe 나노결정은 청색광을 녹색광으로 변환할 수 있다. 다른 실시예에 따르면, 반도체 나노결정의 조성이 반도체 나노결정으로부터 방출되는 방사의 원하는 파장에 따라 선택된다.
매트릭스는 전형적으로 형광체(phosphor), 초미세(submicron) 형광체 등의 광발광성 물질과 혼합된 봉합재(encapsulant)와 광발광성 블록(38)을 형성하는 나노결정 물질로 구성된다. 매트릭스는 적어도 부분적으로 투명한 물질로 구성된다. 매트릭스는 예를 들어 실리카(silica)로 구성된다. 매트릭스는 예를 들어 어떤, 적어도 부분적으로 투명한 플라스틱 물질, 특히 적어도 부분적으로 투명한 폴리머, 특히 실리콘 또는 폴리아세트산(polyacetic acid; PLA) 또는 폴리메타크릴산메틸(poly (methyl methacrylate); PMMA)로 구성될 수 있다. 매트릭스는 PLA 등 3D 프린터에 사용될 수 있는 적어도 부분적으로 투명한 폴리머로 구성될 수 있다. 한 실시예에 따르면, 매트릭스는 나노결정의 질량비로 2% 내지 90%, 바람직하기로 10% 내지 60%, 예를 들어 나노결정의 질량비로 약 20% 포함한다.
면(21)에 직교하는 방향으로 측정한 광발광성 블록(38)의 높이는 100 nm 내지 1 mm의 범위이다. 광발광성 블록(38)의 높이는 바람직하기로 벽(30)과 시드 부(32)의 높이의 합보다 낮다.
도 3은 발광다이오드들을 구비하는 광전자장치(40)의 한 실시예의 부분 개략 단면도이다. 광전자장치(40)는 도 1에 도시된 광전자장치(10)와 동일한 요소들을 구비하며, 벽(30)들의 상부를 덮는 절연부(insulating portion; 42)를 더 구비한다. 절연부(42)는 후술하는 바와 같이 벽(30)의 형성에 사용된 기판의 잔재(leftover)가 될 수 있다.
절연부(42)는 예를 들어 산화실리콘(SiO2), 질화실리콘(x가 대략 3이고 y가 대략 4일 때 SixNy, 예를 들어 Si3N4), 산질화실리콘(silicon oxynitride)(특히 일반식 SiOxNy, 예를 들어 Si2ON2), 산화알루미늄(AI2O3), 산화하프늄(HfO2), 또는 다이아몬드 등의 유전 물질(dielectric material)로 구성될 수 있다. 면(21)에 직교하는 방향으로 측정한 절연부(42)의 두께는 10 nm 내지 10 μm의 범위이다.
도 4는 발광다이오드들을 구비하는 광전자장치(50)의 한 실시예의 부분 개략 단면도이다. 광전자장치(50)는 도 1에 도시된 광전자장치(10)와 동일한 요소들을 구비하며, 면(20)으로부터 스택(19)를 통해 연장되는 트렌치(trench; 52)를 더 구비한다. 트렌치(52)는 적어도 층(22)과 활성 영역(23)의 전체 두께만큼 연장된다. 트렌치(52)는 층(24)을 통해 연장되지 않거나 층(24)을 부분적으로 또는 완전히 관통하여 연장될 수 있다. 트렌치(52)는 또한 시드 부(32)의 두께의 전체 또는 일부에 걸쳐 시드 부(32)를 통해 연장될 수 있다. 트렌치(52)는 또한 벽(30)의 높이의 전체 또는 일부에 걸쳐 벽(30)를 통해 연장될 수 있다.
트렌치(52)는 각 발광다이오드(16)에 대해 층(22)의 부분(54)과 활성 영역(23)의 부분(56)을 포함하는 블록을 획정(delimit)한다. 각 트렌치(52)는 전기적 절연 층 또는 코팅(58))으로 덮인다. 트렌치(52)는 충전 물질(filling material; 60)로 충전될 수 있다. 충전 물질(60)은 불투명, 반사성, 또는 투명 층이 되거나 상기 물성들의 조합이 될 수 있다. 트렌치(52)는 바람직하기로 벽(30)과 나란히(in line) 위치한다. 트렌치(52)는 또한 인접 부화소(Pix)들 사이의 누화를 저감시킨다.
면(21)에 평행한 방향으로 측정한 트렌치(52)의 두께는 10 nm 내지 10 μm의 범위이다. 트렌치(52)의 두께는 벽(30)의 두께와 거의 동일하다. 절연층(58)의 두께는 1 nm 내지 10 μm의 범위이다. 절연층(58)은 전술한 절연부(42)와 동일한 물질로 구성될 수 있다. 충전 물질(60)은 에폭시, 수지(resin), 금속층, 유전체, 공기를 포함하는 그룹으로부터 선택될 수 있다.
다른 실시예에서, 광전자 회로(12)는 스택(19)을 (통해) 완전히 관통하며 스택(19)의 층들로부터 절연되는 전기적 연결부(electrical connection)들을 구비할 수 있다. 전기적 연결부들은 일단에서 벽(30)과 접촉하고 대향 단에서 패드(18)들의 일부와 접촉하는데, 이 경우 이 패드(18)들은 층(22)로부터 절연된다. 바람직하기로 접점 패드(36)가 벽(30)에 접촉하여 상기 전기적 연결부를 사용하여 제어 회로(14)에 의해 접점 패드(36)에 전압이 인가된다. 전술한 트렌치(52)가 존재하는 경우, 도전성인 충전 물질(60)을 사용하여 전기적 접속이 이뤄질 수 있다.
도 5는 발광다이오드들을 구비하는 광전자장치(70)의 한 실시예의 부분 개략 단면도이다. 광전자장치(70)는 도 4의 광전자장치(50)와 동일한 요소들을 구비하는데 차이는 각 접점 패드(36)가 발광다이오드(16)가 방출하는 전자기 방사에 대해 적어도 부분적으로 투명한 도전층(electrically conductive layer; 72)으로 대체되는 것이다. 도전층(72)은 각 부화소에 대해 벽(30)으로 획정되는 면(21)의 노출된 부분의 전체를 덮을 수 있다. 도전층(72)은 예를 들어 그래핀(graphene) 또는 산화인듐주석(ITO), Al 또는 Ga 또는 양자로 도핑된 산화아연(ZnO) 등의 투명 및 도전성 물질로 구성될 수 있다. 예를 들어 도전층(72)은 5 nm 내지 500 nm, 바람직하기로 20 nm 내지 50 nm 범위의 두께를 가진다.
도 6은 발광다이오드들을 구비하는 광전자장치(80)의 한 실시예의 부분 개략 단면도이다. 광전자장치(80)는 도 3에 도시된 광전자장치(40)와 동일한 요소들을 구비하고 면(20)으로부터 스택(19)을 관통하여 연장되어 발광다이오드들을 형성하는 거의 전기적 절연 영역(substantially electrically insulating area; 82)을 더 구비한다. 절연 영역(82)은 적어도 층(22) 및 활성 영역(23)의 전체 두께에 걸쳐 연장된다. 절연 영역(82)은 층(24)을 통해 연장되지 않거나 층(24)을 부분적 또는 완전히 관통하여 연장될 수 있다. 도 6에서, 절연 영역(82)은 층(24)을 완전히 관통하여 연장되는 것으로 도시되어 있다. 절연 영역(82)은 각 발광다이오드(16)에 대해 층(22)의 부분(84)과 활성 영역(23)의 부분(86), 그리고 가능한 경우 층(24)의 부분(88)을 포함하는 블록을 획정한다. 절연 영역(82)은 스택(19) 내의 이온 주입(ion implanting)으로 구성될 수 있는데, 전형적으로 N 또는 Ar 등의 전기적 불활성 종의 이온 주입에 의해 격자 결함(lattice damage)을 생성함으로써 구성된다. 주입량(dosage)은 고저항(high resistivity)으로 결과될 충분한 결함을 생성하도록 설계된다. 절연 영역(82)은 벽(30)과 나란히 위치하지만, 벽(30)보다 더 넓거나 좁을 수도 있다. 절연 영역(82)은 인접 부화소(Pix)들 사이의 누화를 더욱 저감시킨다.
면(21)에 평행하게 측정한 절연 영역(82)의 두께는 10 nm 내지 100 μm의 범위이다.
도 7a 내지 7e는 도 1에 도시된 광전자장치(10)를 제조하는 방법의 한 실시예의 연속적인 단계들에서 얻어진 구조들의 부분 개략 단면도들이다.
도 7a는:
두 대향 면(91, 92)들을 가지는 일체형(one-piece) 기판(90)을 제공하는 단계와;
기판(90)의 면(92) 상에 시드 층(94)을 형성하는 단계와;
시드 층(94) 상에 층(24)을 형성하는 단계와;
층(24) 상에 활성 영역(23)을 형성하는 단계와; 그리고
활성 영역(23) 상에 층(22)을 형성하는 단계
이후에 얻어진 구조를 보인다.
기판(90)은 벽(30)과 동일한 물질로 구성된다.
기판(90)은 또한 SOI 기판이 될 수 있다. 시드 층(94)은 시드 부(32)와 동일한 물질로 구성될 수 있다. 시드 층(94)은 화학적 기상 증착(chemical vapor deposition; CVD) 또는 금속-유기 기상 증착 에피택시(metal-organic vapor phase epitaxy; MOVPE)로도 알려진 금속-유기 화학적 기상 증착(metal-organic chemical vapor deposition; MOCVD) 등의 방법으로 얻어질 수 있다. 그러나 분자선 에피택시(molecular-beam epitaxy; MBE), 가스원(gas-source) MBE(GSMBE), 금속-유기 MBE(MOMBE). 플라즈마 지원(plasma-assisted) MBE(PAMBE), 원자층 에피택시(atomic layer epitaxy; ALE), 하이드라이드 기상 에피택시(hydride vapor phase epitaxy; HVPE) 등의 방법이 원자층 증착(atomic layer deposition; ALD) 또는 물리적 기상 증착(physical vapor deposition; PVD)과 함께 사용될 수 있다. 또한 기화 또는 반응성 음극 스퍼터링(evaporation or reactive cathode sputtering) 등의 방법도 사용될 수 있다. 시드 층(94)은 반도체 층(24)의 성장(growth)을 촉진(favoring)하는 물질로 구성된다. 시드 층(94)은 또한 반도체 층(24)이 성장할 때 결함과 균열을 저감시키도록 하는 응력 완화 층(stress relaxing layer)으로도 작용할 수 있다.
층(24), 활성 영역(23), 그리고 층(22)은 CVD, MOCVD, MBE, GSMBE, PAMBE, ALE, HVPE, ALD 방식의 공정으로 성장될 수 있다.
도 7b는 제어 칩(14)을 층(22) 측에서 광전자 칩(12)에 접합한 다음 얻어진 구조를 보인다. 이 실시예에서, 광전자 칩(12)에 대한 제어 칩(14)의 접합은 접속 마이크로비드(connection microbead) 또는 스터드 범핑(stud bumping; 18) 등의 삽입물(insert)을 사용하여 이뤄진다. 이와는 달리, 광전자 칩(12)에 대한 제어 칩(14)의 접합이 삽입물의 사용 없이 직접 접합으로 이뤄질 수도 있다. 직접 접합은 직접 금속-대-금속 접합 또는 광전자 칩(12)의 금속 영역과 제어 칩(14)의 금속 영역의 공융 접합(eutectic bonding)을 포함할 수 있다. 이는 또한 광전자 칩(12) 표면의 유전 영역(dielectric area)과 제어 칩(14) 표면의 유전 영역의 유전체-대-유전체 접합에 기반할 수도 있다. 광전자 칩(12)에 대한 제어 칩(14)의 접합은 광전자 칩(12)을 제어 칩(14)에 대해 위치시켜 압력과 가열을 인가시키는 열압착(thermocompression) 법으로 이뤄질 수도 있다.
도 7c는 면(91)로부터의 기판(90)과 면(21)의 일부를 노출시키는 시드 층(94)에 개구(opening; 34)를 식각(etching)하여 벽(30)과 시드 부(32)를 획정(delimit)시킨 다음 얻어진 구조를 보인다. 개구(34)의 크기는 광발광성 블록(38)의 원하는 크기가 될 수 있다. 식각은 층(24)에서 저지(stop)되거나 층(24)을 부분적으로 관통한다. 층(21)의 표면 형태(morphology)는 매끄러울 수 있지만 광 추출 효율의 향상을 위해 조면 처리되거나(roughened) 주기적 패턴(feature)들을 포함할 수 있다. 실현된 식각은 예를 들어 염소 또는 불소 기반의 플라즈마 또는 유도결합플라즈마(inductively coupled plasma; ICP) 식각, 반응성 이온 식각(reactive ion etching; RIE) 등의 건식 식각, 습식 식각, 화학적 기계적 연마(chemical mechanical polishing) 또는 상기 방법들의 조합이 될 수 있다. 다른 실시예에서는, 개구(34)의 형성 전에 기판(90)은 먼저, 예를 들어 화학적 기계적 처리(chemical mechanical process; CMP) 등을 통해 벽의 높이까지 박판화될(thinned down) 수 있다. 그 다음 개구(34)들이 건식 또는 습식 식각 공정을 사용하여 식각된다.
도 7d는 접점 패드(36)를 형성한 다음 얻어진 구조를 보인다. 이는 면(21) 상의 개구(34) 내부와 벽(30) 위에, 접점 패드(36)의 물질로 구성되는 도전층을 등방으로(conformally) 적층하고 도전층을 식각하여 접점 패드(36)를 획정함으로써 얻어질 수 있다. 실행된 식각은 예를 들어 염소 또는 불소 기반 플라즈마 기반 또는 반응성 이온 식각(RIE) 등의 건식 식각이 될 수 있다. 접점 패드(36)는 또한 리프트오프(lift-off) 공정을 통해서도 구성될 수 있다.
도 7e는 개구(34)들 중의 적어도 일부의 내부에 광발광성 블록(38)을 형성한 다음 얻어진 구조를 보인다. 광발광성 블록(38)은 어떤 개구(34)들을 반도체 나노결정의 교결(binding) 매트릭스 내의 콜로이드 분산액(colloidal dispersion)을, 가능하기로 일부 개구(34)들을 수지로 막은 채 예를 들어 소위 첨가 공정(additive process)으로 충전함으로써 형성될 수 있다. 소위 첨가 공정은 예를 들어 잉크젯 인쇄, 그라비어인쇄(photogravure), 실크스크린, 플렉소인쇄(flexography), 분사 코팅, 연무 코팅(aerosol coating), 또는 액적 캐스팅(drop casting) 등 콜로이드 분산액의 직접 인쇄를 포함할 수 있다.
도 8a 내지 8d는 도 3에 도시된 광전자장치(40)의 제조 방법의 한 실시예의 연속적 단계들로 얻어진 구조물들의 부분 개략 단면도들이다.
도 8a는:
SOI 기판(100)의 표면(102) 상에 시드 층(94)을 형성하는 단계와;
시드 층(94) 상에 층(24)을 형성하는 단계와;
층(24) 상에 활성 영역(23)을 형성하는 단계와; 그리고
활성 영역(23) 상에 층(22)을 형성하는 단계
이후에 얻어진 구조를 보인다.
기판(100)은 반도체 베이스(108)를 덮는 절연층(106)과 절연층(106)을 덮는 반도체 층(110)을 구비하는 다층 구조(multilayer structure)가 될 수 있다. 반도체 층(110)은 전술한 벽(30)과 동일한 물질로 구성될 수 있다. 절연층(106)은 전술한 절연부(42)와 동일한 물질로 구성될 수 있다.
도 8b는 제어 칩(14)을 층(22) 측 상에서 광전자 칩(12)에 접합한 다음 얻어진 구조를 보인다. 이는 도 7B에 관련하여 전술한 바와 같이 이뤄질 수 있다.
도 8c는 반도체 베이스(108)를 식각한 다음 얻어진 구조를 보인다. 이 식각은 절연층(106) 상에서 저지된다. 실행된 식각은 예를 들어 유도 결합 플라즈마(ICP) 또는 Cl2 또는 SF6 화학반응(chemistry)을 사용하는 반응성 이온 식각(RIE) 등의 플라즈마 기반 공정을 통한 건식 식각 또는 습식 화학적 식각이 될 수 있다. 화학적 기계적 연마(CMP)를 통한 웨이퍼 박판화(wafer thinning) 역시 채택되어 건식/습식 식각 공정에 앞서 기판을 박판화시킬 수 있다.
도 8d는 절연층(106), 반도체 층(110) 및 시드 층(94)에 면(21)의 일부를 노출시키고 절연부(42), 벽(30), 및 시드 부(32)를 형성하기 위해 개구(34)를 식각한 다음 얻어진 구조를 보인다. 실행된 식각은 예를 들어 Cl2에 기반한 플라즈마 또는 반응성 이온 식각(RIE) 등의 건식 식각 또는 습식 식각이 될 수 있다.
이 방법의 후속 단계들은 도 7d 및 7e에 관련하여 전술한 것들이 될 수 있다.
도 4에 도시된 광전자장치(50)를 제조하는 방법의 한 실시예는 도 7a 내지 7e에 관련하여 전술한 단계들을 구비하고, 제어 칩(14)을 광전자 칩(12)에 접합하는 단계 이전에 적어도 층(22)과 활성 영역(23), 가능하기로 층(24)과 시드 부(32)와 벽(30)에 트렌치(52)를 식각하고, 트렌치(52) 내부에 절연층(58)을 형성하며, 트렌치(52)를 충전 물질(60)로 충전하는 단계를 더 구비할 수 있다.
도 6에 도시된 광전자장치(80)를 제조하는 방법의 한 실시예는 도 7a 내지 7e에 관련하여 전술한 단계들을 구비하고, 제어 칩(14)을 광전자 칩(12)에 접합하는 단계 이전에 스택(19) 내부에 이온을 주입하여 절연 영역(82)을 형성하는 단계를 더 구비할 수 있다.
도 9는 발광다이오드들을 구비하는 광전자장치(120)의 다른 실시예의 도 1과 유사한 부분 개략 단면도이다. 광전자장치(120)는 도 1에 도시된 광전자장치(10)와 동일한 요소들을 구비하는데, 벽(30)이 시드 부(32) 상에 안착되는 벽(122)로 대체되고, 각 벽(122)이 전기적 절연층(126)으로 덮인 충전 물질의 코어(124)를 구비하는 차이가 있다. 변형예로, 각 벽(122)에 대해 절연층(126)이 존재하지 않을 수 있다.
벽(122)의 크기는 벽(30)의 크기와 동일할 수 있다. 코어(124)는 예를 들어 실리콘, 특히 다결정 실리콘 등의 반도체 물질이나 예를 들어 SiO2 등의 전기적 절연 물질로 구성될 수 있다. 절연층(126)은 예를 들어 산화실리콘(SiO2), 질화실리콘(x는 약 3이고 y는 약 4일 때 SixNy, 예를 들어 Si3N4), 또는 산화질화실리콘(특히 일반식 SiOxNy, 예를 들어 Si2ON2), 또는 산화하프늄(HfO2) 등의 유전 물질로 구성될 수 있다. 절연층(126)은 예를 들어 열 산화 실리콘(thermal silicon oxide)으로 구성될 수 있다. 절연층(126)의 두께는 50 nm 내지 1000 nm의 범위가 될 수 있다.
도 10a 내지 10g는 도 9에 도시된 광전자장치(120)의 제조 방법의 한 실시예의 연속적 단계들에서 얻어진 구조들의 부분 개략 단면도들이다.
도 10a는 기판(90) 내의 면(92)로부터 벽(122)의 원하는 위치에 개구(128)를 형성한 다음 얻어진 구조를 보인다. 개구(128)는 기판(90)을 예를 들어 건식 식각으로 식각함으로써 얻어진다.
도 10b는 각 개구(128) 내에 절연층(126)과 절연 코어(124)를 형성한 다음 얻어진 구조를 보인다. 한 실시예에 따르면, 절연층(126)을 구성하는 물질의 층은 개구(128) 내의 기판(90)의 면(92)의 나머지(rest) 상에 적층될 수 있고, 코어(124)를 구성하는 물질의 층은 전체 구조 상, 특히 개구(128)를 충전하도록 적층될 수 있다. 절연층(126)을 구성하는 물질의 층과 코어(124)를 구성하는 물질의 층은 예를 들어 식각에 의해 개구(128) 외부에서 제거된다. 이에 따라 벽(122)이 얻어진다. 한 이점은 감소된 폭으로 높은 형상비(벽의 높이와 폭의 비)가 얻어질 수 있다는 점이다. 기판(90)과 접촉하는 벽(122)의 외부 층은 공정의 후속 단계에서 실행될 벽(122)에 대한 기판(90)의 선택적 식각의 실행을 허용하는 물질이다. 이에 따라 기판(90)이 실리콘으로 구성되는 경우, 벽(122)의 절연층(126)은 SiO2로 구성될 수 있다. 기판(90)이 GaN 또는 GaAs로 구성되는 경우, 층(126)이 존재하지 않고 벽(122)은 전체적으로 실리콘이 될 수 있다.
도 10c는 도 7a에 관련하여 전술한 바와 동일한 단계들 이후 얻어진 구조를 보인다.
도 10d는 도 7b에 관련하여 전술한 바와 동일한 단계들 이후 얻어진 구조를 보인다.
도 10e는 기판(90)을 제거(withdrawal)하여 벽(122)을 노출시킨 다음 얻어진 구조를 보인다. 기판(90)의 제거는 적어도 두 단계들로 수행되는데, 예를 들어, 예를 들어 기계적 연마에 의해 면(91)으로부터 기판(90)을 박판화시키는 제1 단계로, 이 단계가 절연층(126)에 도달하기 전에 중단되는 제1 단계와, 예를 들어 화학적 식각으로 기판(90)의 나머지를 제거하는 제2 식각 단계이다. 그 이점은 절연층(126)이 기판(90)의 식각 동안 저지 층(stop layer)로 작용할 수 있다는 점이다.
도 10f는 도 7d에 관련하여 전술한 바와 동일한 단계들 이후 얻어진 구조를 보인다.
도 10g는 도 7e에 관련하여 전술한 바와 동일한 단계들 이후 얻어진 구조를 보인다.
(이상에서) 특정한 실시예들이 설명되었다. 당업계에 통상의 기술을 가진 자라면 여러 가지 변형과 변형을 할 수 있을 것이다. 특히 전술한 실시예들에서는 광전자 칩(12)이 제어 칩(14)에 직접 접합되지만 광전자 칩(12)과 제어 칩(14)은 각각 인쇄기판에 접합될 수 있다. 또한 전술한 실시예들에서는 벽(30)이 면(21)에 거의 직교하는 측면을 가지지만 벽(30)의 측면은 예를 들어 면(21)에 대해 경사되는 등의 형상을 가질 수 있다.
뿐만 아니라, 다양한 변형예들을 가지는 몇 가지 실시예들을 설명하였다. 이 실시예들과 변형예들의 일부 요소들은 조합될 수 있다. 예를 들어 도 5에 관련하여 전술한 광전자장치(70)에서 트렌치(52)는 도 1 및 3에 관련하여 전술한 실시예 10 및 40의 경우와 같이 존재하지 않을 수 있다.

Claims (24)

  1. 광전자장치(10)의 제조 방법으로:
    a) 적어도 부분적으로 반도체 물질로 형성된 기판(100)을 제공하는 단계와;
    b) 반도체 층(22)들의 스택(19)을 형성하는 단계로, 상기 스택(19)이 대향하는 제1(20) 및 제2 면(21)들을 구비하고, 상기 제2면(21)이 상기 기판 측에 있으며, 상기 스택이 발광다이오드(16)들을 포함하고, 상기 기판이 대향하는 제3(92) 및 제4 면(91)들을 구비하고, 상기 스택이 상기 제3면 상에 형성되는, 단계와;
    c) 상기 스택(19)을 상기 제1면(20) 측에서 전자 회로(14)에 접합하는 단계와;
    d) 상기 제4면(91) 측으로부터 상기 기판에 관통 개구(34)들을 형성하는 단계로, 상기 개구들이 상기 발광다이오드들의 적어도 일부와 대향하여 상기 기판에 벽(30)들을 획정하는, 단계와;
    e) 상기 제2면 상의 상기 개구들 중의 적어도 일부에 상기 스택과 접촉하여 도전 패드(36)들을 형성하는 단계와; 그리고
    f) 상기 개구들 중의 적어도 일부에 광발광성 블록(38)들을 형성하는 단계의 연속적 단계들을 구비하는 광전자장치의 제조 방법.
  2. 청구항 1에서,
    단계 c)와 단계 d) 사이에, 상기 기판(100)을 박판화하는 단계를 더 포함하는 광전자장치의 제조 방법.
  3. 청구항 2에서,
    상기 박판화하는 단계 후에 상기 기판의 높이는, 상기 제2면(21)에 직교하는 방향으로 측정했을 때, 500 nm 내지 200 μm의 범위에 있는 광전자장치의 제조 방법.
  4. 청구항 2에서,
    상기 박판화하는 단계 후에 상기 기판의 높이는, 상기 제2면(21)에 직교하는 방향으로 측정했을 때, 5 μm 내지 30 μm의 범위에 있는 광전자장치의 제조 방법.
  5. 청구항 1에서,
    상기 단계 b)가 상기 기판(100)에 접촉하는 시드 층(94)을 형성하는 단계를 포함하고, 상기 시드 층이 상기 스택(19)의 반도체 층들 중의 적어도 하나의 성장을 촉진하는 물질로 형성되는 광전자장치의 제조 방법.
  6. 청구항 5에서,
    상기 시드 층(94)이 적어도 부분적으로 질화알루미늄(AlN), 질화알루미늄갈륨(AlGaN), 질화알루미늄인듐갈륨(AlInGaN), 질화알루미늄인듐(AlInN), 또는 질화실리콘(SiN)으로 형성될 수 있는 광전자장치의 제조 방법.
  7. 청구항 1에서,
    상기 기판(100)이 전기적 절연층(106)으로 덮인 반도체 베이스(108)를 구비하고, 상기 전기적 절연층이 제2 반도체 층(110)으로 덮이며,
    상기 단계 b)에서 상기 스택(19)이 상기 제2 반도체 층 상에 상기 제2 반도체 층과 접촉하여 형성되는 광전자장치의 제조 방법.
  8. 청구항 7에서,
    상기 기판(100)은 SOI 기판인 광전자장치의 제조 방법.
  9. 청구항 7에서,
    상기 단계 d)가, 상기 반도체 베이스(108)를 완전히 식각하고 상기 절연층(106)과 상기 제2 반도체 층(110)을 통해 상기 개구(34)들을 식각하여 상기 관통 개구들을 형성하는 단계를 포함하는 광전자장치의 제조 방법.
  10. 청구항 1에서,
    상기 단계 c) 이전에, 상기 스택(19)에 트렌치(52)들을 식각하는 단계를 더 구비하고, 상기 트렌치들이 상기 제1면(20)으로부터 상기 스택에서 연장되고, 상기 각 트렌치를 전기적 절연 코팅(58)으로 덮는 광전자장치의 제조 방법.
  11. 청구항 1에서,
    상기 단계 c) 이전에, 상기 스택(19)에 이온을 주입하여 상기 제1면(20)으로부터 상기 스택에서 연장되는 전기적 절연 영역(82)들을 형성하는 단계를 더 구비하는 광전자장치의 제조 방법.
  12. 청구항 1에서,
    단계 a)에서 준비된 기판(90)이 반도체 물질과, 상기 반도체 물질과 다른 충전 물질로 형성된 코어(124)들을 포함하는 기판이고,
    상기 코어(124)들이, 상기 벽(30)들의 원하는 위치에 대응하도록 상기 제3면에 개구(128)들을 식각하고, 이어서 상기 개구(128)들에 충전 물질을 퇴적함으로써 형성되고,
    단계 d)에서, 상기 기판에 상기 관통 개구(34)들을 형성하는 것은, 상기 반도체 물질을 완전히 제거함으로써, 남은 코어(124)들이 상기 관통 개구(34)들 둘레의 벽(122)들을 획정함으로써 이루어지는 광전자장치의 제조 방법.
  13. 광전자장치(10)로서,
    발광다이오드(16)들을 포함하는 스택(19)으로, 상기 스택은 대향하는 제1 및 제2 면들을 포함하는 스택과;
    상기 스택의 제1면(20)에 접합된 전자 회로와;
    상기 전자 회로의 반대측의, 상기 스택의 제2면(21) 상에 안착되는 적어도 부분적으로 반도체 또는 전기적 절연 물질로 형성되는 벽(30)들로, 상기 벽(30)들이 개구(34)들을 획정하고, 상기 개구들이 상기 발광다이오드들 중의 적어도 일부에 대향하는, 벽들과;
    상기 개구들 중의 적어도 일부에서 상기 스택에 접촉하는 전기적 도전 패드(36)들과; 그리고
    상기 개구들 중의 적어도 일부에서의 광발광성 블록(38)들을
    구비하는 광전자장치.
  14. 청구항 13에서,
    상기 벽(30)들의 높이는, 상기 제2면(21)에 직교하는 방향으로 측정했을 때, 500 nm 내지 200 μm의 범위에 있는 광전자장치.
  15. 청구항 13에서,
    상기 벽(30)들의 높이는, 상기 제2면(21)에 직교하는 방향으로 측정했을 때, 5 μm 내지 30 μm의 범위에 있는 광전자장치.
  16. 청구항 13에서,
    상기 벽(30)들과 상기 스택(19) 사이에서 상기 벽들 및 상기 스택과 접촉하는 시드 부(32)들을 더 구비하고, 상기 시드 부들이 상기 스택(19)의 반도체 층들 중의 적어도 하나의 성장을 촉진하는 물질로 형성되는 광전자장치.
  17. 청구항 16에서,
    상기 시드 부(32)들이 적어도 부분적으로 질화알루미늄(AlN), 질화알루미늄갈륨(AlGaN), 질화알루미늄인듐갈륨(AlInGaN), 질화알루미늄인듐(AlInN), 또는 질화실리콘(SiN)으로 형성되는 광전자장치.
  18. 청구항 13에서,
    상기 벽(30)들의 상부에 전기적 절연부(42)들을 더 구비하는 광전자장치.
  19. 청구항 13에서,
    상기 스택(19)에서 연장되는 트렌치(52)들을 더 구비하고, 상기 각 트렌치(52)가 전기적 절연 코팅(58)으로 덮이는 광전자장치.
  20. 청구항 13에서,
    상기 스택에서 연장되는 전기적 절연 영역(82)들을 더 구비하는 광전자장치.
  21. 청구항 13에서,
    상기 제2면(21)이 조면 처리되거나 주기적 패턴들을 포함하는 광전자장치.
  22. 청구항 13에서,
    상기 도전 패드(36)가 상기 발광다이오드(16)들에 의해 방출되는 방사에 대해 적어도 부분적으로 투명한 물질로 형성되는 광전자장치.
  23. 청구항 13에서,
    상기 제1면(20)으로부터 상기 제2면(21)으로 상기 스택(19)을 관통하는 전기적 연결부들을 더 구비하고, 상기 전기적 연결부들이 상기 스택의 반도체 층들과 절연되며 상기 벽(30)들과 접촉하는 광전자장치.
  24. 청구항 13에서,
    상기 각 벽이 전기적 절연층(126)으로 덮인 반도체 물질의 코어(124)를 포함하는 광전자장치.
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