KR20240024292A - 방사선 방출 반도체 칩을 제조하기 위한 방법, 및 방사선 방출 반도체 칩 - Google Patents
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Abstract
본 발명은 기판(2)을 제공하는 단계; 기판(2) 상에 중간 층(3)을 퇴적하는 단계; 중간 층(3) 상에 반도체 층 시퀀스(4)를 퇴적하는 단계; 반도체 층 시퀀스(4) 상에 에칭 정지 층(7)을 퇴적하는 단계; 에칭 정지 층(7) 상에 경사진 측면(9)을 갖는 반도체 바디(8)를 에피택셜 방식으로 퇴적하는 단계; 및 기판(2), 중간 층(3) 및 반도체 층 시퀀스(4)를 에칭 정지 층(7)까지 제거하는 단계를 포함하는, 방사선 방출 반도체 칩(1)을 제조하기 위한 방법에 관한 것이다. 방사선 방출 반도체 칩(1)이 또한 개시된다.
Description
방사선 방출 반도체 칩(radiation-emitting semiconductor chip)을 제조하기 위한 방법이 명시된다. 또한, 방사선 방출 반도체 칩이 명시된다.
해결될 하나의 목적은 특히 제어하기 쉬운 방사선 방출 반도체 칩을 제조하기 위한 방법을 명시하는 것이다. 해결될 다른 목적은 이러한 방사선 방출 반도체 칩을 제공하는 것이다.
방사선 방출 반도체 칩은 예를 들어 발광 다이오드, 간단하게는 LED, 특히 마이크로 LED이다. 이러한 마이크로-LED는 예를 들어, 특히 측방향들로 적어도 1㎛, 특히 적어도 50㎛ 및 최대 1000㎛, 특히 약 200㎛의 최대 연장범위(extension)를 포함한다.
방법의 적어도 하나의 실시예에 따르면, 기판이 제공된다. 기판은 예를 들어 주 표면을 갖는 결정질 솔리드 바디(solid body)를 포함한다. 주 표면은 예를 들어 결정질 표면을 포함한다. 또한, 결정질 표면은 예를 들어 결정질 솔리드 바디의 (111) 평면으로 형성된다. 기판은 예를 들어 사파이어, 갈륨 질화물, 실리콘 탄화물 또는 실리콘을 포함하거나 그것으로 이루어진다.
예를 들어, 기판은 주 연장 평면(main extension plane)을 포함한다. 측방향들(lateral directions)은 주 연장 평면에 평행하게 배향되고, 수직 방향은 주 연장 평면에 수직하게 배향된다. 예를 들어, 기판의 주 표면은 측방향들로 연장된다.
방법의 적어도 하나의 실시예에 따르면, 중간 층이 기판에 도포된다. 중간 층은 예를 들어 2차원 재료 시스템을 포함하거나 그것으로 이루어진다. 2차원 재료에 가능한 재료들은 육방정계 붕소 질화물, 그래핀, 아황산 몰리브덴, 텅스텐 셀레나이트, 또는 플루오로그래핀을 포함한다. 예를 들어, 중간 층은 다수의 부분 층을 포함한다. 이 경우, 각각의 부분 층은 2차원 재료 시스템의 단일 단층으로 형성된다.
예를 들어, 중간 층은 수직 방향으로 적어도 0.5nm 내지 최대 100nm, 예를 들어 대략 3nm의 두께를 포함한다.
중간 층은 예를 들어 화학적 기상 증착(간단히 CVD)에 의해 기판에 도포된다. 예를 들어, 화학적 기상 증착은 금속 유기 화학적 기상 에피택시(간단히 MOVPE)이다. 대안적으로, 중간 층은 MBE 방법(분자빔 에피택시)을 통해 도포될 수 있다.
방법의 적어도 하나의 실시예에 따르면, 반도체 층 시퀀스가 중간 층에 도포된다. 반도체 층 시퀀스는 예를 들어 Ⅲ-Ⅴ 화합물 반도체 재료를 포함한다. Ⅲ-Ⅴ 화합물 반도체 재료는 예를 들어 질화물 화합물 반도체 재료이다. 이 경우, 화합물 반도체 재료는 갈륨 질화물을 포함한다.
반도체 층 시퀀스는 예를 들어 에피택셜 방식으로 중간 층에 도포된다. 예를 들어, 반도체 층 시퀀스는 CVD 프로세스, 특히 MOVPE 프로세스, 또는 MBE 프로세스에 의해 중간 층에 도포된다.
방법의 적어도 하나의 실시예에 따르면, 에칭 정지 층이 반도체 층 시퀀스에 도포된다. 에칭 정지 층은 예를 들어 에칭 저항 층으로 형성된다.
대안적으로, 에칭 정지 층은 미리 결정된 재료 조성을 갖는 미리 결정된 층이다. 예를 들어, 에칭 절차 동안 에칭 정지 층의 미리 결정된 재료 조성이 검출되면, 에칭 절차가 정지된다.
에칭 정지 층은 예를 들어 인듐 질화물, 알루미늄 질화물 및/또는 갈륨 질화물을 포함하거나 그것으로 이루어진다. 예를 들어, 에칭 정지 층은 수직 방향으로 적어도 10nm 내지 최대 100nm, 예를 들어 대략 50nm의 두께를 포함한다. 대안적으로, 에칭 정지 층은 중간 층의 재료 또는 다른 2차원 재료 시스템을 포함하거나 그것으로 이루어진다.
방법의 적어도 하나의 실시예에 따르면, 경사진 측면을 갖는 반도체 바디가 에칭 정지 층에 에피택셜 방식으로 도포된다. 예를 들어, 경사진 측면은 ELOG(에피택셜 측면 과성장(epitaxial lateral overgrowth))와 유사한 에피택셜 프로세스에 의해 성장될 수 있지만 인접한 구조물들의 융합(coalescence)은 없다. 주 연장 평면에 대한 경사진 측면의 각도는 예를 들어 마스크에 의해 정의된 구조물 치수들, 및 압력, 온도, 화학적 조성 등과 같은 성장 파라미터들의 상호작용을 통해 미리 결정될 수 있다.
예를 들어, 반도체 바디는 에칭 정지 층에 에피택셜 방식으로 도포된다. 예를 들어, 반도체 바디는 CVD 프로세스, 특히 MOVPE 프로세스에 의해 중간 층에 도포된다.
예를 들어, 반도체 바디는 전자기 방사선을 방출하도록 구성된다. 전자기 방사선은 예를 들어 근자외선 방사선, 가시광선 방사선, 및/또는 근적외선 방사선이다. 가시광선 방사선은 예를 들어 청색, 녹색, 황색 또는 적색의 광이다.
예를 들어, 반도체 바디는 반도체 층 시퀀스의 Ⅲ-Ⅴ 화합물 반도체 재료를 포함한다. 예를 들어, 반도체 바디는 질화물 화합물 반도체 재료, 특히 갈륨 질화물을 포함한다.
예를 들어, 반도체 바디의 측면은 주 연장 평면과 적어도 30°및 최대 80°의 각도를 둘러싼다. 예를 들어, 반도체 바디의 측면과 주 연장 평면 사이의 각도는 약 50°이다.
반도체 바디는 예를 들어 기판, 중간 층, 반도체 층 시퀀스, 및 에칭 정지 층을 포함하는 스택 상에서 성장된다. 스택은 예를 들어 반도체 바디 내에서 반도체 바디의 성장 동안 특히 왜곡을 거의 생성하지 않도록 구성된다. 따라서, 이러한 방식으로 성장된 반도체 바디는 특히 결함을 거의 나타내지 않는 것이 유리하다.
방법의 적어도 하나의 실시예에 따르면, 기판, 중간 층 및 반도체 층 시퀀스는 에칭 정지 층까지 제거된다. 예를 들어, 제거될 요소는 에칭 프로세스에 의해 제거된다. 에칭 프로세스는 예를 들어 습식 화학적 에칭 프로세스 및/또는 건식 화학적 에칭 프로세스이다.
후속하여, 예를 들어 반도체 층 시퀀스 상에 여전히 배열되어 있는 에칭 정지 층이 제거된다. 에칭 정지 층을 제거함으로써, 반도체 바디, 특히 제1 반도체 층이 노출된다. 에칭 정지 층은 예를 들어 추가적인 건식 또는 습식 화학적 에칭 프로세스에 의해 및/또는 기계적 연삭에 의해 및/또는 연마에 의해 제거된다. 연마는 예를 들어 화학적 기계적 연마 프로세스이다.
중간 층의 제거 후에, 예를 들어 에칭 정지 층에 의해 커버된 반도체 바디의 노출된 제1 반도체 층은 조면화된다(roughened).
적어도 하나의 실시예에서, 방사선 방출 반도체 칩을 제조하기 위한 방법은 기판을 제공하는 단계, 기판에 중간 층을 도포하는 단계, 중간 층에 반도체 층 시퀀스를 도포하는 단계, 반도체 층 시퀀스에 에칭 정지 층을 도포하는 단계, 에칭 정지 층에 경사진 측면을 갖는 반도체 바디를 에피택셜 방식으로 도포하는 단계, 및 기판, 중간 층 및 반도체 층 시퀀스를 에칭 정지 층까지 제거하는 단계를 포함한다.
방사선 방출 반도체 칩을 제조하기 위한 본 명세서에 설명된 방법의 아이디어는 무엇보다도, 반도체 바디가 특히 2차원 재료 시스템인 중간 층 상에 제조된다는 것이다. 2차원 재료 시스템들은 수직 방향으로 서로의 위에 적층될 때, 예를 들어 측방향들에서의 결합력보다 몇 배 더 작은 수직 방향의 결합력을 포함한다. 따라서, 기판은 유리하게도 특히 반도체 바디로부터 분리되기 쉽다. 더욱이, 그러한 분리된 기판은 유리하게는 재사용가능하다. 따라서, 이러한 프로세스는 유리하게도 특히 비용 효율적이다.
또한, 에칭 정지 층은 반도체 바디와 반도체 층 시퀀스 사이에 배열된다. 에칭 정지 층까지의 요소들을 삭마(ablating)함으로써, 반도체 바디는 유리하게도 특히 간단한 방식으로 제조된다.
방법의 적어도 하나의 실시예에 따르면, 반도체 바디는 제1 도핑 유형의 제1 반도체 층, 제1 도핑 유형과 상이한 제2 도핑 유형의 제2 반도체 층, 및 활성 영역을 포함한다.
예를 들어, 활성 영역은 전자기 방사선을 생성하기 위해, pn 접합, 이중 헤테로 구조, 단일 양자 우물 구조, 또는 다중 양자 우물 구조를 포함한다.
예를 들어, 제1 반도체 층은 기판과 마주한다. 예를 들어, 제1 반도체 층은 n형의 제1 도펀트들을 포함한다. 따라서, 제1 도핑 유형은 예를 들어 n-도핑 유형이다.
예를 들어, 제2 반도체 층은 기판으로부터 멀어지는 방향을 향한다. 제2 반도체 층은 예를 들어 p형의 제2 도펀트들을 포함한다. 따라서, 제1 도핑 유형은 예를 들어 p-도핑 유형이다.
방법의 적어도 하나의 실시예에 따르면, 활성 영역은 제1 반도체 층과 제2 반도체 층 사이에 배열된다. 활성 영역은 예를 들어 전자기 방사선을 생성하도록 구성된다.
방법의 적어도 하나의 실시예에 따르면, 반도체 바디의 경사진 측면과 수직 방향 사이의 각도는 적어도 하나의 성장 파라미터의 함수로서 미리 결정가능하다. 성장 파라미터는 예를 들어 성장 압력, 성장 온도 및/또는 도펀트 농도이다.
도펀트들은 예를 들어 마그네슘 및/또는 실리콘이다. 제1 반도체 층은 예를 들어 실리콘을 도펀트로서 포함하고, 제2 반도체 층은 예를 들어 마그네슘을 도펀트로서 포함한다. 도펀트들의 도펀트 농도는 각각 예를 들어 적어도 5·1017cm- 3 및 최대 5 ·1018cm-3이다.
반도체 바디의 이러한 에피택셜 방식으로 생성된 경사진 측면은 예를 들어 후속하여 추가로 구조화될 필요가 없다. 특히, 유리하게는, 경사는 에칭 프로세스에 의해 생성되지 않는다. 이러한 에칭 프로세스는 예를 들어 경사진 측면의 영역 내에 결함들을 유도하고, 이는 비-방사선 재결합 중심들(non-radiative recombination centers)의 역할을 한다. 따라서, 에칭 프로세스는 예를 들어 경사진 측면에서 비-방사선 재결합을 증가시킨다.
그러나, 본 방법에서는, 반도체 바디의 경사진 측면이 에피택셜 방식으로 생성되므로, 반도체 바디는 에칭 프로세스에 의해 생성된 경사진 측면의 영역에 비해, 경사진 측면의 영역 내에서 더 낮은 결함 밀도를 포함한다. 이러한 방식으로 제조된 방사선 방출 반도체 칩은 유리하게는 특히 효과적이며, 전체 방사선 출사 표면에 걸쳐 특히 균일하게 전자기 방사선을 방출한다.
방법의 적어도 하나의 실시예에 따르면, 적어도 하나의 개구를 갖는 마스크가 기판에 도포된다. 예를 들어, 개구에서, 기판에 자유롭게 접근가능하다.
예를 들어, 마스크는 실리콘 질화물 또는 실리콘 이산화물을 포함하거나 그것으로 이루어진다. 예를 들어, 중간 층은 자유롭게 접근가능한 기판 및 마스크에 도포된다. 대안적으로, 중간 층은 전체 표면에 걸쳐 기판에 직접 도포될 수 있고, 다음으로 마스크는 중간 층에 도포되고 후속하여 패터닝될 수 있다.
예를 들어, 마스크의 재료는 전체 표면에 걸쳐 기판에 도포된다. 마스크의 재료는 예를 들어 플라즈마 강화 화학적 기상 증착(간단히 PECVD)에 의해 기판에 도포된다. 개구는 예를 들어 포토리소그래피 프로세스에 의해 생성된다.
예를 들어, 다수의 개구가 마스크의 재료 내에 생성된다. 유리하게는, 이는 수 개의 방사선 방출 반도체 칩이 제조되는 것을 허용한다.
예를 들어, 마스크는 수직 방향으로 적어도 100nm 및 최대 1000nm, 특히 대략 400nm의 두께를 포함한다.
측방향들에서의 반도체 바디의 형상은, 예를 들어 측방향들에서의 개구의 형상에 의해 미리 결정된다. 개구는 평면도에서 예를 들어 원형, 타원형, 삼각형, 사각형 또는 육각형이다. 따라서, 유리하게는, 반도체 바디의 형상은 또한 평면도에서 예를 들어 원형, 타원형, 삼각형, 사각형 또는 육각형으로 형성된다. 예를 들어, 상이한 반도체 바디들은 상이한 크기들로, 특히 하나의 기판 상에서 상이한 크기들 및 형상들을 또한 조합하여 구조화될 수 있다.
방법의 적어도 하나의 실시예에 따르면, 반도체 층 시퀀스는 시드 층, 및 제1 도핑 유형의 또 다른 반도체 층을 포함한다.
시드 층은 예를 들어 AlGaN을 포함한다. 알루미늄은 예를 들어 시드 층에서 적어도 10% 및 최대 20%, 특히 대략 14%의 몰분율을 포함한다. 또한, 시드 층은 예를 들어 수직 방향으로 적어도 50nm 및 최대 500nm, 특히 대략 200nm의 두께를 포함한다.
추가 반도체 층은 예를 들어 (Al;In;Ga)N을 포함한다. 추가 반도체 층은 예를 들어 제1 반도체 층과 동일한 재료로 형성된다. 즉, 추가 반도체 층은 예를 들어 제1 도펀트를 포함한다.
방법의 적어도 하나의 실시예에 따르면, 시드 층은 기판 상에서 개구 내에 배열된 중간 층에 도포된다.
기판 상에 배열되는 중간 층은 예를 들어 결정질 결정 구조를 포함한다. 예를 들어, 시드 층은 이러한 결정질 결정 구조 상에 성장된다. 마스크 상에 배열된 중간 층은, 예를 들어 시드 층이 결정질로 성장되지 않고/거나 성장되는 비정질 결정 구조를 포함한다. 예를 들어, 마스크, 특히 마스크의 최상부면 및 측면에 도포되는 시드 층의 재료는 결정질 형태를 포함하지 않는다. 즉, 시드 층의 재료의 비정질 잔여물들로 형성된 잔류 재료 층이 마스크 상에, 특히 마스크와 시드 층 사이에 배열된다.
방법의 적어도 하나의 실시예에 따르면, 추가 반도체 층이 시드 층에 도포된다. 시드 층은 예를 들어 에피택셜 방식으로 성장된 추가 반도체 층과 중간 층 사이의 버퍼 층의 역할을 하도록 구성된다. 따라서, 이러한 시드 층은 추가 반도체 층의 핵 형성을 유리하게 촉진한다.
이러한 방식으로 도포된 추가 반도체 층은 또한 바람직하게는 특히 낮은 결함 밀도를 포함한다. 따라서, 유리하게는, 반도체 바디는 또한 특히 결함이 없는 방식으로 형성된다.
방법의 적어도 하나의 실시예에 따르면, 추가 반도체 층은 측방향들로 마스크를 과성장시킨다. 즉, 추가 반도체 층은 측방향들로 개구를 돌출시킨다. 더욱이, 추가 반도체 층 상에서, 성장된 제1 반도체 층은 측방향들로 마스크를 과성장시킨다. 즉, 제1 반도체 층은 개구를 측방향들로 돌출시킨다.
적어도 하나의 실시예에 따르면, 추가 반도체 층은 기판으로부터 멀리 향하는 방향으로 확장된다. 이 방향은 예를 들어 수직 방향과 평행하다.
방법의 적어도 하나의 실시예에 따르면, 반도체 바디는 기판으로부터 멀리 향하는 방향으로 테이퍼링된다.
방법의 적어도 하나의 실시예에 따르면, 중간 층은 육방정계 붕소 질화물, 그래핀, 아황산 몰리브덴, 텅스텐 셀레나이트, 또는 플루오로그래핀을 포함을 포함한다. 예를 들어, 기판 상의 개구 내에 배열된 중간 층은 육방정계 붕소 질화물, 그래핀, 아황산 몰리브덴, 텅스텐 셀레나이트, 또는 플루오로그래핀의 복수의 부분 층으로 형성된다. 예를 들어, 육방정계 붕소 질화물의 부분 층의 수직 방향을 따른 두께는 약 0.33nm이다.
마스크 상에 배열된 중간 층은 예를 들어 불규칙하게 배열된 붕소 및 질화물 원자들을 포함한다.
방법의 적어도 하나의 실시예에 따르면, 반도체 칩은 동작 동안 전자기 방사선을 생성하도록 구성된다.
방법의 적어도 하나의 실시예에 따르면, 전자기 방사선의 피크 파장은 반도체 바디의 인듐 및/또는 알루미늄 함량의 함수로서 미리 결정가능하다. 특히, 전자기 방사선의 피크 파장은 활성 영역의 인듐 및/또는 알루미늄 함량의 함수로서 미리 결정가능하다.
유리하게는, 상이한 방사선 방출 반도체 칩들이 이 방법, 특히 지정된 방법 단계들을 사용하여 제조될 수 있으며, 여기서 인듐 및/또는 알루미늄 함량은 활성 영역의 성장 동안 특히 쉽게 미리 결정가능하다. 따라서, 서로 다른 피크 파장들을 갖는 방사선 방출 반도체 칩들은 실질적으로 방법을 변경하지 않고도 본 명세서에 설명된 방법을 사용하여 유리하게 제조될 수 있다.
방법의 적어도 하나의 실시예에 따르면, 제1 전극 층은 기판으로부터 멀리 향하는 반도체 바디의 제1 주 표면에 도포된다. 제1 전극 층은 예를 들어 금속을 포함하거나 그것으로 이루어진다. 제1 전극 층은 예를 들어 외부로부터 접촉되도록 구성된다.
방법의 적어도 하나의 실시예에 따르면, 반도체 바디는 기판, 중간 층, 시드 층 및 추가 반도체 층을 제거하기 전에 임시 캐리어 상에 배열된다. 임시 캐리어는 후속 방법 단계들을 위해 방사선 방출 반도체 칩의 기계적 안정화 컴포넌트를 형성한다.
방법의 적어도 하나의 실시예에 따르면, 기판은 중간 층을 따라 제거된다. 예를 들어, 중간 층은 측방향들에서의 결합력들보다 몇 배 더 낮은 수직 방향의 결합력들을 포함한다. 따라서, 유리하게, 기판은 특히 쉽게 분리될 수 있다. 유리하게, 그러한 기판은 재사용가능할 수 있다.
방법의 적어도 하나의 실시예에 따르면, 시드 층은 기판을 제거한 후에 제거된다. 또한, 시드 층을 제거하는 동안, 예를 들어 잔류 재료 층도 제거된다. 제거는 예를 들어 습식 화학적 에칭 프로세스 및/또는 건식 화학적 에칭 프로세스로 수행된다.
방법의 적어도 하나의 실시예에 따르면, 시드 층을 제거한 후, 제1 반도체 층은 에칭 정지 층까지 제거된다.
적어도 하나의 실시예에 따르면, 제2 전극 층은 제1 주 표면에 대향하는 반도체 바디의 제2 주 표면에 도포된다. 제2 전극 층은 예를 들어 전기 전도성 금속들 또는 투명한 전기 전도성 산화물들(TCO)을 포함하거나 그것으로 형성된다. 예를 들어, 아연 산화물, 주석 산화물, 카드뮴 산화물, 티타늄 산화물, 인듐 산화물, 또는 인듐 주석 산화물(ITO)은 TCO들이다. 예를 들어, TCO들에는 도펀트가 제공된다. 도펀트는 예를 들어 TCO들에 전기 전도성 속성들을 제공하도록 구성된다.
방법의 적어도 하나의 실시예에 따르면, 경사진 측면에 거울 층이 도포된다. 예를 들어, 거울 층은 경사진 측면을 완전히 커버한다. 특히, 거울 층은 반도체 바디의 측면들 전체를 완전히 커버한다.
거울 층은 예를 들어 수 개의 부분 층을 포함한다. 부분 층들 각각은 예를 들어 유전체 재료 및/또는 금속을 포함한다. 바람직하게는, 거울 층은 교대로 배열된 고굴절률 재료 및 저굴절률 재료의 부분 층들, 및 최외부 층으로서의 금속을 포함한다. 예를 들어, 거울 층은 금속 거울과 결합된 브래그 거울과 같은 유전체 거울이다.
예를 들어, 거울 층은 생성된 전자기 방사선에 대해 적어도 90%, 바람직하게는 적어도 99%의 반사율을 포함한다.
방사선 방출 반도체 칩이 추가로 명시된다. 특히, 방사선 방출 반도체 칩은 본 명세서에 설명된 방사선 방출 반도체 칩을 제조하기 위한 방법에 의해 제조될 수 있다. 즉, 본 명세서에 설명된 방사선 방출 반도체 칩은 설명된 방법에 의해 제조가능하거나 설명된 방법에 의해 제조된다. 따라서, 방법과 관련하여 개시된 모든 특징들은 방사선 방출 반도체 칩과 관련하여 개시되며, 그 반대도 마찬가지이다.
적어도 하나의 실시예에 따르면, 방사선 방출 반도체 칩은 전자기 방사선을 방출하도록 구성된 반도체 바디를 포함한다.
방사선 방출 반도체 칩의 적어도 하나의 실시예에 따르면, 반도체 바디는 경사진 측면을 포함한다.
방사선 방출 반도체 칩의 적어도 하나의 실시예에 따르면, 경사진 측면은 에피택셜 방식으로 생성된다.
유리하게, 그러한 에피택셜 방식으로 생성된 경사진 측면을 갖는 이러한 반도체 바디는, 경사진 측면이 에칭 프로세스에 의해 생성된 반도체 바디에 비해, 경사진 측면의 영역 내에서 더 적은 비-방사선 재결합 중심들을 포함한다.
유리하게, 그러한 에피택셜 방식으로 생성된 경사진 측면은 원하지 않는 재결합을 억제한다.
특히, 경사진 측면이 반도체 바디의 전체 측부에 걸쳐 연장되는 것이 가능하다. 또한, 반도체 바디는 반도체 바디의 최상부면을 최하부면과 연결하는 경사진 측면들에 의해서만 배타적으로 측방향 경계들을 이루는 것이 가능하다.
방사선 방출 반도체 칩의 적어도 하나의 실시예에 따르면, 반도체 바디는 제1 주 표면, 및 대향하는 제2 주 표면을 포함한다.
방사선 방출 반도체 칩의 적어도 하나의 실시예에 따르면, 제1 전극 층은 제1 주 표면 상에 배열된다.
방사선 방출 반도체 칩의 적어도 하나의 실시예에 따르면, 제2 전극 층은 제2 주 표면 상에 배열된다.
방사선 방출 반도체 칩의 적어도 하나의 실시예에 따르면, 제2 전극 층은 생성된 전자기 방사선에 대해 투명하다. 예를 들어, 제2 전극 층은 생성된 전자기 방사선의 최대 4%, 특히 최대 2%를 흡수하도록 구성된다. 즉, 제2 전극 층은 생성된 전자기 방사선의 적어도 96%, 특히 적어도 98%를 투과시킨다.
방사선 방출 반도체 디바이스가 추가로 개시된다. 방사선 방출 반도체 디바이스는 본 명세서에 설명된 방사선 방출 반도체 칩을 포함한다. 따라서, 방사선 방출 반도체 칩과 관련하여 개시된 모든 특징들은 또한 방사선 방출 반도체 디바이스와 관련하여 개시되고, 그 반대도 마찬가지이다.
적어도 하나의 실시예에 따르면, 방사선 방출 반도체 디바이스는 반도체 바디의 경사진 측면을 측방향들로 둘러싸는 클래딩 바디를 포함한다. 예를 들어, 클래딩 바디는 경사진 측면을 완전히 커버한다. 예를 들어, 클래딩 바디는 실리콘 이산화물을 포함하거나 그것으로 이루어진다.
방사선 방출 반도체 디바이스의 적어도 하나의 실시예에 따르면, 제2 전극 층과 전기 전도성 접촉하는 연결 요소가 클래딩 바디 상에 배열된다. 예를 들어, 연결 요소는 금속을 포함하거나 그것으로 이루어진다. 연결 요소는 예를 들어 외부로부터 접촉가능하도록 구성된다.
방사선 방출 반도체 디바이스의 적어도 하나의 실시예에 따르면, 제2 전극 층과 전기 전도성 접촉하는 연결 요소는 클래딩 바디를 통해 완전히 연장된다. 예를 들어, 클래딩 바디는 클래딩 바디를 수직 방향으로 완전히 관통하는 리세스를 포함한다. 이 경우, 연결 요소는 리세스 내에 배열된다.
대안적으로, 연결 요소는 클래딩 바디의 측면 상에 배열되고, 전체 클래딩 바디에 걸쳐, 특히 전체 측면에 걸쳐 수직 방향으로 연장된다.
또한, 본 명세서에 설명된 적어도 2개의 방사선 방출 반도체 칩을 포함하는 방사선 방출 반도체 디바이스가 명시된다. 따라서, 방사선 방출 반도체 칩과 관련하여 개시된 모든 특징들은 방사선 방출 반도체 디바이스와 관련하여 개시되며, 그 반대도 마찬가지이다.
적어도 하나의 실시예에 따르면, 방사선 방출 반도체 디바이스는 방사선 방출 반도체 칩들이 배열되는 캐리어를 포함한다. 캐리어는 예를 들어 방사선 방출 반도체 칩들의 기계적 안정화 컴포넌트이다. 캐리어는 예를 들어 인쇄 회로 기판(간단히 PCB) 또는 리드프레임일 수 있다.
방사선 방출 반도체 디바이스의 적어도 하나의 실시예에 따르면, 방사선 방출 반도체 칩들의 적어도 일부는 서로 다른 피크 파장들을 갖는 전자기 방사선을 방출하도록 구성된다. 특히, 방사선 방출 반도체 칩들 전부는 본 명세서에 설명된 방법에 의해 제조된다.
방사선 방출 반도체 디바이스의 적어도 하나의 실시예에 따르면, 각각의 방사선 방출 반도체 칩은 별개의 제2 전극 층을 포함한다. 예를 들어, 방사선 방출 반도체 칩들 각각에 별개의 제2 전극 층이 배열된다.
방사선 방출 반도체 디바이스의 적어도 하나의 실시예에 따르면, 모든 방사선 방출 반도체 칩은 공통의 제2 전극 층을 포함한다.
이하에서는, 예시적인 실시예들에 따른 도면들을 참조하여, 방사선 방출 반도체 칩을 제조하기 위한 방법, 방사선 방출 반도체 칩, 및 방사선 방출 반도체 디바이스가 더 상세하게 설명된다.
도 1, 도 2, 도 3, 도 4, 도 5 및 도 6은 예시적인 실시예에 따른 방사선 방출 반도체 칩의 제조의 방법 스테이지들의 개략적인 단면도들을 도시한다.
도 7 및 도 8은 각각 하나의 예시적인 실시예에 따른 방사선 방출 반도체 칩의 제조의 방법 스테이지들의 개략적인 단면도들을 도시한다.
도 9는 예시적인 실시예에 따른 방사선 방출 반도체 칩의 개략적인 단면도를 도시한다.
도 10은 예시적인 실시예에 따른 방사선 방출 반도체 디바이스의 개략적인 단면도를 도시한다.
도 11 및 도 12는 각각 예시적인 실시예에 따른 방사선 방출 반도체 디바이스의 개략적인 단면도를 도시한다.
동일하거나 유사한, 또는 동일한 효과를 갖는 요소들에는 도면들에서 동일한 참조 부호들이 제공된다.
도 1, 도 2, 도 3, 도 4, 도 5 및 도 6은 예시적인 실시예에 따른 방사선 방출 반도체 칩의 제조의 방법 스테이지들의 개략적인 단면도들을 도시한다.
도 7 및 도 8은 각각 하나의 예시적인 실시예에 따른 방사선 방출 반도체 칩의 제조의 방법 스테이지들의 개략적인 단면도들을 도시한다.
도 9는 예시적인 실시예에 따른 방사선 방출 반도체 칩의 개략적인 단면도를 도시한다.
도 10은 예시적인 실시예에 따른 방사선 방출 반도체 디바이스의 개략적인 단면도를 도시한다.
도 11 및 도 12는 각각 예시적인 실시예에 따른 방사선 방출 반도체 디바이스의 개략적인 단면도를 도시한다.
동일하거나 유사한, 또는 동일한 효과를 갖는 요소들에는 도면들에서 동일한 참조 부호들이 제공된다.
도 1에 따른 방법 스테이지에서, 중간 층(3), 반도체 층 시퀀스(4), 에칭 정지 층(7), 및 반도체 바디(8)가 마스크(13)에 의해 도포되는 기판(2)이 제공된다.
기판(2)을 제공한 후, 마스크(13)가 기판(2)에 도포된다. 마스크(13)는 기판(2)에 자유롭게 접근가능한 개구(14)를 포함한다. 마스크(13)는 예를 들어 수직 방향으로 대략 400nm의 두께를 포함한다.
후속하여, 중간 층(3)이 도포된다. 중간 층(3)의 재료는 개구(14) 내에서 자유롭게 접근가능한 기판(2), 및 마스크(13)에 도포된다. 여기서, 중간 층(3)의 재료를 도포하는 동안, 기판(2)은 대략 1300℃의 온도로 가열된다. 중간 층(3)의 재료는 예를 들어 붕소 및 질화물을 포함한다. 따라서, 육방정계 붕소 질화물의 부분 층들이 기판(2) 상에 생성된다.
예를 들어, 생성된 중간 층(3)은 수직 방향에서 3nm의 두께를 포함한다. 이러한 두께는 특히 육방정계 붕소 질화물의 10개의 부분 층에 대응한다. 특히, 부분 층들은 측방향들에서의 부분 층들 내의 원자들의 결합력보다 몇 배 더 작은 수직 방향의 결합력을 포함한다.
마스크(13)에 도포된 중간 층(3)의 재료는 결정질 상태로 변하지 않는다. 특히, 그것은 비정질 붕소 질화물 층이다.
후속하여, 반도체 층 시퀀스(4)는 개구(14) 내의 중간 층(3)에 도포된다. 반도체 층 시퀀스(4)는 시드 층(5) 및 추가 반도체 층을 포함한다.
시드 층(5)은 개구(14) 내에서 중간 층(3)에 직접 도포된다. 여기서, 기판(2) 및 중간 층(3)은 시드 층(5)의 재료를 도포하는 동안 대략 1100℃의 온도로 가열된다. 시드 층(5)의 재료는 예를 들어 AlGaN을 포함하고, 수직 방향에서 대략 200nm의 두께를 포함한다.
중간 층(3), 특히 중간 층(3)의 재료는 마스크(13) 상에서 비정질 상태이므로, 시드 층(5)의 재료도 이러한 영역들에서 결정질이 아닌 비정질로 성장한다. 이에 따라, 마스크(13)는 시드 층(5)의 재료를 포함하는 잔류 재료 층(15)에 의해 완전히 둘러싸인다. 따라서, 잔류 재료 층(15)은 마스크(13)와 시드 층(5) 사이에 배열된다.
후속하여, 추가 반도체 층(6)은 시드 층(5) 상에서 성장된다. 추가 반도체 층(6)은 예를 들어, 제1 도펀트들을 포함하는 GaN을 포함한다. 제1 도펀트들은 특히 Si이다. 추가 반도체 층(6)은 수직 방향에서 대략 150nm의 두께를 더 포함한다.
추가 반도체 층(6)은 측방향들에서 마스크(13)를 과성장시킨다. 추가 반도체 층(6)의 측면은 경사지게 형성된다. 측면은 추가 반도체 층(6)이 기판(2)으로부터 멀리 향하는 방향으로 확장되는 방식으로 경사지게 형성된다. 따라서, 추가 반도체 층(6)은 측방향들에서 개구(14)를 돌출시킨다.
후속하여, 에칭 정지 층(7)이 추가 반도체 층(6)에 도포된다. 에칭 정지 층(7)은 기판(2)으로부터 멀리 향하는 추가 반도체 층(6)의 주 표면을 완전히 커버한다. 에칭 정지 층(7)은 InN, AlN 또는 GaN을 포함하고, 수직 방향에서 약 50nm의 두께를 포함한다.
후속하여, 반도체 바디(8)가 에칭 정지 층(7)에 도포되고, 특히 제1 반도체 층(10)이 후속하여 에칭 정지 층(7)에 도포된다. 제1 반도체 층(10)은 예를 들어, 제1 도펀트들을 포함하는 GaN을 포함한다. 제1 도펀트들은 특히 Si이다. 제1 반도체 층(10)은 수직 방향에서 대략 150nm의 두께를 더 포함한다.
활성 영역(11)이 제1 반도체 층(10)에 도포된다. 활성 영역(11)은 예를 들어 다중 양자 우물 구조물을 포함한다. 다중 양자 우물 구조물의 장벽 층들은 예를 들어 GaN을 포함하고, 양자 우물 층들은 예를 들어 InGaN을 포함한다. 여기서, 활성 영역(11)의 In 함량은 미리 결정가능하다.
활성 영역(11)에서 생성될 전자기 방사선의 피크 파장은 특히 활성 영역(11)의 인듐 함량의 함수로서 미리 결정가능하다.
후속하여, 제2 반도체 층(12)이 활성 영역(11)에 도포된다. 제2 반도체 층( 12)은 예를 들어, 제2 도펀트들을 포함하는 GaN을 포함한다. 제2 도펀트들은 특히 Mg이다. 제2 반도체 층(12)은 수직 방향에서 대략 175nm의 두께를 더 포함한다.
또한, 반도체 바디(8)는 경사진 측면(9)을 포함한다. 경사진 측면(9)은 반도체 바디(8)가 기판(2)으로부터 멀리 향하는 방향으로 테이퍼링되는 방식으로 형성된다.
반도체 바디(8)의 경사진 측면(9)과 수직 방향 사이의 각도는 적어도 하나의 성장 파라미터의 함수로서 미리 결정가능하다. 예를 들어, 경사진 측면(9)과 수직 방향 사이의 각도는 대략 60°이다.
도 2에 따른 방법 스테이지에서, 제1 전극 층(18)은 반도체 바디(8)에 도포된다. 특히, 제1 전극 층(18)은 기판(2)으로부터 멀리 향하는 반도체 바디(8)의 제1 주 표면(16)에 도포된다. 특히, 제1 전극 층(18)은 제2 반도체 층(12)에 도포된다.
또한, 거울 층(21)이 경사진 측면(9)에 도포된다. 거울 층(21)은 제1 전극 층(18)에 의해 커버되지 않는 반도체 바디(8)의 제1 주 표면(16) 상에 더 배열된다. 거울 층(21)은 예를 들어 브래그 거울이다.
따라서, 생성된 전자기 방사선은 도 9에 도시된 바와 같이 방사선 출사 표면(24)을 통해 특히 효과적으로 커플링 아웃될 수 있다.
후속하여, 클래딩 바디(22)가 반도체 바디(8)에 도포된다. 클래딩 바디(22)는 반도체 바디(8)를 완전히 둘러싼다. 또한, 클래딩 바디(22)는 거울 층(21)을 완전히 커버한다. 클래딩 바디(22)는 수직 방향에서 제1 전극 층(18)과 동일한 높이로 종료된다.
후속하여, 임시 캐리어(23)가 도 3에 따라 제1 전극 층(18) 상에 배열된다. 임시 캐리어(23)는 후속 방법 단계들을 위한 배열을 위한 기계적 안정화 컴포넌트를 형성한다.
도 4에 도시된 방법 스테이지에서, 마스크(13)를 갖는 기판(2)이 제거된다. 중간 층(3)은 수직 방향에서 높은 결합력을 포함하지 않기 때문에, 기판(2)과 마스크(13)는 비파괴적으로 제거될 수 있다. 따라서, 마스크(13)를 갖는 기판(2)은 재사용될 수 있다.
도 5에 따르면, 시드 층(5) 및 잔류 층(15)이 제거된다.
후속하여, 도 6에 따른 방법 스테이지에서, 추가 반도체 층(6)은 에칭 정지 층(7)까지 제거된다. 예를 들어, 추가 반도체 층(6)은 에칭 프로세스에 의해 에칭 정지 층(7)까지 제거된다. 에칭 프로세스는 예를 들어 습식 화학적 에칭 프로세스 및/또는 건식 화학적 에칭 프로세스이다.
후속하여, 반도체 바디(8) 상에 잔류하는 에칭 정지 층(7)은 예를 들어 연삭 프로세스에 의해 제거되고, 그에 의해 반도체 바디(8), 특히 제1 반도체 층(10)의 제2 주 표면(17)이 노출된다. 특히, 경사진 측면(9)이 반도체 바디(8)의 전체 측부에 걸쳐 연장되는 것이 가능하다. 또한, 반도체 바디(8)는 반도체 바디(8)의 최상부면을 최하부면에 연결하는 경사진 측면들에 의해서만 배타적으로 측방향 경계들을 이루는 것이 가능하다.
도 7 및 도 8에 따르면, 제2 전극 층(19)은 반도체 바디(8)의 제2 주 표면(17) 상의 노출된 제1 반도체 층(10) 상에 배열된다. 제2 전극 층(19)은 제2 주 표면(17)을 완전히 커버하고, 전자기 방사선에 대해 투명한 재료로 형성된다.
또한, 제2 전극 층(19)과 전기 전도성, 특히 직접 접촉하는 연결 요소(20)가 생성된다.
도 7에서, 연결 요소(20)는 클래딩 바디(22) 상에 배열되고, 수직 방향에서 클래딩 바디(22) 내로 부분적으로만 연장된다. 이러한 방식으로 제조된 방사선 방출 반도체 칩(1)은 2개의 대향하는 측부들로부터 접촉될 수 있다.
도 8에 따르면, 연결 요소(20)는 클래딩 바디(22)의 측면 상에 배열된다. 연결 요소(20)는 수직 방향에서 클래딩 바디(22)의 측면에 걸쳐 완전히 연장된다. 이러한 방식으로 제조된 방사선 방출 반도체 칩(1)은 제1 전극 층(18) 및 연결 요소(20)에 의해 공통 측부로부터 접촉 가능하다.
후속하여, 임시 캐리어(23)가 제거된다.
도 9의 예시적인 실시예에 따른 방사선 방출 반도체 칩(1)은 전자기 방사선을 방출하도록 구성된 반도체 바디(8)를 포함한다. 반도체 바디(8)는 경사진 측면(9)을 포함하며, 여기서 경사진 측면(9)은 에피택셜 방식으로 생성된다. 특히, 반도체 바디는 본 명세서에 명시된 방법에 의해 제조된다.
이러한 방식으로 생성된 경사진 측면(9)에 의해, 비-방사선 재결합이 유리하게 억제되어, 그러한 방사선 방출 반도체 칩(1)이 특히 효과적으로 형성된다. 전자기 방사선은 제1 전극 층(18)에 대향하여 배열된 방사선 출사 표면(24)을 통해 커플링 아웃된다.
도 10의 예시적인 실시예에 따른 방사선 방출 반도체 디바이스(25)는 도 9에 따른 방사선 방출 반도체 칩(1)을 포함하고 클래딩 바디(22) 내에 배열된다. 특히, 클래딩 바디(22)는 방법 동안 반도체 바디(8)에 도포되지 않는다. 본 예시적인 실시예에 따르면, 방사선 방출 반도체 칩(1)은 클래딩 바디(22) 내에 배치되며, 이는 캐비티를 포함하고 별도로 생성된다.
도 11 및 도 12의 예시적인 실시예들에 따른 방사선 방출 반도체 디바이스(25)는 각각 복수의 방사선 방출 반도체 칩(1), 여기서는 예를 들어 3개의 상이한 것을 포함한다. 방사선 방출 반도체 칩들(1)은 캐리어(26) 상에 배열되고, 그를 통해 방사선 방출 반도체 칩들(1)이 접촉된다.
방사선 방출 반도체 칩들(1)은 서로 다른 피크 파장들을 갖는 전자기 방사선을 방출하도록 구성된다. 캐리어(26) 상의 좌측 영역 내에 배열된 방사선 방출 반도체 칩(1a)은 예를 들어 청색 광을 방출하고, 캐리어(26) 상의 중앙 영역 내에 배열된 방사선 방출 반도체 칩(1b)은 예를 들어 녹색 광을 방출하고, 캐리어 (26) 상의 우측 영역 내에 배열된 방사선 방출 반도체 칩(1c)은 예를 들어 적색 광을 방출한다. 따라서, 본 명세서에 설명된 방법들은 특히 RGB 디스플레이에 사용되는 방사선 방출 반도체 칩들(1)을 제조하기 위해 사용될 수 있다.
도 11에 따르면, 단일의 제2 전극 층(19)이 각각의 반도체 바디(8) 상에 배열된다. 각각의 제2 전극 층(19)은 단일의 연결 요소(20)에 전기 전도성으로 연결된다.
도 11의 예시적인 실시예와 대조적으로, 도 12의 예시적인 실시예에서, 공통 제2 전극 층(19)은 반도체 바디(8) 상에 배열된다. 공통 제2 전극 층(19)은 반도체 바디들(8) 각각을 커버한다. 공통 제2 전극 층(19)은 단일 공통 연결 요소(20)에 전기 전도성으로 연결된다.
도면들과 관련하여 설명된 특징들 및 예시적인 실시예들은 모든 조합이 명시적으로 설명되지는 않더라도, 추가의 예시적인 실시예들에 따라 서로 조합될 수 있다. 또한, 도면들과 관련하여 설명된 예시적인 실시예들은 일반적인 부분의 설명에 따른 추가 특징들을 대안적으로 또는 추가적으로 포함할 수 있다.
예시적인 실시예들에 기초한 설명에 의해, 본 발명은 이에 제한되지 않는다. 오히려, 본 발명은 임의의 새로운 특징은 물론, 특징들의 임의의 조합을 포함하며, 이러한 특징 또는 조합 자체가 특허 청구항들 또는 예시적인 실시예들에 명시적으로 언급되지는 않더라도, 이는 특히 특허 청구항들의 특징들의 임의의 조합을 포함한다.
본 특허 출원은 독일 특허 출원 102021207298.4의 우선권을 주장하며, 그 개시 내용은 여기에 참조로 포함된다.
참조 부호 목록
1: 방사선 방출 반도체 칩
1a: 방사선 방출 반도체 칩
1b: 방사선 방출 반도체 칩
1c: 방사선 방출 반도체 칩
2: 기판
3: 중간 층
4: 반도체 층 시퀀스
5: 시드 층
6: 추가 반도체 층
7: 에칭 정지 층
8: 반도체 바디
9: 경사진 측면
10: 제1 반도체 층
11: 활성 영역
12: 제2 반도체 층
13: 마스크
14: 개구
15: 잔류 층
16: 제1 주 표면
17: 제2 주 표면
18: 제1 전극 층
19: 제2 전극 층
20: 연결 요소
21: 거울 층
22: 클래딩 바디
23: 임시 캐리어
24: 방사선 출사 표면
25: 방사선 방출 반도체 디바이스
26: 캐리어
1: 방사선 방출 반도체 칩
1a: 방사선 방출 반도체 칩
1b: 방사선 방출 반도체 칩
1c: 방사선 방출 반도체 칩
2: 기판
3: 중간 층
4: 반도체 층 시퀀스
5: 시드 층
6: 추가 반도체 층
7: 에칭 정지 층
8: 반도체 바디
9: 경사진 측면
10: 제1 반도체 층
11: 활성 영역
12: 제2 반도체 층
13: 마스크
14: 개구
15: 잔류 층
16: 제1 주 표면
17: 제2 주 표면
18: 제1 전극 층
19: 제2 전극 층
20: 연결 요소
21: 거울 층
22: 클래딩 바디
23: 임시 캐리어
24: 방사선 출사 표면
25: 방사선 방출 반도체 디바이스
26: 캐리어
Claims (20)
- 방사선 방출 반도체 칩(radiation-emitting semiconductor chip)(1)을 제조하기 위한 방법으로서,
- 기판(2)을 제공하는 단계,
- 상기 기판(2)에 중간 층(3)을 도포하는 단계,
- 상기 중간 층(3)에 반도체 층 시퀀스(4)를 도포하는 단계,
- 상기 반도체 층 시퀀스(4)에 에칭 정지 층(7)을 도포하는 단계,
- 상기 에칭 정지 층(7)에 경사진 측면(9)을 갖는 반도체 바디(8)를 에피택셜 방식으로 도포하는 단계, 및
- 상기 기판(2), 상기 중간 층(3) 및 상기 반도체 층 시퀀스(4)를 상기 에칭 정지 층(7)까지 제거하는 단계
를 포함하는, 방법. - 제1항에 있어서,
- 상기 반도체 바디(8)는 제1 도핑 유형의 제1 반도체 층(10), 상기 제1 도핑 유형과 상이한 제2 도핑 유형의 제2 반도체 층(12), 및 활성 영역(11)을 포함하고,
- 상기 활성 영역(11)은 상기 제1 반도체 층(10)과 상기 제2 반도체 층(12) 사이에 배열되는, 방법. - 제1항 또는 제2항에 있어서,
- 상기 반도체 바디(8)의 상기 경사진 측면(9)과 수직 방향 사이의 각도는 적어도 하나의 성장 파라미터의 함수로서 미리 결정가능한, 방법. - 제1항 내지 제3항 중 어느 한 항에 있어서,
- 적어도 하나의 개구(14)를 갖는 마스크(13)가 상기 기판(2)에 도포되고,
- 상기 반도체 층 시퀀스(4)는 시드 층(5) 및 상기 제1 도핑 유형의 추가 반도체 층(6)을 포함하고,
- 상기 시드 층(5)은 상기 기판(2) 상의 상기 개구(14) 내에 배열된 상기 중간 층(3)에 도포되고,
- 상기 추가 반도체 층(6)은 상기 시드 층(5)에 도포되는, 방법. - 제4항에 있어서,
- 상기 추가 반도체 층(6)은 도포 동안 측방향들로 상기 마스크(13)를 과성장시키고,
- 상기 추가 반도체 층(6)은 상기 기판(2)으로부터 멀리 향하는 방향으로 확장되는, 방법. - 제1항 내지 제5항 중 어느 한 항에 있어서,
상기 반도체 바디(8)는 상기 기판(2)으로부터 멀리 향하는 방향으로 테이퍼링되는, 방법. - 제1항 내지 제6항 중 어느 한 항에 있어서,
상기 중간 층(3)은 육방정계 붕소 질화물, 그래핀, 아황산 몰리브덴, 텅스텐 셀레나이트, 또는 플루오로그래핀을 포함하는, 방법. - 제1항 내지 제7항 중 어느 한 항에 있어서,
- 상기 방사선 방출 반도체 칩(1)은 동작 동안 전자기 방사선을 생성하도록 구성되고,
- 상기 전자기 방사선의 피크 파장은 상기 반도체 바디(8)의 인듐 및/또는 알루미늄 함량의 함수로서 미리 결정가능한, 방법. - 제1항 내지 제8항 중 어느 한 항에 있어서,
제1 전극 층(18)은 상기 기판(2)으로부터 멀리 향하는 상기 반도체 바디(8)의 제1 주 표면에 도포되는, 방법. - 제1항 내지 제9항 중 어느 한 항에 있어서,
- 상기 반도체 바디(8)는 상기 기판(2), 상기 중간 층(3), 상기 시드 층(5) 및 상기 추가 반도체 층(6)을 제거하기 전에 임시 캐리어(23) 상에 배열되고,
- 상기 기판(2)은 상기 중간 층(3)을 따라 제거되는, 방법. - 제10항에 있어서,
- 상기 기판(2)을 제거한 후, 상기 시드 층(5)이 제거되고,
- 상기 시드 층(5)을 제거한 후, 상기 제1 반도체 층(10)이 상기 에칭 정지 층(7)까지 제거되는, 방법. - 제9항 내지 제11항 중 어느 한 항에 있어서,
제2 전극 층(19)은 상기 제1 주 표면에 대향하는 상기 반도체 바디(8)의 제2 주 표면에 도포되는, 방법. - 제9항 내지 제11항 중 어느 한 항에 있어서,
상기 경사진 측면(9)에 거울 층(21)이 도포되는, 방법. - 방사선 방출 반도체 칩(1)으로서,
- 전자기 방사선을 방출하도록 구성된 반도체 바디(8)를 갖고,
- 상기 반도체 바디(8)는 경사진 측면(9)을 포함하고,
- 상기 경사진 측면(9)은 에피택셜 방식으로 생성되고,
- 상기 방사선 방출 반도체 칩(1)은 마이크로 LED인, 방사선 방출 반도체 칩(1). - 제14항에 있어서,
- 상기 반도체 바디(8)는 제1 주 표면(16), 및 대향하는 제2 주 표면(17)을 포함하고,
- 제1 전극 층(18)이 상기 제1 주 표면(16) 상에 배열되고,
- 제2 전극 층(19)이 상기 제2 주 표면(17) 상에 배열되는, 방사선 방출 반도체 칩(1). - 제14항 또는 제15항에 있어서,
상기 제2 전극 층(19)은 생성된 전자기 방사선에 대해 투명한, 방사선 방출 반도체 칩(1). - 방사선 방출 반도체 디바이스(25)로서,
제14항 내지 제16항 중 어느 한 항에 따른 방사선 방출 반도체 칩(1), 및
- 상기 반도체 바디(8)의 상기 경사진 측면(9)을 측방향들로 둘러싸는 클래딩 바디(22)
를 갖는, 방사선 방출 반도체 디바이스(25). - 제17항에 있어서,
상기 제2 전극 층(19)과 전기 전도성 접촉하는 연결 요소(20)가 상기 클래딩 바디(22) 상에 배열되는, 방사선 방출 반도체 디바이스(25). - 제17항에 있어서,
상기 제2 전극 층(19)과 전기 전도성 접촉하는 연결 요소(20)가 상기 클래딩 바디(22)를 통해 완전히 연장되는, 방사선 방출 반도체 디바이스(25). - 방사선 방출 반도체 디바이스(25)로서,
- 제14항 내지 제16항 중 어느 한 항에 따른 적어도 2개의 방사선 방출 반도체 칩(1), 및
- 상기 방사선 방출 반도체 칩들(1)이 배열되는 캐리어(26)
를 갖고,
- 상기 방사선 방출 반도체 칩들(1)의 적어도 일부는 서로 상이한 피크 파장들을 갖는 전자기 방사선을 방출하도록 구성되고,
- 각각의 방사선 방출 반도체 칩(1)이 별도의 제2 전극 층(19)을 포함하거나,
- 모든 방사선 방출 반도체 칩(1)이 공통의 제2 전극 층(19)을 포함하는, 방사선 방출 반도체 디바이스(25).
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|---|---|---|---|
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| DE102021207298.4A DE102021207298A1 (de) | 2021-07-09 | 2021-07-09 | Verfahren zur herstellung eines strahlungsemittierenden halbleiterchips und strahlungsemittierender halbleiterchip |
| PCT/EP2022/068939 WO2023280990A1 (de) | 2021-07-09 | 2022-07-07 | Verfahren zur herstellung eines strahlungsemittierenden halbleiterchips und strahlungsemittierender halbleiterchip |
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| KR1020247003974A KR20240024292A (ko) | 2021-07-09 | 2022-07-07 | 방사선 방출 반도체 칩을 제조하기 위한 방법, 및 방사선 방출 반도체 칩 |
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