JPWO2011027600A1 - 画素回路及び表示装置 - Google Patents

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Abstract

開口率の低下を招くことなく消費電力の低減を実現する表示装置を提供する。液晶容量素子（Ｃｌｃ）は画素電極（２０）と対向電極（８０）に挟まれることで形成される。対向電極（８０）には対向電圧（Ｖｃｏｍ）が印加される。画素電極（２０）、第１スイッチ回路（２２）の一端、第２スイッチ回路（２３）の一端、第２トランジスタ（Ｔ２）の第１端子が内部ノードＮ１を形成する。第１スイッチ回路（２２）及び第２スイッチ回路（２３）は、他端をソース線（ＳＬ）に接続する。第２スイッチ回路（２３）は、トランジスタ（Ｔ１）とトランジスタ（Ｔ３）の直列回路で構成され、トランジスタ（Ｔ１）の制御端子、トランジスタ（Ｔ２）の第２端子、及びブースト容量素子（Ｃｂｓｔ）の一端で出力ノード（Ｎ２）を形成する。ブースト容量素子（Ｃｓｂｔ）の他端はブースト線（ＢＳＴ）に、トランジスタ（Ｔ２）の制御端子はリファレンス線（ＲＥＦ）に、トランジスタ（Ｔ３）の制御端子は選択線（ＳＥＬ）に接続される。

Description

本発明は、画素回路及びこれを備えた表示装置に関し、特にアクティブマトリクス型の表示装置に関する。
携帯電話や携帯型ゲーム機等の携帯用端末は、その表示手段として液晶表示装置を用いるのが一般的である。また、携帯電話等は、バッテリで駆動されることから、消費電力の低減が強く要請される。このため、時刻や電池残量といった常時表示を必要とする情報については、反射型サブパネルに表示している。また、最近では、同一メインパネルにて、フルカラー表示による通常表示と反射型での常時表示との両立が要求されるようになってきている。
図３４に、一般的なアクティブマトリクス型の液晶表示装置の画素回路の等価回路を示す。また、図３５に、ｍ×ｎ画素のアクティブマトリクス型の液晶表示装置の回路配置例を示す。なお、ｍ，ｎはいずれも２以上の整数である。
図３５に示すように、ｍ本のソース線ＳＬ１，ＳＬ２，……，ＳＬｍと、ｎ本の走査線ＧＬ１，ＧＬ２，……，ＧＬｎの各交点に、薄膜トランジスタ（ＴＦＴ）からなるスイッチ素子を設ける。図３４では、各ソース線ＳＬ１，ＳＬ２，……，ＳＬｍを、ソース線ＳＬで代表し、同様に、各走査線ＧＬ１，ＧＬ２，……，ＧＬｎを代表してＧＬと符号を付している。
図３４に示すように、ＴＦＴを介して液晶容量素子Ｃｌｃと補助容量素子Ｃｓが並列に接続されている。液晶容量素子Ｃｌｃは画素電極２０と対向電極８０の間に液晶層を設けた積層構造で構成される。対向電極は共通（コモン）電極とも呼ばれる。
なお、図３５では、各画素回路については、簡略的にＴＦＴと画素電極（黒色の矩形部分）だけを表示している。
補助容量素子Ｃｓは、一端（一方の電極）が画素電極２０に、他端（他方の電極）が補助容量線ＣＳＬに接続しており、画素電極２０に保持される画素データの電圧を安定化する。補助容量素子Ｃｓは、ＴＦＴにおいてリーク電流が発生すること、液晶分子の有する誘電率異方性により黒表示と白表示で液晶容量素子Ｃｌｃの電気容量が変動すること、及び、画素電極と周辺配線間の寄生容量を介して電圧変動が生じること、等に起因して、画素電極に保持する画素データの電圧が変動するのを抑制する効果がある。走査線の電圧を順次制御することで、１本の走査線に接続するＴＦＴが導通状態となり、走査線単位で各ソース線に供給される画素データの電圧が対応する画素電極に書き込まれる。
フルカラー表示による通常表示では、表示内容が静止画の場合でも、１フレーム毎に、同じ画素に同じ表示内容が繰り返し書き込まれる。このように、画素電極に保持する画素データの電圧が更新されることで、画素データの電圧変動が最小限に抑制され、高品質な静止画の表示が担保される。
液晶表示装置を駆動するための消費電力は、ソースドライバによるソース線駆動のための消費電力にほぼ支配され、概ね、以下の数１に示す関係式によって表される。なお、数１において、Ｐは消費電力，ｆはリフレッシュレート（単位時間当たりの１フレーム分のリフレッシュ動作回数），Ｃはソースドライバによって駆動される負荷容量，Ｖはソースドライバの駆動電圧，ｎは走査線数，ｍはソース線数をそれぞれ示す。ここで、リフレッシュ動作とは、表示内容を保持しながらソース線を介して画素電極に対して電圧を印加する動作を指す。
（数１）
Ｐ∝ｆ・Ｃ・Ｖ２・ｎ・ｍ
ところで、常時表示の場合は、表示内容が静止画であることから、必ずしも画素データの電圧を１フレーム毎に更新する必要はない。このため、液晶表示装置の消費電力を更に低減するために、この常時表示時のリフレッシュ周波数を下げることが行われている。しかし、リフレッシュ周波数を下げると、ＴＦＴのリーク電流の影響により、画素電極に保持されている画素データ電圧が変動する。当該電圧変動が、各画素の表示輝度（液晶の透過率）の変動となり、フリッカとして観測されるようになる。また、各フレーム期間における平均電位も低下するので、十分なコントラストを得られない等の表示品位の低下を招くおそれもある。
ここで、電池残量や時刻表示等の静止画の常時表示において、リフレッシュ周波数の低下により表示品質が低下する問題の解決と低消費電力化とを同時に実現する方法として、例えば、下記特許文献１に記載の構成が開示されている。特許文献１に開示の構成では、透過型と反射型の両機能による液晶表示が可能であり、更に、反射型による液晶表示が可能な画素領域内の画素回路にはメモリ部を有している。このメモリ部は、反射型液晶の表示部において表示すべき情報を電圧信号として保持している。反射型による液晶表示時には、画素回路がメモリ部内に保持された電圧を読み出すことで、当該電圧に応じた情報を表示する。
特許文献１では、上記メモリ部がＳＲＡＭで構成されており、上記電圧信号が静的に保持されるため、リフレッシュ動作が不要となり、表示品質の維持と低消費電力化が同時に実現できる。
特開２００７−３３４２２４号公報
しかし、携帯電話等で使用される液晶表示装置において、上記のような構成を採用した場合には、通常動作時にアナログ情報としての各画素データの電圧を保持するための補助容量素子に加えて、画素データを記憶するためのメモリ部を画素毎或いは画素群毎に備える必要がある。これにより、液晶表示装置における表示部を構成するアレイ基板（アクティブマトリクス基板）に形成すべき素子数や信号線数が増えるため、透過モードでの開口率が低下する。また、液晶を交流駆動するための極性反転駆動回路を上記メモリ部と共に設ける場合には、更に開口率の低下を招く。このように素子数や信号線数の増加によって開口率が低下すると通常表示モードでの表示画像の輝度が低下する。
液晶表示装置では、常時表示による静止画の表示において、画素電極における電圧変動の問題に加えて、画素電極と対向電極間に同一極性の電圧を印加し続けると、液晶層中に含まれる微量のイオン性不純物が画素電極と対向電極のいずれか一方側に集まり、これによって表示画面全体に焼き付きが発生するという問題が生じる。このため、上記リフレッシュ動作に加えて、画素電極と対向電極間に印加する電圧の極性を反転させる極性反転動作が必要となる。
通常表示及び常時表示のいずれの場合も、静止画の表示において、当該極性反転動作では、１フレーム分の画素データをフレームメモリに記憶しておき、当該画素データに応じた電圧を、対向電極を基準とした極性を都度反転させながら繰り返し書き込む動作を行う。このため、上述のように、外部から走査線とソース線を駆動し、走査線単位で各ソース線に供給される画素データの電圧を各画素電極に書き込む動作が必要となる。
従って、低消費電力動作が要求される常時表示において、外部から走査線とソース線を駆動して極性反転動作を行うと、画素電極の電圧振幅が上述のリフレッシュ動作に比べて大きいため、更に大きな電力消費を伴うことになる。
本発明は、上記の問題点に鑑みてなされたもので、その目的は、開口率の低下を招くことなく低消費電力で液晶の劣化及び表示品質の低下を防止できる画素回路及び表示装置を提供する点にある。
上記の目的を達成すべく、本発明に係る画素回路は、以下のような構成とする点に特徴がある。
まず、本発明に係る画素回路は、
単位表示素子を含む表示素子部と、
前記表示素子部の一部を構成し、前記表示素子部に印加される画素データの電圧を保持する内部ノードと、
少なくとも所定のスイッチ素子を経由して、データ信号線から供給される前記画素データの電圧を前記内部ノードに転送する第１スイッチ回路と、
前記データ信号線から供給される電圧を、前記所定のスイッチ素子を経由せずに前記内部ノードに転送する第２スイッチ回路と、
前記内部ノードが保持する前記画素データの電圧に応じた所定の電圧を第１容量素子の一端に保持すると共に、前記第２スイッチ回路の導通非導通を制御する制御回路と、を備えている。
この画素回路は、第１端子、第２端子、並びに、前記第１及び第２端子間の導通を制御する制御端子を有する第１〜第３トランジスタ素子を備えており、これらのうち、第１及び第３トランジスタ素子を第２スイッチ回路内に、第２トランジスタ素子を制御回路内にそれぞれ備えている。第２スイッチ回路は、第１トランジスタ素子と第３トランジスタ素子の直列回路で構成されており、制御回路は、第２トランジスタ素子と第１容量素子の直列回路で構成されている。
第１スイッチ回路と第２スイッチ回路は、各一端がいずれもデータ信号線に接続しており、各他端がいずれも内部ノードに接続している。この内部ノードには、第２トランジスタ素子の第１端子も接続している。
第１トランジスタ素子の制御端子、第２トランジスタ素子の第２端子、第１容量素子の一端が相互に接続してノードを形成している。また、第２トランジスタ素子の制御端子が第１制御線に接続し、第３トランジスタ素子の制御端子が第２制御線に接続している。更に、第１容量素子の他端、前記ノードを形成しない側の端子が、第２制御線又は第３制御線に接続している。
この構成に加え、一端が前記内部ノードに接続し、他端が第４制御線又は所定の固定電圧線に接続する第２容量素子を更に備えるものとしても良い。
また、前記所定のスイッチ素子は、第１端子、第２端子、並びに前記第１及び第２端子間の導通を制御する制御端子を有する第４トランジスタ素子で構成され、
前記第４トランジスタ素子の制御端子が走査信号線に接続する構成とするのも好適である。
また、前記第１スイッチ回路が、前記所定のスイッチ素子以外のスイッチ素子を含まない構成とするのも好適である。
また、前記第１スイッチ回路が、前記第２スイッチ回路内の前記第３トランジスタ素子と前記所定のスイッチ素子との直列回路、又は前記第２スイッチ回路内の前記第３トランジスタ素子の制御端子に制御端子が接続する第５トランジスタと前記所定のスイッチ素子との直列回路で構成されるのも好適である。
更に、本発明に係る表示装置は、上記の特徴を有する画素回路を行方向及び列方向にそれぞれ複数配置して画素回路アレイを構成し、
前記列毎に前記データ信号線を１本ずつ備えており、
同一列に配置される前記画素回路は、前記第１スイッチ回路の一端が共通の前記データ信号線に接続し、
同一行又は同一列に配置される前記画素回路は、前記第２トランジスタ素子の制御端子が共通の前記第１制御線に接続し、
同一行又は同一列に配置される前記画素回路は、前記第３トランジスタ素子の制御端子が共通の前記第２制御線に接続し、
同一行または同一列に配置される前記画素回路は、前記第１容量素子の前記他端が共通の前記第２制御線又は前記第３制御線に接続する構成であって、
前記データ信号線を各別に駆動するデータ信号線駆動回路、並びに前記第１〜第３制御線を各別に駆動する制御線駆動回路を備えることを特徴とする。
上記構成に加え、前記第１スイッチ回路が、前記所定のスイッチ素子以外のスイッチ素子を含まない構成であると共に、前記所定のスイッチ素子は、第１端子、第２端子、並びに前記第１及び第２端子間の導通を制御する制御端子を有する第４トランジスタ素子であって、前記第１端子が前記内部ノードに、第２端子が前記データ信号線に、制御端子が走査信号線にそれぞれ接続する構成であり、
前記行毎に前記走査信号線を１本ずつ備えると共に、同一行に配置される前記画素回路が共通の前記走査信号線に接続する構成であり、
前記走査信号線を各別に駆動する走査信号線駆動回路を備えるものとするのも好適である。
また、前記所定のスイッチ素子が、第１端子、第２端子、及び前記両端子間の導通を制御する制御端子を有する第４トランジスタ素子で構成され、
前記第１スイッチ回路が、前記第２スイッチ回路内の前記第３トランジスタ素子と前記第４トランジスタ素子との直列回路、又は前記第２スイッチ回路内の前記第３トランジスタ素子の制御端子に制御端子が接続する第５トランジスタと前記第４トランジスタ素子との直列回路で構成され、
前記行毎に走査信号線と前記第２制御線をそれぞれ１本ずつ備えており、
前記第４トランジスタ素子の制御端子が走査信号線に接続し、
同一行に配置される前記画素回路が、共通の前記走査信号線及び共通の前記第２制御線にそれぞれ接続し、
前記走査信号線を各別に駆動する走査信号線駆動回路を備えるものとするのも好適である。
このような構成の下、１つの選択行に配置された前記画素回路に対して各別に前記画素データを書き込む書き込み動作時に、
前記走査信号線駆動回路が、前記選択行の前記走査信号線に所定の選択行電圧を印加して、前記選択行に配置された前記第４トランジスタ素子を導通状態にすると共に、非選択行の前記走査信号線に所定の非選択行電圧を印加して、前記非選択行に配置された前記第４トランジスタ素子を非導通状態にし、
前記データ信号線駆動回路が、前記データ信号線のそれぞれに対して、前記選択行の各列の前記画素回路に書き込む画素データに対応するデータ電圧を各別に印加する構成とするのが好適である。
このとき、前記書き込み動作時に、前記制御線駆動回路が前記第２制御線に前記第３トランジスタ素子を非導通状態とする所定の電圧を印加するものとしても良い。
また、１つの選択行に配置された前記画素回路に対して各別に前記画素データを書き込む書き込み動作時に、
前記走査信号線駆動回路が、前記選択行の前記走査信号線に所定の選択行電圧を印加して、前記選択行に配置された前記第４トランジスタ素子を導通状態にすると共に、非選択行の前記走査信号線に所定の非選択行電圧を印加して、前記非選択行に配置された前記第４トランジスタ素子を非導通状態にし、
前記制御線駆動回路が、前記選択行の前記第２制御線に前記第３トランジスタ素子を導通状態にする所定の選択用電圧を印加すると共に、前記非選択行の前記第２制御線に前記第３トランジスタ素子を非導通状態にする所定の非選択用電圧を印加し、
前記データ信号線駆動回路が、前記データ信号線のそれぞれに、前記選択行の各列の前記画素回路に書き込む画素データに対応するデータ電圧を各別に印加する構成とするのも好適である。
なお、この書き込み動作時に、
前記制御線駆動回路は、前記第１制御線に前記第２トランジスタ素子を導通状態とする所定の電圧を印加するのが好適である。
更に、本発明に係る表示装置は、上記の特徴に加えて、
前記第１容量素子の前記他端が前記第３制御線に接続する構成である場合において、複数の前記画素回路に対して、前記第２スイッチ回路と前記制御回路を作動させて前記内部ノードの電圧変動を同時に補償するセルフリフレッシュ動作時に、
前記走査信号線駆動回路が、前記画素回路アレイ内の全部の前記画素回路に接続する前記走査信号線に所定の電圧を印加して前記第４トランジスタ素子を非導通状態とし、
前記制御線駆動回路が、
前記第１制御線に、前記内部ノードが保持する２値の画素データの電圧状態が第１電圧状態の場合には前記第２トランジスタ素子によって前記第１容量素子の一端から前記内部ノードに向けての電流が遮断され、第２電圧状態の場合には前記第２トランジスタ素子を導通状態とする所定の電圧を印加し、
前記第２制御線に、前記第３トランジスタ素子を導通状態とする所定の電圧を印加し、
前記第３制御線に所定の電圧振幅の電圧パルスを印加して、前記第１容量素子の一端に対して前記第１容量素子を介した容量結合による電圧変化を与え、前記内部ノードの電圧が前記第１電圧状態の場合には前記電圧変化が抑制されずに前記第１トランジスタ素子を導通状態とする一方、前記内部ノードの電圧が前記第２電圧状態の場合には前記電圧変化が抑制されて前記第１トランジスタ素子を非導通状態とし、
前記データ信号線駆動回路が、前記セルフリフレッシュ動作の対象である複数の前記画素回路に接続する全部の前記データ信号線に、前記第１電圧状態の前記画素データの電圧を供給することを特徴とする。
なお、前記第１容量素子の前記他端が前記第２制御線に接続する構成である場合においては、前記第２制御線に所定の電圧振幅の電圧パルスを印加して、前記第３トランジスタ素子を導通状態とすると共に、前記第１容量素子の一端に対して前記第１容量素子を介した容量結合による電圧変化を与え、前記内部ノードの電圧が前記第１電圧状態の場合には前記電圧変化が抑制されずに前記第１トランジスタ素子を導通状態とする一方、前記内部ノードの電圧が前記第２電圧状態の場合には前記電圧変化が抑制されて前記第１トランジスタ素子を非導通状態とする。
これに加えて、前記セルフリフレッシュ動作終了直後に待機状態に移行して、
前記制御線駆動回路が、前記第２制御線に、前記第３トランジスタ素子を非導通状態にする所定の電圧を印加すると共に、前記電圧パルスの印加を終了することを別の特徴とする。
更にこのとき、前記セルフリフレッシュ動作を、前記セルフリフレッシュ動作期間より１０倍以上長い前記待機状態を介して繰り返す構成とするのも好適である。
前記待機状態において、前記制御線駆動回路が、前記データ信号線に固定電圧を印加するのが好適である。この固定電圧を第２電圧状態としても良い。
また、上記の特徴に加えて、
前記セルフリフレッシュ動作対象の複数の前記画素回路を１又は複数の行単位に区分し、
少なくとも前記第２制御線、並びに前記第１容量素子の他端に接続する前記第２制御線若しくは前記第３制御線を、前記区分単位で駆動可能に設け、
前記制御線駆動回路が、前記セルフリフレッシュ動作の対象でない区分に対し、前記第２制御線に、前記第３トランジスタ素子を非導通状態とする所定の電圧を印加するか、或いは、前記第１容量素子の他端に接続する前記第２制御線又は前記第３制御線に前記電圧パルスを印加せずに、
前記セルフリフレッシュ動作対象の前記区分を順次切り替えて、前記セルフリフレッシュ動作を前記区分毎に分割して実行する構成とするのも好適である。
また、前記第１スイッチ回路が、前記第４トランジスタ素子以外のスイッチ素子を含まない構成である場合において、
前記セルフリフレッシュ動作対象の複数の前記画素回路を１又は複数の列単位に区分し、
少なくとも前記第２制御線、並びに前記第１容量素子の他端に接続する前記第２制御線若しくは前記第３制御線を、前記区分毎に駆動可能に設け、
前記制御線駆動回路が、前記セルフリフレッシュ動作の対象でない区分に対し、前記第２制御線に、前記第３トランジスタ素子を非導通状態とする所定の電圧を印加するか、或いは、前記第１容量素子の他端に接続する前記第２制御線又は前記第３制御線に前記電圧パルスを印加せずに、
前記セルフリフレッシュ動作対象の前記区分を順次切り替えて、前記セルフリフレッシュ動作を前記区分毎に分割して実行する構成とするのも好適である。
また、本発明に係る表示装置は、上記特徴に加えて、
前記画素回路は、前記第１スイッチ回路が前記第４トランジスタ素子以外のスイッチ素子を含まず、前記第１容量素子の前記他端が前記第３制御線に接続する構成である場合において、
前記単位表示素子が、画素電極、対向電極、並びに前記画素電極と前記対向電極に挟持された液晶層からなる液晶表示素子で構成されており、
前記表示素子部において、前記内部ノードが前記画素電極に直接又は電圧増幅器を介して接続し、
前記対向電極に電圧を供給する対向電極電圧供給回路を備え、
複数の前記画素回路に対して、前記第１スイッチ回路と前記第２スイッチ回路と前記制御回路を作動させ、前記画素電極と前記対向電極の間に印加されている電圧の極性を同時に反転させるセルフ極性反転動作において、
前記セルフ極性反転動作開始前の初期状態設定動作として、
前記走査信号線駆動回路が、前記画素回路アレイ内の全部の前記画素回路に接続する前記走査信号線に所定の電圧を印加して、前記第４トランジスタ素子を非導通状態とし、
前記制御線駆動回路が、
前記第１制御線に、前記内部ノードが保持する２値の画素データの電圧状態が第１電圧状態又は第２電圧状態のいずれであるかに応じて、前記第１容量素子の一端の電圧値に差が生じる所定の電圧を印加し、
前記第２制御線に、前記第３トランジスタ素子を非導通状態とする所定の電圧を印加し、
前記第３制御線に所定の初期電圧を印加し、
前記初期状態設定動作後に、
前記制御線駆動回路が、
前記第３制御線に所定の電圧振幅のパルス印加を行い、前記第１容量素子の一端に対して前記第１容量素子を介した容量結合による電圧変化を与え、前記内部ノードの電圧が前記第１電圧状態の場合には前記第２トランジスタ素子が非導通状態になることで前記電圧変化が抑制されずに前記第１トランジスタ素子を導通状態とする一方、前記内部ノードの電圧が前記第２電圧状態の場合には、前記第２トランジスタ素子が導通状態になることで前記電圧変化が抑制されて前記第１トランジスタ素子を非導通状態とし、
その後に、前記第１制御線に、前記内部ノードの電圧状態に関係なく前記第２トランジスタ素子を非導通状態とする所定の電圧を印加し、
前記走査信号線駆動回路が、その後に、前記セルフ極性反転動作の対象である複数の前記画素回路に接続する全部の前記走査信号線に所定の電圧振幅の走査用電圧パルスを印加して、前記第４トランジスタ素子を一時的に導通状態とした後に、非導通状態に戻し、
前記対向電極電圧供給回路が、前記第２トランジスタ素子が非導通状態となった後、前記走査信号線駆動回路が前記走査用電圧パルスの印加を終了するまでに、前記対向電極に印加している電圧を２つの電圧状態間で変化させ、
前記制御線駆動回路が、少なくとも前記走査信号線駆動回路が前記走査用電圧パルスの印加を終了した後の所定期間中、前記第２制御線に前記第３トランジスタ素子を導通状態とする所定の電圧を印加し、その後に、前記第３制御線へのパルス印加を停止し、
前記データ信号線駆動回路が、
前記セルフ極性反転動作の対象である複数の前記画素回路に接続する全部の前記データ信号線に、少なくとも前記走査信号線駆動回路が前記走査用電圧パルスを印加している間、前記第１電圧状態の電圧を印加すると共に、
前記制御線駆動回路が前記第２制御線に対し前記第３トランジスタ素子を導通状態とする所定の電圧の印加を終了する直前の少なくとも一部期間中、前記セルフ極性反転動作対象の複数の前記画素回路に接続する全部の前記電圧供給線に前記第２電圧状態の電圧を印加する、一連の動作が実行されることを特徴とする。
また、別の方法としては、前記セルフ極性反転動作開始前の初期状態設定動作として、前記制御線駆動回路が、前記第１容量素子の他端に接続する前記第３制御線に所定の初期電圧を印加し、
前記初期状態設定動作後に、前記制御線駆動回路が、前記第２制御線及び前記第３制御線に所定の電圧振幅の電圧パルスを印加し、少なくとも前記走査信号線駆動回路が前記電圧パルスの印加を終了した後、前記第２制御線及び前記第３制御線へのパルス印加を停止し、前記第２制御線及び前記第３制御線に対するパルス印加を終了する直前の少なくとも一部期間中、前記データ信号線制御回路が、前記セルフ極性反転動作対象の複数の前記画素回路に接続する全部の前記データ信号線に前記第２電圧状態の電圧を印加する、一連の動作が実行されるものとしても良い。
一方、前記第１容量素子が前記第２制御線に接続される場合であれば、前記セルフ極性反転動作開始前の初期状態設定動作として、前記制御線駆動回路が、前記第２制御線に、前記第３トランジスタ素子を非導通状態とする所定の電圧を印加し、
前記初期状態設定動作後に、前記制御線駆動回路が、前記第２制御線に所定の電圧振幅のパルス印加を行い、少なくとも前記走査信号線駆動回路が前記電圧パルスの印加を終了した後、前記第２制御線へのパルス印加を停止し、前記第２制御線に対するパルス印加を終了する直前の少なくとも一部期間中、前記データ信号線駆動回路が、前記セルフ極性反転動作対象の複数の前記画素回路に接続する全部の前記データ信号線に前記第２電圧状態の電圧を印加する、一連の動作が実行されるものとしても良い。
なお、上記各構成において、前記画素回路が、前記第１スイッチ回路が前記第３トランジスタ素子と前記第４トランジスタ素子との直列回路、又は前記第２スイッチ回路内の前記第３トランジスタ素子の制御端子に制御端子が接続する第５トランジスタと前記第４トランジスタ素子との直列回路で構成される場合には、前記制御線駆動回路が、少なくとも前記走査信号線駆動回路の前記電圧パルス印加時から当該パルス印加終了後までの所定期間中、前記第２制御線に前記第３トランジスタ素子を導通状態とする所定の電圧を印加し、その後に、前記第１容量素子の他端に接続する前記第２制御線又は前記第３制御線へのパルス印加を停止すれば良い。
このとき、第１容量素子が、第３制御線に接続される場合に第２制御線と第３制御線を同一タイミングで駆動するものとしても良い。更に、第１容量素子が第２制御線に接続される場合にも同様に駆動することが可能である。
また、本発明の表示装置は、
前記画素回路は、前記第１スイッチ回路が前記第４トランジスタ素子以外のスイッチ素子を含まず、且つ前記第１容量素子の他端が前記第３制御線に接続される構成であって、
前記単位表示素子が、画素電極、対向電極、並びに前記画素電極と前記対向電極に挟持された液晶層からなる液晶表示素子で構成されており、
前記表示素子部において、前記内部ノードが前記画素電極に直接又は電圧増幅器を介して接続し、
前記対向電極に電圧を供給する対向電極電圧供給回路を備え、
複数の前記画素回路に対して、前記第１スイッチ回路と前記第２スイッチ回路と前記制御回路を作動させ、前記画素電極と前記対向電極の間に印加されている電圧の極性を同時に反転させるセルフ極性反転動作において、
前記セルフ極性反転動作開始前の初期状態設定動作として、
前記走査信号線駆動回路が、前記画素回路アレイ内の全部の前記画素回路に接続する前記走査信号線に所定の電圧を印加して、前記第４トランジスタ素子を非導通状態とし、
前記制御線駆動回路が、
前記第１制御線に、前記内部ノードが保持する２値の画素データの電圧状態が第１電圧状態又は第２電圧状態のいずれであるかに応じて、前記第１容量素子の一端の電圧値に差が生じる所定の電圧を印加し、前記第１容量素子の一端の電圧値の差によって、前記第１トランジスタ素子の第１又は第２端子の電圧を前記第２電圧状態とした場合に、前記内部ノードが前記第１電圧状態の場合に前記第１トランジスタ素子が導通状態となり、前記内部ノードが前記第２電圧状態の場合に前記第１トランジスタ素子が非導通状態となる所定の電圧を印加し、
前記第２制御線に、前記第３トランジスタ素子を非導通状態とする所定の電圧を印加し、
前記第１容量素子の他端に接続する前記第３制御線に所定の初期電圧を印加し、
前記初期状態設定動作後に、
前記制御線駆動回路が、
前記第１制御線に、前記内部ノードが前記第１電圧状態または前記第２電圧状態のいずれであっても、前記第２トランジスタ素子を非導通状態とする所定の電圧を印加し、
前記走査信号線駆動回路が、その後に、前記セルフ極性反転動作対象の複数の前記画素回路に接続する全部の前記走査信号線に所定の電圧振幅の電圧パルスを印加して、前記第４トランジスタ素子を一時的に導通状態とした後、非導通状態に戻し、
前記対向電極電圧供給回路が、前記第２トランジスタ素子が非導通状態となった後、前記走査信号線駆動回路が前記電圧パルスの印加を終了するまでに、前記対向電極に印加している電圧を２つの電圧状態間で変化させ、
前記制御線駆動回路が、少なくとも前記走査信号線駆動回路が前記電圧パルスの印加を終了した後の所定期間中、前記第２制御線に前記第３トランジスタ素子を導通状態とする所定の電圧を印加し、
前記データ信号線駆動回路が、前記セルフ極性反転動作対象の複数の前記画素回路に接続する全部の前記データ信号線に、少なくとも前記走査信号線駆動回路が前記電圧パルスを印加している間、前記第１電圧状態の電圧を印加し、
前記制御線駆動回路が、前記第２制御線に対し前記第３トランジスタ素子を導通状態とする所定の電圧の印加を終了する直前の少なくとも一部期間中、前記セルフ極性反転動作対象の複数の前記画素回路に接続する全部の前記データ信号線に前記第２電圧状態の電圧を印加する、一連の動作が実行されることを別の特徴とする。
一方、前記画素回路が、前記第１容量素子の他端が前記第３制御線に接続し、且つ前記第１スイッチ回路が前記第３トランジスタ素子と前記第４トランジスタ素子との直列回路、又は前記第２スイッチ回路内の前記第３トランジスタ素子の制御端子に制御端子が接続する第５トランジスタと前記第４トランジスタ素子との直列回路で構成される場合であれば、前記初期状態設定動作後に、前記制御線駆動回路が、少なくとも前記走査信号線駆動回路の前記電圧パルス印加時から当該パルス印加終了後までの所定期間中、前記第２制御線に前記第３トランジスタ素子を導通状態とする所定の電圧を印加するものとすれば良い。
更に、上記特徴に加えて、前記画素回路が、一端を前記内部ノードに接続し、他端を固定電圧線に接続する第２容量素子を備えている場合において、
前記走査信号線駆動回路が前記電圧パルスの印加を終了した後、前記電圧パルスの印加終了時に生じる前記内部ノードの電圧変動を、前記固定電圧線の電圧を調整することにより、補償する構成とするのも好適である。
本発明の構成により、通常の書き込み動作の他、書き込み動作によることなく表示素子部両端間の電圧の絶対値を直前の書き込み動作時の値に復帰させる動作（セルフリフレッシュ動作）を実行することができる。また、液晶表示装置のように、極性反転動作を必要とする表示装置においては、書き込み動作によることなく表示素子部両端間の電圧の極性を反転させる動作を実行することができる（セルフ極性反転動作）。
画素回路が複数配列されている場合において、通常の書き込み動作は、一般的に行毎に実行される。このため、最大で、配列された画素回路の行数分だけドライバ回路を駆動させる必要がある。
本発明の画素回路によれば、セルフリフレッシュ動作を行うことで、最大で配置された複数の画素全てに対して同時にリフレッシュ動作を実行することができる。このため、リフレッシュ動作の開始から終了までに必要なドライバ回路の駆動回数を大きく削減することができ、低消費電力を実現できる。
そして、画素回路内にＳＲＡＭ等のメモリ部を別途備える必要がないため、従来技術のように開口率を大きく低下させるということがない。
更に、本発明の画素回路によれば、セルフ極性反転動作を行うことで、最大で配置された複数の画素全てに対して同時に極性反転動作を実行することができる。通常の書き込み動作によって極性反転を行う場合と比較して、極性反転動作の開始から終了までに必要なドライバ回路の駆動回数を大きく削減することができ、低消費電力を実現できる。
そして、本発明の画素回路並びに表示装置によれば、上記のセルフリフレッシュ動作、セルフ極性反転動作を適宜組み合わせることができ、これによって、画像表示時における消費電力の低下効果を更に高めることができる。
本発明の表示装置の概略構成の一例を示すブロック図 液晶表示装置の一部断面概略構造図 本発明の表示装置の概略構成の一例を示すブロック図 本発明の画素回路の基本回路構成を示す回路図 本発明の画素回路の他の基本回路構成を示す回路図 本発明の画素回路の第１類型の回路構成例を示す回路図 本発明の画素回路の第１類型の他の回路構成例を示す回路図 本発明の画素回路の第１類型の他の回路構成例を示す回路図 本発明の画素回路の第２類型の回路構成例を示す回路図 本発明の画素回路の第３類型の回路構成例を示す回路図 本発明の画素回路の第２類型の他の回路構成例を示す回路図 本発明の画素回路の第２類型の他の回路構成例を示す回路図 本発明の画素回路の第４類型の回路構成例を示す回路図 本発明の画素回路の第５類型の回路構成例を示す回路図 本発明の画素回路の第６類型の回路構成例を示す回路図 第１類型の画素回路によるセルフリフレッシュ動作のタイミング図 第４〜第６類型の画素回路によるセルフリフレッシュ動作のタイミング図 第１類型の画素回路によるセルフ極性反転動作のタイミング図 第４〜第６類型の画素回路によるセルフ極性反転動作のタイミング図 第１類型の画素回路によるセルフ極性反転動作の別のタイミング図 第２〜第３類型の画素回路によるセルフ極性反転動作の別のタイミング図 第１類型の画素回路によるセルフ極性反転動作の別のタイミング図 第１類型の画素回路によるセルフ極性反転動作の更に別のタイミング図 第２〜第３類型の画素回路によるセルフ極性反転動作のタイミング図 第４〜第６類型の画素回路によるセルフ極性反転動作の別のタイミング図 第１類型の画素回路による常時表示モード時の書き込み動作のタイミング図 第２〜第３類型の画素回路による常時表示モード時の書き込み動作のタイミング図 常時表示モードにおける書き込み動作とセルフリフレッシュ動作の実行手順を示すフローチャート 常時表示モードにおける書き込み動作とセルフ極性反転動作の実行手順を示すフローチャート 常時表示モードにおける書き込み動作、セルフリフレッシュ動作、及びセルフ極性反転動作を組み合わせて実行する場合の手順を示すフローチャート 第１類型の画素回路による通常表示モード時の書き込み動作のタイミング図 本発明の画素回路の更に別の基本回路構成を示す回路図 本発明の画素回路の更に別の基本回路構成を示す回路図 一般的なアクティブマトリックス型の液晶表示装置の画素回路の等価回路図 ｍ×ｎ画素のアクティブマトリックス型の液晶表示装置の回路配置例を示すブロック図
本発明の画素回路及び表示装置の各実施形態につき、以下において図面を参照して説明する。なお、図３４及び図３５と同一の構成要素については、同一の符号を付している。
［第１実施形態］
第１実施形態では、本発明の表示装置（以下、単に「表示装置」という）と本発明の画素回路（以下、単に「画素回路」という）の構成について説明する。
《表示装置》
図１に、表示装置１の概略構成を示す。表示装置１は、アクティブマトリクス基板１０、対向電極８０、表示制御回路１１、対向電極駆動回路１２、ソースドライバ１３、ゲートドライバ１４、及び後述する種々の信号線を備える。アクティブマトリクス基板１０上には、画素回路２が、行及び列方向にそれぞれ複数配置され、画素回路アレイが形成されている。
なお、図１では、図面が煩雑になるのを避けるため、画素回路２はブロック化して表示している。また、アクティブマトリクス基板１０上に各種の信号線が形成されていることを明確化するために、便宜的に、アクティブマトリクス基板１０を対向電極８０の上側に図示している。
本実施形態では、表示装置１は、同じ画素回路２を用いて、通常表示モードと常時表示モードの２つの表示モードで画面表示を行うことができる構成である。通常表示モードは、動画若しくは静止画をフルカラー表示で表示する表示モードで、バックライトを利用した透過型液晶表示を利用する。一方、本実施形態の常時表示モードは、画素回路単位で２階調（白黒）表示し、３つの隣接する画素回路２を３原色（Ｒ，Ｇ，Ｂ）の各色に割り当てて、８色を表示する表示モードである。更に、常時表示モードでは、隣接する３つの画素回路を更に複数セット組み合わせて、面積階調により表示色の数を増やすことも可能である。なお、本実施形態の常時表示モードは、透過型液晶表示でも反射型液晶表示でも利用可能な技術である。
以下の説明では、便宜的に、１つの画素回路２に対応する最小表示単位を「画素」と呼び、各画素回路に書き込む「画素データ」は、３原色（Ｒ，Ｇ，Ｂ）によるカラー表示の場合には各色の階調データとなる。３原色に加えて白黒の輝度データを含めてカラー表示する場合には、当該輝度データも画素データに含まれる。
図２は、アクティブマトリクス基板１０と対向電極８０の関係を示す概略断面構造図であり、画素回路２の構成要素である表示素子部２１（図４参照）の構造を示している。アクティブマトリクス基板１０は、光透過性の透明基板であり、例えばガラスやプラスチックからなる。
図１に図示したように、アクティブマトリクス基板１０上には各信号線を含む画素回路２が形成されている。図２では、画素回路２の構成要素を代表して画素電極２０を図示している。画素電極２０は、光透過性の透明導電材料、例えばＩＴＯ（インジウムスズ酸化物）からなる。
アクティブマトリクス基板１０に対向するように、光透過性の対向基板８１が配置されており、これら両基板の間隙には液晶層７５が保持される。両基板の外表面には偏光板（不図示）が貼り付けられている。
液晶層７５は、両基板の周辺部分においてはシール材７４によって封止されている。対向基板８１には、ＩＴＯ等の光透過性の透明導電材料からなる対向電極８０が、画素電極２０と対向するように形成されている。この対向電極８０は、対向基板８１上をほぼ一面に広がるように単一膜として形成されている。ここで、１つの画素電極２０と対向電極８０とその間に挟持された液晶層７５によって単位液晶表示素子Ｃｌｃ（図４参照）が形成される。
また、バックライト装置（不図示）がアクティブマトリクス基板１０の背面側に配置されており、アクティブマトリクス基板１０から対向基板８１に向かう方向に光を放射することができる。
図１に示すように、アクティブマトリクス基板１０上には複数の信号線が縦横方向に形成されている。そして、縦方向（列方向）に延伸するｍ本のソース線（ＳＬ１，ＳＬ２，……，ＳＬｍ）と、横方向（行方向）に延伸するｎ本のゲート線（ＧＬ１，ＧＬ２，……，ＧＬｎ）が交差する箇所において、画素回路２がマトリクス状に複数形成されている。ｍ，ｎはいずれも２以上の自然数である。また、各ソース線を「ソース線ＳＬ」で代表し、各ゲート線を「ゲート線ＧＬ」で代表する。
ここで、ソース線ＳＬが「データ信号線」に対応し、ゲート線ＧＬが「走査信号線」に対応する。また、ソースドライバ１３が「データ信号線駆動回路」に対応し、ゲートドライバ１４が「走査信号線駆動回路」に対応し、対向電極駆動回路１２が「対向電極電圧供給回路」に対応し、表示制御回路１１の一部が「制御線駆動回路」に対応する。
なお、図１では、表示制御回路１１，対向電極駆動回路１２が、それぞれソースドライバ１３やゲートドライバ１４とは別個独立して存在するように図示されているが、これらのドライバ内に表示制御回路１１や対向電極駆動回路１２が含まれる構成であっても構わない。
本実施形態では、画素回路２を駆動する信号線として、上述のソース線ＳＬとゲート線ＧＬ以外に、リファレンス線ＲＥＦ、選択線ＳＥＬ、補助容量線ＣＳＬ、及びブースト線ＢＳＴを備える。なお、このブースト線ＢＳＴは、選択線ＳＥＬとは別の信号線として備えることもできるし、選択線ＳＥＬと共通化することも可能である。ブースト線ＢＳＴと選択線ＳＥＬを共通化することで、アクティブマトリクス基板１０上に配置すべき信号線の本数を低減でき、各画素の開口率を向上できる。図３に、選択線ＳＥＬとブースト線ＢＳＴが共通化した場合における表示装置の構成を示す。
リファレンス線ＲＥＦ，選択線ＳＥＬ，ブースト線ＢＳＴは、それぞれ「第１制御線」，「第２制御線」，「第３制御線」に対応し、表示制御回路１１によって駆動される。また、補助容量線ＣＳＬは、「第４制御線」又は「固定電圧線」に対応し、一例として表示制御回路１１によって駆動される。
図１及び図３において、リファレンス線ＲＥＦ，選択線ＳＥＬ，及び補助容量線ＣＳＬは、いずれも行方向に延伸するように各行に設けられており、画素回路アレイの周辺部で各行の配線が相互に接続して一本化されているが、各行の配線は個別に駆動され、動作モードに応じて共通の電圧が印加可能に構成されても良い。また、後述する画素回路２の回路構成の類型によっては、リファレンス線ＲＥＦ、選択線ＳＥＬ、及び、補助容量線ＣＳＬの一部又は全てを、列方向に延伸するように各列に設けることもできる。基本的に、リファレンス線ＲＥＦ、選択線ＳＥＬ、及び補助容量線ＣＳＬのそれぞれは、複数の画素回路２で共通に使用される構成となっている。なお、ブースト線ＢＳＴを選択線ＳＥＬとは別に備える構成の場合には、選択線ＳＥＬと同様に設けられるものとして良い。
表示制御回路１１は、後述する通常表示モード及び常時表示モードにおける各書き込み動作と、常時表示モードにおけるセルフリフレッシュ動作及びセルフ極性反転動作を制御する回路である。
書き込み動作時には、表示制御回路１１は、外部の信号源から表示すべき画像を表すデータ信号Ｄｖとタイミング信号Ｃｔを受け取り、当該信号Ｄｖ，Ｃｔに基づき、画像を画素回路アレイの表示素子部２１（図４参照）に表示させるための信号として、ソースドライバ１３に与えるディジタル画像信号ＤＡ及びデータ側タイミング制御信号Ｓｔｃと、ゲートドライバ１４に与える走査側タイミング制御信号Ｇｔｃと、対向電極駆動回路１２に与える対向電圧制御信号Ｓｅｃと、リファレンス線ＲＥＦ，選択線ＳＥＬ，補助容量線ＣＳＬ，及びブースト線ＢＳＴにそれぞれ印加する各信号電圧を生成する。
ソースドライバ１３は、表示制御回路１１からの制御により、書き込み動作、セルフリフレッシュ動作、及びセルフ極性反転動作時に、各ソース線ＳＬに対して所定のタイミングで所定の電圧振幅のソース信号を印加する回路である。
書き込み動作時、ソースドライバ１３は、ディジタル画像信号ＤＡ及びデータ側タイミング制御信号Ｓｔｃに基づき、ディジタル信号ＤＡの表わす１表示ライン分の画素値に相当する、対向電圧Ｖｃｏｍの電圧レベルに適合した電圧をソース信号Ｓｃ１，Ｓｃ２，……，Ｓｃｍとして１水平期間（「１Ｈ期間」ともいう）毎に生成する。当該電圧は、通常表示モードでは多階調のアナログ電圧であり、常時表示モードでは、２階調（２値）の電圧となる。そして、これらのソース信号を、それぞれ対応するソース線ＳＬ１，ＳＬ２，……，ＳＬｍに印加する。
また、セルフリフレッシュ動作時、及びセルフ極性反転動作時には、ソースドライバ１３は、表示制御回路１１からの制御により、対象となる画素回路２に接続する全てのソース線ＳＬに対して、同一のタイミングで同一の電圧印加を行う（詳細は後述する）。
ゲートドライバ１４は、表示制御回路１１からの制御により、書き込み動作、セルフリフレッシュ動作、及びセルフ極性反転動作時に、各ゲート線ＧＬに対して所定のタイミングで所定の電圧振幅のゲート信号を印加する回路である。なお、このゲートドライバ１４は、画素回路２と同様に、アクティブマトリクス基板１０上に形成されても構わない。
書き込み動作時、ゲートドライバ１４は、走査側タイミング制御信号Ｇｔｃに基づき、ソース信号Ｓｃ１，Ｓｃ２，……，Ｓｃｍを各画素回路２に書き込むために、ディジタル画像信号ＤＡの各フレーム期間において、ゲート線ＧＬ１，ＧＬ２，……，ＧＬｎをほぼ１水平期間ずつ順次選択する。
また、セルフリフレッシュ動作時、及びセルフ極性反転動作時には、ゲートドライバ１４は、表示制御回路１１からの制御により、対象となる画素回路２に接続する全てのゲート線ＧＬに、同一のタイミングで同一の電圧印加を行う（詳細は後述する）。
対向電極駆動回路１２は、対向電極８０に対して対向電極配線ＣＭＬを介して対向電圧Ｖｃｏｍを印加する。本実施形態では、対向電極駆動回路１２は、通常表示モード及び常時表示モードにおいて、対向電圧Ｖｃｏｍを所定の高レベル（５Ｖ）と所定の低レベル（０Ｖ）の間で交互に切り換えて出力する。このように、対向電圧Ｖｃｏｍを高レベルと低レベルの間で切り換えながら対向電極８０を駆動することを「対向ＡＣ駆動」と呼ぶ。
通常表示モードにおける「対向ＡＣ駆動」は、１水平期間毎及び１フレーム期間毎に、対向電圧Ｖｃｏｍを高レベルと低レベルの間で切り換える。つまり、ある１フレーム期間では、相前後する２つの水平期間で、対向電極８０と画素電極２０間の電圧極性が変化する。また、同じ１水平期間においても、相前後する２つのフレーム期間では、対向電極８０と画素電極２０間の電圧極性が変化する。
一方、常時表示モードでは、１フレーム期間中は、同じ電圧レベルが維持されるが、相前後する２つの書き込み動作で対向電極８０と画素電極２０間の電圧極性が変化する。
対向電極８０と画素電極２０間に同一極性の電圧を印加し続けると、表示画面の焼き付き（面焼き付き）が発生するため、極性反転動作が必要となるが、「対向ＡＣ駆動」を採用することで、極性反転動作における画素電極２０に印加する電圧振幅が低減できる。
《画素回路》
次に、画素回路２の構成について図４〜図１５を参照して説明する。図４及び図５に、本発明の画素回路２の基本回路構成を示す。画素回路２は、全ての回路構成に共通して、単位液晶表示素子Ｃｌｃを含む表示素子部２１，第１スイッチ回路２２，第２スイッチ回路２３，制御回路２４，及び補助容量素子Ｃｓを備える構成である。補助容量素子Ｃｓは「第２容量素子」に対応する。
なお、図４に示す基本回路構成は、後述する第１〜第３類型の基本回路構成を包含した共通の回路構成を示しており、図５に示す基本回路構成は、第４〜第６類型の基本回路構成を包含している。単位液晶表示素子Ｃｌｃは、図２を参照して既に説明したとおりであり、説明は割愛する。
画素電極２０は、第１スイッチ回路２２、第２スイッチ回路２３、及び制御回路２４の各一端に接続して、内部ノードＮ１を形成している。内部ノードＮ１は、書き込み動作時にソース線ＳＬから供給される画素データの電圧を保持する。
補助容量素子Ｃｓは、一端が内部ノードＮ１に、他端が補助容量線ＣＳＬに接続する。この補助容量素子Ｃｓは、内部ノードＮ１が画素データの電圧を安定的に保持できるように追加的に設けられたものである。
第１スイッチ回路２２は、内部ノードＮ１を構成しない側の一端が、ソース線ＳＬと接続する。第１スイッチ回路２２は、スイッチ素子として機能するトランジスタＴ４を備えている。トランジスタＴ４は、制御端子がゲート線に接続するトランジスタを指し、「第４トランジスタ」に対応する。少なくともトランジスタＴ４のオフ時には、第１スイッチ回路２２は非導通状態となり、ソース線ＳＬと内部ノードＮ１間の導通が遮断される。
第２スイッチ回路２３は、内部ノードＮ１を構成しない側の一端が、ソース線ＳＬと接続する。第２スイッチ回路２３は、トランジスタＴ１とトランジスタＴ３の直列回路で構成される。なお、トランジスタＴ１は、制御端子が制御回路２４の出力ノードＮ２に接続するトランジスタを指し、「第１トランジスタ素子」に対応する。また、トランジスタＴ３は、制御端子が選択線ＳＥＬに接続するトランジスタを指し、「第３トランジスタ素子」に対応する。トランジスタＴ１とトランジスタＴ３の両方がオン時に、第２スイッチ回路２１は導通状態となり、ソース線ＳＬと内部ノードＮ１間が導通状態となる。
制御回路２４は、トランジスタＴ２とブースト容量素子Ｃｂｓｔの直列回路で構成される。トランジスタＴ２の第１端子が内部ノードＮ１に接続し、制御端子がリファレンス線ＲＥＦに接続する。また、トランジスタＴ２の第２端子は、ブースト容量素子Ｃｂｓｔの第１端子、及びトランジスタＴ１の制御端子と接続して出力ノードＮ２を形成する。ブースト容量素子Ｃｂｓｔの第２端子は、図４に示すようにブースト線ＢＳＴに接続するか、又は図５に示すように選択線ＳＥＬに接続する。
ところで、内部ノードＮ１には、補助容量素子Ｃｓの一端、並びに液晶容量素子Ｃｌｃの一端が接続されている。符号の煩雑化を避けるべく、補助容量素子の静電容量（「補助容量」と呼ぶ）をＣｓ、液晶容量素子の静電容量（「液晶容量」と呼ぶ）をＣｌｃと表す。このとき、内部ノードＮ１に寄生する全容量、すなわち画素データを書き込んで保持すべき画素容量Ｃｐは、ほぼ液晶容量Ｃｌｃと補助容量Ｃｓの和で表わされる（Ｃｐ≒Ｃｌｃ＋Ｃｓ）。
このとき、ブースト容量素子Ｃｂｓｔは、当該素子の静電容量（「ブースト容量」と呼ぶ）をＣｂｓｔと記載すれば、Ｃｂｓｔ＜＜Ｃｐが成立するように設定されている。
出力ノードＮ２は、トランジスタＴ２がオン時に、内部ノードＮ１の電圧レベルに応じた電圧を保持し、トランジスタＴ２がオフ時には、内部ノードＮ１の電圧レベルが変化しても当初の保持電圧を維持する。出力ノードＮ２の保持電圧によって、第２スイッチ回路２３のトランジスタＴ１のオンオフが制御される構成となっている。
上記４種類のトランジスタＴ１〜Ｔ４は、いずれもアクティブマトリクス基板１０上に形成される、多結晶シリコンＴＦＴや非晶質シリコンＴＦＴ等の薄膜トランジスタであり、第１及び第２端子の一方がドレイン電極、他方がソース電極、制御端子がゲート電極に相当する。更に、各トランジスタＴ１〜Ｔ４は、それぞれ単体のトランジスタ素子で構成されても良いが、オフ時のリーク電流を抑制する要請が高い場合は、複数のトランジスタを直列に接続し、制御端子を共通化して構成されても良い。以下の画素回路２の動作説明では、トランジスタＴ１〜Ｔ４が、全てＮチャネル型の多結晶シリコンＴＦＴで、閾値電圧が２Ｖ程度のものを想定する。
画素回路２は、後述するように多様な回路構成が可能であるが、これらは以下のようにパターン化することができる。
１）第１スイッチ回路２２の構成についてみれば、トランジスタＴ４だけで構成される場合、トランジスタＴ４と他のトランジスタ素子の直列回路で構成される場合、の２通りが可能である。なお、後者の場合、直列回路を構成する他のトランジスタ素子としては、第２スイッチ回路２３内のトランジスタＴ３を用いることもできるし、第２スイッチ回路２３内のトランジスタＴ３と制御端子同士が接続している別のトランジスタ素子とすることもできる。
２）ブースト容量素子Ｃｂｓｔの第２端子（出力ノードＮ２を形成する端子とは反対側の端子）に接続する信号線についてみれば、ブースト線ＢＳＴに接続される場合、選択線ＳＥＬに接続される場合、の２通りが可能である。後者の場合は、選択線ＳＥＬがブースト線ＢＳＴを兼ねることとなる。なお、前者が図４に対応し、後者が図５に対応することは上述した。
３）第２スイッチ回路２３内のトランジスタＴ３の配置箇所の相違に応じて複数の変形パターンが可能である。
まず、トランジスタＴ３の制御端子がブースト線ＢＳＴに接続される場合について、画素回路を類型別に整理する。
このとき、第１スイッチ回路２２がトランジスタＴ４だけで構成される場合は、図６に示す第１類型の画素回路２Ａが想定される。第１類型では、第２スイッチ回路２３が、トランジスタＴ１とトランジスタＴ３の直列回路で構成され、一例として、トランジスタＴ１の第１端子が内部ノードＮ１に接続し、トランジスタＴ１の第２端子がトランジスタＴ３の第１端子に接続し、トランジスタＴ３の第２端子がソース線ＳＬに接続する構成例を示している。しかし、当該直列回路のトランジスタＴ１とトランジスタＴ３の配置は入れ替わっても良く、また、２つのトランジスタＴ３の間にトランジスタＴ１を挟んだ回路構成でも構わない。当該２つの変形回路構成例を、図７及び図８に示す。
なお、第２スイッチ回路２３が、トランジスタＴ１とＴ３の直列回路で構成されていれば、各トランジスタＴ１とＴ３の素子数は図６〜図８に示すものに限定されない。
第１スイッチ回路２２がトランジスタＴ４と他のトランジスタ素子との直列回路で構成される場合は、図９に示す第２類型の画素回路２Ｂ、並びに図１０に示す第３類型の画素回路２Ｃが想定される。
第２類型では、第１スイッチ回路２２を構成するトランジスタＴ４以外のトランジスタ素子として、第２スイッチ回路２３内のトランジスタを兼用する。すなわち、第１スイッチ回路２２が、トランジスタＴ４とトランジスタＴ３の直列回路で構成され、第２スイッチ回路２３が、トランジスタＴ１とトランジスタＴ３の直列回路で構成される。そして、トランジスタＴ３の第１端子が内部ノードＮ１に接続し、トランジスタＴ３の第２端子がトランジスタＴ１の第１端子とトランジスタＴ４の第１端子に接続し、トランジスタＴ４の第２端子がソース線ＳＬに接続し、トランジスタＴ１の第２端子がソース線ＳＬに接続する。
更に、第１類型の図７，図８と同様、第２類型においても、第２スイッチ回路２３内のトランジスタＴ１とトランジスタＴ３の配置を入れ替えても良く、２つのトランジスタＴ３の間にトランジスタＴ１を挟んだ回路構成でも構わない。このような２つの変形回路構成例を、図１１及び図１２に示す。
図１０に示す第３類型では、第１スイッチ回路２２を構成するトランジスタＴ４以外のトランジスタ素子として、第２スイッチ回路２３内のトランジスタＴ３と制御端子同士が接続するトランジスタＴ５を用いる。このトランジスタＴ５は、「第５トランジスタ素子」に対応する。トランジスタＴ５とトランジスタＴ３の制御端子同士が接続するため、トランジスタＴ５は、トランジスタＴ３と同様に選択線ＳＥＬによってオンオフ制御がされる。第１スイッチ回路２２を構成するトランジスタＴ４以外のトランジスタ素子が、選択線ＳＥＬによってオンオフ制御がされるという点で、図９に示す第２類型の場合と共通する。
なお、第３類型の場合において、第１スイッチ回路２２内のトランジスタＴ４とＴ５の配置を入れ換えても構わないし、第２スイッチ回路２３内のトランジスタＴ１とＴ３の配置を入れ換えても良い。また、各スイッチ回路内のトランジスタ素子の数を増やすことも可能である。
更に、これら上述した第１〜第３類型において、ブースト容量素子Ｃｂｓｔの第２端子に選択線ＳＥＬが接続される構成が考えられる。これらを、第４〜第６類型と呼び、代表的な回路構成をそれぞれ図１３〜図１５に示す。これら各類型においても、第１〜第３類型と同様の変形回路が可能である。
［第２実施形態］
第２実施形態では、上述した各第１〜第６類型の回路を代表して、図６に示す第１類型の画素回路２Ａによるセルフリフレッシュ動作につき、図面を参照して説明する。なお、後述するように、他の類型の画素回路においても、第１類型の場合と同様にセルフリフレッシュ動作が実現可能である。
セルフリフレッシュ動作とは、常時表示モードにおける動作で、複数の画素回路２に対して、第１スイッチ回路２２と第２スイッチ回路２３と制御回路２４を所定のシーケンスで作動させ、画素電極２０の電位（これは内部ノードＮ１の電位でもある）を直前の書き込み動作で書き込まれた電位に同時に一括して復元させる動作である。セルフリフレッシュ動作は、上記画素回路２Ａ〜２Ｆによる本発明に特有の動作であり、従来のように通常の書き込み動作を行って画素電極２０の電位を復元させる「外部リフレッシュ動作」と比較して大幅な低消費電力化を可能とするものである。なお、上記「同時に一括して」の「同時」とは、一連のセルフリフレッシュ動作の時間幅を有する「同時」である。
ところで、従来においては、書き込み動作を行って、画素電極２０と対向電極８０の間の印加される液晶電圧Ｖｃｌの絶対値を維持しながら極性のみを反転させる動作（外部極性反転動作）が行われていた。この外部極性反転動作が行われると、極性が反転すると共に、液晶電圧Ｖｃｌの絶対値も直前の書き込み時の状態に更新される。つまり、極性反転とリフレッシュが同時に行われることとなる。このため、書き込み動作によって、極性を反転させずに液晶電圧Ｖｃｌの絶対値のみを更新させる目的でリフレッシュ動作を実行するということは通常はあまり行われないが、以下では、説明の都合上、セルフリフレッシュ動作と比較する観点から、このようなリフレッシュ動作のことを「外部リフレッシュ動作」と呼ぶこととする。
なお、外部極性反転動作によってリフレッシュ動作を実行する場合においても、書き込み動作が行われることには変わりない。つまり、この従来方法と比較した場合においても、本実施形態のセルフリフレッシュ動作によって大幅な低消費電力化が可能となるものである。
セルフリフレッシュ動作の対象となる画素回路２に接続する全てのゲート線ＧＬ、ソース線ＳＬ、選択線ＳＥＬ、リファレンス線ＲＥＦ、補助容量線ＣＳＬ、ブースト線ＢＳＴ、及び対向電極８０には、全て同じタイミングで電圧印加が行われる。そして、同一タイミング下では、全てのゲート線ＧＬに対して同一電圧が印加され、全てのリファレンス線ＲＥＦに対して同一電圧が印加され、全ての補助容量線ＣＳＬに対して同一電圧が印加され、全てのブースト線ＢＳＴに対して同一電圧が印加される。これらの電圧印加のタイミング制御は、図１に示す表示制御回路１１によって行われ、個々の電圧印加は、表示制御回路１１、対向電極駆動回路１２、ソースドライバ１３、ゲートドライバ１４によって行われる。
本実施形態の常時表示モードは、画素回路単位で２階調（２値）の画素データを保持するため、画素電極２０（内部ノードＮ１）に保持されている画素電圧Ｖ２０は、第１電圧状態と第２電圧状態の２つの電圧状態を示す。本実施形態では、上述の対向電圧Ｖｃｏｍと同様に、第１電圧状態を高レベル（５Ｖ)、第２電圧状態を低レベル（０Ｖ)として説明する。
セルフリフレッシュ動作の実行直前の状態において、画素電極２０が高レベル電圧に書き込まれている画素と、低レベル電圧に書き込まれている画素の双方が混在することが想定される。しかしながら、本実施形態のセルフリフレッシュ動作によれば、画素電極２０が高低いずれの電圧に書き込まれていても、同一のシーケンスに基づく電圧印加処理を行うことで、全ての画素回路に対するリフレッシュ動作を実行することができる。この内容につき、タイミング図及び回路図を参照して説明する。
なお、直前の書き込み動作で内部ノードＮ１に高レベル電圧が書き込まれており、当該高レベル電圧を復元させる場合を「ケースＡ」と呼び、直前の書き込み動作で内部ノードＮ１に低レベル電圧が書き込まれており、当該低レベル電圧を復元させる場合を「ケースＢ」と呼ぶ。
図１６に、第１類型のセルフリフレッシュ動作のタイミング図を示す。図１６に示すように、セルフリフレッシュ動作は、２つのフェーズＰ１，Ｐ２に分解される。各フェーズの開始時刻をそれぞれｔ１，ｔ２とする。図１６には、セルフリフレッシュ動作の対象となる画素回路２Ａに接続する全てのゲート線ＧＬ，ソース線ＳＬ，選択線ＳＥＬ，リファレンス線ＲＥＦ，補助容量線ＣＳＬ，ブースト線ＢＳＴの各電圧波形と、対向電圧Ｖｃｏｍの電圧波形を図示している。なお、本実施形態では、画素回路アレイの全画素回路が、セルフリフレッシュ動作の対象とする。
更に、図１６では、ケースＡ及びケースＢにおける内部ノードＮ１の画素電圧Ｖ２０、及び出力ノードＮ２の電圧ＶＮ２の各電圧波形、並びにトランジスタＴ１〜Ｔ４の各フェーズにおけるオンオフ状態を表示している。
なお、時刻ｔ１より前の時点で、ケースＡでは高レベル書き込みがなされており、ケースＢでは低レベル書き込みがなされているとする。
書き込み動作が実行された後、時間が経過すると、画素回路内の各トランジスタのリーク電流の発生に伴い、画素電圧Ｖ２０は変動する。ケースＡの場合、書き込み動作直後においては画素電圧Ｖ２０が５Ｖであったが、この値は時間が経過することで当初よりも低い値を示す。同様に、ケースＢの場合、書き込み動作直後においては画素電圧Ｖ２０が０Ｖであったが、この値が時間が経過することで当初よりも高い値を示す。時刻ｔ１の時点でケースＡの画素電圧Ｖ２０が５Ｖより少し低く、ケースＢの画素電圧Ｖ２０が０Ｖより少し高い値を示しているのは、このことを表わしている。
以下、各フェーズ毎に各線に印加する電圧レベルにつき、説明する。
《フェーズＰ１》
時刻ｔ１より開始されるフェーズＰ１では、ゲート線ＧＬ１にトランジスタＴ４が完全にオフ状態となるような電圧を印加する。ここでは−５Ｖとする。
また、ソース線ＳＬには、第１電圧状態に対応する電圧（５Ｖ）を印加する。そして、選択線ＳＥＬには、トランジスタＴ３が完全にオン状態となるような電圧を印加する。ここでは８Ｖとする。
対向電極８０に印加する対向電圧Ｖｃｏｍ、及び補助容量線ＣＳＬに印加する電圧は、０Ｖとする。これは０Ｖに限る趣旨ではなく、時刻ｔ１より前の時点における電圧値をそのまま維持するものとして良い。
リファレンス線ＲＥＦには、内部ノードＮ１の電圧状態が高レベル（ケースＡ）の場合にはトランジスタＴ２が非導通状態となり、低レベル（ケースＢ）の場合にはトランジスタＴ２が導通状態となるような電圧値を印加する。ここでは５Ｖとする。
第５実施形態で後述するように、書き込み動作時にはトランジスタＴ２は導通しているため、高レベル書き込みがなされるケースＡでは、ノードＮ１及びＮ２が高レベル電位（５Ｖ）となり、低レベル書き込みがなされるケースＢでは、ノードＮ１及びＮ２が低レベル電位（０Ｖ）となる。
書き込み動作が完了すると、トランジスタＴ２は非導通状態となるが、ノードＮ１はソース線ＳＬとは遮断されるため、引き続きノードＮ１及びＮ２の電位は保持される。すなわち、時刻ｔ１の直前におけるノードＮ１及びＮ２の電位は、ケースＡではほぼ５Ｖであり、ケースＢではほぼ０Ｖである。「ほぼ」というのは、リーク電流が発生したことによる電位の変動を考慮した記載である。
そして、時刻ｔ１でリファレンス線ＲＥＦに５Ｖを印加すると、ケースＡでは、ノードＮ１及びＮ２がほぼ５Ｖであるため、トランジスタＴ２のゲート−ソース間電圧Ｖｇｓがほぼ０Ｖとなって閾値電圧の２Ｖを下回り、非導通状態となる。これに対し、ケースＢでは、トランジスタＴ２のドレイン又はソースを構成するノードＮ１及びＮ２がほぼ０Ｖであるため、トランジスタＴ２のゲート−ソース間電圧Ｖｇｓがほぼ５Ｖとなって閾値電圧の２Ｖを上回り、導通状態となる。
なお、厳密にいえば、ケースＡの場合、トランジスタＴ２は完全に非導通である必要はなく、少なくともノードＮ２からＮ１に向かって導通しないような状態であれば良い。
ブースト線ＢＳＴには、ノードＮ１の電圧状態が高レベル（ケースＡ）の場合にはトランジスタＴ１が導通状態となり、低レベル（ケースＢ）の場合にはトランジスタＴ１が非導通状態となるような高レベル電圧を印加する。
ブースト線ＢＳＴは、ブースト容量素子Ｃｂｓｔの一端に接続されている。このため、ブースト線ＢＳＴに高レベル電圧を印加すると、ブースト容量素子Ｃｂｓｔの他端の電位、すなわち出力ノードＮ２の電位が突き上げられる。このように、ブースト線ＢＳＴに印加する電圧を上昇させることで出力ノードＮ２の電位を突き上げることを、以下では、「ブースト突き上げ」と呼ぶ。
上述したように、ケースＡの場合、時刻ｔ１においてトランジスタＴ２が非導通である。このため、ブースト突き上げによるノードＮ２の電位変動量は、ブースト容量ＣｂｓｔとノードＮ２に寄生する全容量の比率によって決定する。一例として、この比率を０．７とすると、ブースト容量素子の一方の電極がΔＶｂｓｔ上昇すれば、他方の電極すなわちノードＮ２は、ほぼ０．７ΔＶｂｓｔだけ上昇することとなる。
ケースＡの場合、時刻ｔ１において画素電圧Ｖ２０はほぼ５Ｖを示すため、トランジスタＴ１のゲート、すなわち出力ノードＮ２に、画素電圧Ｖ２０よりも閾値電圧２Ｖ以上高い電位を与えればトランジスタＴ１は導通する。本実施例では、時刻ｔ１においてブースト線ＢＳＴに印加する電圧を１０Ｖとする。この場合、出力ノードＮ２は７Ｖ上昇することとなる。時刻ｔ１の直前の時点でノードＮ２は、ノードＮ１とほぼ同電位（５Ｖ）を示すため、ブースト突き上げによって当該ノードＮ２は１２Ｖ程度を示す。よって、トランジスタＴ１にはゲートとノードＮ１の間に閾値電圧以上の電位差が生じるため、当該トランジスタＴ１が導通する。
他方、ケースＢの場合、時刻ｔ１においてトランジスタＴ２は導通している。つまり、ケースＡとは異なり、出力ノードＮ２と内部ノードＮ１が電気的に接続している。この場合、ブースト突き上げによる出力ノードＮ２の電位変動量は、ブースト容量Ｃｂｓｔ及びノードＮ２の全寄生容量に加えて、内部ノードＮ１の全寄生容量の影響を受ける。
内部ノードＮ１には、補助容量素子Ｃｓの一端、並びに液晶容量素子Ｃｌｃの一端が接続されており、この内部ノードＮ１に寄生する全容量Ｃｐは、ほぼ液晶容量Ｃｌｃと補助容量Ｃｓの和で表わされることは上述した通りである。そして、ブースト容量Ｃｂｓｔは液晶容量Ｃｐと比べてはるかに小さい値である。従って、これらの総容量に対するブースト容量の比率は極めて小さく、例えば０．０１以下程度の値となる。この場合、ブースト容量素子の一方の電極がΔＶｂｓｔ上昇すれば、他方の電極、すなわち出力ノードＮ２は、高々０．０１ΔＶｂｓｔ程度しか上昇しない。つまり、ケースＢの場合、ΔＶｂｓｔ＝１０Ｖとしても、出力ノードＮ２の電位ＶＮ２はほとんど上昇しないこととなる。
ケースＢの場合、直前の書き込み動作で低レベル書き込みがされているため、出力ノードＮ２は時刻ｔ１の直前においてはほぼ０Ｖを示している。従って、時刻ｔ１でブースト突き上げを行っても、トランジスタＴ１のゲートには同トランジスタを導通させるに十分な電位が与えられない。つまり、ケースＡと異なり、トランジスタＴ１は依然として非導通状態を示す。
なお、ケースＢの場合、時刻ｔ１の直前における出力ノードＮ２の電位は、必ずしも０Ｖである必要はなく、少なくともＴ１が導通しないような電位であれば良い。同様にケースＡの場合、時刻ｔ１の直前におけるノードＮ１の電位は、必ずしも５Ｖである必要はなく、トランジスタＴ２が非導通状態の下でブースト突き上げがされることで、トランジスタＴ１が導通するような電位であれば良い。
ケースＡの場合、ブースト突き上げがされることで、トランジスタＴ１が導通する。また、選択線ＳＥＬに高レベル電圧が印加されてトランジスタＴ３が導通しているため、第２スイッチ回路２３は導通する。よって、ソース線ＳＬに印加された第１電圧状態を示す高レベル電圧が、当該第２スイッチ回路２３を介して内部ノードＮ１に与えられる。これにより、内部ノードＮ１の電位、すなわち画素電圧Ｖ２０は第１電圧状態に復帰する。図１６において、時刻ｔ１から少しだけ時間経過した時点で、画素電圧Ｖ２０の値が５Ｖに復帰しているのは、このことを示している。
一方、ケースＢの場合、ブースト突き上げがされても依然としてトランジスタＴ１は導通しないため、第２スイッチ回路２３は非導通状態である。よって、ソース線ＳＬに印加された高レベル電圧が、当該第２スイッチ回路２３を介してノードＮ１に与えられるということはない。つまり、ノードＮ１の電位は依然として時刻ｔ１の時点とほぼ同レベルの値、すなわちほぼ０Ｖを示すこととなる。
以上のように、フェーズＰ１では、第１電圧状態に書き込まれていた画素電圧Ｖ２０（ケースＡ）のリフレッシュ動作が行われる。
《フェーズＰ２》
時刻ｔ２より開始されるフェーズＰ２では、ゲート線ＧＬ，リファレンス線ＲＥＦ，補助容量線ＣＳＬに印加する電圧、並びに対向電圧Ｖｃｏｍを、フェーズＰ１と引き続き同じ値とする。
ソース線ＳＬに印加する電圧を第２電圧状態（０Ｖ）に低下させる。
選択線ＳＥＬには、トランジスタＴ３が非導通状態となるような電圧を印加する。ここでは−５Ｖとする。これにより、第２スイッチ回路２３は非導通となる。
ブースト線ＢＳＴに印加する電圧を、ブースト突き上げを行う前の状態に低下させる。ここでは０Ｖとする。ブースト線ＢＳＴの電圧が低下することで、ノードＮ１の電位は突き下げされる。
フェーズＰ２においても、ケースＢの場合にはトランジスタＴ２が導通状態であるこのため、ブースト線ＢＳＴの電圧が変化しても、ノードＮ２の電位にはほとんど影響しない。すなわち、ほぼ０Ｖを維持する。ノードＮ１もノードＮ２と同電位を示す。
フェーズＰ２では、フェーズＰ１よりもはるかに長い時間同一の電圧状態が維持される。この間、ソース線ＳＬには低レベル電圧（０Ｖ）が印加されている。このため、この間のリーク電流の発生により、ケースＢの画素電圧Ｖ２０は、０Ｖに接近する方向に経時的に変化する。つまり、時刻ｔ１の直前の時点において、ケースＢにおける画素電圧Ｖ２０の電位が０Ｖより高い電位であっても、フェーズＰ２の期間にこの電位が０Ｖに向かう方向に変化する。
一方で、ケースＡの場合、フェーズＰ１によって画素電圧Ｖ２０の電位は５Ｖに復帰したが、その後のリーク電流の存在によって、時間経過と共に徐々に減少する。
以上のように、フェーズＰ２では、第２電圧状態に書き込まれていた画素電圧Ｖ２０（ケースＢ）を、徐々に０Ｖに近づける動作が行われる。いわば第２電圧状態に書き込まれていた画素電圧Ｖ２０のリフレッシュ動作が行われる。
その後は、このフェーズＰ１とＰ２を繰り返すことで、ケースＡ及びＢの双方の画素電圧Ｖ２０を直前の書き込み状態に復帰させることができる。
従来のように、ソース線ＳＬを介した電圧印加による書き込みによってリフレッシュ動作を行う場合、ゲート線ＧＬを１本ずつ垂直方向に走査する必要がある。このため、ゲート線ＧＬに対しゲート線の数（ｎ）だけ高レベル電圧を印加する必要がある。また、直前の書き込み動作において書き込まれた電位レベルと同一の電位レベルを、各ソース線ＳＬに印加する必要があるため、ソースドライバ１３を最大ｎ回駆動する必要がある。
これに対し、本実施形態によれば、リファレンス線ＲＥＦには一定の電圧を与えておきながら、ソース線ＳＬ、選択線ＳＥＬ、及びブースト線ＢＳＴに対してはそれぞれ同時に１回のパルス電圧を印加し、その後に低レベル電位を維持するのみで、全ての画素に対し、画素電極２０の電位を書き込み動作時の電位状態に復帰することが可能となる。つまり、１フレーム期間内において、各画素の画素電極２０の電位を復帰させるために、各線に印加する印加電圧を変化させる回数は１回で足りる。この間、全てのゲート線ＧＬには低レベル電圧を印加し続けるのみで良い。
よって、本実施形態のセルフリフレッシュ動作によれば、通常の外部リフレッシュ動作と比べ、ゲート線ＧＬに対する電圧印加、及びソース線ＳＬに対する電圧印加の回数を大幅に削減でき、更には、その制御内容も簡素化できる。このため、ゲートドライバ１４及びソースドライバ１３の消費電力量を大きく削減することができる。
本実施形態のセルフリフレッシュ動作をまとめると、以下のようになる。まず、フェーズＰ１〜Ｐ２にかけて第１スイッチ回路２２は非導通としておく。そして、フェーズＰ１では、ケースＡの場合には第２スイッチ回路２３を導通させて、第１電圧状態に対応する高レベル電圧をソース線ＳＬから内部ノードＮ１に与える一方、ケースＢの場合には第２スイッチ回路２３を非導通にして前記高レベル電圧を内部ノードＮ１に与えない。フェーズＰ２では、ケースＡ，Ｂ共に第２スイッチ回路２３を非導通として、ソース線ＳＬに低レベル電圧を与える。
これを踏まえると、図１６と同じタイミング図を第２〜第３類型の回路にも適用することで、全く同じセルフリフレッシュ動作が実現できることは理解できる。
また、図１６を見れば、選択線ＳＥＬとブースト線ＢＳＴには、同一のタイミングで電圧パルスが印加されていることが分かる。選択線ＳＥＬには、フェーズＰ１ではトランジスタＴ３を導通し、フェーズＰ２では非導通とする電圧を与えれば良い。よって、ブースト線ＢＳＴの印加電圧を、そのまま選択線ＳＥＬに印加することで、第４〜第６類型の画素回路にもセルフリフレッシュ動作が実現できる。このときのタイミング図を図１７に示す。なお、動作内容は第１類型と共通するため、説明を割愛する。なお、図１７において、ＳＥＬに印加する電圧のうち、低レベル電圧値としては、トランジスタＴ３のゲートに与えることで、トランジスタＴ３を完全にオフにできるような範囲内であれば良い。また、高レベル電圧値としては、トランジスタＴ３のゲートに与えることで、当該トランジスタの一方の端子に＋５Ｖが印加された状態下でオンにでき、且つケースＡの場合に出力ノードＮ２の電位が突き上げられることでトランジスタＴ１をオンにできるようなできるような範囲内であれば良い。
［第３実施形態］
第３実施形態では、上述した各第１〜第６類型の回路を代表して、図６に示す第１類型の画素回路２Ａによるセルフ極性反転動作につき、図面を参照して説明する。なお、後述するように、他の類型の画素回路においても、第１類型の場合と同様にセルフ極性反転動作が実現可能である。
セルフ極性反転動作とは、常時表示モードにおける動作で、複数の画素回路２に対して、第１スイッチ回路２２と第２スイッチ回路２３と制御回路２４を所定のシーケンスで作動させ、画素電極２０と対向電極８０の間に印加されている液晶電圧Ｖｌｃの極性を、その絶対値を保持したまま、同時に一括して反転させる動作である。セルフ極性反転動作は、上記画素回路２Ａ〜２Ｆによる本発明に特有の動作で、従来の「外部極性反転動作」に対して大幅な低消費電力化を可能とするものである。なお、上記「同時に一括して」の「同時」とは、一連のセルフ極性反転動作の時間幅を有する「同時」である。
セルフ極性反転動作の対象となる画素回路２に接続する全てのゲート線ＧＬ、ソース線ＳＬ、選択線ＳＥＬ、リファレンス線ＲＥＦ、補助容量線ＣＳＬ、ブースト線ＢＳＴ、及び対向電極８０には、全て同じタイミングで同じ電圧が印加される。この電圧印加のタイミング制御は、図１に示す表示制御回路１１によって行われ、個々の電圧印加は、表示制御回路１１、対向電極駆動回路１２、ソースドライバ１３、ゲートドライバ１４によって行われる。
セルフ極性反転動作の対象となる画素回路２に接続する全てのゲート線ＧＬ、ソース線ＳＬ、選択線ＳＥＬ、リファレンス線ＲＥＦ、補助容量線ＣＳＬ、ブースト線ＢＳＴ、及び対向電極８０には、全て同じタイミングで電圧印加が行われる。そして、同一タイミング下では、全てのゲート線ＧＬに対して同一電圧が印加され、全てのリファレンス線ＲＥＦに対して同一電圧が印加され、全ての補助容量線ＣＳＬに対して同一電圧が印加され、全てのブースト線ＢＳＴに対して同一電圧が印加される。これらの電圧印加のタイミング制御は、表示制御回路１１によって行われ、個々の電圧印加は、表示制御回路１１、対向電極駆動回路１２、ソースドライバ１３、ゲートドライバ１４によって行われる。
ところで、液晶電圧Ｖｌｃは、対向電極８０の対抗電圧Ｖｃｏｍ、画素電極２０に保持されている画素電圧Ｖ２０により、以下の数２で表わされる。
（数２）
Ｖｌｃ＝Ｖ２０−Ｖｃｏｍ
また、本実施形態の常時表示モードは、第２実施形態と同様、画素電圧Ｖ２０は、第１電圧状態と第２電圧状態の２つの電圧状態を示し、第１電圧状態を高レベル（５Ｖ）、第２電圧状態を低レベル（０Ｖ）として説明する。このとき、液晶電圧Ｖｌｃは、画素電圧Ｖ２０と対向電圧Ｖｃｏｍが異なる場合は、＋５Ｖまたは−５Ｖとなり、画素電圧Ｖ２０と対向電圧Ｖｃｏｍが同電圧の場合は、０Ｖとなる。
つまり、セルフ極性反転動作によって、液晶電圧Ｖｌｃ＝＋５Ｖの画素回路２は、液晶電圧Ｖｌｃ＝−５Ｖとなり、液晶電圧Ｖｌｃ＝−５Ｖの画素回路２は、液晶電圧Ｖｌｃ＝＋５Ｖとなり、液晶電圧Ｖｌｃ＝０Ｖの画素回路２は、液晶電圧Ｖｌｃ＝０Ｖが維持される。
より具体的には、セルフ極性反転動作によって、対向電圧Ｖｃｏｍ及び画素電圧Ｖ２０が、高レベル（５Ｖ）から低レベル（０Ｖ）、或いは低レベル（０Ｖ）から高レベル（５Ｖ）へ遷移する。以下では、対向電圧Ｖｃｏｍが低レベル（０Ｖ）から高レベル（５Ｖ）へ遷移する場合について説明する。そして、この場合に、セルフ極性反転動作前に画素電極２０が高レベル状態に書き込まれていた場合を「ケースＡ」，低レベル状態に書き込まれていた場合を「ケースＢ」とする。このとき、ケースＡでは、セルフ極性反転動作によって、画素電圧Ｖ２０が高レベルから低レベルと遷移し、ケースＢではと低レベルから高レベルへ遷移する。
図１８に、第１類型の画素回路のセルフ極性反転動作のタイミング図を示す。図１８に示すように、セルフ極性反転動作は、９つのフェーズＰ１０〜Ｐ１８に分解される。各フェーズの開始時刻をそれぞれｔ１０，ｔ１１，……，ｔ１８とする。図１８には、セルフ極性反転動作の対象となる画素回路２Ａに接続する全てのゲート線ＧＬ，ソース線ＳＬ，選択線ＳＥＬ，リファレンス線ＲＥＦ，補助容量線ＣＳＬ，ブースト線ＢＳＴの各電圧波形と、対向電圧Ｖｃｏｍの電圧波形を図示している。なお、本実施形態では、画素回路アレイの全画素回路が、セルフ極性反転動作の対象とする。
また、図１８には、ケースＡ及びケースＢにおけるノードＮ１の画素電圧Ｖ２０と出力ノードＮ２の電圧ＶＮ２の各電圧波形、並びにトランジスタＴ１〜Ｔ４の各フェーズにおけるオンオフ状態を表示している。
《フェーズＰ１０》
時刻ｔ１０より開始されるフェーズＰ１０では、セルフ極性反転動作のための初期状態設定を行う。
ゲート線ＧＬには、トランジスタＴ４が完全にオフ状態となるような電圧を印加する。ここでは−５Ｖとする。また、ソース線ＳＬには、第２電圧状態に対応する電圧（０Ｖ）を印加しておく。
選択線ＳＥＬには、トランジスタＴ３が完全にオフ状態となるような電圧を印加する。ここでは−５Ｖとする。また、ブースト線ＢＳＴには０Ｖを印加する。
対向電極８０に印加する対向電圧Ｖｃｏｍ，及び補助容量線ＣＳＬに印加する電圧は、０Ｖとする。なお、本実施形態では、補助容量線ＣＳＬに印加する電圧を０Ｖで固定するが、０Ｖに限定する趣旨ではない。なお、対向電圧Ｖｃｏｍは、後のフェーズにおいて極性反転を行うべく５Ｖに変化する。
リファレンス線ＲＥＦには、ノードＮ１の電圧状態が高レベル（ケースＡ）の場合にはトランジスタＴ２が非導通状態となり、低レベル（ケースＢ）の場合にはトランジスタＴ２が導通状態となるような電圧値を印加する。ここでは５Ｖとする。
ところで、トランジスタＴ４を完全にオフ状態とするためのゲート線ＧＬに印加する電圧値として、負電圧である−５Ｖを使用する理由は、非導通状態の第１スイッチ回路２２において、液晶電圧Ｖｌｃの電圧が維持されたまま、画素電圧Ｖ２０が、対向電圧Ｖｃｏｍの電圧変化に伴い、負電圧に遷移する可能性があり、当該状態で、非導通状態の第１スイッチ回路２２が不必要に導通状態となるのを防止するためである。なお、常時表示モードでは、ソース線ＳＬの電圧が第１電圧状態（５Ｖ）または第２電圧状態（０Ｖ）であるので、内部ノードＮ１の電圧が負電圧となっても、第２スイッチ回路２３のトランジスタＴ１が逆バイアスのダイオードとして機能するので、選択線ＳＥＬの電圧を、必ずしもゲート線ＧＬと同様に負電圧に制御してトランジスタＴ３をオフ状態とする必要はない。
《フェーズＰ１１》
時刻ｔ１１より開始されるフェーズＰ１１では、ソース線ＳＬの印加電圧を、第１電圧状態（５Ｖ）にシフトする。
そして、選択線ＳＥＬには、トランジスタＴ３が完全にオン状態となるような電圧を印加する。ここでは８Ｖとする。
そして、ブースト線ＢＳＴには、ケースＡの場合にノードＮ２の電位が突き上げられることで、トランジスタＴ１が導通状態を示すような高レベル電圧を印加する。ここでは１０Ｖとする。なお、ケースＢの場合には、トランジスタＴ２が導通しているため、ブースト突き上げによってもノードＮ２の電位がほとんど上昇せず、トランジスタＴ１は非導通のままである。従って、ケースＡでは第２スイッチ回路２３が導通し、ケースＢでは第２スイッチ回路２３が非導通である。また、両ケースともに第１スイッチ回路２２は非導通である。
なお、フェーズＰ１０の時点で、ケースＡにおけるノードＮ２の電位が、トランジスタＴ１を導通可能なレベルである場合には、このブースト線ＢＳＴへの高レベル電圧印加動作を必ずしも行う必要はない。この場合については詳細を第４実施形態で説明する。
《フェーズＰ１２》
時刻ｔ１２より開始されるフェーズＰ１２では、リファレンス線ＲＥＦの電圧を低レベルにし、トランジスタＴ２をケースＡ，Ｂによらず非導通とする。これにより、ケースＡ，Ｂによらず、出力ノードＮ２が内部ノードＮ１から遮断される。ケースＡでは、フェーズＰ１１におけるブースト突き上げによって出力ノードＮ２の電位ＶＮ２が高レベルを示しており、他方、ケースＢではブースト突き上げの影響を受けず、出力ノードＮ２の電位ＶＮ２は低レベル電位（ほぼ０Ｖ）を示している。トランジスタＴ２が非導通とされたことで、ノードＮ１の電位が変化しても、ノードＮ２には前記の電位が保持される。
《フェーズＰ１３》
時刻ｔ１３より開始されるフェーズＰ１３では、対向電圧Ｖｃｏｍを高レベル（５Ｖ）へシフトさせる。
これによって対向電極８０の電位が上昇し、液晶容量素子Ｃｌｃの他方の電極、すなわち画素電極２０の電位も一部上昇する。このときの電位変動量は、ノードＮ１に寄生する全寄生容量に対する液晶容量Ｃｌｃの比率によって決定される。液晶容量Ｃｌｃと補助容量Ｃｓは、他の寄生容量に比べて十分大きく、実際には液晶容量Ｃｌｃと補助容量Ｃｓの総容量に対する液晶容量Ｃｌｃの比率によって決定される。ここでは、一例としてこの比率を０．２とする。この場合、対向電極８０の電位変動量をΔＶｃｏｍとすると、０．２ΔＶｃｏｍだけ画素電極２０の電位が上昇する。いまΔＶｃｏｍ＝５Ｖであるため、時刻ｔ１３の時点で、画素電極２０の電位Ｖ２０は、ケースＡ，Ｂのそれぞれ約１Ｖ程度上昇する。
しかし、ケースＡの場合、第２スイッチ回路２３が導通している。このため、５Ｖから少し電位が上昇しているノードＮ１から、５Ｖが印加されているソース線ＳＬに向かう電流が生じる。これにより、時間経過と共に画素電圧Ｖ２０は５Ｖに向かって低下する。一方、ケースＢの場合には、第２スイッチ回路２３が非導通であるため、このような現象は生じない。
この結果、フェーズＰ１３において、液晶電圧Ｖｌｃの絶対値は、ケースＡの場合最大でほぼ１Ｖであり、ケースＢの場合はほぼ４Ｖとなる。ところで、時刻ｔ１０の直前において、液晶電圧Ｖｌｃの絶対値は、ケースＡの場合は５Ｖであり、ケースＢの場合は０Ｖであった。つまり、フェーズＰ１３では、ケースＡ，Ｂ共に、時刻ｔ１０の時点から比べて液晶電圧Ｖｌｃの絶対値が異なる値となる。このため、理論的には、この時点以後、表示される画像に変化が生じる。しかしながら、最終的に極性反転が完了するまでの期間を短くすることで、当該表示状態の一時的な変化が短時間に抑えられ、人間の視覚には感知できない程度に、液晶電圧Ｖｌｃの平均値の変動が極めて微小となる。例えば、各フェーズの期間を３０μ秒程度に設定した場合は、当該表示状態の一時的な変化は人間の視覚上無視されるため、問題はない。
《フェーズＰ１４》
時刻ｔ１４より開始されるフェーズＰ１４では、ゲート線ＧＬに高レベル電圧を印加し、トランジスタＴ４を導通させる。ここでは８Ｖとする。フェーズＰ１４により第１スイッチ回路２２が導通状態となる。
ケースＡでは、画素電圧Ｖ２０は、フェーズＰ１３から引き続き５Ｖを示す。一方、ケースＢでは、フェーズＰ１４によって第１スイッチ回路２３が導通するため、この第１スイッチ回路２３を介してソース線ＳＬの高レベル電圧が内部ノードＮ１に与えられ、画素電圧Ｖ２０は５Ｖを示す。すなわち、ケースＡ，Ｂによらず、フェーズＰ１３では画素電圧Ｖ２０は第１電圧状態となる。
《フェーズＰ１５》
時刻ｔ１５より開始されるフェーズＰ１５では、ゲート線ＧＬに再び低レベル電圧を印加し、トランジスタＴ４を非導通とする。これにより、第１スイッチ回路２２が非導通状態となる。一方、第２スイッチ回路２３においては、引き続きケースＡの場合のみ導通し、ケースＢの場合は非導通である。
このとき、トランジスタＴ４が完全にオフ状態となることで、トランジスタＴ４のゲートと内部ノードＮ１との間の容量結合によって、内部ノードＮ１の第１電圧状態（５Ｖ）が変動する場合には、補助容量線ＣＳＬの電圧を調整し、第２容量素子Ｃ２を介した容量結合によって、内部ノードＮ１の当該電圧変動を補償するようにしても良い。
《フェーズＰ１６》
時刻ｔ１６より開始されるフェーズＰ１６では、ソース線ＳＬに第２電圧状態に対応する低レベル電圧（０Ｖ）を印加する。
ケースＡの場合、第２スイッチ回路２３が導通しているため、高レベル電位を示している内部ノードＮ１から第２スイッチ回路２３を介してソース線ＳＬに向かう電流が発生し、ノードＮ１は第２電圧状態を示すソース線ＳＬと同電位となる。すなわち、画素電圧Ｖ２０は０Ｖに低下する。
一方、ケースＢの場合には、第２スイッチ回路２３が非導通である。また、当然に第１スイッチ回路２２も非導通である。よって、ノードＮ１はソース線ＳＬと電気的に接続されておらず、ケースＡのようにノードＮ１からソース線ＳＬに向かう電流は生じない。よって、引き続き画素電圧Ｖ２０は５Ｖを保持する。
この時点で、ケースＡの場合には液晶電圧Ｖｌｃに−５Ｖが印加され、ケースＢの場合には±０Ｖが印加される。よって、極性反転が完了し、これ以後、表示される画像が、セルフ極性反転動作の開始直前に表示されていた画像に復帰する。フェーズＰ１７以後は、このＶｌｃの絶対値は変化しないため、表示される画像に変化は生じない。
《フェーズＰ１７》
時刻ｔ１７より開始されるフェーズＰ１７では、ブースト線ＢＳＴの印加電圧を低レベル電圧（０Ｖ）に戻し、選択線ＳＥＬについても低レベル電圧を印加してトランジスタＴ３を非導通状態とする。トランジスタＴ２は非導通状態であるため、ブースト線ＢＳＴの電圧低下によって、出力ノードＮ２の電位も引き下げられる。
ケースＡの場合、フェーズＰ１６の時点で、出力ノードＮ２の電位ＶＮ２は約１０Ｖである。このため、フェーズＰ１７では７Ｖ程度低下して３Ｖ程度となる。
一方、ケースＢの場合、フェーズＰ１６の時点で、出力ノードＮ２の電位ＶＮ２は約０Ｖである。よって、ケースＡと同様に、ここから７Ｖ低下した、約−７Ｖに向かってＶＮ２は低下を始める。しかし、このとき、トランジスタＴ２のゲート電位が０Ｖであるため、出力ノードＮ２の負電位の絶対値がトランジスタＴ２の閾値電圧Ｖｔｈより大きくなると、トランジスタＴ２が内部ノードＮ１から出力ノードＮ２に向かう方向に導通する。この結果、出力ノードＮ２の電位ＶＮ２は、その後上昇を開始する。この電位ＶＮ２は、トランジスタＴ２がカットオフする値まで、すなわちゲート電位から閾値電圧Ｖｔｈを低下させた値まで上昇した後、停止する。本実施例では、トランジスタＴ２の閾値電圧Ｖｔｈが２Ｖであるため、ＶＮ２は−２Ｖ付近まで上昇した後、停止する。
《フェーズＰ１８》
時刻ｔ１８より開始されるフェーズＰ１８では、リファレンス線ＲＥＦの電圧を、フェーズＰ１０の５Ｖに戻す。
ケースＡの場合、時刻ｔ１８の直前において、トランジスタＴ２のソースとなる内部ノードＮ１の電位が０Ｖであるため、トランジスタＴ２のゲートとの電位差Ｖｇｓが閾値電圧Ｖｔｈ以上となる。このため、トランジスタＴ２が出力ノードＮ２から内部ノードＮ１に向かう方向に導通状態となる。出力ノードＮ２と比較して内部ノードＮ１の寄生容量は十分大きいため、出力ノードＮ２の電位ＶＮ２は内部ノードＮ１の電位Ｖ２０に引きつけられ、０Ｖに向かって低下する。一方、内部ノードＮ１の電位はほとんど変化せず、依然として０Ｖを維持する。
ケースＢの場合も、時刻ｔ１８の直前において、トランジスタＴ２のソースとなる出力ノードＮ２の電位が−２Ｖであるため、トランジスタＴ２のゲートとの電位差Ｖｇｓが閾値電圧Ｖｔｈ以上となる。このため、トランジスタＴ２が内部ノードＮ１から出力ノードＮ２に向かって導通状態となる。これにより、出力ノードＮ２の電位ＶＮ２は、トランジスタＴ２がカットオフする値まで、すなわちゲート電位（５Ｖ）から閾値電圧Ｖｔｈだけ低下させた値まで上昇した後、停止する。本実施形態では、閾値電圧Ｖｔｈが２Ｖであるため、ＶＮ２の値は３Ｖ付近まで上昇した後、停止する。この値は、ケースＡにおける時刻ｔ１０時のＶＮ２の値に対応している。
従来の外部極性反転動作による場合には、ゲート線ＧＬを１本ずつ垂直方向に走査する必要があるため、ゲート線ＧＬに対しゲート線の数（ｎ）だけ高レベル電圧を印加する必要があり、更には、ソースドライバ１３においても最大ｎ回の駆動が必要であった。これに対し、本実施形態の方法によれば、フェーズＰ１０〜Ｐ１８に係る各電圧印加ステップを、全ての画素に対して共通に行うことで、対向電圧Ｖｃｏｍを高レベルと低レベルの間で切り換えながら、液晶電圧Ｖｌｃの極性を反転させることができる。従って、ゲート線ＧＬに対する電圧印加、及びソース線ＳＬに対する電圧印加の回数を大幅に削減できるため、ゲートドライバ１４及びソースドライバ１３の消費電力量を大きく削減することができる。
なお、図１８では、対向電圧Ｖｃｏｍが低レベル（０Ｖ）から高レベル（５Ｖ）へ遷移する場合について説明したが、高レベル（５Ｖ）から低レベル（０Ｖ）へ遷移する場合も、その遷移タイミングは同じで、フェーズＰ１３が開始すると（ｔ１３）、当該遷移が行われる。
このとき、極性反転前の時点で、ケースＡの場合は液晶電圧Ｖｌｃが±０Ｖであり、ケースＢの場合は−５Ｖである。そして、ケースＡの場合、フェーズＰ１６の時点で画素電圧Ｖ２０が第２電圧状態（０Ｖ）となり、液晶電圧Ｖｌｃが±０Ｖに復帰する。また、ケースＢの場合、フェーズＰ１４において強制的に画素電圧Ｖ２０が第１電圧状態となり、液晶電圧Ｖｌｃが＋５Ｖになる。すなわち、−５Ｖから＋５Ｖに変化しており、極性反転が実行されている。
本実施形態のセルフ極性反転動作をまとめると、以下のようになる。
まず、フェーズＰ１０〜Ｐ１３にかけて第１スイッチ回路２２は非導通としておく。フェーズＰ１１では、ブースト突き上げを行うことで、トランジスタＴ２が非導通であるケースＡのみ、トランジスタＴ１を導通させる。そして、ソース線ＳＬの電圧を第１電圧状態（５Ｖ）とし、ケースＡの場合のみ第２スイッチ回路２３を導通することで、内部ノードＮ１を第１電圧状態（５Ｖ）とする。そして、フェーズＰ１２ではケースＡ，Ｂ共にトランジスタＴ２を非導通とする。そして、フェーズＰ１３でＶｃｏｍの極性を反転させた後、フェーズＰ１４で第１スイッチ回路２２を導通させる。これにより、内部ノードＮ１を両ケース共に第１電圧状態（５Ｖ）とする。
その後、フェーズＰ１５で第１スイッチ回路２２を非導通とした後、フェーズＰ１６でソース線ＳＬの電圧を第２電圧状態（０Ｖ）にする。これにより、第２スイッチ回路２３が導通しているケースＡの場合のみ、内部ノードＮ１が第２電圧状態（０Ｖ）となる。ケースＢは、この時点で第１スイッチ回路２２と第２スイッチ回路２３が共に非導通であるため、内部ノードＮ１は第１電圧状態（５Ｖ）のまま保持される。
そして、フェーズＰ１７で、ケースＡの第２スイッチ回路２３を非導通とし、フェーズＰ１８で、第２トランジスタＴ２の導通状態をフェーズＰ１０の時点に戻す。
これを踏まえると、図１８と同じタイミング図を第２〜第３類型の回路にも適用することで、全く同じセルフ極性反転動作が実現できることは理解できる。
また、図１８を見れば、選択線ＳＥＬとブースト線ＢＳＴには、同一のタイミングで電圧パルスが印加されていることが分かる。選択線ＳＥＬには、フェーズＰ１１〜Ｐ１６ではトランジスタＴ３を導通し、フェーズＰ１７〜Ｐ１８では非導通とする電圧を与えれば良い。よって、図１８に示すブースト線ＢＳＴの印加電圧を、そのまま選択線ＳＥＬに印加することで、第４〜第６類型の画素回路にもセルフ極性反転動作が実現できる。このときのタイミング図を図１９に示す。なお、動作内容は第１類型と共通するため、説明を割愛する。
なお、本実施形態の方法による場合、フェーズＰ１４で両ケースＡ，Ｂ共に内部ノードＮ１を第１電圧状態に移行させるため、フェーズＰ１４より前の段階ではソース線ＳＬへの印加電圧を必ずしも第１電圧状態としなくても良い。ただし、図１８，図１９のタイミング図のように、ブースト線ＢＳＴ及び選択線ＳＥＬの印加電圧をフェーズＰ１１で高レベルとした場合、この時点でケースＡにおいては第２スイッチ回路２３が導通する。このため、これ以後においてソース線ＳＬに第２電圧状態（０Ｖ）が印加されている場合、ケースＡの内部ノードＮ１が第１電圧状態（５Ｖ）から第２電圧状態（０Ｖ）に低下してしまう。
フェーズＰ１４で再び第１電圧状態（０Ｖ）に強制的に復帰されるため、このような動作を行っても極性反転は正しく実行されるが、上述した方法による場合に比べると、内部ノードＮ１の電位が大きく変動してしまう。フェーズＰ１１においてブースト線ＢＳＴ及び選択線ＳＥＬの印加電圧を高レベルとする方法による場合において、セルフ極性反転動作期間中における内部ノードＮ１の変動を少しでも抑制するためには、このフェーズＰ１１の時点でソース線ＳＬへの印加電圧を第１電圧状態（５Ｖ）としておくことが好ましい。
また、ブースト線ＢＳＴと選択線ＳＥＬを別々に有する構成の場合、選択線ＳＥＬの印加電圧は、ケースＡのみ第２スイッチ回路２３を介して内部ノードＮ１を第２電圧状態とするフェーズＰ１６のみ高レベル電圧とし、他の期間は低レベル電圧としても良い。この場合のタイミング図の一例を図２０に示す（第１類型の画素回路２Ａの場合）。この場合は、ブースト線ＢＳＴへの高レベル電圧印加と、選択線ＳＥＬへの高レベル電圧印加のタイミングを変えることができるため、ケースＡの場合においてもブースト突き上げ時に第２スイッチ回路２３を非導通とさせることが可能である。従って、ソース線ＳＬへの印加電圧をフェーズＰ１４より前の段階で第１電圧状態（０Ｖ）としても、ケースＡにおける内部ノードＮ１の電位変動を伴うことはない。
なお、第２，第３類型の画素回路の場合には、フェーズＰ１４の時点でトランジスタＴ３を導通させる必要がある。このため、フェーズＰ１４〜Ｐ１６の間、選択線ＳＥＬに高レベル電圧を印加するものとすれば良い（図２１参照）。
また、フェーズＰ１３の対向電圧Ｖｃｏｍの反転は、フェーズＰ１４におけるゲート線ＧＬへの高レベル電圧印加の終了前までに行えば良い。リファレンス線ＲＥＦの印加電圧を立ち下げた時刻ｔ１２以後、ゲート線ＧＬの印加電圧を立ち下げる時刻ｔ１５より前の間に、対向電圧Ｖｃｏｍを反転することができる。
［第４実施形態］
第４実施形態では、第３実施形態とは異なるシーケンスに基づいてセルフ極性反転を行う場合につき図面を参照して説明する。なお、本実施形態でも、第３実施形態と同様、図６に示す第１類型の画素回路２Ａを代表して説明する。
第３実施形態と同様、セルフ極性反転動作の対象となる画素回路２に接続する全てのゲート線ＧＬ、ソース線ＳＬ、選択線ＳＥＬ、リファレンス線ＲＥＦ、補助容量線ＣＳＬ、ブースト線ＢＳＴ、及び対向電極８０には、全て同じタイミングで電圧印加が行われる。そして、同一タイミング下では、全てのゲート線ＧＬに対して同一電圧が印加され、全てのリファレンス線ＲＥＦに対して同一電圧が印加され、全ての補助容量線ＣＳＬに対して同一電圧が印加され、全てのブースト線ＢＳＴに対して同一電圧が印加される。
図２２に、本実施形態のセルフ極性反転動作のタイミング図を示す。図２２に示すように、セルフ極性反転動作は、８つのフェーズＰ２０〜Ｐ２７に分解される。各フェーズの開始時刻をそれぞれｔ２０，ｔ２１，……，ｔ２７とする。図２２の表示項目は図１８と同様である。なお、第３実施形態と共通する箇所は、適宜説明を割愛する。
《フェーズＰ２０》
時刻ｔ２０より開始されるフェーズＰ２０では、セルフ極性反転動作開始前の初期状態設定動作を行う。
ゲート線ＧＬ，ソース線ＳＬ，選択線ＳＥＬ，ブースト線ＢＳＴ，補助容量線ＣＳＬの印加電圧、及び対向電圧Ｖｃｏｍは第３実施形態のフェーズＰ１０と同様にする。
リファレンス線ＲＥＦには、内部ノードＮ１の電圧状態にかからわず、トランジスタＴ２が導通状態となるような電圧値を印加する。必然的に、第３実施形態のフェーズＰ１０よりも高い電圧となる。ここでは、８Ｖとする。これにより、ケースＡ，Ｂの双方において、トランジスタＴ２は導通状態を示す。
これにより、ケースＡ，Ｂ双方において、ノードＮ１及びＮ２が同電位を示す。ケースＡでは両ノードが第１電圧状態を示し、ケースＢでは両ノードが第２電圧状態を示す。このとき、トランジスタＴ１はカットオフ状態を示す。
《フェーズＰ２１》
時刻ｔ２１より開始されるフェーズＰ２１では、リファレンス線ＲＥＦを低レベル（０Ｖ）とし、各ケースＡ，Ｂ双方において、トランジスタＴ２をオフとする。これにより、両ケースＡ，Ｂともに、出力ノードＮ２が内部ノードＮ１から遮断される。
《フェーズＰ２２》
時刻ｔ２２より開始されるフェーズＰ２２では、対向電圧Ｖｃｏｍを高レベル（５Ｖ）へシフトさせる。これにより、フェーズＰ１３と同様、ケースＡ，Ｂの双方において、画素電極２０の電位Ｖ２０がそれぞれ約１Ｖ程度上昇する。一方、出力ノードＮ２については、トランジスタＴ２がオフ状態であるため対向電圧Ｖｃｏｍの上昇の影響を受けず、直前の電位が保持される。なお、このフェーズＰ２２が開始される時刻ｔ２２からフェーズＰ２５が開始されるｔ２５の直前までの間、時刻ｔ２０の時点と比べて液晶電圧Ｖｌｃの絶対値が異なる値となるが、この間の時間はごくわずかであるため、その画像変化を視覚的に認識できる程度のものではなく、問題はない。時刻ｔ２５以後においては、ケースＡ，Ｂの双方とも、液晶電圧Ｖｌｃの絶対値が時刻ｔ１１の直前と同一の値となる。
《フェーズＰ２３》
時刻ｔ２３より開始されるフェーズＰ２３では、ゲート線ＧＬに高レベル電圧を印加し、トランジスタＴ４を導通させる。ここでは８Ｖとする。これにより、画素回路２Ａにおいて、第１スイッチ回路２２が導通する。
そして、ソース線ＳＬの印加電圧を、第１電圧状態（５Ｖ）にシフトする。これにより、各ケースＡ，Ｂによらず、内部ノードＮ１の電位Ｖ２０を第１電圧状態に移行させる。なお、トランジスタＴ２が非導通であるため、ノードＮ２の電位ＶＮ２は依然としてフェーズＰ２２の状態を保持する。
《フェーズＰ２４》
時刻ｔ２４より開始されるフェーズＰ２４では、ゲート線ＧＬに再び低レベル電圧を印加し、トランジスタＴ４を非導通とする。これにより、第１スイッチ回路２２が非導通状態となる。また、ソース線ＳＬの印加電圧を、第２電圧状態（０Ｖ）にシフトする。第１スイッチ回路２２が非導通であるため、内部ノードＮ１の電位はフェーズＰ２３の値を保持する。
なお、このとき、トランジスタＴ４が完全にオフ状態となることで、トランジスタＴ４のゲートと内部ノードＮ１との間の容量結合によって、内部ノードＮ１の第１電圧状態（５Ｖ）が変動する場合には、補助容量線ＣＳＬの電圧を調整し、第２容量素子Ｃ２を介した容量結合によって、内部ノードＮ１の当該電圧変動を補償するようにしても良い。
《フェーズＰ２５》
時刻ｔ２５より開始されるフェーズＰ２５では、選択線ＳＥＬに、トランジスタＴ３が完全にオン状態となるような電圧を印加する。ここでは８Ｖとする。
このとき、ケースＡの場合、出力ノードＮ２の電位ＶＮ２が約５Ｖであり、ソース線ＳＬには０Ｖが印加されているため、トランジスタＴ１がオン状態となる。すなわち、第２スイッチ回路２３が導通する。時刻ｔ２５の直前において内部ノードＮ１の電位Ｖ２０はほぼ５Ｖを示しており、ソース線ＳＬには０Ｖが印加されている。よって、内部ノードＮ１から第２スイッチ回路２３を介してソース線ＳＬに向けて電流が発生する。これにより、内部ノードＮ１の電位Ｖ２０が第２電圧状態（０Ｖ）に遷移する。他方、ケースＢの場合は、ＶＮ２が約０Ｖであるため、トランジスタＴ１は依然としてオフ状態である。すなわち、第２スイッチ回路２３は非導通であり、内部ノードＮ１の電位は５Ｖのまま保持される。
この時点で、ケースＡの場合には液晶電圧Ｖｌｃに−５Ｖが印加され、ケースＢの場合には±０Ｖが印加される。よって、極性反転が完了し、これ以後、表示される画像がセルフ極性反転動作の開始直前に表示されていた画像に復帰する。フェーズＰ２５以後は、このＶｌｃの絶対値は変化しないため、表示される画像に変化は生じない。
《フェーズＰ２６》
時刻ｔ２６より開始されるフェーズＰ２６では、選択線ＳＥＬの印加電圧を低レベル（０Ｖ）に戻し、トランジスタＴ３を非導通状態とする。これによって、内部ノードＮ１がソース線ＳＬから電気的に分離される。
《フェーズＰ２７》
時刻ｔ２７より開始されるフェーズＰ２７では、ケースＡ，Ｂに関係なく、トランジスタＴ２が導通するような電圧をリファレンス線ＲＥＦに与える。ここでは８Ｖとする。
これにより、ケースＡ，Ｂの双方において、ノードＮ１とＮ２が電気的に接続し、これらが同電位となる。内部ノードＮ１の方が出力ノードＮ２よりも寄生容量が大きいため、出力ノードＮ２の電位が内部ノードＮ１の電位に向けて変化する。すなわち、ケースＡではノードＮ２の電位Ｖ２０が第２電圧状態（０Ｖ）となり、ケースＢでは第１電圧状態（５Ｖ）となる。
なお、第１類型の画素回路２Ａとして、トランジスタＴ１の一端を直接ソース線ＳＬに接続した図７の構成を採用した場合には、ノードＮ２に５Ｖが印加され、ソース線ＳＬに０Ｖが印加されるため、トランジスタＴ１においてゲート−ソース間に閾値電圧以上の電位差が生じることから、フェーズＰ２０において導通する。この状態は、フェーズＰ２４まで継続される。フェーズＰ２５以後においては、図６の画素回路と同様である。
なお、本実施形態の方法において、フェーズＰ２３でトランジスタＴ３がオン状態であっても、この時点でソース線ＳＬには＋５Ｖが印加されているため、内部ノードＮ１の電位を第１電圧状態にすることができる。これを踏まえれば、選択線ＳＥＬの立ち上がりタイミングを第３実施形態と同様に早めることが可能である。以下、この場合につき図２３を参照して説明する。
リファレンス線ＲＥＦを０Ｖに落とす前に選択線ＳＥＬを８Ｖに立ち上げる。そして、この選択線ＳＥＬの立ち上げと共にソース線ＳＬに５Ｖを印加する。このとき、トランジスタＴ３はオン状態となり、トランジスタＴ１の端子の内、内部ノードＮ１とは反対側の端子には５Ｖが印加される。しかし、ケースＢの場合は出力ノードＮ２の電位はほぼ０ＶであるためトランジスタＴ１はオフ状態であり、ケースＡの場合であっても出力ノードＮ２の電位はほぼ５Ｖであるため、閾値電圧以上の電圧がゲート−ソース間には与えられることがなく、やはりトランジスタＴ１はオフ状態である。
そして、フェーズＰ２２でリファレンス線ＲＥＦを０Ｖとし、トランジスタＴ２をオフ状態とする。その後、上記実施形態と同様、対向電圧Ｖｃｏｍを高レベルにシフトさせた後（フェーズＰ２３）、ゲート線ＧＬを高レベルとする（フェーズＰ２４）。この時点ですでにソース線ＳＬには５Ｖが印加されているため、両ケース共に内部ノードＮ１の電位Ｖ２０が第１電圧状態となる点は同じである。その後、フェーズＰ２５において、ゲート線ＧＬを低レベルにシフトし、ソース線ＳＬの印加電圧を第２電圧状態にシフトする。
この時点で、選択線ＳＥＬは既に高レベルであるため、図２２のタイミング図におけるフェーズＰ２５と同じ電圧状態となる。すなわち、ケースＡの場合にのみトランジスタＴ１が導通し、内部ノードＮ１の電位が第２電圧状態に低下する。一方、ケースＢの場合には出力ノードＮ２の電位が低いためトランジスタＴ１は依然として非導通であるため、内部ノードＮ１の電位は引き続き第１電圧状態が維持される。
その後は、図２２のタイミング図と同じ電圧供給状態とすれば良い。すなわち、フェーズＰ２６で選択線ＳＥＬを低レベルにシフトさせてトランジスタＴ３をオフにした後、フェーズＰ２７でリファレンス線ＲＥＦを高レベルにシフトしてトランジスタＴ２をオンにする。これにより、内部ノードＮ１の電位Ｖ２０が出力ノードＮ２に現れる。
このように、トランジスタＴ４を介して内部ノードＮ１を第１電圧状態とする際に、ソース線ＳＬを第１電圧状態とすることができるため、ゲート線ＧＬを高レベルにシフトする前段階で選択線ＳＥＬを高レベルにシフトさせることが可能である。
また、図２２のタイミング図に示す方法では、フェーズＰ２３において第１スイッチ回路２２を導通する必要がある。このため、第１スイッチ回路２２が、トランジスタＴ４と他のトランジスタ素子の直列回路で構成された、第２〜第３類型の画素回路の場合は、一部シーケンスを変更する必要がある。なお、第２類型と第３類型は、共にトランジスタＴ４と直列に接続された他のトランジスタ素子の導通／非導通の制御が、選択線ＳＥＬによってなされる点において共通するため、同一のシーケンスで実現できる。この第２〜第３類型の画素回路２Ｂ，２Ｃに対して本実施形態のセルフ極性反転動作を行うためのタイミング図を、図２４に示す。
図２２と異なる点は、フェーズＰ２３において、選択線ＳＥＬにも高レベル電圧を印加している点である。これにより、フェーズＰ２３でトランジスタＴ３を導通させる。なお、画素回路２Ｃの場合にはトランジスタＴ５も導通させる。これによって、第１スイッチ回路２２が導通状態となり、ノードＮ１とソース線ＳＬが電気的に接続する。
その後、フェーズＰ２５までは引き続き選択線ＳＥＬに高レベル電圧を印加する。そして、フェーズＰ２６で選択線ＳＥＬの印加電圧を低レベルに移行する点は図２２の場合と同じである。
本実施形態の場合、フェーズＰ１４より前の段階では第１スイッチ回路２２及び第２スイッチ回路２３は共に非導通であるため、ソース線ＳＬへの印加電圧はこの間は第１電圧状態（０Ｖ）でも第２電圧状態（５Ｖ）でも構わない。
また、対向電圧Ｖｃｏｍの反転については、リファレンス線ＲＥＦの印加電圧を立ち下げた時刻ｔ１２以後、ゲート線ＧＬの印加電圧を立ち下げる時刻ｔ１５より前の間に行えば良い点は、第３実施形態と同様である。
なお、第２〜第３類型では、第１スイッチ回路２２を非導通状態とする場合、図１９に示すように、トランジスタＴ４が完全にオフ状態となっているので、トランジスタＴ３をオフにするための選択線ＳＥＬの電圧は、−５Ｖでなく０Ｖでも良い。
一方、図２３に示す方法の場合、ゲート線ＧＬを高レベルにシフトさせる際に選択線ＳＥＬに５Ｖが印加されている。従って、図２３と全く同様の電圧印加方法によって、第２〜第３類型でもセルフ極性反転動作を実行することが可能であることが分かる。タイミング図は図２３と同じであるため割愛する。
ところで、図２２のタイミング図に示す方法の場合、第３実施形態と異なり、ブースト線ＢＳＴに高レベル電圧を印加していない。そして、フェーズＰ２５では、選択線ＳＥＬに高レベル電圧を印加してトランジスタＴ３を導通させた上で、ケースＡの場合には第２スイッチ回路２３を導通し、ケースＢの場合には第２スイッチ回路２３を非導通とする必要がある。
しかし、第４〜第６類型の画素回路２Ｄ〜２Ｆのように、選択線ＳＥＬがブースト線ＢＳＴを兼ねている場合、フェーズＰ２５ではトランジスタＴ２がオフ状態であるため、選択線ＳＥＬに高レベル電圧が印加されることで、内部ノードＮ２の電位が突き上げられる。これにより、ケースＡのみならず、ケースＢの場合もトランジスタＴ１が導通してしまう。従って、図２２のタイミング図に示す方法は、これら第４〜第６類型の画素回路には採用できない。
一方で、図２３に示した方法を利用する場合には、第４類型の画素回路２Ｄ（図１３参照）に対してセルフ極性反転を行うことが可能である。
すなわち、フェーズＰ２０でリファレンス線ＲＥＦに８Ｖを印加してトランジスタＴ２を導通させた後、フェーズＰ２１で選択線ＳＥＬに高レベル電圧を印加すると共にソース線ＳＬに５Ｖを印加する。第４類型の画素回路２Ｄは、選択線ＳＥＬが第１容量素子Ｃｂｓｔの一端に接続されているが、ケースＡ，Ｂの双方共にトランジスタＴ２が導通しているため、選択線ＳＥＬの電圧レベルが上昇しても出力ノードＮ２の電位はほとんど上昇しない。また、このとき、トランジスタＴ３はオン状態となり、トランジスタＴ１の端子の内、内部ノードＮ１とは反対側の端子には５Ｖが印加される。しかし、ケースＢの場合は出力ノードＮ２の電位はほぼ０ＶであるためトランジスタＴ１はオフ状態であり、ケースＡの場合であっても出力ノードＮ２の電位はほぼ５Ｖであるため、閾値電圧以上の電圧がゲート−ソース間には与えられることがなく、やはりトランジスタＴ１はオフ状態である。
そして、フェーズＰ２２でリファレンス線ＲＥＦを０Ｖとし、トランジスタＴ２をオフ状態とする。その後、対向電圧Ｖｃｏｍを高レベルにシフトさせた後（フェーズＰ２３）、ゲート線ＧＬを高レベルとする（フェーズＰ２４）。この時点で、既にソース線ＳＬには５Ｖが印加されているため、両ケース共に内部ノードＮ１の電位Ｖ２０が第１電圧状態となる。その後、フェーズＰ２５において、ゲート線ＧＬを低レベルにシフトし、ソース線ＳＬの印加電圧を第２電圧状態にシフトする。
この時点で、選択線ＳＥＬは既に高レベルであるため、ケースＡの場合にのみトランジスタＴ１が導通し、内部ノードＮ１の電位が第２電圧状態に低下する。一方、ケースＢの場合には出力ノードＮ２の電位が低いためトランジスタＴ１は依然として非導通であるため、内部ノードＮ１の電位は引き続き第１電圧状態が維持される。
その後、リファレンス線ＲＥＦを高レベルにし、フェーズＰ２６でリファレンス線ＲＥＦを高レベルにシフトしてトランジスタＴ２をオンにする。これにより、内部ノードＮ１の電位Ｖ２０が出力ノードＮ２に現れる。
フェーズＰ２６でトランジスタＴ２をオンにした後、フェーズＰ２７で選択線ＳＥＬを低レベルにシフトさせる。このようにすることで、ノードＮ２への電位変動の影響はほとんどない。このような手順で電圧印加を行うことで、セルフ極性反転動作が実行される。このタイミング図を図２５に示す。
そして、この図２５を見れば、ゲート線ＧＬを高レベルにシフトさせる際に選択線ＳＥＬに５Ｖが印加されている。従って、図２５と全く同様の電圧印加方法によって、第５〜第６類型でもセルフ極性反転動作を実行することが可能であることが分かる。タイミング図は図２５と同じであるため割愛する。
［第５実施形態］
第５実施形態では、常時表示モードにおける書き込み動作につき、各類型毎に図面を参照して説明する。
常時表示モードにおける書き込み動作では、１フレーム分の画素データを水平方向（行方向）の表示ライン毎に分割し、１水平期間毎に、各列のソース線ＳＬに１表示ライン分の各画素データに対応した２値の電圧、すなわち高レベル電圧（５Ｖ）又は低レベル電圧（０Ｖ）を印加する。そして、選択された表示ライン（選択行）のゲート線ＧＬに選択行電圧８Ｖを印加して、当該選択行の全ての画素回路２の第１スイッチ回路２２を導通状態にして、各列のソース線ＳＬの電圧を、選択行の各画素回路２の内部ノードＮ１に転送する。
選択された表示ライン以外（非選択行）のゲート線ＧＬには、当該選択行の全ての画素回路２の第１スイッチ回路２２を非導通状態にするため、非選択行電圧−５Ｖを印加する。なお、以下に説明する書き込み動作における各信号線の電圧印加のタイミング制御は、表示制御回路１１によって行われ、個々の電圧印加は、表示制御回路１１、対向電極駆動回路１２、ソースドライバ１３、ゲートドライバ１４によって行われる。
《第１類型》
図２６に、第１類型の画素回路２Ａを使用した書き込み動作のタイミング図を示す。図２６では、１フレーム期間における２本のゲート線ＧＬ１，ＧＬ２、２本のソース線ＳＬ１，ＳＬ２、選択線ＳＥＬ、リファレンス線ＲＥＦ、補助容量線ＣＳＬ、ブースト線ＢＳＴの各電圧波形と、対向電圧Ｖｃｏｍの電圧波形を図示している。更に、図２６では、２つの画素回路２Ａの内部ノードＮ１の画素電圧Ｖ２０の各電圧波形を合わせて表示している。２つの画素回路２Ａの一方は、ゲート線ＧＬ１とソース線ＳＬ１で選択される画素回路２Ａ（ａ）で、他方は、ゲート線ＧＬ１とソース線ＳＬ２で選択される画素回路２Ａ（ｂ）で、図中の画素電圧Ｖ２０の後ろに、それぞれ（ａ）と（ｂ）を付して区別している。
１フレーム期間は、ゲート線ＧＬの本数分の水平期間に分割され、各水平期間に選択されるゲート線ＧＬ１〜ＧＬｎが順番に割り当てられている。図２６では、最初の２水平期間における２本のゲート線ＧＬ１，ＧＬ２の電圧変化を図示している。第１水平期間では、ゲート線ＧＬ１に選択行電圧８Ｖが、ゲート線ＧＬ２に非選択行電圧−５Ｖが印加され、第２水平期間では、ゲート線ＧＬ２に選択行電圧８Ｖが、ゲート線ＧＬ１に非選択行電圧−５Ｖが印加され、それ以後の水平期間では、両ゲート線ＧＬ１，ＧＬ２に非選択行電圧−５Ｖが印加される。
各列のソース線ＳＬには、水平期間毎に対応する表示ラインの画素データに対応した電圧（５Ｖ，０Ｖ）が印加されている。図２６では、各ソース線ＳＬを代表して２本のソース線ＳＬ１，ＳＬ２を図示している。なお、図２６に示す例では、画素電圧Ｖ２０の変化を説明するため、最初の１水平期間の２本のソース線ＳＬ１，ＳＬ２の電圧を５Ｖと０Ｖに分けて設定している。
第１類型の画素回路２Ａは、第１スイッチ回路２２がトランジスタＴ４だけで構成されているので、第１スイッチ回路２２の導通非導通の制御は、トランジスタＴ４だけのオンオフ制御で十分である。また、第２スイッチ回路２３は、書き込み動作では導通状態にする必要がなく、非選択行の画素回路２Ａで第２スイッチ回路２３が導通状態となるのを防止すために、１フレーム期間の間、全ての画素回路２Ａに接続する選択線ＳＥＬに非選択用電圧０Ｖ（−５Ｖでも良い）を印加する。なお、ブースト線ＢＳＴにも選択線ＳＥＬと同一の電圧を印加する。
また、リファレンス線ＲＥＦには、１フレーム期間の間、トランジスタＴ２を内部ノードＮ１の電圧状態に関係なく常時オン状態とするために、高レベルの電圧（５Ｖ）より閾値電圧（２Ｖ程度）以上高い８Ｖを印加する。これにより、出力ノードＮ２と内部ノードＮ１が電気的に接続され、内部ノードＮ１に接続する補助容量素子Ｃｓを画素電圧Ｖ２０の保持に利用することができ、画素電圧Ｖ２０の安定化に資する。また、補助容量線ＣＳＬは所定の固定電圧（例えば、０Ｖ）に固定する。対向電圧Ｖｃｏｍは、上述した対向ＡＣ駆動がなされるが、１フレーム期間の間は０Ｖ又は５Ｖに固定される。図２６では、対向電圧Ｖｃｏｍは０Ｖに固定されている。
《第２，第３類型》
第１スイッチ回路２２がトランジスタＴ４と他のトランジスタ（Ｔ３，Ｔ５）の直列回路で構成された第２〜第３類型の画素回路２Ｂ，２Ｃの場合には、書き込み時にこれらのトランジスタＴ３，Ｔ５を導通させる必要がある点で、第１類型と異なるシーケンスとなる。
図２７に、第２〜第３類型の画素回路２Ｂ，２Ｃを使用した書き込み動作のタイミング図を示す。図２７では、２本の選択線ＳＥＬ１，ＳＥＬ２を図示している点以外は、図２６と図示している項目は共通する。
ゲート線ＧＬ（ＧＬ１，ＧＬ２）、及び、ソース線ＳＬ（ＳＬ１，ＳＬ２）の電圧印加タイミング及び電圧振幅は、図２６と全く同じである。
画素回路２Ｂ，２Ｃでは、第１スイッチ回路２２が、トランジスタＴ４と、トランジスタＴ３又はＴ５との直列回路で構成されているので、第１スイッチ回路２２の導通／非導通を制御するに際しては、トランジスタＴ４のオンオフ制御に加え、トランジスタＴ３又はＴ５のオンオフ制御が必要となる。なお、画素回路２ＣにおけるトランジスタＴ５は、トランジスタＴ３と制御端子同士が接続しているため、実際には、トランジスタＴ３とＴ４のオンオフ制御が必要となる。
従って、第２〜第３類型では、全ての選択線ＳＥＬを一括して制御するのではなく、ゲート線ＧＬと同様に、行単位に個別に制御する。つまり、選択線ＳＥＬは行毎に１本ずつ、ゲート線ＧＬ１〜ＧＬｎと同数設けられ、ゲート線ＧＬ１〜ＧＬｎと同様に順番に選択される。
図２７では、最初の２水平期間における２本の選択線ＳＥＬ１，ＳＥＬ２の電圧変化を図示している。第１水平期間では、選択線ＳＥＬ１に選択用電圧８Ｖが、選択線ＳＥＬ２に非選択用電圧−５Ｖが印加され、第２水平期間では、選択線ＳＥＬ２に選択用電圧８Ｖが、選択線ＳＥＬ１に非選択用電圧−５Ｖが印加され、それ以後の水平期間では、両選択線ＳＥＬ１，ＳＥＬ２に非選択用電圧−５Ｖが印加される。
リファレンス線ＲＥＦ、補助容量線ＣＳＬ、ブースト線ＢＳＴへの印加電圧、並びに対向電圧Ｖｃｏｍについては、図２６に示す第１類型と同じである。なお、非選択行において、第１スイッチ回路２２を非導通状態とする場合、トランジスタＴ４が完全にオフ状態となっているので、トランジスタＴ３をオフにするための選択線ＳＥＬの非選択用電圧は、−５Ｖでなく０Ｖでも良い。
また、第１〜第３類型では、ブースト線ＢＳＴと選択線ＳＥＬがそれぞれ別個の信号線として形成されているため、それぞれの線に異なる電圧を印加するものとしたが、両者に同じ電圧を印加しても良い。より具体的には、選択線ＳＥＬに０Ｖを印加しても構わないし、逆にブースト線ＢＳＴに負電圧を印加しても構わない。出力ノードＮ２に比べて内部ノードＮ１の総寄生容量が大きいため、ブースト線ＢＳＴに負電圧を印加してもノードＮ１への電位変動の影響は無視できるためである。
《第４類型》
第４類型の画素回路２Ｄは、第１類型の画素回路２Ａに対して、ブースト線ＢＳＴが選択線ＳＥＬと兼用された構成である。第１類型では選択線ＳＥＬ及びブースト線ＢＳＴに電圧変化を与えていないので、ブースト線ＢＳＴを除いた状態で第１類型と全く同じシーケンスにより、第４類型の画素２Ｄに対して書き込み動作を行うことができる。なお、このとき、選択線ＳＥＬに対して０Ｖを印加する構成としても構わない。
《第５〜第６類型》
第５〜第６類型の画素回路２Ｅ，２Ｆは、第２〜第３類型の画素回路２Ｂ，２Ｃに対して、ブースト線ＢＳＴが選択線ＳＥＬと兼用された構成である。
第２〜第３類型では、選択行毎にゲート線ＧＬと選択線ＳＥＬに高レベル電圧を印加することで、選択時に第１スイッチ回路を導通させた。ところが、第５〜第６類型の画素回路の場合、この方法によれば、理論的には選択線ＳＥＬに高レベル電圧が印加された際にノードＮ２の電位が突き上げられてしまう。
しかし、リファレンス線ＲＥＦにはトランジスタＴ２がオン状態を示すような高電圧が印加されているため、ノードＮ１とＮ２は電気的に接続している。上述したように、内部ノードＮ１の寄生容量は出力ノードＮ２の寄生容量に比べてはるかに大きいため、選択線ＳＥＬに高レベル電圧が印加されてもノードＮ１の電位はほとんど上昇しない。結果的に、第２〜第３類型と全く同じシーケンスにより、書き込み動作が実現できる。
［第６実施形態］
第６実施形態では、常時表示モードにおけるセルフリフレッシュ動作と書き込み動作の関係について説明する。
常時表示モードでは、１フレーム分の画像データに対して書き込み動作を実行した後、一定期間は書き込み動作を行わずに、直前に行われた書き込み動作によって得られる表示内容を維持させる。
書き込み動作によって、ソース線ＳＬを介して各画素内の画素電極２０に電圧が与えられる。その後、ゲート線ＧＬが低レベルとなり、トランジスタＴ４が非導通状態となる。しかし、直前の書き込み動作によって画素電極２０に蓄積された電荷の存在により画素電極２０の電位が保持される。すなわち、画素電極２０と対向電極８０との間には電圧Ｖｌｃが維持される。これにより、書き込み動作が完了した後においても、液晶容量Ｃｌｃ両端に対して画像データの表示に必要な電圧が印加された状態が継続する。
対向電極８０の電位が固定されている場合、液晶電圧Ｖｌｃは画素電極２０の電位に依存する。この電位は、画素回路２内のトランジスタのリーク電流の発生に伴って、時間経過と共に変動する。例えば、ソース線ＳＬの電位が内部ノードＮ１の電位より低い場合には、内部ノードＮ１からソース線ＳＬに向かうリーク電流が生じ、画素電圧Ｖ２０は経時的に減少する。逆に、ソース線ＳＬの電位が内部ノードＮ１の電位より高い場合には、ソース線ＳＬから内部ノードＮ１に向かうリーク電流が生じ、画素電極２０の電位が経時的に増加する。つまり、外部からの書き込み動作を行うことなく時間が経過すると、液晶電圧Ｖｌｃが徐々に変化していき、この結果、表示画像も変化してしまう。
通常表示モードの場合、静止画像であっても１フレーム毎に全ての画素回路２に対して書き込み動作を実行する。従って、画素電極２０に蓄積された電荷量は１フレーム期間だけ維持できれば良い。高々１フレーム期間内における画素電極２０の電位変動量はごくわずかであるため、この間の電位変動は、表示される画像データに対して視覚的に確認できる程度の影響を与えるものではない。このため、通常表示モードでは、画素電極２０の電位変動はあまり問題とはならない。
これに対し、常時表示モードでは、１フレーム毎に書き込み動作を実行する構成ではない。従って、対向電極８０の電位が固定されている間、場合によって数フレームにわたって画素電極２０の電位を保持する必要がある。しかし、数フレーム期間にわたって書き込み動作を行わずに放置しておくと、前述したリーク電流の発生によって画素電極２０の電位は断続的に変動する。この結果、表示される画像データが、視覚的に確認できる程度に変化するおそれもある。
このような現象が生じるのを避けるべく、常時表示モードでは、図２８のフローチャートに示す要領で、セルフ極性反転動作と書き込み動作を組み合わせて実行することで、画素電極の電位変動を抑制しながらも大幅な電力消費の低減を図る。
まず、常時表示モードにおける１フレーム分の画素データの書き込み動作を、第５実施形態で上述した要領で実行する（ステップ＃１）。
ステップ＃１の書き込み動作後、第２実施形態で上述した要領によりセルフリフレッシュ動作を実行する（ステップ＃２）。セルフリフレッシュ動作は、パルス電圧を印加するフェーズＰ１と、待機するフェーズＰ２で実現される。
ここで、セルフリフレッシュ動作期間のフェーズＰ２の期間中に、新たな画素データの書き込み動作（データ書き換え）、外部リフレッシュ動作、又は外部極性反転動作の要求を受け取ると（ステップ＃３のＹＥＳ）、ステップ＃１に戻り、新たな画素データまたは従前の画素データの書き込み動作を実行する。上記フェーズＰ２の期間中に、当該要求を受け取らない場合（ステップ＃３のＮＯ）は、ステップ＃２に戻り再びセルフリフレッシュ動作を実行する。これにより、リーク電流の影響による表示画像の変化を抑制することができる。
セルフリフレッシュ動作を行なわずに、書き込み動作によってリフレッシュ動作を行うとすると、上述の数１に示す関係式で表わされる消費電力となるが、同じリフレッシュレートでセルフリフレッシュ動作を繰り返す場合は、全てのソース線電圧の駆動回数が１回であるため、数１中の変数ｎが１となり、表示解像度（画素数）としてＶＧＡを想定すると、ｍ＝１９２０、ｎ＝４８０であるので、４８０分の１程度の消費電力の低減が期待される。
本実施形態において、セルフリフレッシュ動作と、外部リフレッシュ動作又は外部極性反転動作を併用する理由は、仮に、当初正常に動作していた画素回路２であっても、経年変化により、第２スイッチ回路２３または制御回路２４に不具合が生じ、書き込み動作は支障なく実施できるが、セルフリフレッシュ動作を正常に実行できない状態が、一部の画素回路２に発生する場合に対処するためである。つまり、セルフリフレッシュ動作だけに依存すると、当該一部の画素回路２の表示に劣化が現れ、それが固定されるが、外部極性反転動作を併用することで、当該表示欠陥の固定化を防止することができる。
［第７実施形態］
第７実施形態では、常時表示モードにおけるセルフ極性反転動作と書き込み動作の関係について説明する。
常時表示モードでは、書き込み動作は、１フレーム毎には実行せず、所定数のフレーム期間を経過して、間欠的に書き込み動作が実行される。その間、全ての画素回路２Ａは非選択状態となって、全てのゲート線ＧＬには、非選択行電圧−５Ｖが印加され、全ての選択線ＳＥＬにも非選択用電圧−５Ｖが印加され、第１スイッチ回路２２及び第２スイッチ回路２３は、共に非導通状態となり、内部ノードＮ１はソース線ＳＬと電気的に分離される。
しかしながら、上述したように、内部ノードＮ１に接続するトランジスタＴ４等のオフ時のリーク電流により、内部ノードＮ１の画素電圧Ｖ２０は緩やかに変化する。従って、書き込み動作を停止しているフレーム期間の間隔が長くなると、液晶電圧Ｖｌｃの変動によって表示画像に変化が生じる。当該変化が視覚上の許容限度を超える前に、再書き込み動作を行う必要がある。同じ表示画像に対して、再書き込み動作を行う場合は、対向電圧Ｖｃｏｍの電圧値を高レベル（５Ｖ）と低レベル（０Ｖ）の間で反転させ、ソース線ＳＬに印加する電圧も、高レベル（５Ｖ）と低レベル（０Ｖ）の間で反転させることで、同じ画素データを再書き込みできる。これは、従来の外部の画素メモリを使用する極性反転動作である「外部極性反転動作」に相当する。
上述の外部極性反転動作は、書き込み動作と全く同じで、１フレーム分の画素データをゲート線の本数分の水平期間に分割して書き込むことになるため、各列のソース線ＳＬを最大１水平期間毎に変化させる必要が生じ、大きな電力消費を伴う。このため、本実施形態では、常時表示モードにおいて、図２９のフローチャートに示す要領で、セルフ極性反転動作と書き込み動作を組み合わせて実行することで、大幅な電力消費の低減を図る。
初めに、常時表示モードにおける１フレーム分の画素データの書き込み動作を、第５実施形態で上述した要領で実行する（ステップ＃１１）。
ステップ＃１１の書き込み動作後、所定数のフレーム期間分に相当する待機期間の経過後、常時表示モードにおける１フレーム分の画素回路２に対して、セルフ極性反転動作を、第３〜第４実施形態で上述した要領で一括して実行する（ステップ＃１２）。この結果、上記待機期間の経過中に、図２６〜図２７に示すように、画素電圧Ｖ２０の微小な電圧変動が生じ、これに伴い、液晶電圧Ｖｌｃにも同様の電圧変動が生じていたものが初期化され、画素電圧Ｖ２０は書き込み動作直後の電圧状態に復帰し、液晶電圧Ｖｌｃも、書き込み動作直後の電圧値と同じ絶対値で極性が反転した状態となる。従って、セルフ極性反転動作によって、液晶電圧Ｖｌｃのリフレッシュ動作と極性反転動作が同時に実現される。
ステップ＃１２のセルフ極性反転動作後、上記待機期間の経過中に、新たな画素データの書き込み動作（データ書き換え）、或いは、「外部極性反転動作」の要求を外部から受け取ると（ステップ＃１３のＹＥＳ）、ステップ＃１１に戻り、新たな画素データまたは従前の画素データの書き込み動作を実行する。上記待機期間の経過中に、当該要求を受け取らない場合（ステップ＃１３のＮＯ）は、上記待機期間の経過後に、ステップ＃１２に戻り、セルフ極性反転動作を再度実行する。これにより、上記待機期間が経過する毎に、セルフ極性反転動作が繰り返し実行されるため、液晶電圧Ｖｌｃのリフレッシュ動作と極性反転動作が行われ、液晶表示素子の劣化及び表示品質の低下を防止できる。
セルフ極性反転動作によって消費電力が低減できる理由、並びにセルフ極性反転動作だけでなく外部極性反転動作と併用する理由は、第６実施形態におけるセルフリフレッシュ動作を用いた場合の理由と同じであるため省略する。
［第８実施形態］
第８実施形態では、常時表示モードにおけるセルフリフレッシュ動作及びセルフ極性反転動作と書き込み動作の関係について説明する。第６及び第７実施形態で上述したように、セルフリフレッシュ動作、セルフ極性反転動作は、それぞれ消費電力を低減させる効果があった。本実施形態では、常時表示モードにおいて、図３０のフローチャートに示す要領で、セルフリフレッシュ動作、セルフ極性反転動作と書き込み動作を組み合わせて実行することで、更に大幅な電力消費の低減を図る。
まず、常時表示モードにおける１フレーム分の画素データの書き込み動作を、第５実施形態で上述した要領で実行する（ステップ＃２１）。
ステップ＃２１の書き込み動作後、セルフリフレッシュ動作を、第２実施形態で上述した要領により実行する（ステップ＃２２）。
次に、このセルフリフレッシュ動作が、直前に書き込み動作が行われてから何回目の動作であるかを検出する。言い換えれば、直前に書き込み動作が行われてから、何フレーム分セルフリフレッシュ動作を実行したかをカウントする。このカウント値が、所定の臨界フレーム数以下であれば（ステップ＃２３でＮＯ）、引き続きステップ＃２２に戻りセルフリフレッシュ動作を実行する。一方、臨界フレーム数を超えていれば（ステップ＃２３でＹＥＳ）、第３〜第４実施形態で上述した要領によりセルフ極性反転動作を実行する（ステップ＃２４）。
ステップ＃２４のセルフ極性反転動作後、新たな画素データの書き込み動作（データ書き換え）、或いは、「外部極性反転動作」の要求を外部から受け取ると（ステップ＃２５のＹＥＳ）、ステップ＃２１に戻り、新たな画素データまたは従前の画素データの書き込み動作を実行する。一方、当該要求を受け取らない場合（ステップ＃２５のＮＯ）は、ステップ＃２２に戻り、セルフリフレッシュ動作を再度実行する。これにより、セルフリフレッシュ動作とセルフ極性反転動作が繰り返し実行されるため、液晶電圧Ｖｌｃのリフレッシュ動作と極性反転動作が行われ、液晶表示素子の劣化及び表示品質の低下を防止できる
なお、図３０のフローチャートに代えて、図２８のフローチャートと図２９のフローチャートを適宜組み合わせることにより、セルフリフレッシュ動作とセルフ極性反転動作を組み合わせる構成としても構わない。
［第９実施形態］
第９実施形態では、通常表示モードにおける書き込み動作につき、各類型毎に図面を参照して説明する。
通常表示モードにおける書き込み動作では、１フレーム分の画素データを水平方向（行方向）の表示ライン毎に分割し、１水平期間毎に、各列のソース線ＳＬに１表示ライン分の各画素データに対応した多階調のアナログ電圧を印加すると共に、選択された表示ライン（選択行）のゲート線ＧＬに選択行電圧８Ｖを印加して、当該選択行の全ての画素回路２の第１スイッチ回路２２を導通状態にして、各列のソース線ＳＬの電圧を、選択行の各画素回路２の内部ノードＮ１に転送する動作である。選択された表示ライン以外（非選択行）のゲート線ＧＬには、当該選択行の全ての画素回路２の第１スイッチ回路２２を非導通状態にするため、非選択行電圧−５Ｖを印加する。
以下に説明する書き込み動作における各信号線の電圧印加のタイミング制御は、図１に示す表示制御回路１１によって行われ、個々の電圧印加は、表示制御回路１１、対向電極駆動回路１２、ソースドライバ１３、ゲートドライバ１４によって行われる。
《第１類型》
図３１に、第１類型の画素回路２Ａを使用した書き込み動作のタイミング図を示す。図３１では、１フレーム期間における２本のゲート線ＧＬ１，ＧＬ２、２本のソース線ＳＬ１，ＳＬ２、選択線ＳＥＬ、リファレンス線ＲＥＦ、補助容量線ＣＳＬ、及びブースト線ＢＳＴの各電圧波形と、対向電圧Ｖｃｏｍの電圧波形を図示している。
１フレーム期間は、ゲート線ＧＬの本数分の水平期間に分割され、各水平期間に選択されるゲート線ＧＬ１〜ＧＬｎが順番に割り当てられている。図３１では、最初の２水平期間における２本のゲート線ＧＬ１，ＧＬ２の電圧変化を図示している。第１水平期間では、ゲート線ＧＬ１に選択行電圧８Ｖが、ゲート線ＧＬ２に非選択行電圧−５Ｖがそれぞれ印加され、第２水平期間では、ゲート線ＧＬ２に選択行電圧８Ｖが、ゲート線ＧＬ１に非選択行電圧−５Ｖがそれぞれ印加され、それ以後の水平期間では、両ゲート線ＧＬ１，ＧＬ２には非選択行電圧−５Ｖが印加される。
各列のソース線ＳＬには、水平期間毎に対応する表示ラインの画素データに対応した多階調のアナログ電圧が印加されている。なお、通常表示モードではアナログ表示ラインの画素データに対応した多階調のアナログ電圧が印加され、印加電圧が一義的には特定されないため、図３１では斜線により塗りつぶすことでこれを表現している。なお、図３１では、各ソース線ＳＬ１，ＳＬ２，……ＳＬｍを代表して２本のソース線ＳＬ１，ＳＬ２を図示している。
対向電圧Ｖｃｏｍは、１水平期間毎に変化するため（対向ＡＣ駆動）、当該アナログ電圧は、同じ水平期間中の対向電圧Ｖｃｏｍに対応した電圧値となっている。つまり、対向電圧Ｖｃｏｍが５Ｖか０Ｖかによって、数２で与えられる液晶電圧Ｖｌｃの絶対値は変わらず極性のみが変わるように、ソース線ＳＬに印加されるアナログ電圧が設定される。
第１及び第４類型の画素回路は、第１スイッチ回路２２がトランジスタＴ４だけで構成されているので、第１スイッチ回路２２の導通非導通の制御は、トランジスタＴ４だけのオンオフ制御で十分である。また、第２スイッチ回路２３は、書き込み動作では導通状態にする必要がなく、非選択行の画素回路２Ａで第２スイッチ回路２３が導通状態となるのを防止するために、１フレーム期間の間、全ての画素回路２Ａに接続する選択線ＳＥＬに非選択用電圧−５Ｖを印加する。この非選択用電圧は負電圧に限られるものではなく、０Ｖでも良い。
また、リファレンス線ＲＥＦには、１フレーム期間の間、トランジスタＴ２を内部ノードＮ１の電圧状態に関係なく常時オン状態とする電圧を印加する。この電圧値は、多階調のアナログ電圧としてソース線ＳＬから与えられる電圧値の中での最大値よりも、トランジスタＴ２の閾値電圧以上高い電圧であれば良い。図３１では、前記最大値を５Ｖとし、閾値電圧を２Ｖとして、それらの和よりも大きい８Ｖを印加している。
対向電圧Ｖｃｏｍは１水平期間毎に対向ＡＣ駆動されるため、補助容量線ＣＳＬは、対向電圧Ｖｃｏｍと同電圧となるように駆動される。これは、画素電極２０が、対向電極８０と液晶層を介して容量結合していると共に、補助容量素子Ｃｓを介して補助容量線ＣＳＬとも容量結合しているため、仮に補助容量素子Ｃｓの電圧を固定してしまうと、数２においてＶｃｏｍだけが変動してしまい、これによって非選択行の画素回路２の液晶電圧Ｖｌｃの変動を誘発するためである。このため、全ての補助容量線ＣＳＬを対向電圧Ｖｃｏｍと同電圧に駆動することで、対向電極８０と画素電極２０の電圧が同じ電圧方向に変化させ、対向ＡＣ駆動の影響を相殺している。
《第２，第３類型》
第１スイッチ回路２２がトランジスタＴ４と他のトランジスタ（Ｔ３，Ｔ５）の直列回路で構成された第２〜第３類型の画素回路２Ｂ，２Ｃの場合には、書き込み時にこれらのトランジスタＴ３，Ｔ５を導通させる必要がある点で、第１類型と異なるシーケンスとなる。
第２類型の画素回路２Ｂの場合、第１スイッチ回路２２がトランジスタＴ４とＴ３の直列回路で構成されているので、第１スイッチ回路２２の導通非導通の制御は、トランジスタＴ４のオンオフ制御に加え、トランジスタＴ３のオンオフ制御が必要となる。また、第３類型の画素回路２Ｃの場合は、第１スイッチ回路２２がトランジスタＴ４とＴ５の直列回路で構成されているが、トランジスタＴ５はＴ３とゲート同士が接続されているため、やはり第２類型の画素回路２Ｂと同様、トランジスタＴ４のオンオフ制御に加え、トランジスタＴ３のオンオフ制御が必要となる。
従って、これらの画素回路では、第１類型とは異なり、全ての選択線ＳＥＬを一括して制御するのではなく、ゲート線ＧＬと同様に、行単位に個別に制御する。つまり、選択線ＳＥＬは行毎に１本ずつ、ゲート線ＧＬ１〜ＧＬｎと同数設けられ、ゲート線ＧＬ１〜ＧＬｎと同様に順番に選択される。
より具体的には、第１水平期間では、ゲート線ＧＬ１と同一行の選択線ＳＥＬ１に選択用電圧８Ｖを、ゲート線ＧＬ２と同一行の選択線ＳＥＬ２に非選択用電圧−５Ｖを印加する。第２水平期間では、選択線ＳＥＬ２に選択用電圧８Ｖを、選択線ＳＥＬ１に非選択用電圧−５Ｖを印加する。それ以後の水平期間では、両選択線ＳＥＬ１及びＳＥＬ２に非選択用電圧−５Ｖを印加する。リファレンス線ＲＥＦ，補助容量線ＣＳＬ，及びブースト線ＢＳＴへの印加電圧、及び、対向電圧Ｖｃｏｍについては、図３１に示す第１類型のタイミング図と同じである。また、選択線に印加する非選択用電圧は、第１類型と同様に負電圧に限らず、０Ｖでも良い。
《第４類型》
第４類型の画素２Ｄは、第１類型の画素２Ａに対して、ブースト線ＢＳＴが選択線ＳＥＬと兼用された構成である。第１類型では選択線ＳＥＬ及びブースト線ＢＳＴに電圧変化を与えていないので、ブースト線ＢＳＴを除いた状態で第１類型と全く同じシーケンスにより、第４類型の画素２Ｄに対して書き込み動作を行うことができる。なお、このとき、選択線ＳＥＬに対して０Ｖを印加する構成としても構わない。
《第５〜第６類型》
第５〜第６類型の画素回路２Ｅ，２Ｆは、第２〜第３類型の画素回路２Ｂ，２Ｃに対して、ブースト線ＢＳＴが選択線ＳＥＬと兼用された構成である。
第２〜第３類型では、選択行毎にゲート線ＧＬと選択線ＳＥＬに高レベル電圧を印加することで、選択時に第１スイッチ回路２２を導通させた。ところが、第５〜第６類型の画素回路の場合、この方法によれば、理論的には選択線ＳＥＬに高レベル電圧が印加された際に出力ノードＮ２の電位が突き上げられてしまう。
しかし、リファレンス線ＲＥＦにはトランジスタＴ２がオン状態を示すような高電圧が印加されているため、ノードＮ１とＮ２は電気的に接続している。上述したように、内部ノードＮ１の寄生容量は出力ノードＮ２に比べてはるかに大きいため、選択線ＳＥＬに高レベル電圧が印加されても内部ノードＮ１の電位はほとんど上昇しない。結果的に、第２〜第３類型と全く同じシーケンスにより、書き込み動作が実現できる。
なお、通常表示モードにおける書き込み動作において、１水平期間毎に各表示ラインの極性を反転させる方法として、上述の「対向ＡＣ駆動」以外に、対向電圧Ｖｃｏｍとして所定の固定電圧を対向電極８０に印加する方法がある。この方法によれば、画素電極２０に印加される電圧は、対向電圧Ｖｃｏｍを基準として正電圧となる場合と負電圧となる場合が１水平期間毎に交替する。
この場合、当該画素電圧を、ソース線ＳＬを介して直接書き込む方法と、対向電圧Ｖｃｏｍを中心とした電圧範囲の電圧を書き込んだ後に、補助容量素子Ｃｓを用いた容量結合により、対向電圧Ｖｃｏｍを基準として正電圧または負電圧のいずれか一方となるように電圧調整する方法もある。この場合、補助容量線ＣＳＬは対向電圧Ｖｃｏｍとは同電圧に駆動せずに、行単位で個別にパルス駆動することになる。
以上のように、通常表示モードにおける書き込み動作については、選択線ＳＥＬ、リファレンス線ＲＥＦ、ブースト線ＢＳＴの制御を、上述の要領で行えば、第１〜第６類型の回路構成の画素回路２Ａ〜２Ｆは、種々の書き込み方法に適用可能である。
また、本実施形態では、通常表示モードにおける書き込み動作において、１水平期間毎に各表示ラインの極性を反転させる方法を採用したが、これは、１フレーム単位で極性反転した場合に発生する以下に示す不都合を解消するためである。なお、このような不都合を解消する方法としては、列毎に極性反転駆動する方法や、行及び列方向同時に画素単位で極性反転駆動する方法もある。
あるフレームＦ１で全ての画素において正極性の液晶電圧Ｖｌｃを印加し、次のフレームＦ２で全ての画素において負極性の液晶電圧Ｖｌｃを印加した場合を想定する。液晶層７５に対して同一絶対値の電圧が印加された場合であっても、正極性か負極性によって光の透過率に微少な差異が生じる場合がある。高画質の静止画を表示している場合、この微少な差異の存在が、フレームＦ１とフレームＦ２で表示態様に微細な変化を生む可能性がある。また、動画表示時においても、フレーム間で同一内容の表示内容となるべき表示領域内において、その表示態様に微細な変化を生む可能性がある。高画質の静止画や動画の表示時には、このような微細な変化でも視覚的に認識することができる場合が想定される。
そして、通常表示モードは、このような高画質の静止画や動画を表示するモードであるため、上述のような微細な変化が視覚的に認識される可能性がある。このような現象を回避すべく、本実施形態では、同一フレーム内において表示ライン毎に極性を反転させている。これにより、同一フレーム内でも表示ライン間で異なる極性の液晶電圧Ｖｌｃが印加されているため、液晶電圧Ｖｌｃの極性に基づく表示画像データへの影響を抑制できる。
［別実施形態］
以下、別実施形態につき説明する。
〈１〉 第１〜第４類型の画素回路２Ａ〜２Ｄに関しては、通常表示モード及び常時表示モードの書き込み動作時において、リファレンス線ＲＥＦに低レベル電圧を与え、トランジスタＴ２をオフ状態としても良い。このようにすることで、内部ノードＮ１と出力ノードＮ２が電気的に分離される結果、画素電極２０の電位が書き込み動作前の出力ノードＮ２の電圧の影響を受けなくなる。これにより、画素電極２０の電圧は、ソース線ＳＬの印加電圧を正しく反映し、画像データを誤差なく表示することができる。
ただし、上述したように、ノードＮ１の総寄生容量は、ノードＮ２に比べて遙かに大きく、ノードＮ２の初期状態の電位が画素電極２０の電位に影響を与えることはほとんどないため、トランジスタＴ２は常時オン状態にしておいて良い。
更に言えば、第５〜第６類型の画素回路２Ｄ〜２Ｆの場合、選択線ＳＥＬがブースト線ＢＳＴを兼ねる構成の場合は、選択線ＳＥＬの変動に伴ってノードＮ２が大きく変動する。このため、非選択行の画素回路において、選択線ＳＥＬに高レベル電圧が印加されることで第３スイッチ回路２３が導通し、ソース線ＳＬから当該第３スイッチ回路２３を介して電圧が印加されてしまう可能性がある。このため、これらの画素回路については、書き込み時にトランジスタＴ２を常時オンさせておくことが必要となる。
〈２〉 上記実施形態では、セルフ極性反転動作は、１フレーム単位で全ての画素回路を対象として実施する場合を説明したが、例えば、１フレームを一定数の行からなる複数の行グループに分割し、当該行グループ単位で実行するようにしても良い。例えば、セルフ極性反転動作を偶数行の画素回路に対して実行し、次のセルフ極性反転動作を奇数行の画素回路に対して実行することを順次繰り返しても良い。このように偶数行と奇数行を分離してセルフ極性反転動作を行うことで、セルフ極性反転動作により微小な表示誤差が生じる場合であっても、偶数行毎或いは奇数行毎にこの微少な誤差が分散され、表示画像への影響を更に小さくすることができる。同様に、１フレームを一定数の列からなる複数の列グループに分割し、当該列グループ単位で実行するようにしても良い。
〈３〉 上記実施形態では、アクティブマトリクス基板１０上に構成される全ての画素回路２に対し、第２スイッチ回路２３と制御回路２４を備える構成とした。これに対し、アクティブマトリクス基板１０上において、透過液晶表示を行う透過画素部と反射液晶表示を行う反射画素部の２種類の画素部を備える構成の場合には、反射画素部の画素回路にのみ第２スイッチ回路２３と制御回路２４を備え、透過表示部の画素回路には第２スイッチ回路２３と制御回路２４を備えない構成としても良い。
この場合、通常表示モード時には透過画素部によって画像表示がなされ、常時表示モード時には反射画素部によって画像表示がなされることとなる。このように構成することで、アクティブマトリクス基板１０全体に形成される素子数を削減することができる。
〈４〉 上記実施形態では、各画素回路２は、補助容量素子Ｃｓを備える構成であったが、補助容量素子Ｃｓを備えない構成であっても良い。ただし、内部ノードＮ１の電位をより安定化させ、表示画像の確実な安定化を図るためには、この補助容量素子Ｃｓを備える方が好ましい。
〈５〉 上記実施形態では、各画素回路２の表示素子部２１は、単位液晶表示素子Ｃｌｃだけで構成される場合を想定したが、図３２に示すように、内部ノードＮ１と画素電極２０の間にアナログアンプＡｍｐ（電圧増幅器）を備える構成としても良い。図３２では一例として、アナログアンプＡｍｐの電源用ラインとして、補助容量線ＣＳＬと電源線Ｖｃｃが入力される構成とした。
この場合、内部ノードＮ１に与えられた電圧は、アナログアンプＡｍｐによって設定された増幅率ηによって増幅され、増幅後の電圧が画素電極２０に供給される。よって、内部ノードＮ１の微少な電圧変化を表示画像に反映することができる構成である。
なお、この構成の場合、常時表示モードのセルフ極性反転動作では、内部ノードＮ１の電圧が、増幅率ηによって増幅され画素電極２０に供給されるため、ソース線ＳＬに印加する第１及び第２電圧状態の電圧差を調整することで、画素電極２０に供給される第１及び第２電圧状態の電圧を、対向電圧Ｖｃｏｍの高レベル及び低レベルの電圧に一致させることができる。
〈６〉 上記実施形態では、画素回路２内のトランジスタＴ１〜Ｔ４を、Ｎチャネル型の多結晶シリコンＴＦＴを想定したが、Ｐチャネル型のＴＦＴを使用した構成や、非晶質シリコンＴＦＴを使用した構成とすることも可能である。Ｐチャネル型のＴＦＴを使用する構成の表示装置においても、電源電圧及び既述の動作条件として示された電圧値の正負を反転させる、ケースＡとケースＢにおける印加電圧を逆転させる、常時表示モードにおける書き込み動作において、第１電圧状態（５Ｖ）及び第２電圧状態（０Ｖ）とあるのを、第１電圧状態（０Ｖ）及び第２電圧状態（５Ｖ）に置き換える、等により上記各実施形態と同様に画素回路２を動作させることが可能であり、同様の効果が得られる。
〈７〉 上記実施形態では、常時表示モードにおける画素電圧Ｖ２０及び対向電圧Ｖｃｏｍの第１及び第２電圧状態の電圧値として、０Ｖと５Ｖを想定し、各信号線に印加する電圧値も、それに応じて、−５Ｖ，０Ｖ，５Ｖ，８Ｖと設定したが、これらの電圧値は、使用する液晶素子及びトランジスタ素子の特性（閾値電圧等）に応じて、適宜変更可能である。
〈８〉 上記実施形態では、液晶表示装置を例に挙げて説明したが、本発明はこれに限定されるものではなく、画素データを保持するための画素容量Ｃｐに対応する容量を有し、当該容量に保持される電圧に基づき画像を表示する表示装置であれば、本発明を適用することができる。
例えば、画素容量に相当する容量に画素データに相当する電圧を保持させて画像表示する有機ＥＬ（Electroluminescenece）表示装置の場合、特にセルフリフレッシュ動作に関して本発明を適用することができる。図３３は、このような有機ＥＬ表示装置の画素回路の一例を示す回路図である。この画素回路では、画素データとして補助容量Ｃｓに保持された電圧が、ＴＦＴで構成された駆動用トランジスタＴｄｖのゲート端子に与えられ、その電圧に応じた電流が駆動用トランジスタＴｄｖを介して発光素子ＯＬＥＤに流れる。従って、この補助容量Ｃｓが上記各実施形態における画素容量Ｃｐに相当する。
なお、図３３に示す画素回路においては、電極間に電圧を印加することで光の透過率を制御することで画像表示を行うという液晶表示装置とは異なり、素子を流れる電流によって素子そのものが発光することで画像表示を行う。このため、発光素子の整流性ゆえ、当該素子の両端に印加される電圧の極性を反転させるということができず、更にはそのような必要性もない。このため、図３３の画素回路においては、第３〜第４実施形態で説明したようなセルフ極性反転動作を行うことはできない。
１： 液晶表示装置
２： 画素回路
２Ａ，２Ｂ，２Ｃ，２Ｄ，２Ｅ，２Ｆ： 画素回路
１０： アクティブマトリクス基板
１１： 表示制御回路
１２： 対向電極駆動回路
１３： ソースドライバ
１４： ゲートドライバ
２０： 画素電極
２１： 表示素子部
２２： 第１スイッチ回路
２３： 第２スイッチ回路
２４： 制御回路
７４： シール材
７５： 液晶層
８０： 対向電極
８１： 対向基板
Ａｍｐ： アナログアンプ
ＢＳＴ： ブースト線
Ｃｂｓｔ： ブースト容量素子
Ｃｌｃ： 液晶表示素子
ＣＭＬ： 対向電極配線
ＣＳＬ： 補助容量線
Ｃｓ： 補助容量素子
Ｃｔ： タイミング信号
ＤＡ： ディジタル画像信号
Ｄｖ： データ信号
ＧＬ（ＧＬ１，ＧＬ２，……，ＧＬｎ）： ゲート線
Ｇｔｃ： 走査側タイミング制御信号
Ｎ１： 内部ノード
Ｎ２： 出力ノード
ＯＬＥＤ： 発光素子
Ｐ１，Ｐ２： フェーズ
Ｐ１０，Ｐ１１，……，Ｐ１８： フェーズ
Ｐ２０，Ｐ２１，……，Ｐ２７： フェーズ
ＲＥＦ： リファレンス線
Ｓｃ１，Ｓｃ２，……，Ｓｃｍ： ソース信号
ＳＥＬ： 選択線
ＳＬ（ＳＬ１，ＳＬ２，……，ＳＬｍ）： ソース線
Ｓｔｃ： データ側タイミング制御信号
Ｔ１，Ｔ２，Ｔ３，Ｔ４，Ｔ５： トランジスタ
Ｔｄｖ： 駆動用トランジスタ
Ｖ２０： 画素電極電位、内部ノード電位
Ｖｃｏｍ： 対向電圧
Ｖｌｃ： 液晶電圧
ＶＮ２： 出力ノード電位

Claims (27)

  1. 単位表示素子を含む表示素子部と、
    前記表示素子部の一部を構成し、前記表示素子部に印加される画素データの電圧を保持する内部ノードと、
    少なくとも所定のスイッチ素子を経由して、データ信号線から供給される前記画素データの電圧を前記内部ノードに転送する第１スイッチ回路と、
    前記データ信号線から供給される電圧を、前記所定のスイッチ素子を経由せずに前記内部ノードに転送する第２スイッチ回路と、
    前記内部ノードが保持する前記画素データの電圧に応じた所定の電圧を第１容量素子の一端に保持すると共に、前記第２スイッチ回路の導通非導通を制御する制御回路と、を備えてなり、
    第１端子、第２端子、並びに、前記第１及び第２端子間の導通を制御する制御端子を有する第１〜第３トランジスタ素子のうち、前記第１及び第３トランジスタ素子を前記第２スイッチ回路が、前記第２トランジスタ素子を前記制御回路がそれぞれ有し、
    前記第２スイッチ回路は、前記第１トランジスタ素子と前記第３トランジスタ素子の直列回路で構成され、
    前記制御回路は、前記第２トランジスタ素子と前記第１容量素子の直列回路で構成され、
    前記第１及び第２スイッチ回路の各一端が前記データ信号線に接続し、
    前記第１及び第２スイッチ回路の各他端、及び前記第２トランジスタ素子の第１端子が前記内部ノードに接続し、
    前記第１トランジスタ素子の制御端子、前記第２トランジスタ素子の第２端子、及び前記第１容量素子の一端が相互に接続し、
    前記第２トランジスタ素子の制御端子が第１制御線に接続し、
    前記第３トランジスタ素子の制御端子が第２制御線に接続し、
    前記第１容量素子の他端が、前記第２制御線又は第３制御線に接続していることを特徴とする画素回路。
  2. 前記所定のスイッチ素子が、第１端子、第２端子、並びに前記第１及び第２端子間の導通を制御する制御端子を有する第４トランジスタ素子で構成され、
    前記第４トランジスタ素子の制御端子が走査信号線にそれぞれ接続していることを特徴とする請求項１に記載の画素回路。
  3. 前記第１スイッチ回路が、前記所定のスイッチ素子以外のスイッチ素子を含まない構成であることを特徴とする請求項１又は２に記載の画素回路。
  4. 前記第１スイッチ回路が、前記第２スイッチ回路内の前記第３トランジスタ素子と前記所定のスイッチ素子との直列回路、又は前記第２スイッチ回路内の前記第３トランジスタ素子の制御端子に制御端子が接続する第５トランジスタと前記所定のスイッチ素子との直列回路で構成されることを特徴とする請求項１又は２のいずれか１項に記載の画素回路。
  5. 一端が前記内部ノードに接続し、他端が第４制御線又は所定の固定電圧線に接続する第２容量素子を更に備えることを特徴とする請求項１又は２に記載の画素回路。
  6. 請求項１に記載の画素回路を行方向及び列方向にそれぞれ複数配置して画素回路アレイを構成し、
    前記列毎に前記データ信号線を１本ずつ備えており、
    同一列に配置される前記画素回路は、前記第１スイッチ回路の一端が共通の前記データ信号線に接続し、
    同一行又は同一列に配置される前記画素回路は、前記第２トランジスタ素子の制御端子が共通の前記第１制御線に接続し、
    同一行又は同一列に配置される前記画素回路は、前記第３トランジスタ素子の制御端子が共通の前記第２制御線に接続し、
    同一行または同一列に配置される前記画素回路は、前記第１容量素子の前記他端が共通の前記第２制御線又は前記第３制御線に接続する構成であって、
    前記データ信号線を各別に駆動するデータ信号線駆動回路、並びに前記第１〜第３制御線を各別に駆動する制御線駆動回路を備えていることを特徴とする表示装置。
  7. 前記第１スイッチ回路が、前記所定のスイッチ素子以外のスイッチ素子を含まない構成であると共に、前記所定のスイッチ素子は、第１端子、第２端子、並びに前記第１及び第２端子間の導通を制御する制御端子を有する第４トランジスタ素子であって、前記第１端子が前記内部ノードに、第２端子が前記データ信号線に、制御端子が走査信号線にそれぞれ接続する構成であり、
    前記行毎に前記走査信号線を１本ずつ備えると共に、同一行に配置される前記画素回路が共通の前記走査信号線に接続する構成であり、
    前記走査信号線を各別に駆動する走査信号線駆動回路を備えていることを特徴とする請求項６に記載の表示装置。
  8. 前記所定のスイッチ素子が、第１端子、第２端子、及び前記両端子間の導通を制御する制御端子を有する第４トランジスタ素子で構成され、
    前記第１スイッチ回路が、前記第２スイッチ回路内の前記第３トランジスタ素子と前記第４トランジスタ素子との直列回路、又は前記第２スイッチ回路内の前記第３トランジスタ素子の制御端子に制御端子が接続する第５トランジスタと前記第４トランジスタ素子との直列回路で構成され、
    前記行毎に走査信号線と前記第２制御線をそれぞれ１本ずつ備えており、
    前記第４トランジスタ素子の制御端子が走査信号線に接続し、
    同一行に配置される前記画素回路が、共通の前記走査信号線及び共通の前記第２制御線にそれぞれ接続し、
    前記走査信号線を各別に駆動する走査信号線駆動回路を備えていることを特徴とする請求項６に記載の表示装置。
  9. １つの選択行に配置された前記画素回路に対して各別に前記画素データを書き込む書き込み動作時に、
    前記走査信号線駆動回路が、前記選択行の前記走査信号線に所定の選択行電圧を印加して、前記選択行に配置された前記第４トランジスタ素子を導通状態にすると共に、非選択行の前記走査信号線に所定の非選択行電圧を印加して、前記非選択行に配置された前記第４トランジスタ素子を非導通状態にし、
    前記データ信号線駆動回路が、前記データ信号線のそれぞれに対して、前記選択行の各列の前記画素回路に書き込む画素データに対応するデータ電圧を各別に印加することを特徴とする請求項７に記載の表示装置。
  10. 前記書き込み動作時に、
    前記制御線駆動回路は、前記第２制御線に前記第３トランジスタ素子を非導通状態とする所定の電圧を印加することを特徴とする請求項９に記載の表示装置。
  11. １つの選択行に配置された前記画素回路に対して各別に前記画素データを書き込む書き込み動作時に、
    前記走査信号線駆動回路が、前記選択行の前記走査信号線に所定の選択行電圧を印加して、前記選択行に配置された前記第４トランジスタ素子を導通状態にすると共に、非選択行の前記走査信号線に所定の非選択行電圧を印加して、前記非選択行に配置された前記第４トランジスタ素子を非導通状態にし、
    前記制御線駆動回路が、前記選択行の前記第２制御線に前記第３トランジスタ素子を導通状態にする所定の選択用電圧を印加すると共に、前記非選択行の前記第２制御線に前記第３トランジスタ素子を非導通状態にする所定の非選択用電圧を印加し、
    前記データ信号線駆動回路が、前記データ信号線のそれぞれに、前記選択行の各列の前記画素回路に書き込む画素データに対応するデータ電圧を各別に印加することを特徴とする請求項８に記載の表示装置。
  12. 前記書き込み動作時に、
    前記制御線駆動回路は、前記第１制御線に前記第２トランジスタ素子を導通状態とする所定の電圧を印加することを特徴とする請求項９〜１１のいずれか１項に記載の表示装置。
  13. 前記第１容量素子の前記他端が前記第３制御線に接続する構成である場合において、複数の前記画素回路に対して、前記第２スイッチ回路と前記制御回路を作動させて前記内部ノードの電圧変動を同時に補償するセルフリフレッシュ動作時に、
    前記走査信号線駆動回路が、前記画素回路アレイ内の全部の前記画素回路に接続する前記走査信号線に所定の電圧を印加して前記第４トランジスタ素子を非導通状態とし、
    前記制御線駆動回路が、
    前記第１制御線に、前記内部ノードが保持する２値の画素データの電圧状態が第１電圧状態の場合には前記第２トランジスタ素子によって前記第１容量素子の一端から前記内部ノードに向けての電流が遮断され、第２電圧状態の場合には前記第２トランジスタ素子を導通状態とする所定の電圧を印加し、
    前記第２制御線に、前記第３トランジスタ素子を導通状態とする所定の電圧を印加し、
    前記第３制御線に所定の電圧振幅の電圧パルスを印加して、前記第１容量素子の一端に対して前記第１容量素子を介した容量結合による電圧変化を与え、前記内部ノードの電圧が前記第１電圧状態の場合には前記電圧変化が抑制されずに前記第１トランジスタ素子を導通状態とする一方、前記内部ノードの電圧が前記第２電圧状態の場合には前記電圧変化が抑制されて前記第１トランジスタ素子を非導通状態とし、
    前記データ信号線駆動回路が、前記セルフリフレッシュ動作の対象である複数の前記画素回路に接続する全部の前記データ信号線に、前記第１電圧状態の前記画素データの電圧を供給することを特徴とする請求項７又は８に記載の表示装置。
  14. 前記第１容量素子の前記他端が前記第２制御線に接続する構成である場合において、複数の前記画素回路に対して、前記第２スイッチ回路と前記制御回路を作動させて前記内部ノードの電圧変動を同時に補償するセルフリフレッシュ動作時に、
    前記走査信号線駆動回路が、前記画素回路アレイ内の全部の前記画素回路に接続する前記走査信号線に所定の電圧を印加して前記第４トランジスタ素子を非導通状態とし、
    前記制御線駆動回路が、
    前記第１制御線に、前記内部ノードが保持する２値の画素データの電圧状態が第１電圧状態の場合には前記第２トランジスタ素子によって前記第１容量素子の一端から前記内部ノードに向けての電流が遮断され、第２電圧状態の場合には前記第２トランジスタ素子を導通状態とする所定の電圧を印加し、
    前記第２制御線に、所定の電圧振幅の電圧パルスを印加して、前記第３トランジスタ素子を導通状態とすると共に、前記第１容量素子の一端に対して前記第１容量素子を介した容量結合による電圧変化を与え、前記内部ノードの電圧が前記第１電圧状態の場合には前記電圧変化が抑制されずに前記第１トランジスタ素子を導通状態とする一方、前記内部ノードの電圧が前記第２電圧状態の場合には前記電圧変化が抑制されて前記第１トランジスタ素子を非導通状態とし、
    前記データ信号線駆動回路が、前記セルフリフレッシュ動作の対象である複数の前記画素回路に接続する全部の前記データ信号線に、前記第１電圧状態の前記画素データの電圧を供給することを特徴とする請求項７又は８に記載の表示装置。
  15. 前記セルフリフレッシュ動作終了直後に待機状態に移行して、
    前記制御線駆動回路が、前記第２制御線に、前記第３トランジスタ素子を非導通状態にする所定の電圧を印加すると共に、前記第３制御線に対する前記電圧パルスの印加を終了することを特徴とする請求項１３に記載の表示装置。
  16. 前記セルフリフレッシュ動作終了直後に待機状態に移行して、
    前記制御線駆動回路が、前記第２制御線に対する前記電圧パルスの印加を終了して、前記第３トランジスタ素子を非導通状態にすることを特徴とする請求項１４に記載の表示装置。
  17. 前記セルフリフレッシュ動作を、前記セルフリフレッシュ動作期間より１０倍以上長い前記待機状態を介して繰り返すことを特徴とする請求項１５又は１６に記載の表示装置。
  18. 前記待機状態において、
    前記データ信号線駆動回路が、前記データ信号線に前記第２電圧状態の電圧を印加することを特徴とする請求項１５又は１６に記載の表示装置。
  19. 前記画素回路は、前記第１容量素子の前記他端が前記第３制御線に接続する構成であって、
    前記単位表示素子が、画素電極、対向電極、並びに前記画素電極と前記対向電極に挟持された液晶層からなる液晶表示素子で構成されており、
    前記表示素子部において、前記内部ノードが前記画素電極に直接又は電圧増幅器を介して接続し、
    前記対向電極に電圧を供給する対向電極電圧供給回路を備え、
    複数の前記画素回路に対して、前記第１スイッチ回路と前記第２スイッチ回路と前記制御回路を作動させ、前記画素電極と前記対向電極の間に印加されている電圧の極性を同時に反転させるセルフ極性反転動作において、
    前記セルフ極性反転動作開始前の初期状態設定動作として、
    前記走査信号線駆動回路が、前記画素回路アレイ内の全部の前記画素回路に接続する前記走査信号線に所定の電圧を印加して、前記第４トランジスタ素子を非導通状態とし、
    前記制御線駆動回路が、
    前記第１制御線に、前記内部ノードが保持する２値の画素データの電圧状態が第１電圧状態又は第２電圧状態のいずれであるかに応じて、前記第１容量素子の一端の電圧値に差が生じる所定の電圧を印加し、
    前記第２制御線に、前記第３トランジスタ素子を非導通状態とする所定の電圧を印加し、
    前記第３制御線に所定の初期電圧を印加し、
    前記初期状態設定動作後に、
    前記制御線駆動回路が、
    前記第３制御線に所定の電圧振幅のパルス印加を行い、前記第１容量素子の一端に対して前記第１容量素子を介した容量結合による電圧変化を与え、前記内部ノードの電圧が前記第１電圧状態の場合には前記第２トランジスタ素子が非導通状態になることで前記電圧変化が抑制されずに前記第１トランジスタ素子を導通状態とする一方、前記内部ノードの電圧が前記第２電圧状態の場合には、前記第２トランジスタ素子が導通状態になることで前記電圧変化が抑制されて前記第１トランジスタ素子を非導通状態とし、
    その後に、前記第１制御線に、前記内部ノードの電圧状態に関係なく前記第２トランジスタ素子を非導通状態とする所定の電圧を印加し、
    前記走査信号線駆動回路が、その後に、前記セルフ極性反転動作の対象である複数の前記画素回路に接続する全部の前記走査信号線に走査用電圧パルスを印加して、前記第４トランジスタ素子を一時的に導通状態とした後に、非導通状態に戻し、
    前記対向電極電圧供給回路が、前記第２トランジスタ素子が非導通状態となった後、前記走査信号線駆動回路が前記走査用電圧パルスの印加を終了するまでに、前記対向電極に印加している電圧を２つの電圧状態間で変化させ、
    前記制御線駆動回路が、少なくとも前記走査信号線駆動回路が前記走査用電圧パルスの印加を終了した後の所定期間中、前記第２制御線に前記第３トランジスタ素子を導通状態とする所定の電圧を印加し、その後に前記第３制御線へのパルス印加を停止し、
    前記データ信号線駆動回路が、
    前記セルフ極性反転動作の対象である複数の前記画素回路に接続する全部の前記データ信号線に、少なくとも前記走査信号線駆動回路が前記走査用電圧パルスを印加している間、前記第１電圧状態の電圧を印加すると共に、
    前記制御線駆動回路が前記第２制御線に対し前記第３トランジスタ素子を導通状態とする所定の電圧の印加を終了する直前の少なくとも一部期間中、前記セルフ極性反転動作対象の複数の前記画素回路に接続する全部の前記データ信号線に前記第２電圧状態の電圧を印加する、一連の動作が実行されることを特徴とする請求項７に記載の表示装置。
  20. 前記画素回路は、前記第１容量素子の前記他端が前記第３制御線に接続する構成であって、
    前記単位表示素子が、画素電極、対向電極、並びに前記画素電極と前記対向電極に挟持された液晶層からなる液晶表示素子で構成されており、
    前記表示素子部において、前記内部ノードが前記画素電極に直接又は電圧増幅器を介して接続し、
    前記対向電極に電圧を供給する対向電極電圧供給回路を備え、
    複数の前記画素回路に対して、前記第１スイッチ回路と前記第２スイッチ回路と前記制御回路を作動させ、前記画素電極と前記対向電極の間に印加されている電圧の極性を同時に反転させるセルフ極性反転動作において、
    前記セルフ極性反転動作開始前の初期状態設定動作として、
    前記走査信号線駆動回路が、前記画素回路アレイ内の全部の前記画素回路に接続する前記走査信号線に所定の電圧を印加して、前記第４トランジスタ素子を非導通状態とし、
    前記制御線駆動回路が、
    前記第１制御線に、前記内部ノードが保持する２値の画素データの電圧状態が第１電圧状態又は第２電圧状態のいずれであるかに応じて、前記第１容量素子の一端の電圧値に差が生じる所定の電圧を印加し、
    前記第２制御線に、前記第３トランジスタ素子を非導通状態とする所定の電圧を印加し、
    前記第３制御線に所定の初期電圧を印加し、
    前記初期状態設定動作後に、
    前記制御線駆動回路が、
    前記第２制御線及び前記第３制御線に所定の電圧振幅のパルス印加を行い、前記第１容量素子の一端に対して前記第１容量素子を介した容量結合による電圧変化を与え、前記内部ノードの電圧が前記第１電圧状態の場合には前記第２トランジスタ素子が非導通状態になることで前記電圧変化が抑制されずに前記第１トランジスタ素子を導通状態とする一方、前記内部ノードの電圧が前記第２電圧状態の場合には、前記第２トランジスタ素子が導通状態になることで前記電圧変化が抑制されて前記第１トランジスタ素子を非導通状態とし、
    その後に、前記第１制御線に、前記内部ノードの電圧状態に関係なく前記第２トランジスタ素子を非導通状態とする所定の電圧を印加し、
    前記走査信号線駆動回路が、その後に、前記セルフ極性反転動作の対象である複数の前記画素回路に接続する全部の前記走査信号線に走査用電圧パルスを印加して、前記第４トランジスタ素子を一時的に導通状態とした後に、非導通状態に戻し、
    前記対向電極電圧供給回路が、前記第２トランジスタ素子が非導通状態となった後、前記走査信号線駆動回路が前記走査用電圧パルスの印加を終了するまでに、前記対向電極に印加している電圧を２つの電圧状態間で変化させ、
    前記制御線駆動回路が、少なくとも前記走査信号線駆動回路が前記走査用電圧パルスの印加を終了した後、前記第２制御線及び前記第３制御線へのパルス印加を停止し、
    前記データ信号線駆動回路が、
    前記セルフ極性反転動作の対象である複数の前記画素回路に接続する全部の前記データ信号線に、少なくとも前記走査信号線駆動回路が前記走査用電圧パルスを印加している間、前記第１電圧状態の電圧を印加すると共に、
    前記制御線駆動回路が前記第２制御線及び前記第３制御線に対するパルス印加を終了する直前の少なくとも一部期間中、前記セルフ極性反転動作の対象である複数の前記画素回路に接続する全部の前記データ信号線に前記第２電圧状態の電圧を印加する、一連の動作が実行されることを特徴とする請求項７に記載の表示装置。
  21. 前記画素回路は、前記第１容量素子の前記他端が前記第２制御線に接続する構成であって、
    前記単位表示素子が、画素電極、対向電極、並びに前記画素電極と前記対向電極に挟持された液晶層からなる液晶表示素子で構成されており、
    前記表示素子部において、前記内部ノードが前記画素電極に直接又は電圧増幅器を介して接続し、
    前記対向電極に電圧を供給する対向電極電圧供給回路を備え、
    複数の前記画素回路に対して、前記第１スイッチ回路と前記第２スイッチ回路と前記制御回路を作動させ、前記画素電極と前記対向電極の間に印加されている電圧の極性を同時に反転させるセルフ極性反転動作において、
    前記セルフ極性反転動作開始前の初期状態設定動作として、
    前記走査信号線駆動回路が、前記画素回路アレイ内の全部の前記画素回路に接続する前記走査信号線に所定の電圧を印加して、前記第４トランジスタ素子を非導通状態とし、
    前記制御線駆動回路が、
    前記第１制御線に、前記内部ノードが保持する２値の画素データの電圧状態が第１電圧状態又は第２電圧状態のいずれであるかに応じて、前記第１容量素子の一端の電圧値に差が生じる所定の電圧を印加し、
    前記第２制御線に、前記第３トランジスタ素子を非導通状態とする所定の電圧を印加し、
    前記初期状態設定動作後に、
    前記制御線駆動回路が、
    前記第２制御線に所定の電圧振幅のパルス印加を行い、前記第１容量素子の一端に対して前記第１容量素子を介した容量結合による電圧変化を与え、前記内部ノードの電圧が前記第１電圧状態の場合には前記第２トランジスタ素子が非導通状態になることで前記電圧変化が抑制されずに前記第１トランジスタ素子を導通状態とする一方、前記内部ノードの電圧が前記第２電圧状態の場合には、前記第２トランジスタ素子が導通状態になることで前記電圧変化が抑制されて前記第１トランジスタ素子を非導通状態とし、
    その後に、前記第１制御線に、前記内部ノードの電圧状態に関係なく前記第２トランジスタ素子を非導通状態とする所定の電圧を印加し、
    前記走査信号線駆動回路が、その後に、前記セルフ極性反転動作の対象である複数の前記画素回路に接続する全部の前記走査信号線に走査用電圧パルスを印加して、前記第４トランジスタ素子を一時的に導通状態とした後に、非導通状態に戻し、
    前記対向電極電圧供給回路が、前記第２トランジスタ素子が非導通状態となった後、前記走査信号線駆動回路が前記走査用電圧パルスの印加を終了するまでに、前記対向電極に印加している電圧を２つの電圧状態間で変化させ、
    前記制御線駆動回路が、少なくとも前記走査信号線駆動回路が前記走査用電圧パルスの印加を終了した後、前記第２制御線へのパルス印加を停止し、
    前記データ信号線駆動回路が、
    前記セルフ極性反転動作の対象である複数の前記画素回路に接続する全部の前記データ信号線に、少なくとも前記走査信号線駆動回路が前記走査用電圧パルスを印加している間、前記第１電圧状態の電圧を印加すると共に、
    前記制御線駆動回路が前記第２制御線に対するパルス印加を終了する直前の少なくとも一部期間中、前記セルフ極性反転動作の対象である複数の前記画素回路に接続する全部の前記データ信号線に前記第２電圧状態の電圧を印加する、一連の動作が実行されることを特徴とする請求項７に記載の表示装置。
  22. 前記画素回路は、前記第１容量素子の前記他端が前記第３制御線に接続する構成であって、
    前記単位表示素子が、画素電極、対向電極、並びに前記画素電極と前記対向電極に挟持された液晶層からなる液晶表示素子で構成されており、
    前記表示素子部において、前記内部ノードが前記画素電極に直接又は電圧増幅器を介して接続し、
    前記対向電極に電圧を供給する対向電極電圧供給回路を備え、
    複数の前記画素回路に対して、前記第１スイッチ回路と前記第２スイッチ回路と前記制御回路を作動させ、前記画素電極と前記対向電極の間に印加されている電圧の極性を同時に反転させるセルフ極性反転動作において、
    前記セルフ極性反転動作開始前の初期状態設定動作として、
    前記走査信号線駆動回路が、前記画素回路アレイ内の全部の前記画素回路に接続する前記走査信号線に所定の電圧を印加して、前記第４トランジスタ素子を非導通状態とし、
    前記制御線駆動回路が、
    前記第１制御線に、前記内部ノードが保持する２値の画素データの電圧状態が第１電圧状態又は第２電圧状態のいずれであるかに応じて、前記第１容量素子の一端の電圧値に差が生じる所定の電圧を印加し、
    前記第２制御線に、前記第３トランジスタ素子を非導通状態とする所定の電圧を印加し、
    前記第３制御線に所定の初期電圧を印加し、
    前記初期状態設定動作後に、
    前記制御線駆動回路が、
    前記第３制御線に所定の電圧振幅のパルス印加を行い、前記第１容量素子の一端に対して前記第１容量素子を介した容量結合による電圧変化を与え、前記内部ノードの電圧が前記第１電圧状態の場合には前記第２トランジスタ素子が非導通状態になることで前記電圧変化が抑制されずに前記第１トランジスタ素子を導通状態とする一方、前記内部ノードの電圧が前記第２電圧状態の場合には、前記第２トランジスタ素子が導通状態になることで前記電圧変化が抑制されて前記第１トランジスタ素子を非導通状態とし、
    その後に、前記第１制御線に、前記内部ノードの電圧状態に関係なく前記第２トランジスタ素子を非導通状態とする所定の電圧を印加し、
    前記走査信号線駆動回路が、その後に、前記セルフ極性反転動作の対象である複数の前記画素回路に接続する全部の前記走査信号線に走査用電圧パルスを印加して、前記第４トランジスタ素子を一時的に導通状態とした後に、非導通状態に戻し、
    前記対向電極電圧供給回路が、前記第２トランジスタ素子が非導通状態となった後、前記走査信号線駆動回路が前記走査用電圧パルスの印加を終了するまでに、前記対向電極に印加している電圧を２つの電圧状態間で変化させ、
    前記制御線駆動回路が、少なくとも前記走査信号線駆動回路の前記走査用電圧パルスの印加中、及び同パルス印加終了の所定期間中、前記第２制御線に前記第３トランジスタ素子を導通状態とする所定の電圧を印加し、その後に前記第３制御線へのパルス印加を停止し、
    前記データ信号線駆動回路が、
    前記セルフ極性反転動作の対象である複数の前記画素回路に接続する全部の前記データ信号線に、少なくとも前記走査信号線駆動回路が前記走査用電圧パルスを印加している間、前記第１電圧状態の電圧を印加すると共に、
    前記制御線駆動回路が前記第２制御線に対し前記第３トランジスタ素子を導通状態とする所定の電圧の印加を終了する直前の少なくとも一部期間中、前記セルフ極性反転動作対象の複数の前記画素回路に接続する全部の前記データ信号線に前記第２電圧状態の電圧を印加する、一連の動作が実行されることを特徴とする請求項８に記載の表示装置。
  23. 前記画素回路は、前記第１容量素子の前記他端が前記第３制御線に接続する構成であって、
    前記単位表示素子が、画素電極、対向電極、並びに前記画素電極と前記対向電極に挟持された液晶層からなる液晶表示素子で構成されており、
    前記表示素子部において、前記内部ノードが前記画素電極に直接又は電圧増幅器を介して接続し、
    前記対向電極に電圧を供給する対向電極電圧供給回路を備え、
    複数の前記画素回路に対して、前記第１スイッチ回路と前記第２スイッチ回路と前記制御回路を作動させ、前記画素電極と前記対向電極の間に印加されている電圧の極性を同時に反転させるセルフ極性反転動作において、
    前記セルフ極性反転動作開始前の初期状態設定動作として、
    前記走査信号線駆動回路が、前記画素回路アレイ内の全部の前記画素回路に接続する前記走査信号線に所定の電圧を印加して、前記第４トランジスタ素子を非導通状態とし、
    前記制御線駆動回路が、
    前記第１制御線に、前記内部ノードが保持する２値の画素データの電圧状態が第１電圧状態又は第２電圧状態のいずれであるかに応じて、前記第１容量素子の一端の電圧値に差が生じる所定の電圧を印加し、
    前記第２制御線に、前記第３トランジスタ素子を非導通状態とする所定の電圧を印加し、
    前記第３制御線に所定の初期電圧を印加し、
    前記初期状態設定動作後に、
    前記制御線駆動回路が、
    前記第２制御線及び前記第３制御線に所定の電圧振幅のパルス印加を行い、前記第１容量素子の一端に対して前記第１容量素子を介した容量結合による電圧変化を与え、前記内部ノードの電圧が前記第１電圧状態の場合には前記第２トランジスタ素子が非導通状態になることで前記電圧変化が抑制されずに前記第１トランジスタ素子を導通状態とする一方、前記内部ノードの電圧が前記第２電圧状態の場合には、前記第２トランジスタ素子が導通状態になることで前記電圧変化が抑制されて前記第１トランジスタ素子を非導通状態とし、
    その後に、前記第１制御線に、前記内部ノードの電圧状態に関係なく前記第２トランジスタ素子を非導通状態とする所定の電圧を印加し、
    前記走査信号線駆動回路が、その後に、前記セルフ極性反転動作の対象である複数の前記画素回路に接続する全部の前記走査信号線に走査用電圧パルスを印加して、前記第４トランジスタ素子を一時的に導通状態とした後に、非導通状態に戻し、
    前記対向電極電圧供給回路が、前記第２トランジスタ素子が非導通状態となった後、前記走査信号線駆動回路が前記走査用電圧パルスの印加を終了するまでに、前記対向電極に印加している電圧を２つの電圧状態間で変化させ、
    前記制御線駆動回路が、少なくとも前記走査信号線駆動回路の前記電圧パルスの印加を終了した後、前記第２制御線及び前記第３制御線へのパルス印加を停止し、
    前記データ信号線駆動回路が、
    前記セルフ極性反転動作の対象である複数の前記画素回路に接続する全部の前記データ信号線に、少なくとも前記走査信号線駆動回路が前記走査用電圧パルスを印加している間、前記第１電圧状態の電圧を印加すると共に、
    前記制御線駆動回路が前記第２制御線及び前記第３制御線に対するパルス印加を終了する直前の少なくとも一部期間中、前記セルフ極性反転動作の対象である複数の前記画素回路に接続する全部の前記データ信号線に前記第２電圧状態の電圧を印加する、一連の動作が実行されることを特徴とする請求項８に記載の表示装置。
  24. 前記画素回路は、前記第１容量素子の前記他端が前記第２制御線に接続する構成であって、
    前記単位表示素子が、画素電極、対向電極、並びに前記画素電極と前記対向電極に挟持された液晶層からなる液晶表示素子で構成されており、
    前記表示素子部において、前記内部ノードが前記画素電極に直接又は電圧増幅器を介して接続し、
    前記対向電極に電圧を供給する対向電極電圧供給回路を備え、
    複数の前記画素回路に対して、前記第１スイッチ回路と前記第２スイッチ回路と前記制御回路を作動させ、前記画素電極と前記対向電極の間に印加されている電圧の極性を同時に反転させるセルフ極性反転動作において、
    前記セルフ極性反転動作開始前の初期状態設定動作として、
    前記走査信号線駆動回路が、前記画素回路アレイ内の全部の前記画素回路に接続する前記走査信号線に所定の電圧を印加して、前記第４トランジスタ素子を非導通状態とし、
    前記制御線駆動回路が、
    前記第１制御線に、前記内部ノードが保持する２値の画素データの電圧状態が第１電圧状態又は第２電圧状態のいずれであるかに応じて、前記第１容量素子の一端の電圧値に差が生じる所定の電圧を印加し、
    前記第２制御線に、前記第３トランジスタ素子を非導通状態とする所定の電圧を印加し、
    前記初期状態設定動作後に、
    前記制御線駆動回路が、
    前記第２制御線に所定の電圧振幅のパルス印加を行い、前記第１容量素子の一端に対して前記第１容量素子を介した容量結合による電圧変化を与え、前記内部ノードの電圧が前記第１電圧状態の場合には前記第２トランジスタ素子が非導通状態になることで前記電圧変化が抑制されずに前記第１トランジスタ素子を導通状態とする一方、前記内部ノードの電圧が前記第２電圧状態の場合には、前記第２トランジスタ素子が導通状態になることで前記電圧変化が抑制されて前記第１トランジスタ素子を非導通状態とし、
    その後に、前記第１制御線に、前記内部ノードの電圧状態に関係なく前記第２トランジスタ素子を非導通状態とする所定の電圧を印加し、
    前記走査信号線駆動回路が、その後に、前記セルフ極性反転動作の対象である複数の前記画素回路に接続する全部の前記走査信号線に走査用電圧パルスを印加して、前記第４トランジスタ素子を一時的に導通状態とした後に、非導通状態に戻し、
    前記対向電極電圧供給回路が、前記第２トランジスタ素子が非導通状態となった後、前記走査信号線駆動回路が前記走査用電圧パルスの印加を終了するまでに、前記対向電極に印加している電圧を２つの電圧状態間で変化させ、
    前記制御線駆動回路が、少なくとも前記走査信号線駆動回路が前記走査用電圧パルスの印加を終了した後、前記第２制御線へのパルス印加を停止し、
    前記データ信号線駆動回路が、
    前記セルフ極性反転動作の対象である複数の前記画素回路に接続する全部の前記データ信号線に、少なくとも前記走査信号線駆動回路が前記走査用電圧パルスを印加している間、前記第１電圧状態の電圧を印加すると共に、
    前記制御線駆動回路が前記第２制御線に対するパルス印加を終了する直前の少なくとも一部期間中、前記セルフ極性反転動作の対象である複数の前記画素回路に接続する全部の前記データ信号線に前記第２電圧状態の電圧を印加する、一連の動作が実行されることを特徴とする請求項８に記載の表示装置。
  25. 前記画素回路は、前記第１容量素子の前記他端が前記第３制御線に接続する構成であって、
    前記単位表示素子が、画素電極、対向電極、並びに前記画素電極と前記対向電極に挟持された液晶層からなる液晶表示素子で構成されており、
    前記表示素子部において、前記内部ノードが前記画素電極に直接又は電圧増幅器を介して接続し、
    前記対向電極に電圧を供給する対向電極電圧供給回路を備え、
    複数の前記画素回路に対して、前記第１スイッチ回路と前記第２スイッチ回路と前記制御回路を作動させ、前記画素電極と前記対向電極の間に印加されている電圧の極性を同時に反転させるセルフ極性反転動作において、
    前記セルフ極性反転動作開始前の初期状態設定動作として、
    前記走査信号線駆動回路が、前記画素回路アレイ内の全部の前記画素回路に接続する前記走査信号線に所定の電圧を印加して、前記第４トランジスタ素子を非導通状態とし、
    前記制御線駆動回路が、
    前記第１制御線に、前記内部ノードが前記第１電圧状態または前記第２電圧状態のいずれであっても、前記第２トランジスタ素子を導通状態とする所定の電圧を印加し、
    前記第２制御線に、前記第３トランジスタ素子を非導通状態とする所定の電圧を印加し、
    前記第３制御線に所定の初期電圧を印加し、
    前記初期状態設定動作後に、
    前記制御線駆動回路が、
    前記第１制御線に、前記内部ノードが前記第１電圧状態または前記第２電圧状態のいずれであっても、前記第２トランジスタ素子を非導通状態とする所定の電圧を印加し、
    前記走査信号線駆動回路が、その後に、前記セルフ極性反転動作の対象である複数の前記画素回路に接続する全部の前記走査信号線に走査用電圧パルスを印加して、前記第４トランジスタ素子を一時的に導通状態とした後、非導通状態に戻し、
    前記対向電極電圧供給回路が、前記第２トランジスタ素子が非導通状態となった後、前記走査信号線駆動回路が前記走査用電圧パルスの印加を終了するまでに、前記対向電極に印加している電圧を２つの電圧状態間で変化させ、
    前記制御線駆動回路が、少なくとも前記走査信号線駆動回路が前記走査用電圧パルスの印加を終了した後の所定期間中、前記第２制御線に前記第３トランジスタ素子を導通状態とする所定の電圧を印加し、
    前記データ信号線駆動回路が、
    前記セルフ極性反転動作の対象である複数の前記画素回路に接続する全部の前記データ信号線に、少なくとも前記走査信号線駆動回路が前記走査用電圧パルスを印加している間、前記第１電圧状態の電圧を印加し、
    前記制御線駆動回路が前記第２制御線に対し前記第３トランジスタ素子を導通状態とする所定の電圧の印加を終了する直前の少なくとも一部期間中、前記セルフ極性反転動作の対象である複数の前記画素回路に接続する全部の前記データ信号線に前記第２電圧状態の電圧を印加する、一連の動作が実行されることを特徴とする請求項７に記載の表示装置。
  26. 前記画素回路は、前記第１容量素子の前記他端が前記第３制御線に接続する構成であって、
    前記単位表示素子が、画素電極、対向電極、並びに前記画素電極と前記対向電極に挟持された液晶層からなる液晶表示素子で構成されており、
    前記表示素子部において、前記内部ノードが前記画素電極に直接又は電圧増幅器を介して接続し、
    前記対向電極に電圧を供給する対向電極電圧供給回路を備え、
    複数の前記画素回路に対して、前記第１スイッチ回路と前記第２スイッチ回路と前記制御回路を作動させ、前記画素電極と前記対向電極の間に印加されている電圧の極性を同時に反転させるセルフ極性反転動作において、
    前記セルフ極性反転動作開始前の初期状態設定動作として、
    前記走査信号線駆動回路が、前記画素回路アレイ内の全部の前記画素回路に接続する前記走査信号線に所定の電圧を印加して、前記第４トランジスタ素子を非導通状態とし、
    前記制御線駆動回路が、
    前記第１制御線に、前記内部ノードが前記第１電圧状態または前記第２電圧状態のいずれであっても、前記第２トランジスタ素子を導通状態とする所定の電圧を印加し、
    前記第２制御線に、前記第３トランジスタ素子を非導通状態とする所定の電圧を印加し、
    前記第３制御線に所定の初期電圧を印加し、
    前記初期状態設定動作後に、
    前記制御線駆動回路が、
    前記第１制御線に、前記内部ノードが前記第１電圧状態または前記第２電圧状態のいずれであっても、前記第２トランジスタ素子を非導通状態とする所定の電圧を印加し、
    前記走査信号線駆動回路が、その後に、前記セルフ極性反転動作の対象である複数の前記画素回路に接続する全部の前記走査信号線に走査用電圧パルスを印加して、前記第４トランジスタ素子を一時的に導通状態とした後、非導通状態に戻し、
    前記対向電極電圧供給回路が、前記第２トランジスタ素子が非導通状態となった後、前記走査信号線駆動回路が前記走査用電圧パルスの印加を終了するまでに、前記対向電極に印加している電圧を２つの電圧状態間で変化させ、
    前記制御線駆動回路が、少なくとも前記走査信号線駆動回路の前記走査用電圧パルス印加時から当該パルス印加終了後までの所定期間中、前記第２制御線に前記第３トランジスタ素子を導通状態とする所定の電圧を印加し、
    前記データ信号線駆動回路が、
    前記セルフ極性反転動作の対象である複数の前記画素回路に接続する全部の前記データ信号線に、少なくとも前記走査信号線駆動回路が前記走査用電圧パルスを印加している間、前記第１電圧状態の電圧を印加し、
    前記制御線駆動回路が前記第２制御線に対し前記第３トランジスタ素子を導通状態とする所定の電圧の印加を終了する直前の少なくとも一部期間中、前記セルフ極性反転動作の対象である複数の前記画素回路に接続する全部の前記データ信号線に前記第２電圧状態の電圧を印加する、一連の動作が実行されることを特徴とする請求項８に記載の表示装置。
  27. 前記画素回路が、一端を前記内部ノードに接続し、他端を固定電圧線に接続する第２容量素子を備えている場合において、
    前記走査信号線駆動回路が前記走査用電圧パルスの印加を終了した後、前記電圧パルスの印加終了時に生じる前記内部ノードの電圧変動を、前記固定電圧線の電圧を調整することにより、補償することを特徴とする請求項１９〜２６のいずれか１項に記載の表示装置。
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120154262A1 (en) * 2009-09-07 2012-06-21 Sharp Kabushiki Kaisha Pixel Circuit And Display Device
WO2011070903A1 (ja) * 2009-12-10 2011-06-16 シャープ株式会社 画素回路及び表示装置
JP5268117B2 (ja) * 2010-10-25 2013-08-21 群創光電股▲ふん▼有限公司 ディスプレイ装置及びこれを備える電子機器
US20130321367A1 (en) * 2011-02-17 2013-12-05 Sharp Kabushiki Kaisha Display device
KR101469480B1 (ko) * 2012-04-05 2014-12-12 엘지디스플레이 주식회사 표시장치 및 이의 구동방법
KR101943000B1 (ko) * 2012-09-14 2019-01-28 엘지디스플레이 주식회사 검사회로를 포함하는 액정표시장치 및 이의 검사방법
CN102890899B (zh) * 2012-10-22 2017-08-25 杭州玖欣物联科技有限公司 近晶态液晶多稳态电子纸显示器的像素电路
WO2015136412A1 (en) * 2014-03-14 2015-09-17 Semiconductor Energy Laboratory Co., Ltd. Circuit system
TWI529694B (zh) * 2014-08-19 2016-04-11 友達光電股份有限公司 面板驅動電路、液晶畫素資料的升壓電路及驅動其的方法
CN104766575B (zh) * 2015-04-07 2017-10-17 深圳市华星光电技术有限公司 一种goa电路及液晶显示器
CN106611579A (zh) * 2015-10-22 2017-05-03 小米科技有限责任公司 内容显示方法及装置
CN105513553B (zh) 2016-01-27 2018-12-11 京东方科技集团股份有限公司 像素电路及其驱动方法、显示面板和显示装置
TWI601111B (zh) 2017-03-29 2017-10-01 凌巨科技股份有限公司 顯示面板的驅動方法
JP2023112303A (ja) 2022-02-01 2023-08-14 シャープディスプレイテクノロジー株式会社 液晶表示装置

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0460581A (ja) * 1990-06-29 1992-02-26 Hitachi Ltd 液晶表示装置
JPH06581A (ja) 1992-06-22 1994-01-11 Mitsubishi Materials Corp スラリー内へのワークの浸漬方法
US5426447A (en) * 1992-11-04 1995-06-20 Yuen Foong Yu H.K. Co., Ltd. Data driving circuit for LCD display
JP2005018088A (ja) * 1995-02-16 2005-01-20 Toshiba Corp 液晶表示装置
US5952991A (en) * 1996-11-14 1999-09-14 Kabushiki Kaisha Toshiba Liquid crystal display
JP4212791B2 (ja) * 2000-08-09 2009-01-21 シャープ株式会社 液晶表示装置ならびに携帯電子機器
JP2002351430A (ja) * 2001-05-30 2002-12-06 Mitsubishi Electric Corp 表示装置
US7230597B2 (en) * 2001-07-13 2007-06-12 Tpo Hong Kong Holding Limited Active matrix array devices
SG110023A1 (en) * 2002-03-01 2005-04-28 Semiconductor Energy Lab Display device, light emitting device, and electronic eqipment
TW578124B (en) 2003-01-03 2004-03-01 Au Optronics Corp Method and driver for reducing power consumption of an LCD panel in a standby mode
GB0308167D0 (en) * 2003-04-09 2003-05-14 Koninkl Philips Electronics Nv Active matrix array device electronic device and operating method for an active matrix device
JP4131227B2 (ja) * 2003-11-10 2008-08-13 ソニー株式会社 画素回路、表示装置、および画素回路の駆動方法
KR101142996B1 (ko) * 2004-12-31 2012-05-08 재단법인서울대학교산학협력재단 표시 장치 및 그 구동 방법
JP2006343563A (ja) * 2005-06-09 2006-12-21 Sharp Corp 液晶表示装置
JP2007334224A (ja) 2006-06-19 2007-12-27 Toshiba Matsushita Display Technology Co Ltd 液晶表示装置
US7952546B2 (en) 2007-06-27 2011-05-31 Chimei Innolux Corporation Sample/hold circuit, electronic system, and control method utilizing the same
US8035596B2 (en) * 2007-07-09 2011-10-11 Nec Lcd Technologies, Ltd Liquid crystal display device
WO2009050923A1 (ja) * 2007-10-18 2009-04-23 Sharp Kabushiki Kaisha 電流駆動型表示装置
US20090135170A1 (en) 2007-11-28 2009-05-28 Tpo Hong Kong Holding Limited Display device
KR101458903B1 (ko) * 2008-01-29 2014-11-07 삼성디스플레이 주식회사 액정 표시 장치 및 그 구동 방법
KR101538320B1 (ko) * 2008-04-23 2015-07-23 삼성디스플레이 주식회사 표시 장치
KR101497494B1 (ko) * 2008-11-17 2015-03-03 삼성디스플레이 주식회사 액정 표시 장치 및 그의 구동 방법
JP4821029B2 (ja) * 2009-01-09 2011-11-24 奇美電子股▲ふん▼有限公司 アクティブマトリクス型ディスプレイ装置及びこれを備える電子機器
KR101725341B1 (ko) * 2009-08-13 2017-04-11 삼성디스플레이 주식회사 액정 표시 장치
EP2498243A4 (en) * 2009-11-06 2013-05-01 Sharp Kk DISPLAY DEVICE
JP5342657B2 (ja) * 2010-01-22 2013-11-13 シャープ株式会社 表示装置

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