JPWO2009072474A1 - 圧電トランス装置の製造方法及び圧電トランス装置 - Google Patents

圧電トランス装置の製造方法及び圧電トランス装置 Download PDF

Info

Publication number
JPWO2009072474A1
JPWO2009072474A1 JP2009544666A JP2009544666A JPWO2009072474A1 JP WO2009072474 A1 JPWO2009072474 A1 JP WO2009072474A1 JP 2009544666 A JP2009544666 A JP 2009544666A JP 2009544666 A JP2009544666 A JP 2009544666A JP WO2009072474 A1 JPWO2009072474 A1 JP WO2009072474A1
Authority
JP
Japan
Prior art keywords
piezoelectric transformer
circuit board
circuit
soldering
terminal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2009544666A
Other languages
English (en)
Other versions
JP5622395B2 (ja
Inventor
中川 亮
亮 中川
松尾 泰秀
泰秀 松尾
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tamura Corp
Original Assignee
Tamura Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tamura Corp filed Critical Tamura Corp
Priority to JP2009544666A priority Critical patent/JP5622395B2/ja
Publication of JPWO2009072474A1 publication Critical patent/JPWO2009072474A1/ja
Application granted granted Critical
Publication of JP5622395B2 publication Critical patent/JP5622395B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10NELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N30/00Piezoelectric or electrostrictive devices
    • H10N30/80Constructional details
    • H10N30/802Drive or control circuitry or methods for piezoelectric or electrostrictive devices not otherwise provided for
    • H10N30/804Drive or control circuitry or methods for piezoelectric or electrostrictive devices not otherwise provided for for piezoelectric transformers
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10NELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N30/00Piezoelectric or electrostrictive devices
    • H10N30/40Piezoelectric or electrostrictive devices with electrical input and electrical output, e.g. functioning as transformers

Abstract

圧電トランス装置(100)は、端子を介して回路基板に半田付けされる圧電トランス(4)と、回路基板に形成されて圧電トランス(4)の一次側電極に接続された入力回路と、この入力回路と並列に設けられた焦電対策素子(22)とを有している。焦電対策素子(22)は、例えばコンデンサや抵抗等であり、製造過程で圧電トランス(4)より先に焦電対策素子(22)が半田付けされている。このため、半田付け時の温度変化で焦電効果による電荷が発生しても、焦電対策素子(22)によって電荷を消失させることができる。(選択図 図1)

Description

本発明は、回路基板に圧電トランスが実装された構造を有する圧電トランス装置の製造方法、及び圧電トランス装置に関する。
従来、この種の圧電トランス装置の回路中には、その中核となる圧電トランス(圧電体)の駆動用にスイッチング素子(例えばMOSFET)が設けられている。このスイッチング素子に常時バイアス電流が供給されていると、素子の温度依存性によって熱暴走を起こし、最悪の場合は回路が破壊する危険がある。このため従来、回路中に圧電トランスからの出力を帰還する帰還回路を設けることで一種の発振回路を構成し、この帰還回路がバイアスを印加して発振回路が起動すると、その後に起動回路がバイアスを自動的に遮断するという内容の先行技術が知られている(日本国特開2003−61342号公報:特許文献1参照。)。
上述した先行技術は、圧電トランス装置の駆動中における回路やスイッチング素子の保護に着目したものであり、駆動中の温度変化によるスイッチング素子の熱暴走を抑えるという意味においては有効である。
しかしながら、この種の圧電トランス装置には、その製造過程(例えば半田付けの工程)で圧電体に温度変化が生じると、それによって圧電体に焦電効果が発生するという点も見逃すことはできない。例えば、実装部品としてパッケージされた形態の圧電トランスをフロー技術等によって回路基板に実装する際、半田フロー槽を通す際の熱でその圧電体に焦電効果が発生することがある。この焦電効果は、圧電体の一次側電極間に分極方向と逆向きの電荷を蓄積させるものであり、この電荷が圧電体から回路内に放出されると、上記のスイッチング素子を始め、その他の周辺素子にも悪影響が及ぶおそれがある。
この点、上記の先行技術は、あくまで圧電トランス装置として完成された状態において初めて保護機能を発揮するものであり、その製造過程においてはトランジスタやコンデンサを含めた回路全体が未だ機能する前であるから、焦電対策として何ら役に立つものではない。
以上の背景から、完成状態だけでなく、圧電トランス装置の製造過程においても回路の保護に有効となる焦電対策が望まれている。
日本国特開2003−61342号公報(第2−3頁、図1)
第1に開示される発明は、回路基板に実装された少なくとも1つの圧電トランスと、回路基板に形成されて圧電トランスの一次側電極に入力電圧を供給する入力回路とからなる圧電トランス装置の製造方法である。特に本発明の製造方法は、以下の工程を有するものである。
(1)製作工程:入力回路を構成するための配線パターン及び入力回路に対して圧電トランスと並列に接続される受動素子用の配線パターンを、絶縁基板材料にそれぞれ形成して回路基板を製作する。
(2)配置工程:上記で製作した回路基板上に圧電トランス及び受動素子を載置して、それぞれの端子を各配線パターンの半田付け位置に近接させておく。
(3)半田付け工程:半田付けに際し、圧電トランスの端子より先に受動素子の端子を半田付けするか、又は圧電トランス及び受動素子の各端子を同時に半田付けする。
本発明の製造方法によれば、半田付けの過程で圧電トランスよりも先に受動素子が半田付けされるか、又は両者が同時に半田付けされることで、半田付け時の温度変化により圧電トランス(圧電体)の一次側電極間に電荷が発生しても、この電荷を受動素子で吸収、又は消費することができる。したがって、入力回路上に電荷が放出されたり、回路上のスイッチング素子に電荷が流れたりすることがなく、素子や回路部品の破損を確実に防止することができる。
本発明の製造方法において、上記(3)の半田付け工程で半田フロー槽を通す場合は以下の要素が追加される。
すなわち、上記(2)の配置工程で回路基板上に圧電トランス及び受動素子を載置して、それぞれの端子を各配線パターンの半田付け位置に近接させた上で、上記(3)の半田付け工程で、圧電トランスの端子と近接する半田付け位置より先に受動素子の端子と近接する半田付け位置を半田フロー槽に浸すか、又は圧電トランス及び受動素子のそれぞれの端子と近接する各半田付け位置を同時に半田フロー槽に浸すことで圧電トランス及び受動素子を半田付けする。
これにより、半田フロー槽内で圧電トランスの端子の半田付けが行われた時点では、既に(又は同時)に受動素子の端子の半田付けが行われているので、焦電効果によって発生した電荷を確実に受動素子で吸収又は消費することができる。
また本発明の製造方法は、回路基板上の複数の箇所に圧電トランス及び受動素子が組の状態で載置されている形態にも適用できる。この場合、回路基板上で圧電トランス及び受動素子の少なくとも2箇所の組は、いずれも圧電トランスの端子と近接する半田付け位置より先に受動素子の端子と近接する半田付け位置が半田フロー槽に浸されるか、又は圧電トランス及び受動素子のそれぞれの端子と近接する各半田付け位置が同時に半田フロー槽に浸される位置関係にある。
上記のように、多数の圧電トランスが実装された1つの回路基板内で、入力回路と受動素子の端子、そして圧電トランスの端子のそれぞれの位置関係が同様であれば、これらを半田フロー槽に浸して半田付けする際、少なくとも2つ以上(全部でもよいし、全部でなくてもよい)の圧電トランスについて焦電効果で生じた電荷を吸収又は消費することができる。
第2に開示される発明は、完成品としての圧電トランス装置である。すなわち、本発明の圧電トランス装置は、端子を介して回路基板に半田付けされる圧電トランスと、回路基板に設けられ、圧電トランスの一次側電極に接続された端子と半田付けされて一次側電極に入力電圧を供給する入力回路と、回路基板に設けられ、圧電トランスの半田付けに伴う焦電効果により発生した電荷を吸収するか、又は電荷を消費する焦電対策手段とを備えるものである。
上記の焦電対策回路は、その製造過程において圧電トランスの焦電効果による影響を除去し、入力回路や回路上の部品を保護するものである。なお、焦電対策手段は回路の形態として完成品の状態で本発明の圧電トランス装置に存在していてもよい。このような焦電対策用の回路が完成品の状態で依然として残存していれば、その製造過程において焦電対策手段が有効に働いたことが一目瞭然であり、完成品としての品質が確実に保証されていることになる。
第3に開示される発明は、端子を介して回路基板に半田付けされる圧電トランスと、回路基板に設けられ、圧電トランスの一次側電極に接続された端子と半田付けされて一次側電極に入力電圧を供給する入力回路と、この入力回路に対して圧電トランスと並列に接続して回路基板に設けられた受動素子を有し、この受動素子で圧電トランスの半田付けに伴う焦電効果により発生した電荷を吸収するか、又は電荷を消費する焦電対策回路とを備えた圧電トランス装置である。
上記の構成であれば、例えば容量や抵抗を持った受動素子の働きにより、製造過程で焦電効果により発生した電荷を吸収、又は消費することができる。また、焦電対策回路が完成品の状態で本発明の圧電トランス装置に存在していれば、上記のように製造過程で焦電対策回路の機能が発揮されたことが明らかであり、完成品の状態で圧電トランス装置の品質が確実に保証される。
第4に開示される発明は、端子を介して回路基板に半田付けされる圧電トランスと、回路基板に形成され、圧電トランスの一次側電極に接続された端子と半田付けされて一次側電極に入力電圧を供給する入力回路を構成する第1の配線パターンと、第1の配線パターンに近接して回路基板に形成された第2の配線パターンを有し、この第2の配線パターンと第1の配線パターンとの間の浮遊容量によって圧電トランスの半田付けに伴う焦電効果により発生した電荷を吸収するか、又は電荷を消費する焦電対策回路とを備えた圧電トランス装置である。
この場合、製造過程において回路基板の一部に予め焦電対策回路が組み込まれているので、回路基板に対して圧電トランスを半田付けする際、その焦電効果により発生する電荷を確実に吸収、又は消費することができる。したがって、完成品の状態で圧電トランス装置としての品質を確実に保証することができる。
第5に開示される発明は、端子を介して回路基板に半田付けされる圧電トランスと、回路基板に形成され、圧電トランスの2箇所の一次側電極にそれぞれ接続された互いに極性の異なる2つの端子と半田付けされて一次側電極に入力電圧を供給する入力回路を構成する2つの配線パターンと、これら2つの配線パターンを互いに近接させて回路基板上にて容量結合させることにより、圧電トランスの半田付けに伴う焦電効果により発生した電荷を吸収するか、又は電荷を消費する焦電対策回路とを備えた圧電トランス装置である。
この場合、配線パターン間で一次側電極同士を容量結合させることができるので、半田付け時の焦電効果によって一次側電極にそれぞれ発生した電荷が打ち消し合い、極めて効率よく電荷を吸収又は消費することができる。
第6に開示される発明は、端子を介して回路基板に半田付けされる複数の圧電トランスと、回路基板に形成され、個々の圧電トランスについて互いに極性が異なる2箇所の一次側電極にそれぞれ接続された端子と半田付けされて一次側電極に入力電圧を供給する入力回路を構成する配線パターンと、複数の圧電トランスの間でみて、互いに極性が異なる一次側電極にそれぞれ接続された配線パターン同士を互いに近接させて回路基板上にて容量結合させることにより、圧電トランスの半田付けに伴う焦電効果により発生した電荷を吸収するか、又は電荷を消費する焦電対策回路とを備えた圧電トランス装置である。
これまでは、個々の圧電トランスについて焦電対策手段又は焦電対策回路を構成する形態であったが、上記の構成は、同じ回路基板上に複数の圧電トランスが実装される形態において、複数の圧電トランス(例えば、回路基板上で隣り合う圧電トランス同士)で焦電対策回路を構成するものである。すなわち、複数の圧電トランス間では、互いに極性が異なる一次側電極に接続されている配線パターン同士を近接させて容量結合しておくことにより、焦電により発生した電荷を吸収又は消費することができる。
以上に開示した圧電トランス装置の製造方法は、半田付け時の温度変化に対して有効な焦電対策を備えているため、これを用いて製造された圧電トランス装置の品質を確実に保証することができる。
また上記で開示した各圧電トランス装置は、その製造過程において確実に焦電対策がなされているため、それだけ完成品としての品質を高めることができる。
図1は、第1実施形態の圧電トランス装置の構成を概略的に示す回路図、 図2は、第1実施形態の圧電トランス装置の具体的な構成例を部分的に示す平面図、 図3は、第2実施形態の圧電トランス装置の構成を概略的に示す回路図、 図4は、第2実施形態の圧電トランス装置の具体的な構成例を部分的に示す平面図、 図5は、第3実施形態の圧電トランス装置の構成を概略的に示す回路図、 図6は、第3実施形態の圧電トランス装置の具体的な構成例を部分的に示す平面図、 図7は、第4実施形態の圧電トランス装置の構成を概略的に示す回路図、 図8は、第4実施形態の圧電トランス装置の具体的な構成例を部分的に示す平面図である。
以下、本発明の実施形態について図面を参照しながら説明する。
〔第1実施形態〕
図1は、第1実施形態の圧電トランス装置100の構成を概略的に示す回路図である。第1実施形態の圧電トランス装置100の回路には、変圧用の圧電トランス12をはじめ、入力用の電源14やスイッチング用のMOSFET16,18、インダクタ20等が設けられている。圧電トランス12は、例えば長板状(直方体形状)の圧電セラミックス12aを有している。この圧電セラミックス12aの外面には、一次側電極12b,12c及び二次側電極12dが形成されている。
圧電トランス装置100は、MOSFET16,18をスイッチング動作させて圧電トランス12の一次側電極12b,12cに入力電圧を印加し、圧電セラミックス12aに固有の変圧比で変圧(昇圧)された出力電圧をその二次側電極12dから出力させるものである。このため電源14やMOSFET16,18、インダクタ20及びこれらを接続する配線等は、圧電トランス装置100において入力回路を構成している。
〔受動素子〕
圧電トランス装置100の入力回路には、圧電トランス12と並列に焦電対策素子22が接続されている。焦電対策素子22には、例えばコンデンサ(容量素子)や抵抗器(抵抗素子)等の受動素子を用いることができる。このような焦電対策素子22は、圧電トランス装置100の製造過程において焦電対策を実現するための回路、つまり、焦電対策回路24となる要素である。以下、この点について具体的に説明する。
図2は、第1実施形態の圧電トランス装置100の具体的な構成例を部分的に示す平面図である。圧電トランス装置100は、上記の圧電トランス12が回路基板44上に実装された構造を有している。また回路基板44上には、圧電トランス12の他に焦電対策素子22(ここではコンデンサ)やFETアレイ42等の回路部品が実装されている。なおFETアレイ42は、上記のMOSFET16,18をDIP型にパッケージしたものである。また図2では、特に電源14やインダクタ20等が図示されていない。
また圧電トランス12は、圧電セラミックス12aが例えば樹脂製のケース体12gに収容された構造を有している。ケース体12hには、2本の一次側端子12e,12fと1本の二次側端子12gが設けられており、これら端子12e,12f,12gは、回路基板44の挿通穴(図示しない)に挿通されている。
図2中でみて、回路基板44の下面には配線パターン36,38,40(全てに符号は付していない)等が形成されている。このうち2つの配線パターン36,38は、圧電トランス12の一次側電極12b,12cにそれぞれ接続されている。これら配線パターン36,38にはそれぞれランド36a,38aが形成されており、上記の一次側端子12e,12fは、これらランド36a,38aにて半田付けされている。
また配線パターン40は、上記の配線パターン36,38の間をバイパスするようにして形成されている。この配線パターン40には焦電対策素子22の端子(参照符号なし)が半田付けされている。上記の焦電対策回路24は、回路基板44において配線パターン36,38,40及び焦電対策素子22を含んでいる。なお、その他のFETアレイ42も別の位置で配線パターンに半田付けされている。
〔製造方法〕
次に圧電トランス装置100の製造方法について、順を追って説明する。
(1)回路基板の製作
絶縁基板に配線パターン36,38,40をはじめとして、必要な配線パターンや挿通穴を形成し、上記の回路基板44を製作する。また回路基板44の下面のうち、半田付け位置(ランド等)以外を半田レジストでマスクする。
(2)各部品の載置
回路基板44上に、各部品をそれぞれの実装位置に載置する。なお、このような作業は、全て一般的な自動機(NCマシン)等によって行うことができる。
(3)フロー工程
回路基板44に各部品を載置した状態のワークを例えばコンベア等で搬送しながら、回路基板44の下面を図示しない半田フロー槽に浸し、各半田付け位置についてフロー方式による半田付けを行う。このとき図2中に矢印で示されているように、半田付けを行う順序(フロー順序)は圧電トランス12よりも焦電対策素子22を先とする。このように焦電対策素子22を先に半田付けするには、ワークの搬送方向を図中の矢印と逆向きとする。なお、溶融した半田の液面が静止しているタイプの半田フロー槽に対し、回路基板44の下面が一時に浸される態様であれば、ワークの搬送方向を図中の矢印と同じ方向にしてもよい。この場合、圧電トランス12と焦電対策素子22が同時に半田付けされることになる。
〔焦電対策回路の機能〕
上記(3)のフロー工程において、圧電セラミックス12aが高温(半田の溶融温度)に晒されると、焦電効果によって一次側電極12b,12c間に電荷が発生する。ところが、この時点で既に(又は同時に)焦電対策素子22が半田付けされており、焦電効果によって発生した電荷は焦電対策素子22で吸収(蓄積)される(図1参照)。これにより、MOSFET16,18(FETアレイ42)の破損を防止することができる。なお、焦電対策素子22を抵抗素子としても、焦電効果によって発生した電荷は焦電対策素子22によって消費されるので、同様にMOSFET16,18(FETアレイ42)の破損を防止することができる。
この後、フロー工程が終了して後工程(フラックス洗浄等)を行うと、圧電トランス装置100が完成する。完成状態で焦電対策素子22は回路基板44上に実装されたままとなっており、焦電対策回路24は製造過程の終了後も回路の一部として残存する。なお、このとき焦電対策素子22に使用した部品がコンデンサ(容量素子)であれば、圧電トランス装置100の駆動中にコンデンサは共振回路の一部として機能するので、予めその分の容量を見越して回路設計を行えばよい。一方、焦電対策素子22に使用した部品が抵抗器(抵抗素子)であれば、圧電トランス装置100の駆動中に圧電トランス12の入力電圧が抵抗器によって分圧されることになるが、この場合は予め分圧を見越して抵抗値を充分に大きくしておけばよい。
〔第2実施形態〕
次に、第2実施形態の圧電トランス装置101について説明する。
図3は、第2実施形態の圧電トランス装置101の構成を概略的に示す回路図である。なお、以下では第1実施形態と共通する事項に図示も含めて共通の符号を付し、重複した説明を省略するものとする。
〔焦電対策回路〕
第2実施形態の圧電トランス装置101は焦電対策素子22を有していない。その代わり、入力回路上でマイナスの一次側電極12cに接続される配線パターンに近接するようにしてグランド配線パターン30が設けられている。この場合、近接したパターン間が容量結合することで浮遊容量32が生じるため、この浮遊容量32を焦電対策素子22の代わりとして焦電対策回路34を形成することができる。
図4は、第2実施形態の圧電トランス装置101の具体的な構成例を部分的に示す平面図である。回路基板44には、一次側端子12fの周囲から配線パターン38に沿って、これらを取り囲むようにしてグランド配線パターン30が近接して形成されている。なお、グランド配線パターン30の形状はあくまで一例として示したものである。
〔製造方法〕
次に圧電トランス装置101の製造方法について、順を追って説明する。
(1)回路基板の製作
絶縁基板に配線パターン36,38をはじめとして必要な配線パターンや挿通穴を形成し、合わせてグランド配線パターン30を形成して回路基板44を製作する。その他は第1実施形態と同じである。
(2)各部品の載置
第1実施形態と同様に、回路基板44上に各部品をそれぞれの実装位置に載置する。
(3)フロー工程
第2実施形態の場合、フロー方向を特に規定しなくてよい。なぜなら、圧電トランス4が半田付けされる前に、既に配線パターンの状態で焦電対策回路34が形成されているからである。
〔焦電対策回路の機能〕
したがって、たとえフロー工程で焦電効果により電荷が発生しても、既に回路基板44の形成工程で焦電対策回路34が形成されているため、発生した電荷はパターン間容量(浮遊容量32)に吸収(蓄積)される(図3参照)。これにより、第2実施形態においても確実にMOSFET16,18(FETアレイ42)の破損を防止することができる。
なお、圧電トランス装置101の完成状態で焦電対策回路34(グランド配線パターン30)は回路基板44上に残存するものの、一次側端子12fの近辺でグランド配線パターン30と配線パターン38とは絶縁されているため、特に問題はない。
〔第3実施形態〕
次に、第3実施形態の圧電トランス装置102について説明する。
図5は、第3実施形態の圧電トランス装置102の構成を概略的に示す回路図である。ここでも同様に、第1,第2実施形態と共通する事項には図示も含めて共通の符号を付し、重複した説明を省略するものとする。
〔焦電対策回路〕
第3実施形態の圧電トランス装置102も焦電対策素子22を有していない。その代わり、2つの一次側電極12b,12cに接続される配線パターン同士が互いに近接して設けられている。この場合、近接したパターン同士を容量結合させることで焦電対策回路35が形成される。
図6は、第3実施形態の圧電トランス装置102の具体的な構成例を部分的に示す平面図である。回路基板44上では、互いに極性の異なる一次側端子12e,12fにそれぞれ接続される配線パターン36,38が互いに近接して形成されている。なお、配線パターン36,38の取り回しはあくまで一例として示したものであり、容量結合が可能な程度に近接していればどのような形態であってもよい。
〔製造方法〕
圧電トランス装置102の製造方法について、順を追って説明する。
(1)回路基板の製作
絶縁基板に配線パターン36,38をはじめとして必要な配線パターンや挿通穴を形成して回路基板44を製作する。その他は第1実施形態と同じである。
(2)各部品の載置
第1,第2実施形態と同様に、回路基板44上に各部品をそれぞれの実装位置に載置する。
(3)フロー工程
第3実施形態の場合も、フロー方向を特に規定しなくてよい。なぜなら、圧電トランス4が半田付けされる前に、既に配線パターンの状態で焦電対策回路35が形成されているからである。
〔焦電対策回路の機能〕
第3実施形態では、配線パターン36,38間を近接させて一次側電極12b,12c同士を容量結合させているため、フロー工程で焦電効果により電荷が発生しても、一次側電極12b,12cそれぞれに発生した電荷が互いに打ち消し合い、極めて効率よく電荷を消費することができる。これにより、第3実施形態においても確実にMOSFET16,18(FETアレイ42)の破損を防止することができる。
〔第4実施形態〕
次に、第4実施形態の圧電トランス装置103について説明する。
図7は、第4実施形態の圧電トランス装置103の構成を概略的に示す回路図である。ここでも第1〜第3実施形態と共通する事項には図示も含めて共通の符号を付し、重複した説明を省略するものとする。また、特に説明に関係しない構成については図示を省略している。
〔焦電対策回路〕
第4実施形態の圧電トランス装置103は、例えば隣り合う位置に実装された複数の圧電トランス(ここでは便宜上、参照符号を103a,103bとする。)で焦電対策回路37を構成している。すなわち、個々の圧電トランス103a,103bには、互いに極性の異なる2つの一次側電極12b,12cにそれぞれ接続される配線パターンが設けられている。そして隣り合う複数の圧電トランス103a,103b間でみると、一方の圧電トランス103aの一次側電極12cに接続する配線パターンと、他方の圧電トランス103bの一次側電極12bに接続する配線パターンとが互いに近接して設けられている。この場合、近接したパターン同士を容量結合させることで焦電対策回路37を形成することができる。
図8は、第4実施形態の圧電トランス装置103の具体的な構成例を部分的に示す平面図である。回路基板44上では、例えば2つの圧電トランス103a,103bが隣接した位置に実装されている。個々の圧電トランス103a,103bについては、互いに極性の異なる2箇所の一次側電極12b,12cにそれぞれ対応して2つの一次側端子12e,12fがあり、回路基板44には、一次側端子12e,12fにそれぞれ接続する配線パターン36,38が形成されている。
そして、隣り合う圧電トランス103a,103b間でみると、互いに極性の異なる一次側電極12b,12cにそれぞれ接続された配線パターン36,38同士が互いに近接した位置に形成されており、これらの容量結合によって焦電対策回路37が形成されている。すなわち、一方の配線パターン38は、一方の圧電トランス103aの一次側電極12cに対応する一次側端子12fから延びているものであり、他方の配線パターン36は、他方の圧電トランス103bの一次側電極12bに対応する一次側端子12eから延びているものである。なお、配線パターン36,38の取り回しはあくまで一例として示したものであり、容量結合が可能な程度に近接していればどのような形態であってもよい。
〔製造方法〕
圧電トランス装置103の製造方法について、順を追って説明する。
(1)回路基板の製作
絶縁基板に各配線パターン36,38をはじめとして必要な配線パターンや挿通穴を形成して回路基板44を製作する。その他は第1実施形態等と同じである。
(2)各部品の載置
第1〜第3実施形態と同様に、回路基板44上に各部品をそれぞれの実装位置に載置する。このとき、2つの圧電トランス103a,103bが隣り合う位置に載置される。
(3)フロー工程
第4実施形態の場合も、フロー方向を特に規定しなくてよい。なぜなら、各圧電トランス103a,103bが半田付けされる前に、既に配線パターンの状態で焦電対策回路37が形成されているからである。
〔焦電対策回路の機能〕
第4実施形態では、フロー工程で焦電効果により電荷が発生しても、例えば隣り合う圧電トランス103a,103bについて、互いの配線パターン36,38同士を近接させてそれぞれの極性が異なる一次側電極12b,12cを容量結合させているため、2つの圧電トランス103a,103b間で焦電により発生した電荷を打ち消し合い、極めて効率よく電荷を消費することができる。これにより、第4実施形態においても確実にMOSFET16,18(FETアレイ42)の破損を防止することができる。なお、ここでは2つの圧電トランス103a,103bを例に挙げているが、回路基板44上の他の位置に図示しない別の圧電トランスが実装されていてもよい。
〔他の実施形態〕
また特に図示していないが、第1〜第3実施形態において、回路基板44上に圧電トランス12が複数の箇所に設けられていてもよい。例えば、第1実施形態において回路基板44上の複数箇所に圧電トランス12が設けられている場合であっても、それぞれの箇所において圧電トランス12よりも焦電対策素子22が先に半田付けされるか、又は同時に半田付けされる位置関係にあれば、半田付け時にそれぞれの焦電対策回路24を確実に機能させることができる。また第2,第3実施形態において、複数箇所のそれぞれに焦電対策回路34,35が設けられていれば、半田付け時の焦電効果によって生じた電荷を吸収又は消費することができる。
〔リフロー方式〕
各実施形態では半田付け工程をフロー方式で説明しているが、半田付け工程をリフロー方式で行ってもよい。この場合、第1実施形態の焦電対策素子を例えばチップコンデンサやチップ抵抗として前工程で面実装しておき、その後の工程で圧電トランスをリフロー方式で半田付けすればよい。また第2実施形態のグランド配線パターンや第3,第4実施形態の配線パターンについては、これらを回路基板の製作時に実装面に形成しておけば、リフロー工程でそれらに焦電対策回路としての機能を有効に発揮させることができる。
上述した複数の実施形態は、いずれも変形することが可能である。例えば、第1実施形態においてフロー順序として図2に一例を示したが、焦電対策素子22が圧電トランス12よりも先に半田付けされる順序であれば、これ以外の順序であってもよい。特に、図2中の上下方向(矢印に垂直方向)でみて、一次側端子12e,12fの半田付け位置の間に焦電対策素子22の半田付け位置が収まっている配置関係であれば、垂直方向に半田フロー槽を通してもよい。このときのフロー順序でみると、半田付けによって一次側端子12e,12fが導通した時点で、これより先に焦電対策素子22の端子が半田付けされているため、焦電対策回路24を確実に機能させることができる。
各実施形態で挙げた圧電トランス装置100,101,102,103の回路構成はあくまで一例であり、これら以外の回路構成であってもよい。また、回路基板44上の部品の配置は図2、図4、図6、図8に示されるものだけでなく、その他の配置であってもよい。
また、各実施形態ではMOSFET16,18を保護するべき1つの対象として説明しているが、焦電対策回路24,34,35,37はその他の部品や配線を含めて回路全体の保護が可能であり、焦電対策としての効果が絶大であることは明らかである。
その他、以上の実施形態において図示とともに挙げた構造はあくまで好ましい一例であり、基本的な構造に各種の要素を付加し、あるいは一部を置換してもよい。
〔符号の説明〕
12 圧電トランス
12a 圧電セラミックス
12b,12c 一次側電極
12e,12f 一次側端子
14 電源
16,18 MOSFET
22 焦電対策素子
24 焦電対策回路
30 グランド配線パターン
32 浮遊容量
34,35,37 焦電対策回路
36,38,40 配線パターン
36a,38a ランド
100,101,102,103 圧電トランス装置
103a,103b 圧電トランス

Claims (8)

  1. 回路基板に実装された少なくとも1つの圧電トランスと、前記回路基板に形成されて前記圧電トランスの一次側電極に入力電圧を供給する入力回路とからなる圧電トランス装置の製造方法であって、
    絶縁基板材料に、前記入力回路を構成するための配線パターン及び前記入力回路に対して前記圧電トランスと並列に接続される受動素子用の配線パターンをそれぞれ形成して前記回路基板を製作する製作工程と、
    前記回路基板上に前記圧電トランス及び前記受動素子を載置して、それぞれの端子を前記各配線パターンの半田付け位置に近接させた状態とする配置工程と、
    前記圧電トランスの端子より先に前記受動素子の端子を半田付けするか、又は前記圧電トランス及び前記受動素子のそれぞれの端子を同時に半田付けする半田付け工程と
    を有する圧電トランス装置の製造方法。
  2. 請求項1に記載の圧電トランス装置の製造方法において、
    前記半田付け工程では、
    前記圧電トランスの端子と近接する半田付け位置より先に前記受動素子の端子と近接する半田付け位置を半田フロー槽に浸すか、又は前記圧電トランス及び前記受動素子のそれぞれの端子と近接する各半田付け位置を同時に半田フロー槽に浸すことで前記圧電トランス及び前記受動素子を半田付けする。
  3. 請求項2に記載の圧電トランス装置の製造方法において、
    前記配置工程では、
    前記回路基板上の複数の箇所に前記圧電トランス及び前記受動素子が組の状態で載置されており、
    前記半田付け工程では、
    前記回路基板上で前記圧電トランス及び前記受動素子の少なくとも2箇所の組は、いずれも前記圧電トランスの端子と近接する半田付け位置より先に前記受動素子の端子と近接する半田付け位置が半田フロー槽に浸されるか、又は前記圧電トランス及び前記受動素子のそれぞれの端子と近接する各半田付け位置が同時に半田フロー槽に浸される位置関係にある。
  4. 端子を介して回路基板に半田付けされる圧電トランスと、
    前記回路基板に設けられ、前記圧電トランスの一次側電極に接続された端子と半田付けされて前記一次側電極に入力電圧を供給する入力回路と、
    前記回路基板に設けられ、前記圧電トランスの半田付けに伴う焦電効果により発生した電荷を吸収するか、又は電荷を消費する焦電対策手段と
    を備えた圧電トランス装置。
  5. 端子を介して回路基板に半田付けされる圧電トランスと、
    前記回路基板に設けられ、前記圧電トランスの一次側電極に接続された端子と半田付けされて前記一次側電極に入力電圧を供給する入力回路と、
    前記回路基板に前記入力回路に対して前記圧電トランスと並列に接続して設けられた受動素子を有し、この受動素子で前記圧電トランスの半田付けに伴う焦電効果により発生した電荷を吸収するか、又は電荷を消費する焦電対策回路と
    を備えた圧電トランス装置。
  6. 端子を介して回路基板に半田付けされる圧電トランスと、
    前記回路基板に形成され、前記圧電トランスの一次側電極に接続された端子と半田付けされて前記一次側電極に入力電圧を供給する入力回路を構成する第1の配線パターンと、
    前記第1の配線パターンに近接して前記回路基板に形成された第2の配線パターンを有し、この第2の配線パターンと前記第1の配線パターンとの間の浮遊容量によって前記圧電トランスの半田付けに伴う焦電効果により発生した電荷を吸収するか、又は電荷を消費する焦電対策回路と
    を備えた圧電トランス装置。
  7. 端子を介して回路基板に半田付けされる圧電トランスと、
    前記回路基板に形成され、前記圧電トランスの互いに極性の異なる2箇所の一次側電極にそれぞれ接続された2つの端子と半田付けされて前記一次側電極に入力電圧を供給する入力回路を構成する2つの配線パターンと、
    前記2つの配線パターンを互いに近接させて前記回路基板上にて容量結合させることにより、前記圧電トランスの半田付けに伴う焦電効果により発生した電荷を吸収するか、又は電荷を消費する焦電対策回路と
    を備えた圧電トランス装置。
  8. 端子を介して回路基板に半田付けされる複数の圧電トランスと、
    前記回路基板に形成され、個々の前記圧電トランスについて互いに極性が異なる2箇所の一次側電極にそれぞれ接続された端子と半田付けされて前記一次側電極に入力電圧を供給する入力回路を構成する配線パターンと、
    複数の前記圧電トランスの間でみて、互いに極性が異なる一次側電極にそれぞれ接続された前記配線パターン同士を互いに近接させて前記回路基板上にて容量結合させることにより、前記圧電トランスの半田付けに伴う焦電効果により発生した電荷を吸収するか、又は電荷を消費する焦電対策回路と
    を備えた圧電トランス装置。
JP2009544666A 2007-12-05 2008-12-01 圧電トランス装置の製造方法及び圧電トランス装置 Active JP5622395B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2009544666A JP5622395B2 (ja) 2007-12-05 2008-12-01 圧電トランス装置の製造方法及び圧電トランス装置

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2007315083 2007-12-05
JP2007315083 2007-12-05
PCT/JP2008/071823 WO2009072474A1 (ja) 2007-12-05 2008-12-01 圧電トランス装置の製造方法及び圧電トランス装置
JP2009544666A JP5622395B2 (ja) 2007-12-05 2008-12-01 圧電トランス装置の製造方法及び圧電トランス装置

Publications (2)

Publication Number Publication Date
JPWO2009072474A1 true JPWO2009072474A1 (ja) 2011-04-21
JP5622395B2 JP5622395B2 (ja) 2014-11-12

Family

ID=40717654

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009544666A Active JP5622395B2 (ja) 2007-12-05 2008-12-01 圧電トランス装置の製造方法及び圧電トランス装置

Country Status (2)

Country Link
JP (1) JP5622395B2 (ja)
WO (1) WO2009072474A1 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5806640B2 (ja) * 2011-06-29 2015-11-10 キヤノン株式会社 プリント配線基板、電源装置、画像形成装置およびプリント配線基板の製造方法
JP5650853B2 (ja) * 2014-01-14 2015-01-07 株式会社タムラ製作所 圧電体モジュール
US10671009B2 (en) 2017-02-13 2020-06-02 Canon Kabushiki Kaisha Printed circuit board mounting piezoelectric transformer

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3430668B2 (ja) * 1994-09-16 2003-07-28 東陶機器株式会社 圧電トランスの実装構造
JPH08289568A (ja) * 1995-02-15 1996-11-01 Toto Ltd 高電圧発生装置
JP2000307166A (ja) * 1999-04-21 2000-11-02 Tdk Corp 圧電トランスおよびそのための駆動安定化装置
JP2004134688A (ja) * 2002-10-15 2004-04-30 Taiheiyo Cement Corp 圧電トランス
JP4944632B2 (ja) * 2007-02-05 2012-06-06 キヤノン株式会社 回路基板、高圧電源装置および画像形成装置

Also Published As

Publication number Publication date
JP5622395B2 (ja) 2014-11-12
WO2009072474A1 (ja) 2009-06-11

Similar Documents

Publication Publication Date Title
US8063480B2 (en) Printed board and semiconductor integrated circuit
JP5281478B2 (ja) 電子装置、回路基板、高圧電源装置、および、電子部品と圧電素子とを回路基板に半田付けする方法
TWI777090B (zh) 堆疊電子結構與形成堆疊電子結構的方法
US20020039023A1 (en) Inductive sensor
US10251277B2 (en) Resin-sealed module
JP5622395B2 (ja) 圧電トランス装置の製造方法及び圧電トランス装置
JP2013033929A (ja) プリント配線基板、電源装置、画像形成装置およびプリント配線基板の製造方法
US9332645B2 (en) Electronic part and electronic control unit
KR20020032390A (ko) 부품 실장 방법
JP4752367B2 (ja) 多層配線基板
JP5077250B2 (ja) 電子回路基板及び電子制御装置
JP5524986B2 (ja) 半導体装置
JP5190811B2 (ja) 電源モジュール
US9414490B2 (en) Electrical circuit board trace pattern to minimize capacitor cracking and improve reliability
US10064267B2 (en) Printed circuit board and display device including the same
JP6350083B2 (ja) 基板、電子機器
KR101018231B1 (ko) 회로 기판 및 그 제조 방법
CN112703819B (zh) 缓冲电路、功率半导体模块和感应加热电源装置
JP2007250604A (ja) Emi対策を施した半導体集積回路
JP4696628B2 (ja) 電気回路およびノイズ抑制方法
JP2020047799A (ja) プリント基板の構造
JP2008010469A (ja) 電子装置
JP2010268635A (ja) プリント配線基板、電子装置、高圧電源装置及び画像形成装置
JP2007173348A (ja) 電子部品の実装方法および電子部品ならびに圧電デバイスの製造方法および圧電デバイス
WO2022091479A1 (ja) 電源回路モジュール

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20111122

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20111222

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120225

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130702

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130902

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20140408

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140707

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20140714

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140916

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140922

R150 Certificate of patent or registration of utility model

Ref document number: 5622395

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150