JPWO2008133052A1 - 半導体集積回路の２パターンテストにおける誤テスト回避型テスト入力生成方法 - Google Patents

Abstract

半導体集積回路１０にテスト入力を印加し応答の期待値と比較して組合せ回路部１７の故障を判定するテスト入力の生成方法であって、故障有無の判定が可能な論理値と未定値を含むテストパターンを決定する第１工程と、テストパターンが印加された際に形成されるクリティカルパス１９、１９ａ、１９ｂを選定する第２工程と、クリティカルパス１９、１９ａ、１９ｂのクリティカルゲートを特定する第３工程と、ゲート状態が変化するクリティカルゲートの個数を示す状態変化数が減少するように未定値を決める第４工程とを有し、状態変化数を減少することでクリティカルパス１９、１９ａ、１９ｂからの出力遅延を防止し誤テストを回避する。

Description

本発明は、半導体集積回路の２パターンテストにおける誤テスト回避型テスト入力生成方法に関する。

半導体回路の超大規模化、超微細化につれ、半導体回路内のゲート（論理素子）と、フリップフロップ（状態記憶素子）の数が急増している。その結果、半導体回路が不良品であるか否かを調べるために半導体回路に入力するテスト入力とテスト時の消費電力が膨大になるだけではなく、テスト品質も低下してきている。
特に、半導体回路の低電圧化によってテスト時のＩＲドロップ（テスト入力によって半導体回路内のゲートやフリップフロップの出力論理値が変化するときに半導体回路に過大な電流が流れ、これにより電源電圧の一時的な降下が生じる現象）に対する耐性が低下してきている。すなわち、ＩＲドロップに伴いテスト応答のパス遅延が増加して本来得られるべき時刻にテスト応答が得られず、タイミング違反によって誤ったテスト応答が発生するという誤テストの問題が深刻化してきている。その結果、半導体回路の良品率、すなわち歩留りが低下するという問題が生じる。そして、誤テストは、タイミング要求が厳しい２パターンテストにおいて特に顕著となっている。ここで、２パターンテストとは、遅延欠陥を検出するために、例えば、図７で示すｖ_１、ｖ_２のような２つのパターンを半導体集積回路に印加するテストのことである。

従って、誤テストを防止するには、テスト時のＩＲドロップを削減する必要がある。そのため、出力論理値変化を起こすゲートの数が少なくなるようなテスト入力を採用する必要がある。このような観点からテスト入力を決定するものとして、Ｘ埋め込み技術がある。Ｘ埋め込み技術は、所定の半導体回路の故障検出能力を低下させないテスト入力の一部のビットを未定値（Ｘビットという）とし、Ｘビットに目的に応じた論理値０又は１を割り当てる技術である。そして、例えば、図７で示すｖ_１、ｖ_２のような２つのパターンにおいては、ｖ_１とｖ_２による半導体回路内の各ゲートの出力論理値の相違が小さくなるようにテスト入力内のＸビットに最適な論理値を割り当てれば、半導体回路におけるＩＲドロップを削減することができ、結果として誤テストを削減することになる。

Ｘ埋め込み技術として、非特許文献１には、テスト入力毎に未定値を特定するため、各ビットに対して順番に未定値になれるか否かの判定を行なう技術が記載されている。なお、この技術では、未定値への論理値を割り当てる場合、疑似外部入力（テスト入力）にある未定値のみに注目し、疑似外部出力（テスト応答）にある未定値を無視している。また、非特許文献２には、全テスト入力において、任意のビットを未定値として特定する技術が記載されている。なお、この技術において、未定値への論理値の割り当てでは、毎回１つの疑似外部入力と疑似外部出力のビット対のみを考慮し、ビット対間の相関関係は無視している。

アール サンカラリンガム（Ｒ．Ｓａｎｋａｒａｌｉｎｇａｍ）、アール オルガンチ（Ｒ．Ｏｒｕｇａｎｔｉ）、エヌ トウバ（Ｎ．Ｔｏｕｂａ）、「スキャンチェーンディスエイブルを用いたテスト時の消費電力削減（Ｒｅｄｕｃｉｎｇ Ｐｏｗｅｒ Ｄｉｓｓｉｐａｔｉｏｎ ｄｕｒｉｎｇ Ｔｅｓｔ Ｕｓｉｎｇ Ｓｃａｎ Ｃｈａｉｎ Ｄｉｓａｂｌｅ）」、プロシーディング ブイエルエスアイ テスト シンポジウム（Ｐｒｏｃ．ＶＬＳＩ Ｔｅｓｔ Ｓｙｍｐ．）ｐ．３１９−３２４、２００１年 エックス ウェン（Ｘ．Ｗｅｎ）、ワイ ヤマシタ（Ｙ．Ｙａｍａｓｈｉｔａ）、エスカジイハラ（Ｓ．Ｋａｊｉｉｈａｒａ）、エル ティ ワング（Ｌ．Ｔ．Ｗａｎｇ）、ケイ ケイ サルジャ（Ｋ．Ｋ．Ｓａｌｕｊａ）、ケイ キノシタ（Ｋ．Ｋｉｎｏｓｈｉｔａ）、「スキャンテストにおける低キャプチャー時消費電力テスト生成（Ｏｎ Ｌｏｗ−Ｃａｐｔｕｒｅ−Ｐｏｗｅｒ Ｔｅｓｔ Ｇｅｎｅｒａｔｉｏｎ ｆｏｒ Ｓｃａｎ Ｔｅｓｔｉｎｇ）」、プロシーディング ブイエルエスアイ テスト シンポジウム（Ｐｒｏｃ．ＶＬＳＩ Ｔｅｓｔ Ｓｙｍｐ．）ｐ．２６５−２７０、２００５年５月

ここで、非特許文献１では、テスト入力間の相関関係を完全に無視しているので、誤テストを回避するのに有効な未定値が得られない場合がある。また、未定値へ論理値を割り当てる場合、疑似外部出力にある未定値を無視しているので、誤テストの回避に有効な未定値が得られても、その未定値で最適な誤テスト回避効果が得られないという問題がある。
一方、非特許文献２では、本来未定値にしない方が有利なビットまで未定値にしてしまうという問題が生じる。また、未定値への論理値の割り当てでは、ビット対間の相関関係は無視しているので、最適な誤テスト回避効果が得られないという問題がある。

本発明はかかる事情に鑑みてなされたもので、テストの際に出力論理値が変化するゲート数を削減して低消費電力化が可能な半導体集積回路の２パターンテストにおける誤テスト回避型テスト入力生成方法を提供することを目的とする。

前記目的に沿う第１の発明に係る半導体集積回路の２パターンテストにおける誤テスト回避型テスト入力生成方法は、複数のゲートを備えた組合せ回路部が設けられたロジック部を有する半導体集積回路に、０及び１の論理値の組合せからなるテスト入力を印加し、実際に使用する動作速度下での応答を計測し該テスト入力に対する応答の期待値と比較して前記組合せ回路部の故障有無を判定する半導体集積回路の２パターンテストにおける誤テスト回避型テスト入力生成方法であって、
前記テスト入力として、前記組合せ回路部で生じる故障有無を判定する論理値が確定され残りの論理値が未定値となって、前記ゲートの状態を初期化する初期化パターンと故障を検出するランチパターンを備えたテストパターンを決定する第１工程と、
予め判明している前記組合せ回路部の回路情報に基づいて、前記テストパターンが印加された（すなわち、初期化パターンとランチパターンが順次与えられた）際に該組合せ回路部に形成される信号のパス（経路）を求め、該パスを該パスに含まれる前記ゲート数が大きい順に並べ、大きい方から予め設定した範囲内に存在する複数の該パスをクリティカルパスとして選定する第２工程と、
前記各クリティカルパスを構成するゲートを含み、該各クリティカルパスから所定のゲート距離の範囲内に存在するクリティカルゲートを特定する第３工程と、
前記クリティカルゲートの中で前記テストパターンの入力によりゲート状態が変化する該クリティカルゲートの個数を示す状態変化数を求め、該状態変化数が減少するように該テストパターンに含まれる前記未定値に０及び１のいずれか一方を前記論理値として当てはめる第４工程とを有し、
前記状態変化数を減少することで、前記各クリティカルパスに電流が流れた際に生じる電源電圧の電圧降下を抑え、該各クリティカルパスからの出力遅延を防止して正常な前記半導体集積回路を不良品として誤って判定する誤テストを回避する。
ここで、初期化とは、内部の各ゲートの入力線を予め決められた論理値（０又は１）にすることを指し、初期化パターンとは、初期化を行うテスト入力のパターンをいう。また、ランチパターンとは、初期化パターンに対して論理値の遷移を起こさせる特定のテスト入力のパターンをいう。

前記目的に沿う第２の発明に係る半導体集積回路の２パターンテストにおける誤テスト回避型テスト入力生成方法は、複数のゲートを備えた組合せ回路部が設けられたロジック部を有する半導体集積回路に、０及び１の論理値の組合せからなるテスト入力を印加し、実際に使用する動作速度下での応答を計測し該テスト入力に対する応答の期待値と比較して前記組合せ回路部の故障有無を判定する半導体集積回路の２パターンテストにおける誤テスト回避型テスト入力生成方法であって、
前記テスト入力として、前記組合せ回路部で生じる故障有無を判定する論理値が確定され残りの論理値が未定値となって、前記ゲートの状態を初期化する初期化パターンと該初期化パターンに対して論理値の遷移を起こさせるランチパターンを備えたテストパターンを決定する第１工程と、
予め判明している前記組合せ回路部の回路情報に基づいて、前記テストパターンが印加された（すなわち、初期化パターンとランチパターンが順次与えた）際に該組合せ回路部に形成される信号のパス（経路）を求め、該パスをパス長（例えば、信号の伝達時間）の大きい順に並べ、大きい方から予め設定した範囲内に存在する複数の該パスをクリティカルパスとして選定する第２工程と、
前記各クリティカルパスを構成するゲートを含み、該各クリティカルパスから所定のゲート距離の範囲内に存在するクリティカルゲートを特定する第３工程と、
前記クリティカルゲートの中で前記テストパターンの入力によりゲート状態が変化する該クリティカルゲートの個数を示す状態変化数を求め、該状態変化数が減少するように該テストパターンに含まれる前記未定値に０及び１のいずれか一方を前記論理値として当てはめる第４工程とを有し、
前記状態変化数を減少することで、前記各クリティカルゲートにおける電源電圧の電圧降下を抑え、該各クリティカルパスの遅延の増加を削減して正常な前記半導体集積回路を不良品として誤って判定する誤テストを回避する。

第１、第２の発明に係る半導体集積回路の２パターンテストにおける誤テスト回避型テスト入力生成方法において、前記クリティカルゲート毎に、前記ゲート距離と前記テストパターンの入力により前記各クリティカルパスが形成される確率を用いてクリティカルゲート重みを算出し、該クリティカルゲートの前記各クリティカルパスに対する分布状態を定量的に評価することが好ましい。

第１、第２の発明に係る半導体集積回路の２パターンテストにおける誤テスト回避型テスト入力生成方法において、前記状態変化数は、前記クリティカルゲートの前記クリティカルゲート重み、前記テストパターンの入力に伴ってゲート状態が変化する変化確率、及び前記組合せ回路部の回路情報から求まる信号出力線数に基づいて算出した該各クリティカルゲートのゲート状態変化数の総和とすることができる。

第１、第２の発明に係る半導体集積回路の２パターンテストにおける誤テスト回避型テスト入力生成方法において、前記ランチパターンが前記組合せ回路部に入力される前後で、同一の前記クリティカルゲートにおいて前記未定値が出現する出現パターンを予め求め、該出現パターン毎に該クリティカルゲートに及ぼす影響度を数値化した影響因子を決定し、前記未定値が影響する前記各クリティカルゲートに対して前記クリティカルゲート重みと前記影響因子に基づいて有効クリティカルゲート重みを求め、該有効クリティカルゲート重みの総和からなる未定値指標が大きい順に該未定値に前記論理値を当てはめることが好ましい。

第１、第２の発明に係る半導体集積回路の２パターンテストにおける誤テスト回避型テスト入力生成方法において、前記未定値に前記論理値を当てはめる（割り当てる）場合、該論理値を用いて前記状態変化数をそれぞれ算出し、該状態変化数が減少する該論理値を該未定値とすることが好ましい。

ここで、初期化パターンとランチパターンを基に確率的に導出される（例えば、確率伝搬手法により得られる）クリティカルパスの形成を活性化確率という。
クリティカルゲート重みは、クリティカルゲートの各クリティカルパスに対する影響度（分布状態）を定量的に評価したもので、ゲート距離と活性化確率の関数となる。
ゲート状態変化数は、クリティカルゲート重み、クリティカルゲート状態遷移確率、及びクリティカルゲート信号出力線数に基づいて算出したゲート状態が変化するクリティカルゲートの数をいう。
状態変化数は、ゲート状態変化数の全クリティカルゲートにわたる総和であり、未定値ビットに対する論理値の決定（選択）の基準となる。
影響因子は、ランチパターンが入力される前後で、同一のクリティカルゲートにおいて未定値が影響する領域が異なるので、クリティカルゲートの出現パターンを予め求め、出現パターン毎にクリティカルゲートに及ぼす影響度を数値化したものである。
有効クリティカルゲート重みは、クリティカルゲート重みと影響因子の積で求まる。
未定値指標は、各クリティカルゲートに対する有効クリティカルゲート重みの総和として求まり、未定値指標が大きいほど未定値が影響するクリティカルゲートの数が大きいことになる。

第１、第２の発明に係る導体集積回路の２パターンテストにおける誤テスト回避型テスト入力生成方法においては、半導体集積回路の誤テストを回避することができるので、半導体集積回路の高品質なテストを行なうことが可能になる。その結果、高度な半導体集積回路テスト設計の自動化システムの構築を図ることができる。

特に、第１、第２の発明に係る半導体集積回路の２パターンテストにおける誤テスト回避型テスト入力生成方法において、前記クリティカルゲート毎に、前記ゲート距離と前記テストパターンの入力により前記各クリティカルパスが形成される確率を用いてクリティカルゲート重みを算出し、該クリティカルゲートの前記各クリティカルパスに対する分布状態を定量的に評価した場合には、クリティカルゲート重みを用いることで、クリティカルゲートとクリティカルパスの関係を定量的に評価することができる。

第１、第２の発明に係る半導体集積回路の２パターンテストにおける誤テスト回避型テスト入力生成方法において、前記状態変化数を、前記クリティカルゲートの前記クリティカルゲート重み、前記テストパターンの入力に伴ってゲート状態が変化する変化確率、及び前記組合せ回路部の回路情報から求まる信号出力線数に基づいて算出した該各クリティカルゲートのゲート状態変化数の総和とした場合には、状態変化数を用いることで、クリティカルパスの活性化に影響するクリティカルゲート数を定量的に評価することができる。

第１、第２の発明に係る半導体集積回路の２パターンテストにおける誤テスト回避型テスト入力生成方法において、前記ランチパターンが前記組合せ回路部に入力される前後で、同一の前記クリティカルゲートにおいて前記未定値が出現する出現パターンを予め求め、該出現パターン毎に該クリティカルゲートに及ぼす影響度を数値化した影響因子を決定し、前記未定値が影響する前記各クリティカルゲートに対して前記クリティカルゲート重みと前記影響因子に基づいて有効クリティカルゲート重みを求め、該有効クリティカルゲート重みの総和からなる未定値指標が大きい順に該未定値に前記論理値を当てはめた場合には、クリティカルゲートの状態変化に及ぼす影響が大きな未定値から順に論理値を当てはめるので、状態変化数を効果的に削減することができる。

そして、第１、第２の発明に係る半導体集積回路の２パターンテストにおける誤テスト回避型テスト入力生成方法において、前記未定値に前記論理値を当てはめる場合、該論理値を用いて前記状態変化数をそれぞれ算出し、該状態変化数が減少する該論理値を該未定値とすることもできる。これによって、各未定値に状態変化数が減少する論理値を当てはめるので、テストパターンの入力による状態変化数を減少することができる。

本発明の第１の実施例に係る半導体集積回路の２パターンテストにおける誤テスト回避型テスト入力生成方法が適用される半導体集積回路の構成を示す説明図である。 同半導体集積回路の２パターンテストにおける誤テスト回避型テスト入力生成方法の工程流れ図である。 同半導体集積回路の２パターンテストにおける誤テスト回避型テスト入力生成方法においてテストパターンの印加により組合せ回路部に形成される信号のパスとクリティカルパスの模式図である。 同半導体集積回路の２パターンテストにおける誤テスト回避型テスト入力生成方法におけるクリティカルパスとクリティカルゲートの関係を示す説明図である。 同半導体集積回路の２パターンテストにおける誤テスト回避型テスト入力生成方法においてテストパターンの印加によって活性化したパスの状態を示す説明図である。 同半導体集積回路の２パターンテストにおける誤テスト回避型テスト入力生成方法において、テストパターンが入力される前にテストパターン内の一つの未定値により影響を受けるクリティカルゲートの組合せ回路部内での分布状態と、フリップフロップを経由した未定値により影響を受けるクリティカルゲートの組合せ回路部内での分布状態を示す模式図である。 ２パターンテストの説明図である。

符号の説明

１０：半導体集積回路、１１：メモリ部、１２：アナログデジタル混載部、１３：内部クロック部、１４：高速データ入出力部、１５：データ伝送部、１６：ロジック部、１７：組合せ回路部、１９、１９ａ、１９ｂ：クリティカルパス、２０〜２７：ゲート、２０ａ、２０ｂ、２１ａ、２１ｂ：ゲート、２８：ゲート信号出力線、２９：枠領域、３０、３１：クリティカルパス、３２：パス、３３：ゲート

続いて、添付した図面を参照しつつ、本発明を具体化した実施例につき説明し、本発明の理解に供する。
図１に示すように、本発明の第１の実施例に係る半導体集積回路の２パターンテストにおける誤テスト回避型テスト入力生成方法が適用される半導体集積回路１０は、ＲＯＭ（固定メモリ）、ＤＲＡＭ（Ｄｙｎａｍｉｃ Rａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、及びＳＲＡＭ（Ｓｔａｔｉｃ Rａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を備えたメモリ部１１と、デジタル−アナログ変換器（ＤＡＣ）及びアナログ−デジタル変換器（ＡＤＣ）を備えたアナログデジタル混載部１２と、動作タイミング用の信号を出力する内部クロック部１３と、高速データ入出力部１４と、データ伝送部１５と、論理処理を行なうＬｏｇｉｃ領域、信号処理を行なうＤＳＰ、及び各種処理動作をコントロールするＣＰＵを備えたロジック部１６とを有している。そして、ロジック部１６は、複数のゲートを備えた組合せ回路部を備え、半導体集積回路の２パターンテストはこの組合せ回路部を対象とするものである。

次に、本発明の第１の実施例に係る半導体集積回路の２パターンテストにおける誤テスト回避型テスト入力生成方法について説明する。
本発明の第１の実施例に係る半導体集積回路の２パターンテストにおける誤テスト回避型テスト入力生成方法（以下、単にテスト入力生成方法という）は、複数のゲートを備えた組合せ回路部が設けられたロジック部１６を有する半導体集積回路１０に、０及び１の論理値の組合せからなるテスト入力を印加し、実際に使用する動作速度下での応答を計測しテスト入力に対する応答の期待値と比較して組合せ回路部の故障有無を判定するものである。

図２に示すように、テスト入力生成方法は、テスト入力として、組合せ回路部で生じる故障有無を判定する論理値が確定され残りの論理値が未定値Ｘとなって、ゲートの状態を初期化する初期化パターンと故障を検出するランチパターンを備えたテストパターンを決定する第１工程と、予め判明している組合せ回路部の回路情報に基づいて、テストパターンが印加された際に組合せ回路部に形成される信号のパスを求め、パスをパスに含まれるゲート数が大きい順に並べ、大きい方から予め設定した範囲内に存在する複数のパスをクリティカルパスとして選定する第２工程と、各クリティカルパスを構成するゲートを含み、各クリティカルパスから所定のゲート距離の範囲内に存在するクリティカルゲートを特定する第３工程と、クリティカルゲートの中でテストパターンの入力によりゲート状態が変化するクリティカルゲートの個数を示す状態変化数を求め、状態変化数が減少するようにテストパターンに含まれる未定値に０及び１のいずれか一方を論理値として当てはめる第４工程とを有している。以下、詳細に説明する。

遅延故障を検出するテストパターンでは、故障検出対象となっているゲートの状態を変化させることができるように、テストパターンを構成する最小単位（以下ビットという）の中で特定のビットに論理値を当てはめてテストパターンの一部のみを確定すれば、残りのビットに対しては任意に論理値を決めることができる。従って、任意に論理値を決めることができるビットに対しては、具体的な論理値を当てはめずに未定値Ｘとして、テストパターンを決定する（以上、第１工程）。

決定したテストパターンを半導体集積回路１０に入力した場合、ロジック部１６の組合せ回路部１７に入力した場合、組合せ回路部１７内で生じるゲート状態変化の伝播状況は、組合せ回路部１７の回路情報に基づいて判るので、図３に示すように、テストパターンが印加された際に組合せ回路部１７に形成される信号のパスを求めることができる。そして、信号のパスが求まると、信号の遅延が最も大きいのは、組合せ回路部１７に形成されるパスの中で一番多くのゲートで構成されるパス、すなわち、ゲート２０、２１、２２で構成されるパスを通過する信号となる。また、次に多くのゲートで構成されるパス、すなわち、ゲート２０ａ、２１ａで構成されるパス及びゲート２０ｂ、２１ｂで構成されるパスも、これらのパスの周囲に存在するゲートからの信号入力で信号の遅延が大きくなる可能性がある。このため、組合せ回路部１７に形成されるパスをパスに含まれるゲート数が大きい順に並べ、大きい方から予め設定した範囲内に存在する複数のパスをクリティカルパス１９、１９ａ、１９ｂとして選定する（以上、第２工程）。ここで、予め設定した範囲内とは、例えば、最大個数のゲートを有するパスを含んで上位６０％以内、好ましくは５０％以内、より好ましくは３０％以内を指す。

そして、クリティカルパス１９、１９ａ、１９ｂが選定されると、各クリティカルパス１９、１９ａ、１９ｂから所定のゲート距離の範囲内に存在するクリティカルゲートをそれぞれ特定する。図４に示すように、例えば、クリティカルパス１９に対しては、クリティカルパス１９を構成するゲート２０、２１、２２を含み、クリティカルパス１９より所定のゲート距離ｒの範囲内に存在して、クリティカルパス１９を構成するゲート２０、２１、２２に接続するゲートをクリティカルゲートとして特定する。このとき、ゲート距離ｒは、クリティカルパス１９を構成するゲート２０、２１、２２のゲート距離をｒ＝１とし、クリティカルゲートがクリティカルパス１９を構成するゲート２０、２１、２２に接続する際の最短パスを構成するゲート信号出力線２８の本数をｄとした場合、ｒ＝ｄ＋１で表す。なお、ゲート２０、２１、２２に接続するゲートを、ゲート２０、２１、２２を基準として段数で数えた場合、ｄは段数に対応する。

従って、図４に示すように、クリティカルパス１９の周囲にゲート２３、２４、２５、２６、２７が存在する場合、ゲート２３、２４、２７はそれぞれゲート２０、２２、２１に１本のゲート信号出力線２８を介して接続しているので（ゲート２３、２４、２７は１段目のゲートなので）ｒ＝１＋１、すなわち２となり、ゲート２６はゲート２１に２本のゲート信号出力線２８を介して接続しているので（ゲート２６は２段目のゲートなので）ｒ＝３、ゲート２５はゲート２１に３本のゲート信号出力線２８を介して接続しているので（ゲート２５は３段目のゲートなので）ｒ＝４となる。各ゲート２０〜２７にそれぞれ付記した番号はゲート距離ｒを示す。そして、ゲート距離の範囲を３に設定した場合、クリティカルパス１９に対しては、図４に示すように、枠領域２９内に存在するゲート２０、２１、２２、２３、２４、２６、２７がクリティカルゲートとなる。
なお、クリティカルパス１９ａ、１９ｂに対しても、それぞれ周囲に存在するゲートのゲート距離ｒを求め、クリティカルパス１９と同様にゲート距離３以内のゲートをクリティカルゲートとして特定する。

そして、クリティカルパス１９、１９ａ、１９ｂのクリティカルゲート毎に、ゲート距離ｒとテストパターンの入力によりクリティカルパス１９、１９ａ、１９ｂが形成される確率（活性化確率ともいう）ＡＰを用いてクリティカルゲート重みＣＷを算出し、各クリティカルパス１９、１９ａ、１９ｂ毎に、クリティカルゲートのクリティカルパス１９、１９ａ、１９ｂに対する影響度（即ち、分布状態）を定量的に評価する。例えば、各クリティカルパス１９の場合、クリティカルゲート２０、２１、２２、２３、２４、２６、２７毎に、ゲート距離ｒとテストパターンの入力によるクリティカルパス１９の活性化確率ＡＰとを用いてクリティカルゲート重みＣＷを算出する。
ここで、図５に示すように、組合せ回路部１７内に２つのクリティカルパス３０、３１と１つのパス３２が形成され、１つのゲート３３が各クリティカルパス３０、３１に対してクリティカルゲートである場合（ゲート３３が２つのクリティカルパス３０、３１に共有される場合）は、ゲート３３のクリティカルゲート重みＣＷは、ゲート３３の各クリティカルパス３０、３１に対するゲート距離ｒ_１、ｒ_２と、テストパターンｖの入力による各クリティカルパス３０、３１の活性化確率ＡＰ（１，ｖ）、ＡＰ（２，ｖ）を用いて算出する。

クリティカルゲート重みＣＷを算出する場合、各クリティカルパス３０、３１に対するゲート３３の影響の度合いは、一般に、ゲート距離ｒ_１、ｒ_２が小さい程強く、各クリティカルパス２９、３０が形成される活性化確率ＡＰ（１，ｖ）、ＡＰ（２，ｖ）が高い程強くなると考えられるので、例えば、ゲート３３のクリティカルゲート重みＣＷは、ゲート距離に反比例し、クリティカルパス２９、３０の活性化確率に比例すると設定でき、ＣＷ＝ＡＰ（１，ｖ）／ｒ_１＋ＡＰ（２，ｖ）／ｒ_２と求まる（以上、第３工程）。

次いで、クリティカルパスの形成に伴って構成されるクリティカルゲートＧ_ｉ（ｉ＝１〜ｍ）の中で、テストパターンｖの入力によりゲート状態が変化するクリティカルゲートＧｉの個数を示す状態変化数ＣＣＴ（ｖ）を求める。ここで、状態変化数ＣＣＴ（ｖ）は、クリティカルゲートＧ_ｉのクリティカルゲート重みＣＷ（Ｇ_ｉ，ｖ）、テストパターンｖの入力に伴ってクリティカルゲートＧ_ｉのゲート状態が変化する変化確率ｐ_ｉ、及び組合せ回路部の回路情報から求まる信号出力線数ｆ_ｉに基づいて算出されるクリティカルゲート毎のゲート状態変化数ｃｃｔ（Ｇ_ｉ，ｖ）の総和となる。

そして、ゲート状態変化数ｃｃｔ（Ｇ_ｉ，ｖ）は、クリティカルパスの形成に伴って構成されるクリティカルゲートＧ_ｉのクリティカルゲート重みＣＷ（Ｇ_ｉ，ｖ）が大きい程、クリティカルゲートＧの変化確率ｐ_ｉが高い程大きくなると考えられる。また、クリティカルゲートＧ_ｉから出る信号出力線数ｆ_ｉが多いとゲート状態の変化の影響を周囲のクリティカルゲートに伝播させることができ、結果的に状態変化数ＣＣＴ（ｖ）に及ぼす効果が大きくなると考えられるので、信号出力線数ｆ_ｉが多い程ゲート状態変化数ｃｃｔ（Ｇ_ｉ，ｖ）も大きくなると考えられる。このため、ゲート状態変化数ｃｃｔ（Ｇ_ｉ，ｖ）が、クリティカルゲート重みＣＷ（Ｇ_ｉ，ｖ）、クリティカルゲートＧ_ｉの変化確率ｐ_ｉ、及びクリティカルゲートＧ_ｉから出る信号出力線数ｆ_ｉに比例するとすると、状態変化数ＣＣＴ（ｖ）は下式で算出できる。
ＣＣＴ（ｖ）＝ｃｃｔ（Ｇ_１，ｖ）＋ｃｃｔ（Ｇ_２，ｖ）＋・・・＋ｃｃｔ（Ｇ_ｍ，ｖ）
＝ＣＷ（Ｇ_１，ｖ）ｐ_１ｆ_１＋ＣＷ（Ｇ_２，ｖ）ｐ_２ｆ_２＋・・・
＋ＣＷ（Ｇ_ｍ，ｖ）ｐ_ｍｆ_ｍ

一般に、テストパターンに未定値Ｘが存在すると、テストパターンによるテスト応答にも未定値Ｘが現われるので、クリティカルゲートＧ_ｉの個数に対する未定値Ｘの影響は以下のように考えることができる。
例えば、ブロードサイド方式による２パターンテストを行なう場合、図６に示すように、テストパターンの初期化パターンｖが組合せ回路部１７に入力されると、初期化パターンｖの各ビットに対応して組合せ回路部１７内にはゲート状態の変化が伝播していく。図６には、初期化パターンｖの上から２番目のビットである未定値Ｘ２が伝播するクリティカルゲートＧ_ｉの組合せ回路部１７内での存在領域をＢＬ Ｃｏｎｅとして示している。

一方、図６に示す初期化パターンｖが組合せ回路部１７に入力されフリップフロップＦＦ_ｉに出力応答が取り込まれた後、組合せ回路部１７にはフリップフロップＦＦ_ｉに取り込まれた論理値によるランチパターンが入力されるので、各ビットに対応して組合せ回路部１７内に生じるゲート状態変化の伝播パターンも変わる。図６には、例えば、フリップフロップＦＦ_１、ＦＦ_２の影響を受けたときの未定値Ｘ_２が伝播するクリティカルゲートＧ_ｉの組合せ回路部１７内での存在領域をＡＬ Ｃｏｎｅとして示している。

このように、ランチパターンが入力される前後で、同一のクリティカルゲートＧ_ｉにおいて未定値Ｘ_２が影響する領域が異なるので、表１に示すように、クリティカルゲートＧ_ｉの出現パターンを予め求め、出現パターン毎にクリティカルゲートＧ_ｉに及ぼす影響度を数値化した影響因子ＩＦ（Ｇ_ｉ，Ｘ_２，ｖ）を決定する。
表１では、ＢＬ Ｃｏｎｅ、ＡＬ ＣｏｎｅにおいてクリティカルゲートＧｉが存在する場合をＹｅｓ、存在しない場合をＮｏと表し、ＢＬ Ｃｏｎｅ、ＡＬ Ｃｏｎｅの一方にクリティカルゲートＧ_ｉが現われたときにＹｅｓ ｏｒ Ｎｏと表記している。そして、Ａ、Ｂ、Ｃの場合のように未定値Ｘ_２が決定し易いパターンには影響因子ＩＦ（Ｇ_ｉ，Ｘ_２，ｖ）の値を大きく設定し、例えば、Ａには１．００、Ｂには０．８０、Ｃには０．６０を設定している。一方、Ｄ、ＥのパターンのようにＢＬ Ｃｏｎｅ又はＡＬ Ｃｏｎｅの一方にしかクリティカルゲートＧｉが存在しない場合には影響因子ＩＦ（Ｇ_ｉ，Ｘ_２，ｖ）の値を小さく設定し、例えば、Ｄには０．４０、Ｅには０．２０を設定している。また、Ｆの場合のようにＢＬ ＣｏｎｅとＡＬ ＣｏｎｅのいずれにもクリティカルゲートＧｉが存在しない場合は、影響因子ＩＦ（Ｇ_ｉ，Ｘ_２，ｖ）の値を０としている。

そして、未定値Ｘ２が影響する各クリティカルゲートＧｉに対してクリティカルゲート重みＣＷ（Ｇ_ｉ，ｖ）と影響因子ＩＦ（Ｇ_ｉ，Ｘ_２，ｖ）に基づいて、例えば、クリティカルゲート重みＣＷ（Ｇ_ｉ，ｖ）と影響因子ＩＦ（Ｇ_ｉ，Ｘ_２，ｖ）の積で求まる有効クリティカルゲート重みＥＣＷ（Ｇ_ｉ，ｖ）を算出し、各クリティカルゲートＧ_ｉに対する有効クリティカルゲート重みＥＣＷ（Ｇ_ｉ，ｖ）の総和として未定値指標ＸＰ（Ｘ_２，ｖ）を求める。
未定値指標ＸＰ（Ｘ_２，ｖ）＝ＣＷ（Ｇ_１，ｖ）ＩＦ（Ｇ_１，Ｘ_２，ｖ）＋・・・
＋ＣＷ（Ｇ_ｍ，ｖ）ＩＦ（Ｇ_ｍ，Ｘ_２，ｖ）
そして、未定値指標ＸＰ（Ｘ_２，ｖ）が大きい程、未定値Ｘ_２が影響するクリティカルゲートＧ_ｉの数が大きいことになる。

従って、テストパターン内の他の未定値Ｘ_ｋ（ｋ＝１〜ｍ）に関しても未定値指標ＸＰ（Ｘ_ｋ，ｖ）をそれぞれ求め、未定値指標ＸＰ（Ｘ_ｋ，ｖ）が一番大きくなる未定値Ｘ_ｋに対して具体的な論理値を当てはめてクリティカルゲートＧ_ｉのゲート状態変化が生じないようにすると、未定値Ｘ_ｋにより状態変化を起こすクリティカルゲートＧ_ｉの数を少なくすることができ、状態変化数ＣＣＴ（ｖ）を小さくできる。ここで、未定値Ｘ_ｋに具体的な論理値を当てはめるときに、ＣＣＴ（０）、ＣＣＴ（１）を実際に求めて、ＣＣＴ（０）＜ＣＣＴ（１）であれば未定値Ｘ_ｋとして０を、ＣＣＴ（１）＜ＣＣＴ（０）であれば未定値Ｘ_ｋとして１を採用するようにすると、未定値Ｘ_ｋにより状態変化を起こすクリティカルゲートＧ_ｉの状態変化数ＣＣＴ（ｖ）を減少できる（以上、第４工程）。

そして、未定値指標ＸＰ（Ｘ_ｋ，ｖ）が一番大きくなる未定値Ｘ_ｋに論理値を割り当て、残りの未定値Ｘに対しても同様の処理を繰り返すことで、テストパターンに存在する全ての未定値Ｘに論理値が割り当てられ、テストパターンが半導体集積回路１０に印加されてクリティカルパス１９、１９ａ、１９ｂが形成されたときに生じるクリティカルゲートＧｉの状態変化数を減少することができ、クリティカルパス１９に電流が流れた際に生じる電源電圧の電圧降下を抑え、クリティカルパス１９からの出力遅延を防止して正常な半導体回路を不良品として誤って判定する誤テストを回避することが可能になる。

以上、本発明を、実施例を参照して説明してきたが、本発明は何ら上記した実施例に記載した構成に限定されるものではなく、特許請求の範囲に記載されている事項の範囲内で考えられるその他の実施例や変形例も含むものである。
例えば、クリティカルゲート重みＣＷは、ゲート距離に反比例し、クリティカルパスの活性化確率に比例するとしたが、一般にゲート距離ｒの巾乗に反比例し、活性化確率ＡＰの巾乗に比例するとしても、ゲート距離ｒと活性化確率ＡＰを変数とする多項式で表すこともできる。
また、クリティカルゲートのゲート状態変化数ｃｃｔを、クリティカルゲート重みＣＷの巾乗、変化確率ｐの巾乗、及び信号出力線数ｆの巾乗の積として表すことも、クリティカルゲート重みＣＷと変化確率ｐと信号出力線数ｆを変数とする多項式で表すこともできる。
更に、影響因子ＩＦを、出現パターン間で一定割合となるように変化させたが、出現パターン間で変化割合を変えることもできる。
そして、テスト方式においても、ブロードサイド方式に限定されず、２パターンテストであれば別のテスト方式に対しても適用できる。
また、本発明の第２の実施例に係る半導体集積回路の２パターンテストにおける誤テスト回避型テスト入力生成方法は、第１の実施例と比較して、第１工程で、ゲートの状態を初期化する初期化パターンと初期化パターンに対して論理値の遷移を起こさせるランチパターンを備えたテストパターンを決定し、第２工程で、テストパターンが印加された際に組合せ回路部に形成される信号のパスをパス長の大きい順に並べ、大きい方から予め設定した範囲内に存在する複数のパスをクリティカルパスとして選定し、各クリティカルパスのクリティカルゲートの状態変化数を減少することで各クリティカルゲートにおける電源電圧の電圧降下を抑え、各クリティカルパスの遅延の増加を削減して正常な半導体集積回路を不良品として誤って判定する誤テストを回避することを特徴としている。そして、第２の実施例は、第１の実施例が適用される半導体集積回路に適用することができ、第２の実施例でクリティカルパスを選定しクリティカルゲートの状態変化数を減少する方法は、第１の実施例でクリティカルパスを選定しクリティカルゲートの状態変化数を減少する方法を適用することができる。このため、第２の実施例に係る半導体集積回路の２パターンテストにおける誤テスト回避型テスト入力生成方法についての説明は省略する。

本発明に係る半導体集積回路の２パターンテストにおける誤テスト回避型テスト入力生成方法においては、半導体集積回路の誤テストを回避することができるので、半導体集積回路の高品質なテストを行なうことが可能になる。その結果、高度な半導体集積回路テスト設計の自動化システムの構築を図ることが容易となる。

Claims (6)

1. 複数のゲートを備えた組合せ回路部が設けられたロジック部を有する半導体集積回路に、０及び１の論理値の組合せからなるテスト入力を印加し、実際に使用する動作速度下での応答を計測し該テスト入力に対する応答の期待値と比較して前記組合せ回路部の故障有無を判定する半導体集積回路の２パターンテストにおける誤テスト回避型テスト入力生成方法であって、
   前記テスト入力として、前記組合せ回路部で生じる故障有無を判定する論理値が確定され残りの論理値が未定値となって、前記ゲートの状態を初期化する初期化パターンと故障を検出するランチパターンを備えたテストパターンを決定する第１工程と、
   予め判明している前記組合せ回路部の回路情報に基づいて、前記テストパターンが印加された際に該組合せ回路部に形成される信号のパスを求め、該パスを該パスに含まれる前記ゲート数が大きい順に並べ、大きい方から予め設定した範囲内に存在する複数の該パスをクリティカルパスとして選定する第２工程と、
   前記各クリティカルパスを構成するゲートを含み、該各クリティカルパスから所定のゲート距離の範囲内に存在するクリティカルゲートを特定する第３工程と、
   前記クリティカルゲートの中で前記テストパターンの入力によりゲート状態が変化する該クリティカルゲートの個数を示す状態変化数を求め、該状態変化数が減少するように該テストパターンに含まれる前記未定値に０及び１のいずれか一方を前記論理値として当てはめる第４工程とを有し、
   前記状態変化数を減少することで、前記各クリティカルパスに電流が流れた際に生じる電源電圧の電圧降下を抑え、該各クリティカルパスからの出力遅延を防止して正常な前記半導体集積回路を不良品として誤って判定する誤テストを回避することを特徴とする半導体集積回路の２パターンテストにおける誤テスト回避型テスト入力生成方法。
2. 複数のゲートを備えた組合せ回路部が設けられたロジック部を有する半導体集積回路に、０及び１の論理値の組合せからなるテスト入力を印加し、実際に使用する動作速度下での応答を計測し該テスト入力に対する応答の期待値と比較して前記組合せ回路部の故障有無を判定する半導体集積回路の２パターンテストにおける誤テスト回避型テスト入力生成方法であって、
   前記テスト入力として、前記組合せ回路部で生じる故障有無を判定する論理値が確定され残りの論理値が未定値となって、前記ゲートの状態を初期化する初期化パターンと該初期化パターンに対して論理値の遷移を起こさせるランチパターンを備えたテストパターンを決定する第１工程と、
   予め判明している前記組合せ回路部の回路情報に基づいて、前記テストパターンが印加された際に該組合せ回路部に形成される信号のパスを求め、該パスをパス長の大きい順に並べ、大きい方から予め設定した範囲内に存在する複数の該パスをクリティカルパスとして選定する第２工程と、
   前記各クリティカルパスを構成するゲートを含み、該各クリティカルパスから所定のゲート距離の範囲内に存在するクリティカルゲートを特定する第３工程と、
   前記クリティカルゲートの中で前記テストパターンの入力によりゲート状態が変化する該クリティカルゲートの個数を示す状態変化数を求め、該状態変化数が減少するように該テストパターンに含まれる前記未定値に０及び１のいずれか一方を前記論理値として当てはめる第４工程とを有し、
   前記状態変化数を減少することで、前記各クリティカルゲートにおける電源電圧の電圧降下を抑え、該各クリティカルパスの遅延の増加を削減して正常な前記半導体集積回路を不良品として誤って判定する誤テストを回避することを特徴とする半導体集積回路の２パターンテストにおける誤テスト回避型テスト入力生成方法。
3. 請求項１及び２のいずれか１項に記載の半導体集積回路の２パターンテストにおける誤テスト回避型テスト入力生成方法において、前記クリティカルゲート毎に、前記ゲート距離と前記テストパターンの入力により前記各クリティカルパスが形成される確率を用いてクリティカルゲート重みを算出し、該クリティカルゲートの前記各クリティカルパスに対する分布状態を定量的に評価することを特徴とする半導体集積回路の２パターンテストにおける誤テスト回避型テスト入力生成方法。
4. 請求項３記載の半導体集積回路の２パターンテストにおける誤テスト回避型テスト入力生成方法において、前記状態変化数は、前記クリティカルゲートの前記クリティカルゲート重み、前記テストパターンの入力に伴ってゲート状態が変化する変化確率、及び前記組合せ回路部の回路情報から求まる信号出力線数に基づいて算出した該各クリティカルゲートのゲート状態変化数の総和とすることを特徴とする半導体集積回路の２パターンテストにおける誤テスト回避型テスト入力生成方法。
5. 請求項４記載の半導体集積回路の２パターンテストにおける誤テスト回避型テスト入力生成方法において、前記ランチパターンが前記組合せ回路部に入力される前後で、同一の前記クリティカルゲートにおいて前記未定値が出現する出現パターンを予め求め、該出現パターン毎に該クリティカルゲートに及ぼす影響度を数値化した影響因子を決定し、前記未定値が影響する前記各クリティカルゲートに対して前記クリティカルゲート重みと前記影響因子に基づいて有効クリティカルゲート重みを求め、該有効クリティカルゲート重みの総和からなる未定値指標が大きい順に該未定値に前記論理値を当てはめることを特徴とする半導体集積回路の２パターンテストにおける誤テスト回避型テスト入力生成方法。
6. 請求項５記載の半導体集積回路の２パターンテストにおける誤テスト回避型テスト入力生成方法において、前記未定値に前記論理値を当てはめる場合、該論理値を用いて前記状態変化数をそれぞれ算出し、該状態変化数が減少する該論理値を該未定値とすることを特徴とする半導体集積回路の２パターンテストにおける誤テスト回避型テスト入力生成方法。

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