JPWO2008093880A1 - 半導体装置及びその製造方法 - Google Patents
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Abstract
Description
従来の半導体装置100は、第25図に示すように、第1のリード101(カソード)と、第1のリード101上に配置された表面電極及び裏面電極を有する発光素子(LEDチップ102)と、ボンディングワイヤ103を介してLEDチップ102の表面電極と電気的に接続される第2のリード104(アノード)とを備えている。第1のリード101のLEDチップ102が配置される部分は、凹面形状に加工されている。この凹面部105には、例えば銀メッキが施されている。そのため、凹面部105は光の反射面として機能し、LEDチップ102から放射される光の輝度の向上が図られている。また、上述した各構成は透明樹脂106で封止されている。
このような半導体装置100の発光及び消灯の制御は、半導体装置100とは別の駆動装置(不図示)から第1のリード101及び第2のリード104に所定の電圧が供給されることで行われる。
また、発光素子を備える半導体装置として、従来のフォトカプラ(Photo coupler)を説明する。フォトカプラとは、発光素子と受光素子から成る半導体装置であって、入力された電気信号を発光素子で光に変換し、その光で受光素子を導通させることにより信号の伝達を実現する装置である。
従来のフォトカプラ110は、第26図に示すように、発光素子としてLEDチップ111を有し、受光素子としてPD(Photo Diode)チップ112を備えている。LEDチップ111及びPDチップ112は互いに対向して配置され、ボンディングワイヤ113を介してリード114と電気的に接続される。また、LEDチップ111とPDチップ112とは透明樹脂115で封止され、光を遮断するモールド樹脂116で更に封止されている。なお、LEDチップ111とPDチップ112とは電気的に接続されていない。このようなフォトカプラ110では、入力された電気信号がLEDチップ111で光信号に変換され、その光でPDチップ112を導通させることによって信号の伝達がなされる。
本発明に関連した技術は、例えば日本特許公開公報2003−318447号、2003−347583号に記載されている。
一方、上述したフォトカプラ110(第26図)においても、LEDチップ111とPDチップ112とをリード114上に対向して配置することや、LEDチップ111とPDチップ112の接続されたボンディングワイヤ113をそれぞれ形成する必要があり、なお且つそれら全体を透明樹脂115やモールド樹脂116で封止する必要があるため、全体のサイズを小型にすることが困難であった。また、半導体装置100と同様に組立作業(LEDチップ111とPDチップ112をリード114上に対向させて配置する工程や、ボンディングワイヤ113で各チップとリード114とを接続する工程や、LEDチップ111とPDチップ112との間に透明樹脂115を充填する工程等)が必要なため、製造工程が複雑でコストが大きくなるという問題があった。
このように従来の発光素子を備えた半導体装置は、全体の小型化・薄型化が図れないとともに、製造コストが増大するという問題があった。
そこで本発明は、製造コストが安価で、信頼性が高く、より小型の半導体装置及びその製造方法を提供することを目的とする。
本発明は上記課題に鑑みてなされたものであり、その主な特徴は以下のとおりである。すなわち、本発明の半導体装置は、表面及び裏面を有する第1の基板と、第1導電型領域及び第2導電型領域を有し、前記第1の基板の表面上に前記第1導電型領域が対向して形成された発光素子と、前記発光素子の側面を被覆する絶縁層と、前記第1の基板の表面上に形成され、前記第1導電型領域と電気的に接続された第1の電極と、前記第1の基板の表面上から、前記絶縁層に沿って前記発光素子の第2導電型領域に延在する第2の電極と、前記第1または第2の電極と電気的に接続され、前記第1の基板の側面に沿って形成された配線層とを備えることを特徴とする。
また、本発明の半導体装置は、表面及び裏面を有する第1の基板と、第1導電型領域及び第2導電型領域を有し、前記第1の基板の表面上に前記第1導電型領域が対向して形成された発光素子と、前記発光素子の側面を被覆する絶縁層と、前記第1の基板の表面上に形成され、前記第1導電型領域と電気的に接続された第1の電極と、前記第1の基板の表面上から、前記絶縁層に沿って前記発光素子の第2導電型領域に延在する第2の電極と、前記第1または第2の電極と電気的に接続され、前記第1の基板の厚み方向に突出した導電端子とを備えることを特徴とする。
また、本発明の半導体装置の製造方法の主な特徴は以下のとおりである。すなわち、表面及び裏面を有する第1の基板の表面上に、第1の電極となる導電層を形成する工程と、第1の支持体の表面上に、第1導電型領域及び第2導電型領域を有する複数の発光素子を形成する工程と、前記第1の基板と前記第1の支持体とを、前記第1導電型領域と前記導電層が接続されるように貼り合わせ、その後第1の支持体を除去し、前記発光素子を前記第1の基板に転写する工程と、前記発光素子の側面を被覆する絶縁層を形成する工程と、前記第1の基板の表面上から、前記絶縁層に沿って前記発光素子の第2導電型領域に延在する第2の電極を形成する工程と、前記第1の基板の表面上に第2の支持体を貼り合わせる工程と、所定のラインに沿って前記第1の基板を切削し、個々のチップに分割する工程を有することを特徴とする。
また、本発明の半導体装置の製造方法は、表面及び裏面を有する第1の基板の表面上に、第1の電極となる導電層を形成する工程と、第1の支持体の表面上に、第1導電型領域及び第2導電型領域を有する複数の発光素子を形成する工程と、前記第1の支持体から前記発光素子をピックアップし、前記第1導電型領域と前記導電層が接続されるように前記発光素子を前記第1の基板の表面上に配置する工程と、前記発光素子の側面を被覆する絶縁層を形成する工程と、前記第1の基板の表面上から、前記絶縁層に沿って前記発光素子の第2導電型領域に延在する第2の電極を形成する工程と、所定のラインに沿って前記第1の基板を切削し、個々のチップに分割する工程を有することを特徴とする。
本発明では、従来構造と異なり、ウェハー状態のときからチップとして一体化した構成になっている。また、当該半導体装置の構成要素はウェハープロセスで形成されているため、各要素を微細に形成することができる。そのため、より薄く、小型の半導体装置を実現することができる。
また、複数の部品を別々に製造し、その後の組立作業を経て半導体装置として完成していたものが、本発明によれば個々の半導体装置に分割した時点でチップとして完成している。そのため、後の組み立て作業等の工程を省いて製造コストを抑えるとともに、発光素子を備える半導体装置の作業性や生産性を向上させることができる。
まず、第1図に示すように第1の基板1の表面上に、スパッタリング法等の成膜方法によりアルミニウム(Al)や銅(Cu)等から成る導電層2を例えば1μmの膜厚で形成する。導電層2は、後述するようにパターニングされてカソード電極10となる層である。なお、第1の基板1は、シリコン(Si)等から成る半導体基板であってもよいし、ガラス等から成る絶縁性の基板であってもよい。
次に、第2図に示すように、例えばガリウムヒ素(GaAs)や窒化ガリウム(GaN)等から成るN型の第2の基板3を準備する。第2の基板3の厚さは、例えば300μm〜700μm程度である。なお、第2の基板3の材質は、目的とする発光の色に応じて適宜変更できる。次に、第2の基板3の表面上に公知のエピタキシャル結晶成長法にてN型半導体層4と、P型半導体層5を順に形成する。これらによるPN接合領域が発光領域となる。なお、第2の基板3及びN型半導体層4に添加されるN型不純物は例えば硫黄(S)やセレン(Se)やテルル(Te)等である。また、P型半導体層5に添加されるP型不純物は例えば亜鉛(Zn)である。
次に、第3図に示すように第2の基板3の表面の一部を除去し、第2の基板3の厚みの途中に達する溝部6を設ける。溝部6の深さは例えば50μmである。溝部6の形成は、いわゆるハーフエッチと呼ばれるものである。具体的には例えば、不図示のレジスト層をマスクとしてドライエッチングすることによって形成することができる。あるいは、ダイシングブレードやレーザーを用いて機械的に第2の基板3の一部を除去することで溝部6を形成してもよい。
次に、第4図に示すように、第2の基板3の表面上に第1の支持体として例えばUVテープ7を貼り合わせる。ここでいうUVテープとは、強い粘着力を有し、かつ紫外線(Ultraviolet rays)を照射すると粘着力が弱くなる性質を持ったテープである。なお、UVテープ7のようなテープ状のものに換えて、ガラス等から成る基板状のものを支持体として用いることもできる。
次に、裏面研削装置(グラインダー)を用い、少なくとも溝部6に到達するまで第2の基板3の裏面を研削する。これにより、ウェハー状の第2の基板3が個々のチップ(LEDチップ8)に分離される。本実施形態において、LEDチップ8が本発明を構成する発光素子である。
このように、溝部6を形成し裏面研削によって個々のチップに分離する方法は、先ダイシング法(DBG:Dicing Before Grinding)と呼ばれ、チップの薄型化を図る上で好ましい。なお、先ダイシング法を用いずに、通常のダイシング工程でLEDチップ8を形成してもよい。なお、LEDチップ8はUVテープ7で貼り合わされているため、この時点でばらばらになることはない。
次に、第5図に示すように、LEDチップ8の裏面に導電性ペースト9を塗布する。導電性ペースト9は、例えば銀(Ag)等の導電性物質とエポキシ樹脂等の接着性の材料とが混合されており、LEDチップ8の裏面(N型領域)と導電層2との電気的な接続を介在するとともに、LEDチップ8と第1の基板1とを貼り合わせるための接着材としての役割を有する。なお、当該導電性ペースト9は、LEDチップ8の裏面ではなく、第1の基板1の表面上に形成してもよい。
次に、第6図に示すように各LEDチップ8のN型領域が導電性ペースト9を介して導電層2と接続されるように貼り合わせ、その後紫外線を照射してUVテープ7をLEDチップ8から剥がす。こうして、各LEDチップ8が第1の基板1の表面上に一度に転写される。なお、第6図以後において導電性ペースト9の図示を便宜上省略している。
なお、上記説明ではLEDチップ8が固定されたUVテープ7を第1の基板1と貼り合わせる工程を経て、LEDチップ8を第1の基板に転写していたが、以下のプロセスを採用することも出来る。すなわち、LEDチップ8が固定されたUVテープ7から当該LEDチップ8をピックアップし、第1の基板1の表面上にLEDチップ8を個々にマウント(転写)してもよい。
次に、第7図に示すように、不図示のレジスト層をマスクとして導電層2の不要な部分を選択的にエッチングして除去する。こうして、導電層2はLEDチップ8のカソード電極10となる。なお、本実施形態では、LEDチップ8を第1の基板1上に転写した後に導電層2のパターニングを行ってカソード電極10を形成しているが、LEDチップ8の転写前に導電層2のパターニングを行ってもよい。
次に、第8図に示すようにLEDチップ8のP型領域(P型半導体層5)の一部上に開口を有し、LEDチップ8の側面及びカソード電極10の一部を被覆する絶縁層11を形成する。絶縁層11の形成は例えば以下のように行う。まず、塗布・コーティング法によりポリイミド系樹脂、ソルダーレジスト等の有機系材料を全面に塗布し、熱処理(プリベーク)を施す。次に、塗布された有機系材料を露光・現像してP型半導体層5を露出させる開口を形成し、その後これに熱処理(ポストベーク)を施す。
次に、スパッタリング法等の成膜方法によりアルミニウムや銅等の導電層を例えば1μmの膜厚で全面に形成し、その後当該導電層を選択的にエッチングする。こうして、第1の基板1の表面上から、絶縁層11の外周に沿ってP型半導体層5の表面に延在するアノード電極12が形成される。
次に、第9図に示すようにエポキシ樹脂,ポリイミド(例えば感光性ポリイミド),レジスト,アクリル等から成る接着層15を介して、第1の基板1の表面側と支持体16(第2の支持体)とを貼り合わせる。接着層15の厚みは数μm〜数十μm程度である。接着層15は、透明であって光が透過できる性状を有するものとする。支持体16は、透明もしくは半透明の材料(例えばガラスや石英など)から成り、光を透過させる性状を有するものである。支持体16は、第1の基板1を支持するとともに、LEDチップ8の表面を保護する機能を有するものである。
次に、第1の基板1の裏面に対して裏面研削装置を用いて第1の基板1の裏面を研削し、第1の基板1を所定の厚さに薄くする。当該研削工程はエッチング処理でもよいし、グラインダーとエッチング処理の併用でもよい。なお、最終製品の用途や仕様,準備した第1の基板1の当初の厚みによっては、当該研削工程を行う必要がない場合もある。また、当該研削工程を行うと研削面が荒れる場合があるため、研削工程後に平らな面を得るための工程として例えばウェットエッチング処理を行ってもよい。
次に、第10図に示すように、アノード電極12及びカソード電極10に対応する所定の領域を、第1の基板1の裏面側から選択的にエッチングし、アノード電極12及びカソード電極10を一部露出させる。以下、この露出部分を開口部17とする。なお、本実施形態では第1の基板1の側壁が斜めにエッチングされているが、支持体16の主面に対して垂直となるようにエッチングすることもできる。また、アノード電極12及びカソード電極10の一部を露出させるのであれば、エッチングする部分は適宜変更できる。
次に、スパッタリング法等の成膜方法により、アルミニウムや銅等の導電層を例えば1μmの膜厚で、開口部17内及び第1の基板1の裏面上に形成する。その後、不図示のレジスト層をマスクとして当該導電層を選択的にエッチングする。このエッチングによって導電層は、第11図に示すように第1の基板1の側面に沿って形成された配線層18となる。配線層18は、第11図に示すようにアノード電極12及びカソード電極10の一部と接続されて、第1の基板1の裏面の一部上に延在している。
次に、第12図に示すように、ダイシングブレードやエッチングによって、第1の基板1側から接着層15及び支持体16の一部を除去することで切り欠き部19を形成することが好ましい。なお、切り欠き部19の断面形状は、支持体16に切り欠き部19が到達するのであればV字形状に限定されず、楕円形状や略長方形等でも構わない。
次に、配線層18を被覆する電極接続層20を形成する。電極接続層20を形成するのは、アルミニウム等から成る配線層18と、後述するハンダ等から成る導電端子22は接合しにくいという理由や、導電端子22の材料が配線層18側に流入してくることを防止するという理由による。電極接続層20は、例えばレジスト層をマスクとしてニッケル(Ni)層と金(Au)層等の金属層を順次スパッタリングし、その後レジスト層を除去するというリフトオフ法や、メッキ法によって形成することができる。
次に、第13図に示すように、後述する導電端子22の形成領域に開口を有する保護層21を、例えば10μmの厚みで形成する。保護層21の形成は例えば以下のように行う。まず、塗布・コーティング法によりポリイミド系樹脂、ソルダーレジスト等の有機系材料を全面に塗布し、熱処理(プリベーク)を施す。次に、塗布された有機系材料を露光・現像して所定領域を露出させる開口を形成し、その後これに熱処理(ポストベーク)を施す。これにより、導電端子22の形成領域に開口を有する保護層21を得る。本実施形態では切り欠き部19を形成しているため、支持体16の側面の一部が保護層21で被覆される。つまり、接着層15の側面が保護層21で完全に被覆される。そのため、接着層15が外気に触れることを抑えるとともに、LEDチップ8や接着層15への腐食物質(例えば水分)の浸入を防止することができる。
次に、保護層21の開口から露出した電極接続層20上に導電材料(例えばハンダ)をスクリーン印刷し、この導電材料を熱処理でリフローさせる。こうして第13図に示すように、配線層18を介してアノード電極12及びカソード電極10と電気的に接続された導電端子22が第1の基板1の裏面上に形成される。なお、導電端子22の形成方法は上記に限定されることはなく、電解メッキ法や、ディスペンサを用いてハンダ等を所定領域に塗布するいわゆるディスペンス法(塗布法)等で形成することもできる。また、導電端子22は、金や銅,ニッケルを材料としたものでもよく、その材料は特に限定されない。また、電極接続層20の形成は、保護層21の形成後に行ってもよい。
次に、所定のダイシングラインDLに沿って切断し、個々のチップに分割する。個々のチップに分割する方法としては、ダイシング法,エッチング法,レーザーカット法等がある。
以上の工程により、第14図に示すように第1の基板1と支持体16との貼り合わせ面に、発光素子(LEDチップ8)を備えるチップサイズパッケージ型の半導体装置25が完成する。半導体装置25は、導電端子22を介してプリント基板等に実装される。
本実施形態では、従来構造(第25図参照)のように各部品(LEDチップ、リード、ボンディングワイヤ)に分離しておらず、個々の半導体装置に分割される以前、つまりウェハー状態のときからチップとして一体化した構成になっている。また、当該半導体装置の構成要素はウェハープロセス(Wafer Process)で形成されているため、各要素を微細に形成することができる。そのため、より薄く、小型の半導体装置を実現することができる。なお、ウェハープロセスとは、個々の半導体装置に分割される以前のウェハ状の基板に様々な素子を作り込むプロセスである。
また、複数の部品を別々に製造し、その後の組立作業を経て完成していたものが、本実施形態によれば個々の半導体装置に分割した時点で一つのチップとして完成している。そのため、組み立て作業(従来あったLEDチップをリード上に配置する工程や、ボンディングワイヤでLEDチップとリードとを接続する工程や、透明樹脂で全体を封止する工程等)の工程を省くことができるとともに、発光素子を有する半導体装置の作業性や生産性を向上させることができる。
次に、本発明の第2の実施形態について図面を参照しながら説明する。第15図乃至第21図は、それぞれ製造工程順に示した断面図である。なお、第1の実施形態と同様の構成及び製造プロセスについてはその説明を省略するか簡略する。
まず、第15図に示すように、表面上にデバイス素子30が形成された例えばシリコン(Si)等から成る半導体基板31を準備する。デバイス素子30は、素子の種類や機能に限定がなく、例えばLEDチップ8の発光及び消灯を制御する駆動素子を含むことが好ましい。半導体基板31の厚さは、例えば300μm〜700μm程度である。
次に、半導体基板31の表面に第1の絶縁膜32(例えば、熱酸化法やCVD法等によって形成されたシリコン酸化膜)を例えば2μmの膜厚に形成する。次に、スパッタリング法等の成膜方法により導電層2を例えば1μmの膜厚で形成する。
次に、第6図を用いて説明したように、複数のLEDチップ8を半導体基板31の表面上に転写する。次に、不図示のレジスト層をマスクとして導電層2の不要な部分を選択的にエッチングする。こうして、導電層2は第16図に示すようにパッド電極33とLEDチップ8のカソード電極10となる。パッド電極33は、デバイス素子30やその周辺素子と不図示の配線を介して電気的に接続された電極である。
なお、第2の実施形態では、LEDチップ8を半導体基板31上に転写した後に導電層2をパターニングしてパッド電極33及びカソード電極10を形成しているが、LEDチップ8の転写前に導電層2をパターニングしてもよい。また、必要に応じて半導体基板31の表面上にパッド電極33の一部上あるいは全部を被覆する不図示のパッシベーション膜(例えば、CVD法により形成されたシリコン窒化膜)を形成してもよい。
次に、LEDチップ8の側面及びカソード電極10の一部を被覆する絶縁層11を形成する。次に、第1の基板1の表面上から絶縁層11の外周に沿ってP型半導体層5の表面に延在するアノード電極12を形成する。
次に、第17図に示すように、半導体基板31と支持体16とを接着層15を介して貼り合わせる。次に、半導体基板31の裏面を研削して所定の厚さにする。次に、アノード電極12、カソード電極10、及びパッド電極33に対応する所定の領域を、半導体基板31の裏面側から選択的にエッチングし、アノード電極12、カソード電極10、及びパッド電極33を一部露出させる。以下、この露出部分を開口部17とする。なお、アノード電極12は、別の断面において第10図で説明したのと同様に露出されているとする。
次に、開口部17内及び半導体基板31の裏面上に第2の絶縁膜34を形成する。この第2の絶縁膜34は、例えばプラズマCVD法によって形成されたシリコン酸化膜やシリコン窒化膜等の絶縁膜である。次に、不図示のレジスト層をマスクとして、第18図に示すように第1及び第2の絶縁膜32,34を選択的にエッチングする。このエッチングにより、アノード電極12、カソード電極10、及びパッド電極33から個々のチップの境界(いわゆるダイシングラインDL)に至る領域にかけて形成された第1及び第2の絶縁膜32,34が除去され、開口部17の底部においてアノード電極12、カソード電極10、及びパッド電極33が露出される。
次に、第19図に示すように、スパッタリング法等の成膜方法により、アノード電極12、カソード電極10、及びパッド電極33の一部と接続された配線層35を形成する。
次に、第20図に示すように、切り欠き部19、及び配線層35を被覆する電極接続層20を形成する。次に、第21図に示すように、導電端子22の形成領域に開口を有する保護層21を形成する。次に、保護層21の開口から露出した電極接続層20上に導電22を形成する。次に、所定のダイシングラインDLに沿って切断する。
以上の工程により、半導体基板31と支持体16との貼り合わせ面に、発光素子(LEDチップ8)及びデバイス素子30の両者を備えるチップサイズパッケージ型の半導体装置40が完成する。
第2の実施形態に係る半導体装置40は、基板(半導体基板31)上に発光素子(LEDチップ8)とは別にデバイス素子30が形成されている点が特徴である。そのため、第1の実施形態で得られる効果を有するとともに、一つのチップ内に多数の素子を効率よく混載することができ、発光素子を備える多機能な半導体装置を得ることができる。例えば、デバイス素子30にLEDチップ8の発光及び消灯を制御する駆動素子を含めることで、発光機能とその制御機能の両者を一つのチップで実現することができる。従って、従来(第25図)のように半導体装置と別に駆動装置を設ける必要がない。なお、この場合、配線層35あるいは実装基板側の配線で、デバイス素子30とLEDチップと8とを電気的に接続させる。
次に、本発明の第3の実施形態について説明する。第22図は、第3の実施形態に係る半導体装置50の断面図である。なお、上記第1及び第2の実施形態と同様の構成及び製造プロセスについてはその説明を省略するか簡略する。
第3の実施形態の半導体装置50は、第22図に示すように、半導体基板31上に受光素子51が形成されている。受光素子51は、公知のフォトダイオード(Photo Diode)やフォトトランジスタ(Photo Transistor)等を含み、光を電気信号に変換できる機能を有する素子である。また、支持体16と接着層15の間には、LEDチップ8から放射される光を受光素子51側に反射させる金属層52が形成されている。金属層52は、アルミニウム(Al)等の光の反射率の良い材料を用いることが好ましく、支持体16を貼り合わせる前に、その貼り合わせ面上に例えばスパッタリング法で形成することができる。
第3の実施形態に係る半導体装置50は、基板(半導体基板31)上に発光素子(LEDチップ8)とは別に受光素子51が形成されている点、及び金属層52が形成されている点が特徴である。そのため、第2の実施形態で得られる効果を有するとともに、当該半導体装置50をフォトカプラとして用いることができる。
従来のフォトカプラ(第26図参照)は、2つのチップ(LEDチップとPDチップ)が別々に完成し、その後の組み立て作業を経た上で一体化されていたが、本実施形態によれば、ウェハー状態のときからチップとして一体化した構成になっている。また、フォトカプラの各要素がウェハープロセスで形成されている。そのため、より薄く、小型のフォトカプラを実現することができる。また、従来あった組み立て作業(発光素子と受光素子をリード上に対向させて配置する工程や、ボンディングワイヤで各チップとリードを接続する工程や、各チップの間に透明樹脂を充填する工程等)の工程を省くことができるため、フォトカプラの作業性や生産性を向上させることができる。
なお、本発明は上述した実施形態に限定されることはなく、その要旨を逸脱しない範囲で変更が可能なことは言うまでも無い。例えば、第23図に示すように、支持体16はダイシング工程の前後で第1の基板1あるいは半導体基板31から剥離してもよい。
また、第24図に示すように半導体装置を構成することもできる。既に説明したものと同様の構成については同一符号を示し、その説明を省略する。
第24図に示す半導体装置60は、カソード電極10、アノード電極12、及びパッド電極33に対応する位置が開口し、かつ半導体基板31の側面及び裏面を被覆する保護層61が形成されている。そして、保護層61の開口位置のカソード電極10、アノード電極12、及びパッド電極33上に電極接続層62が形成されている。電極接続層62は、電極接続層20と同様の層であって、例えばニッケル(Ni)層と金(Au)層を順に積層した層である。そして、カソード電極10、アノード電極12、及びパッド電極33上には、電極接続層62を介してハンダ等から成る導電端子63が形成されている。なお、アノード電極12については、別の断面において導電端子63と電気的に接続されているとする。このように、半導体基板31の側面及び裏面に、第2の実施形態で示した第2の絶縁膜34や配線層35を形成することなく、半導体基板31の側壁に隣接するように導電端子63を形成することもできる。
かかる構成によれば、第2の絶縁膜34や配線層35を形成する工程を省くことができるため、製造工程が簡素化され、製造コストを低く抑えることができる。また、導電端子63が半導体基板31の裏面上に形成されず、半導体基板31の側壁に隣接するように形成されているため、半導体装置を薄くすることができる。また、開口部17の形成の際に半導体基板31のエッチングする部分は適宜変更できる。従って、導電端子63を半導体装置の側面側からは露出させないことも可能である。なお、第24図では、第2の実施形態の変更例について説明したが、第1及び第3の実施形態について、同様の導電端子を形成してもよい。
また、上述した実施形態では、一方の基板(発光素子が形成された側の基板)に導電端子や配線層が形成され、他方の基板(支持体16)には導電端子や配線層が形成されていない。しかし、本発明はこれに限定されない。従って、必要に応じて発光素子が形成されていない側の基板に所定の開口部を形成し、更に当該開口部内に配線層や導電端子を形成してもよい。このように、発光素子やデバイス素子への電圧の供給の仕方は適宜変更できる。
また、以上の実施形態では、ボール状の導電端子(22,63)を有するBGA型の半導体装置について説明したが、本発明はLGA(Land Grid Array)型の半導体装置に適用するものであっても構わない。本発明は、発光素子を有する半導体装置を小型に封止する技術として広く適用できるものである。
Claims (12)
- 表面及び裏面を有する第1の基板と、
第1導電型領域及び第2導電型領域を有し、前記第1の基板の表面上に前記第1導電型領域が対向して形成された発光素子と、
前記発光素子の側面を被覆する絶縁層と、
前記第1の基板の表面上に形成され、前記第1導電型領域と電気的に接続された第1の電極と、
前記第1の基板の表面上から、前記絶縁層に沿って前記発光素子の第2導電型領域に延在する第2の電極と、
前記第1または第2の電極と電気的に接続され、前記第1の基板の側面に沿って形成された配線層とを備えることを特徴とする半導体装置。 - 表面及び裏面を有する第1の基板と、
第1導電型領域及び第2導電型領域を有し、前記第1の基板の表面上に前記第1導電型領域が対向して形成された発光素子と、
前記発光素子の側面を被覆する絶縁層と、
前記第1の基板の表面上に形成され、前記第1導電型領域と電気的に接続された第1の電極と、
前記第1の基板の表面上から、前記絶縁層に沿って前記発光素子の第2導電型領域に延在する第2の電極と、
前記第1または第2の電極と電気的に接続され、前記第1の基板の厚み方向に突出した導電端子とを備えることを特徴とする半導体装置。 - 前記第1の基板の表面上に前記発光素子とは別のデバイス素子が形成されていることを特徴とする請求の範囲第1項または請求の範囲第2項に記載の半導体装置。
- 前記デバイス素子は光を電気信号に変換できる素子を含み、
前記発光素子の上方に、前記発光素子から放射された光を前記デバイス素子側に反射させる金属層を備えることを特徴とする請求の範囲第3項に記載の半導体装置。 - 前記発光素子を被覆する接着層を介して前記第1の基板と貼り合わされた支持体を備えることを特徴とする請求の範囲第1項乃至請求の範囲第4項のいずれかに記載の半導体装置。
- 表面及び裏面を有する第1の基板の表面上に、第1の電極となる導電層を形成する工程と、
第1の支持体の表面上に、第1導電型領域及び第2導電型領域を有する複数の発光素子を形成する工程と、
前記第1の基板と前記第1の支持体とを、前記第1導電型領域と前記導電層が接続されるように貼り合わせ、その後第1の支持体を除去し、前記発光素子を前記第1の基板に転写する工程と、
前記発光素子の側面を被覆する絶縁層を形成する工程と、
前記第1の基板の表面上から、前記絶縁層に沿って前記発光素子の第2導電型領域に延在する第2の電極を形成する工程と、
所定のラインに沿って前記第1の基板を切削し、個々のチップに分割する工程を有することを特徴とする半導体装置の製造方法。 - 表面及び裏面を有する第1の基板の表面上に、第1の電極となる導電層を形成する工程と、
第1の支持体の表面上に、第1導電型領域及び第2導電型領域を有する複数の発光素子を形成する工程と、
前記第1の支持体から前記発光素子をピックアップし、前記第1導電型領域と前記導電層が接続されるように前記発光素子を前記第1の基板の表面上に配置する工程と、
前記発光素子の側面を被覆する絶縁層を形成する工程と、
前記第1の基板の表面上から、前記絶縁層に沿って前記発光素子の第2導電型領域に延在する第2の電極を形成する工程と、
所定のラインに沿って前記第1の基板を切削し、個々のチップに分割する工程を有することを特徴とする半導体装置の製造方法。 - 前記複数の発光素子を形成する工程は、
第1導電型の半導体基板上に第2導電型の半導体層を形成する工程と、
前記半導体層側から前記半導体基板の厚みの途中に達する溝部を形成する工程と、
前記溝部が形成された前記半導体基板の表面上に前記第1の支持体を貼り合わせる工程と、
前記溝部に達するまで前記半導体基板の裏面を研削する工程とを有することを特徴とする請求の範囲第6項または請求の範囲第7項に記載の半導体装置の製造方法。 - 前記第1の基板の表面上に、前記発光素子とは別のデバイス素子を形成する工程を有することを特徴とする請求の範囲第6項乃至請求の範囲第8項のいずれかに記載の半導体装置の製造方法。
- 前記デバイス素子は光を電気信号に変換できる素子を含み、
前記発光素子の上方に、前記発光素子から放射された光を前記デバイス素子側に反射させる金属層を形成する工程を有することを特徴とする請求の範囲第9項に記載の半導体装置の製造方法。 - 前記第1の基板の裏面側から前記第1の基板の一部を除去して、前記第1及び第2の電極の少なくとも一部を露出させる工程を有することを特徴とする請求の範囲第6項乃至請求の範囲第10項のいずれかに記載の半導体装置の製造方法。
- 前記第1の基板の表面上に第2の支持体を貼り合わせる工程を有することを特徴とする請求の範囲第6項乃至請求の範囲第11項のいずれかに記載の半導体装置の製造方法。
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