JPWO2008023506A1

JPWO2008023506A1 - チップ素子

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Publication number: JPWO2008023506A1
Application number: JP2007556455A
Authority: JP
Inventors: 達也辻口; 幸裕北市
Original assignee: Murata Manufacturing Co Ltd
Current assignee: Murata Manufacturing Co Ltd
Priority date: 2006-08-02
Filing date: 2007-07-13
Publication date: 2010-01-07
Anticipated expiration: 2027-07-13
Also published as: US20080142251A1; EP2048737A1; JP4561836B2; EP2048737A4; WO2008023506A1; CN101341628A

Abstract

チップ素子（１００）は、誘電体基板（１）と、誘電体基板（１）上主面に設けた第１絶縁層（２）と、第１絶縁層（２）の全面を覆う第２絶縁層（３）とを積層したものである。誘電体基板（１）と第１絶縁層（２）の層間には共振線路を含む回路パターン（１２）を設け、第１絶縁層（２）には、回路パターン（１２）の境界より内側に相対する位置に、回路パターン（１２）の延設方向に沿って導電体を含まない複数の孔（Ｈ）を配列している。

Description

この発明は誘電体基板に回路パターンを構成したチップ素子に関するものである。

従来からチップ素子の製造方法として、誘電体基板上に感光性導電ペーストを印刷し、露光、現像することで精度の高い回路パターンを形成するフォトリソグラフィ法が知られている。（特許文献１参照。）
フォトリソグラフィ法により回路パターンを形成したチップ素子は、誘電体基板に対する回路パターンの密着強度が弱く、熱的要因、力学的要因により、回路パターンの剥落が生じることがあった。回路パターンに剥落が生じると、回路パターンの導通が損なわれるためチップ素子の信頼性が低下する問題があった。

そこで、回路パターンの剥落を防ぐとともに、湿気や温度、力学的損傷などに対する耐環境性を改善するため、誘電体基板と回路パターンとを覆うように絶縁体ペーストを塗布し、焼成により絶縁層（ガラス層）を形成する技術が公知である。この技術では、誘電体基板に対しての密着強度が回路パターンよりも大きい絶縁層により回路パターンを被覆することで、回路パターンの剥落を防ぐことができる。
特開２００１−２１０５４１号公報

一般に、絶縁層を構成する絶縁体と回路パターンを構成する導体とは線膨張係数が異なる。また、絶縁体と誘電体基板を構成する誘電体との線膨張係数も異なる。そのため、絶縁層によりチップ素子を被覆する場合、熱処理時の熱ストレスにより絶縁層に応力が残留する。また、絶縁体ペーストに含有される樹脂剤の燃焼などにより生じるガスの気泡が絶縁層内に残留すると、この気泡近傍に大きな応力が残留する。

残留応力が回路パターンに作用すると、回路パターンの変形や回路パターンの部分的な剥離を招く。これにより、チップ素子の電気的特性は劣化する。特に高周波数帯域で素子を用いる場合、周波数特性が大きく変化し、所望の周波数特性を得ることが困難になる。また、製品（チップ素子）ごとの回路パターンの変形や回路パターンの部分的な剥離位置などのバラツキにより、製品間での電気的特性や周波数特性などのバラツキが生じ、良品率の低下を引き起こす。

そこで、この発明の目的は回路パターンの変形や部分的な剥離を従来よりも低減したチップ素子を提供することにある。

（１）この発明は、誘電体基板と前記誘電体基板の主面を覆う第１絶縁層を備え、前記誘電体基板と前記第１絶縁層との層間に回路パターンを設けたチップ素子において、前記第１絶縁層に導電体を含まない孔を備える。

第１絶縁層に導電体を含まない孔を設けているため、第１絶縁層の焼成時等に生じるガスが孔から抜け、焼成後の孔近傍の気泡の数と大きさが低減される。また、第１絶縁層の焼成時やその後の熱処理による第１絶縁層の変形が孔に吸収され、第１絶縁層に残留する応力が小さなものになる。したがって、第１絶縁層から回路パターンに作用する応力も小さなものになる。これにより回路パターンの変形が従来よりも低減でき、回路パターンの部分的な剥離が抑制できる。

（２）この発明は、前記第１絶縁層の全面を覆う第２絶縁層を備える。

この構成では、第２絶縁層を設けることにより、前記第１絶縁層の前記孔から露出する回路パターンおよび第１絶縁層を被覆する。したがって、回路パターンおよび第１絶縁層の耐環境性能を高められる。

（３）また、この発明の前記孔は、前記回路パターンの境界より内側に相対する位置に配したものである。

この構成では、前記孔を回路パターンに相対する位置に設けることにより、第１絶縁層の回路パターン付近に残留する応力や気泡を効果的に低減できる。また、孔の外縁部分で回路パターンの縁部分を押さえることにより、回路パターン外側の境界部分から回路パターン内側に向かって進行する回路パターンの剥離が防げる。

（４）また、この発明のチップ素子は、複数の前記孔を、前記回路パターンの延設方向に沿って配列したものである。

この構成では、第１絶縁層の変形を回路パターンに沿って低減することができる。

（５）また、この発明のチップ素子は、前記回路パターンの境界より内側に電極非形成部を有し、前記電極非形成部を介して前記誘電体基板と前記絶縁層とを当接させたものである。

一般に第１絶縁層を構成する絶縁体と誘電体基板を構成する誘電体との密着強度に比べて、第１絶縁層を構成する絶縁体と回路パターンを構成する導体との密着強度は劣る。従って、回路パターンの内側に電極非形成部を設けておくことで、回路パターンの内側に大きな密着強度を分布させることができ、回路パターンの剥離を効果的に抑制できる。

（６）また、この発明のチップ素子は、少なくとも前記誘電体基板および前記第１絶縁層の側面に側面電極を設けたものである。

一般に側面電極を設ける場合、誘電体基板への第１絶縁層の焼成後に側面電極の焼成が行われる。したがって側面電極の焼成時に第１絶縁層に熱ストレスがかかる。しかし、本発明の構成を採用することで、側面電極を設ける場合であっても回路パターンの変形や剥離を抑制できる。

（７）また、この発明のチップ素子は、前記回路パターンによりストリップライン型共振器の共振線路を構成したものである。

一般にストリップライン型共振器では、回路パターンの変形や剥離による共振特性の変動が大きい。したがって、この構成により、ストリップライン型共振器を含むチップ素子の共振特性の変動を抑制することができる。

この発明によれば、回路パターンの変形や剥離を低減したチップ素子を提供できる。また、製品間での電気的特性や周波数特性などのバラツキや、良品率の低下を防ぐことができる。

チップ素子の一例を示す斜視図である。同チップ素子の分解斜視図である。同チップ素子の３面図である。同チップ素子の製造工程を説明する図である。チップ素子の他の構成を説明する図である。

符号の説明

１−誘電体基板
２−第１ガラス層
３−第２ガラス層
４，５−側面電極
１２−回路パターン
１３−下面電極
１４，１５，２４，２５，３４，３５−側面電極パターン
１６−端子電極
３１，３２−はみ出し電極
１００−チップ素子
１０１−誘電体母基板
１３１−円形電極
Ｈ−孔

この発明の第１の実施形態に係るチップ素子について各図を参照して説明する。ここでは、図中に示す直交座標系（Ｘ−Ｙ−Ｚ軸）を説明に用いる。
図１はチップ素子１００の外観図である。同図（Ａ）はチップ素子１００の正面を左手前向きに配置した斜視図である。また、同図（Ｂ）は、チップ素子１００を同図（Ａ）の状態からＹ軸を中心に１８０°回転させた斜視図である。

本実施形態で説明に用いるチップ素子１００は、直方体状のチップフィルタ素子であり、矩形平板状の誘電体基板１の上主面側を、第１ガラス層２で被覆し、第１ガラス層の上主面側を、第２ガラス層３で被覆したものである。誘電体基板１と第１ガラス層２との層間には、ストリップライン共振器の回路パターン（不図示）を設けてフィルタを構成している。回路パターンの構成については後述する。

このチップ素子１００は誘電体基板１の基板厚み（Ｚ軸寸法）は５００μｍ、第１ガラス層２の厚み（Ｚ軸寸法）は１５〜３０μｍ、第２ガラス層３の厚み（Ｚ軸寸法）は１５〜３０μｍであり、チップ素子１００の外形寸法はＸ軸寸法が約９．５ｍｍ、Ｙ軸寸法が約２．２ｍｍ、Ｚ軸寸法が約０．５６ｍｍであり、ＧＨｚ帯のフィルタ特性を実現する小型のチップ素子である。

誘電体基板１は、酸化チタン等のセラミックの誘電体からなる比誘電率１１０の基板である。

また、第１ガラス層２は、結晶性ＳｉＯ_２および硼珪酸ガラス等の絶縁体からなる。この第１ガラス層２はフォトリソグラフィ法により形成するようにしている。また、組成の調整により誘電体基板１を構成する誘電体の線膨張係数と略等しい線膨張係数を実現し、誘電体基板１と第１ガラス層２との間での熱応力を小さなものにしている。

また、第２ガラス層３は、結晶性ＳｉＯ_２および硼珪酸ガラス等の絶縁体にＡｌ_２Ｏ_３等の無機顔料を含有させてなる。ここでは、第２ガラス層３に無機顔料を含有させることで第２ガラス層３を遮光性にしている。遮光性を持たせることで表面への製品名等（不図示）の印字が可能になる。

なお、第２ガラス層３は、エンボス状の印字を行うようにしても好適である。また、第２ガラス層３と第１ガラス層２とに紫外線をよく吸収する色の無機顔料を含有させてもよい。紫外線等の吸収効率を高めることで、フォトリソグラフィ法による微細パターンの成形が容易になる。しかし、無機顔料の種類によっては所定の線膨張係数を実現できなくなるため注意する必要がある。また、誘電体基板１、第１ガラス層２、第２ガラス層３それぞれの組成および寸法は、必要なフィルタ特性や耐環境性、誘電体基板とガラス層との密着度などを考慮して適宜設定すればよい。

第２ガラス層３の上主面には複数のはみ出し電極３１Ａ〜３１Ｆ，３２Ａ〜３２Ｅが形成される。はみ出し電極３１Ａ〜３１Ｆ，３２Ａ〜３２Ｅは後述する側面電極の印刷時に主面にはみ出した電極である。これらの電極は、印刷条件によっては生じない場合もある。また、チップ素子１００の裏主面にも、側面電極の印刷時に電極がはみ出す。裏主面にはみ出した電極は下面電極１３や端子電極１６Ａ，１６Ｂに一体化する。

基板１の表主面側にガラス層２およびガラス層３を積層しているため、はみ出し電極３１Ａ〜３１Ｆ，３２Ａ〜３２Ｅが、主面パターンの接続不要部分に短絡してしまうことが防げる。また、ガラス層２およびガラス層３により、外部からの力学的要因や使用時の熱的要因などに対する素子１００の耐環境性能が高まる。

誘電体基板１の下主面には下面電極１３と端子電極１６Ａ，１６Ｂとを設けている。下面電極１３はチップ素子１００を実装基板に実装する際に接地電位に接続するものである。また、端子電極１６Ａ，１６Ｂはチップ素子１００を実装基板に実装する際に高周波信号入出力端子に接続するものである。下面電極１３は誘電体基板１の下主面側の略全面に設けており、端子電極１６Ａ，１６Ｂは左側面に接する２隅付近にそれぞれ下面電極１３とは分離して配している。下面電極１３と端子電極１６Ａ，１６Ｂとは導電体ペーストをスクリーン印刷等で印刷し焼成により形成した、厚み（Ｚ軸方向）約１５μｍの電極である。

チップ素子１００の右側面と左側面にはそれぞれ、側面電極４Ａ〜４Ｆと側面電極５Ａ〜５Ｅとを設けている。側面電極４Ａ〜４Ｆ，５Ａ〜５Ｅは、誘電体基板１および第１ガラス層２の層間に設けた回路パターン（不図示）と、下面電極１３または端子電極１６Ａ，１６Ｂとを導通する。これらの電極の厚み（Ｘ軸寸法）は約１５μｍである。これらの電極は、誘電体基板１の下主面から第２ガラス層３の上主面に架けてＺ軸方向に延びる長方形状であり、スクリーン印刷等により印刷し焼成したものである。側面電極４Ａ〜４Ｆはそれぞれはみ出し電極３１Ａ〜３１Ｆと下面電極１３とに導通する。また、側面電極５Ｂ〜５Ｄはそれぞれはみ出し電極３２Ｂ〜３２Ｄと下面電極１３とに導通する。側面電極５Ａ，５Ｅはそれぞれはみ出し電極３２Ａ，３２Ｅと端子電極１６Ａ，１６Ｂとに導通する。なお、側面電極４Ａ〜４Ｆ，５Ａ〜５Ｅを設けずに誘電体基板１を貫通するスルーホールを設けて、回路パターンと下面電極１３または端子電極１６Ａ，１６Ｂとを導通するように構成してもよい。

次に、チップ素子１００の分解斜視図を図２に、チップ素子１００の３面図を図３に示す。図３（Ａ）は上主面図、図３（Ｂ）が正面図、図３（Ｃ）が右側面図である。

まず、誘電体基板１の構成について説明する。

誘電体基板１の右側面には、側面電極４Ａ〜４Ｆを構成する側面電極パターン１４Ａ〜１４Ｆを設けている。また、左側面には、側面電極５Ａ〜５Ｅを構成する複数の側面電極パターン１５Ａ〜１５Ｅを設けている。また、誘電体基板１の上主面側には回路パターン１２Ａ〜１２Ｇを形成している。回路パターン１２Ａ〜１２Ｇそれぞれは電極厚み（Ｚ軸寸法）約６μｍの銀電極であり、感光性銀ペーストのフォトリソグラフィにより形成した電極である。回路パターン１２Ａ〜１２Ｇそれぞれは、１／４波長共振器を構成する。

回路パターン１２Ａは銀電極である。具体的には、２本の長方形電極を平行に形成し、誘電体基板１の上主面の右側面側で接続した形状である。また、２本の長方形電極は側面電極パターン１４Ａ，１４Ｂをそれぞれ同じ幅のまま上主面に延設した形状である。この２本の長方形電極はそれぞれ、下面電極１３とともにマイクロストリップライン共振器を構成する。これらの長方形電極は、側面電極パターン１４Ａ、１４Ｂを介して下面電極１３に導通することで、互いにコムライン結合する。回路パターン１２Ａの２つのストリップライン型共振器のうち正面側のストリップライン型共振器は、側面電極パターン１５Ａを介して、開放端側を端子電極１６Ａに導通させている。

回路パターン１２Ｇも回路パターン１２Ａと略同じ形状の銀電極である。具体的には、２本の長方形電極を平行に形成し、誘電体基板１の上主面の右側面側で接続した形状である。また、２本の長方形電極は側面電極パターン１４Ｅ，１４Ｆをそれぞれ同じ幅のまま上主面に延設した形状である。この２本の長方形電極はそれぞれ、下面電極１３とともにマイクロストリップライン共振器を構成する。これらの長方形電極はそれぞれ、側面電極パターン１４Ｅ、１４Ｆを介して下面電極１３に導通することで、互いにコムライン結合する。回路パターン１２Ｇの２つのストリップライン型共振器のうち背面側のストリップライン型共振器は、側面電極パターン１５Ｅを介して、開放端側を端子電極１６Ｂに導通させている。

回路パターン１２Ｂ〜１２Ｆはそれぞれ長方形状の銀電極であり、下面電極１３とともにマイクロストリップライン共振器を構成している。回路パターン１２Ｃ，１２Ｅは、それぞれ側面電極パターン１４Ｃ，１４Ｄを介して下面電極１３に導通する。回路パターン１２Ｂ，１２Ｄ，１２Ｆは、それぞれ側面電極パターン１５Ｂ，１５Ｃ，１５Ｄを介して下面電極１３に導通する。

回路パターン１２Ａ〜１２ＧのＹ軸方向の電極寸法（線路幅）やＹ軸方向の配置間隔（線路間隔）は、必要とする周波数特性を実現するために調整したものであり、線路幅や線路間隔は必ずしも等しいとは限らない。ここでは両端以外のストリップラインの線路幅を約１０００μｍとしている。

回路パターン１２Ａの２つのマイクロストリップライン共振器は互いにコムライン結合する。回路パターン１２Ａの背面側のマイクロストリップライン共振器は、回路パターン１２Ｂのマイクロストリップライン共振器とインターディジタル結合する。回路パターン１２Ｂのマイクロストリップライン共振器は、回路パターン１２Ｃのマイクロストリップライン共振器とインターディジタル結合する。回路パターン１２Ｃのマイクロストリップライン共振器は、回路パターン１２Ｄのマイクロストリップライン共振器とインターディジタル結合する。回路パターン１２Ｄのマイクロストリップライン共振器は、回路パターン１２Ｅのマイクロストリップライン共振器とインターディジタル結合する。回路パターン１２Ｅのマイクロストリップライン共振器は、回路パターン１２Ｆのマイクロストリップライン共振器とインターディジタル結合する。回路パターン１２Ｆのマイクロストリップライン共振器は、回路パターン１２Ｇの正面側のマイクロストリップライン共振器とインターディジタル結合する。回路パターン１２Ｇの２つのマイクロストリップライン共振器は互いにコムライン結合する。

従ってこのチップ素子は、９段の共振器を備えた帯域通過フィルタを構成する。なお、回路パターン１２Ａ〜１２Ｇの形状は製品仕様に応じたものである。各パターンは製品仕様に応じたどのような形状であっても良い。またフィルタ以外にも、多様な構成の回路パターンに適用できる。特に、回路パターンによる共振を利用する素子、例えばフィルタ素子やバラン素子、発振素子、ＬＣ共振素子などに適用すると好適である。

次に、第１ガラス層２の構成について説明する。

第１ガラス層２の右側面には、側面電極４Ａ〜４Ｆを構成する側面電極パターン２４Ａ〜２４Ｆを設けている。また、左側面には、側面電極５Ａ〜５Ｅを構成する側面電極パターン２５Ａ〜２５Ｅを設けている。

また、この第１ガラス層２には、誘電体基板１に設けた回路パターン１２Ａ〜１２Ｇそれぞれに対応する位置に複数の孔Ｈを設けている。この第１ガラス層２は感光性ガラスペーストのフォトリソグラフィにより形成したものであり、感光性ガラスペーストを用いることで、露光による孔Ｈの形成を可能にしている。ここでは、各回路パターン（ストリップライン）それぞれの長手方向に、３つの孔Ｈを配列している。また、各孔Ｈは、主面側からみた縦横寸法が回路パターンの短手方向の寸法１０００μｍよりも小さい約８００μｍの正方形の外形状であり、四隅にアールをつけている。各孔Ｈは回路パターンの短手方向の両縁それぞれから約１００μｍ離れた位置に配置し、外側のガラスで回路パターンの短手方向の縁を押さえるようにしている。

このように孔Ｈを設けた第１ガラス層２を誘電体基板１に積層し密着させることにより、本実施形態のチップ素子１００では、孔Ｈ近傍の気泡（不図示）が小さく且つ少ないものとなっている。また、回路パターン近傍の応力が小さなものになっている。したがって、誘電体基板１と回路パターン１２Ａ〜１２Ｇとの密着が保たれている。また、回路パターン１２Ａ〜１２Ｇの湿気や温度、力学的損傷などに対する耐環境性能も高いものになっている。この本発明の構成による効果は、第１ガラス層２の厚みがどのようなものであっても等質にえられる。なお、孔Ｈの形状は、正方形にこだわらず、正方形以外の矩形、円形、多角形などでもよい。

なお、孔Ｈを設けない場合、回路パターンの短手方向の寸法が約４００μｍ以上であれば、第１ガラス層２と誘電体基板１との密着強度が特に小さくなり、チップ素子１００のフィルタ特性を現実的なものにすることが困難になるが、本発明のように孔Ｈを用いることでチップ素子１００のフィルタ特性を現実的なものにできる。

次に、第２ガラス層３の構成について説明する。

第２ガラス層３は、ガラスペーストのスクリーン印刷と焼成により形成した遮光性のあるガラス層である。その右側面には、側面電極４Ａ〜４Ｆを構成する側面電極パターン３４Ａ〜３４Ｆを設けている。また、左側面には、側面電極５Ａ〜５Ｅを構成する複数の側面電極パターン３５Ａ〜３５Ｅを設けている。また、上主面には、はみ出し電極３１Ａ〜３１Ｆ，３２Ａ〜３２Ｅが形成されている。この第２ガラス層３を遮光性にすることで、表面への印字が可能になっている。また、回路パターン等が表面から見えなくなり機密保持性が高いものになっている。

以上のような誘電体基板１と第１ガラス層２と第２ガラス層３とにより本実施形態のチップ素子１００を構成する。回路パターン１２Ａ〜１２Ｇを覆うように第１ガラス層２および第２絶縁層を形成しているため、湿気や温度、力学的損傷などに対する耐環境性能が高いチップ素子を構成している。また、複数の孔Ｈを設けることにより、素子チップ１００における回路パターンの変形や剥離を低減している。

次に、チップ素子１００の製造工程を説明する。図４は製造工程の各段階でチップ素子１００を説明する図である。

チップ素子１００の製造工程では、
（Ａ）まず、誘電体母基板１０１の上主面側に、フォトリソグラフィ法を用いた印刷、露光、現像を経て感光性銀ペーストのパターンを形成し、焼成により銀電極の回路パターン１２を形成する。また、下主面側にスクリーン印刷を用いて導電体ペーストのパターンを形成し、焼成により下面電極１３と端子電極〈不図示〉とを形成する。

（Ｂ）次に、誘電体母基板１０１の上主面側に、フォトリソグラフィ法を用いた印刷、露光、現像を経て感光性ガラスペーストのパターンを形成し、焼成により第１ガラス層２を形成する。露光時に孔Ｈとなる位置を除いて紫外線の照射を行い、現像時に、孔Ｈの位置のガラスペーストを洗浄、除去する。焼成時には、焼成ガスが孔Ｈから抜け、各孔Ｈ近傍、即ち回路パターン１２Ａ〜１２Ｇ近傍での気泡の発生が抑制される。また、感光性ガラスペーストの膨張が孔Ｈで吸収される。したがって、その後の硬化時に生じる応力が低減したものになる。

（Ｃ）次に、第１ガラス層２の上主面側にスクリーン印刷を用いてガラスペーストを積層し、焼成により第２ガラス層３を形成する。この焼成時には、熱ストレスにより第１ガラス層２が膨張するが、第１ガラス層２の膨張は孔Ｈで吸収される。したがって、この熱ストレスにより生じる応力が低減したものになる。

（Ｄ）次に、上記のようにして構成した誘電体母基板１０１から多数のチップ素子１００を切り出す。

（Ｅ）最後に、チップ素子１００の側面に対して、スクリーン印刷を用いて銀ペーストのパターンを形成し、焼成により側面電極４，５を形成する。この焼成時には、熱ストレスにより第１ガラス層２が膨張するが、第１ガラス層２の膨張は孔Ｈで吸収される。したがって、この熱ストレスにより生じる応力が低減したものになる。

以上の各工程により本実施形態のチップ素子１００を製造し、製品（チップ素子）間での電気的特性や周波数特性などのバラツキや良品率の低下を防いでいる。

次に第２の実施形態について図５に基づいて説明する。同図（Ａ）は本実施形態の素子チップ２００の上面透過図であり、同図（Ｂ）は誘電体基板１の斜視図である。

本実施形態のチップ素子２００は、回路パターン１２Ａ〜１２Ｇの境界より内側に複数の電極非形成部Ｓを設けた点で素子１００と構成が異なる。

誘電体基板１に設けた回路パターン１２Ａ〜１２Ｇそれぞれには、孔Ｈに相対しないように、４つの電極非形成部Ｓを設けている。

複数の電極非形成部Ｓそれぞれは円形であり、それぞれ電極の中央部分に設けている。中央部に設けるのは、電流集中が生じる回路パターンの外縁部分を避けるためである。これにより電極非形成部Ｓを設けることによる回路パターンの電気特性変動を抑制している。また、電極非形成部Ｓを介して誘電体基板１と第１ガラス層２とが当接することになり、回路パターンの内側に大きな密着強度を分布させることができる。なお、電極非形成部Ｓは、円形にこだわらず、矩形、菱形、楕円などでもよい。

したがって、第１の実施形態よりもさらに、素子チップにおける回路パターンの変形や剥離を低減している。

以上の説明は、すべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は、上述の形態ではなく、特許請求の範囲によって示される。さらに、本発明の範囲には、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

Claims

誘電体基板と前記誘電体基板の主面に設けた第１絶縁層を備え、前記誘電体基板と前記第１絶縁層との層間に回路パターンを設けたチップ素子において、
前記第１絶縁層に導電体を含まない孔を備えるチップ素子。
前記第１絶縁層の全面を覆う第２絶縁層を備える請求項１に記載のチップ素子。
前記孔は、前記回路パターンの境界より内側に相対する位置に配したものである請求項１または２に記載のチップ素子。
複数の前記孔を、前記回路パターンの延設方向に沿って配列した請求項１〜３のいずれか１項に記載のチップ素子。
前記回路パターンの境界より内側に電極非形成部を有し、前記電極非形成部を介して前記誘電体基板と前記第１絶縁層とを当接させた請求項１〜４のいずれか１項に記載のチップ素子。
少なくとも前記誘電体基板および前記第１絶縁層の側面に側面電極を設けた請求項１〜５のいずれか１項に記載のチップ素子。
前記回路パターンによりストリップライン型共振器の共振線路を構成した請求項１〜６のいずれか１項に記載のチップ素子。