JPWO2007083433A1 - 半導体装置、及び半導体検査方法 - Google Patents

半導体装置、及び半導体検査方法 Download PDF

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Abstract

スキャンテストシステムを使用し、フリップフロップ（３００）の電源配線（４０１）と、組合せ回路（３０７）の電源配線（４０３）とを分離し、かつ、フリップフロップ（３００）の出力を、スキャンチェーンの出力端子（３０６）と、組合せ回路（３０７）への出力端子（３０５）とに分離し、組合せ回路（３０７）への出力は新たにフリップフロップ（３００）にロードホールド端子（３０４）を追加し、信号値を保持するようにすることにより、静止安定待ちと次のテストベクタのパターニングを同時に行うことができ、ＩＤＤＱテスト時間の短縮を可能とし、システムＬＳＩのＩＤＤＱテストを高速化することができる半導体装置、及び半導体検査方法を提供する。

Description

本発明は、システムＬＳＩの静止電源電流テストを行う半導体装置、及び半導体検査方法に関する。
近年の半導体集積回路は、超微細加工技術の進歩により、その面積を低減させることに成功している。そういった中で半導体集積回路に求められる要求は非常に高まり、回路内に組み込まれるトランジスタ数は格段に増大している。そのため、半導体集積回路の検査を実施することは非常に困難になってきている。
半導体集積回路の検査方法として、スキャンテストがある。スキャンテストでは、半導体集積回路内のすべてのフリップフロップ（ＦＦ）を設定によりシフトレジスタ状態にし、外部端子よりそのシフトレジスタ状態に検査用の値であるテストベクタを印加し、一定期間のみＦＦを通常動作状態に戻し、内部の組合せ回路にテストベクタを印加する。その後、組合せ回路からＦＦへテストベクタ入力後の出力結果値が入力される。それらの出力結果値をＦＦでラッチした後、再度ＦＦをシフトレジスタ状態にし、組合せ回路の出力結果値を外部へ出力し、その値をモニタすることで不良箇所を特定する。この時のシフトレジスタをスキャンチェーンといい、スキャンチェーンにてデータを移動させる動作を行っている状態をシフトモードといい、シフトレジスタ状態を停止させ組合せ回路にテストベクタを印加し、組合せ回路の出力結果を得る状態をキャプチャモードという。
しかし、このスキャンテスト法では、故障箇所によってはテストベクタでは故障を励起させることができない場合がある。また、ＬＳＩ内のすべての故障を励起させることは非常に困難である。
そこで近年、静止電源電流（以下、ＩＤＤＱと記す。）テスト法の有意性が高まっている。従来、ＣＭＯＳ集積回路では、静止時の電源電流値はリーク電流値程度で非常に小さいことが知られている。従って、ＣＭＯＳ集積回路で製造上の物理的故障が発生した場合、非常に大きなＩＤＤＱが流れることがあり、非常に故障を励起させやすいため、ＩＤＤＱテスト法の有意性が高まっている。
図９、図１０、図１１を用いて、従来の半導体集積回路の検査方法を説明する。
図９は、従来のスキャンテストシステムを有する半導体装置の構成を示す図である。
図９において、半導体装置内には、第１〜第６のＦＦ１０１ａ〜１０１ｆ、組合せ回路１０２、ＦＦ通常データ入力端子（以下Ｄ端子と記す。）１０５、ＦＦスキャンチェーンデータ入力端子（以下ＤＴ端子と記す。）１０６、ＦＦデータ出力端子（以下Ｑ端子と記す。）１０７、ＦＦクロック入力端子（以下ＣＬＫ端子と記す。）１０８を有する。ここで、電源１１０から電源配線１０３により接続されている各ＦＦ１０１ａ〜１０１ｆ、及び組合せ回路１０２に、電源電流（ＩＤＤ）１０４、及び電源電圧（ＶＤＤ）１０９が供給されている。
図１０は、従来のスキャンテストシステムを有する半導体装置のＩＤＤＱテストの概略的なフローチャート図である。
図１０において、まず、ステップ２０１で、スキャンチェーン内に第１のＦＦ１０１ａのＤＴ端子１０６からＩＤＤＱテスト用のテストベクタを入力する。ＤＴ端子１０６から入力されたテストベクタは、第１のＦＦ１０１ａをシフトレジスタ状態にしてＱ端子１０７から出力され、スキャンチェーン内の第２のＦＦ１０１ｂのＤＴ端子１０６に入力され、続けて第４〜第６のＦＦ１０１ｄ〜１０１ｆにテストベクタが入力される。このステップを、パターンニングと呼ぶ。
ステップ２０２で、スキャンチェーン内のＦＦ１０１のＣＬＫ端子１０８へのクロック供給を停止する。このためには、クロックをＨ入力で固定することにする。
次に、ステップ２０３で、組合せ回路１０２内の電源電流１０４が一定の状態（静止安定状態）になるまで待つ。このステップを、静止安定待ちと呼ぶ。組合せ回路１０２の電源電流１０４が静止安定状態になったときに、ステップ２０４で、電源電流値１０４を測定する。基準となる電流値と、測定した電流値とを比較し、測定電流値の方が基準電流値より小さい場合（ステップ２０５でＰＡＳＳ）は、良品と判定する。良品と判断した場合（ステップ２０５でＰＡＳＳ）は、すべてのＩＤＤＱテスト用テストベクタが入力されたか否かを確認する（ステップ２０６）。すべてのＩＤＤＱテスト用テストベクタが入力されている場合は（ステップ２０６でＹｅｓ）、ＩＤＤＱテストを終了する（ステップ２０７）。すべてのＩＤＤＱテスト用テストベクタがまだ入力されていない場合は（ステップ２０６でＮｏ）、ステップ２０１に戻り、ＩＤＤＱテストを行う。
一方、測定電流値の方が基準電流値より大きい場合（ステップ２０５でＦＡＩＬ）は、不良品と判定し、その時点で、ＩＤＤＱテストを終了する（ステップ２０７）。
図１１は、従来のＩＤＤＱテストの電源電流波形を示す図である。
図１１において、本従来例では、ＣＬＫ端子１０８のクロックの立ち上がりでＤＴ端子１０６のデータをラッチするものとする。ＩＤＤＱテスト用のテスタベクタ（図１１ではＤａｔａ１、Ｄａｔａ３、Ｄａｔａ５）がＤＴ端子１０６に入力され、Ｑ端子１０７に出力された後、ＣＬＫ端子１０８のクロックをＨ固定してクロック供給を停止（ステップ２０２）する。その後、電源電流値１０４が静止安定待ち（ステップ２０３ａ，２０３ｂ）状態となり、静止安定となった後に、電源電流値１０４を測定（ステップ２０４ａ，２０４ｂ）する。電源電流値１０４の測定後は、測定電流値と、基準電流値とを比較し、良否判定をする。
ここで、ＩＤＤＱテスト法は、テストベクタを入力した後、信号が回路内部のトランジスタに伝播していく際に大電源電流が流れるため、回路が静止状態になった後、電源電流値が収束してＩＤＤＱ値が測定できるようになるまでに、静止安定待ち時間が必要となる。例えば、図１１に示すように、データ１のパターニング（ステップ２０１ａ）、静止安定待ち（ステップ２０３ａ）、測定（ステップ２０４ａ）が終了してから、次のデータ３のパターニング（ステップ２０１ｂ）、静止安定待ち（ステップ２０３ｂ）、測定（ステップ２０４ｂ）を行っている。
このような理由から、ＩＤＤＱテスト法を高速に実施することが必要とされている。ＩＤＤＱテストの高速化技術の一つとして、大きな電源電流が流れた時にスイッチがオンとなり、大電流が収束した時にはスイッチがオフとなるアナログスイッチを、被測定半導体集積回路のＶＤＤとＧＮＤ間に直流電源と直列に接続することで、大電流が流れる際には直流電源から大電流を供給してＶＤＤの電圧降下を抑制し、ＩＤＤＱ検査を高速にできるという技術が報告されている（特許文献１参照）。
特開２００２−１８９０５３号公報
従来の半導体集積回路の検査方法では、ＩＤＤＱテスト用のテストベクタが入力された後に、半導体集積回路の電源電流値が収束し静止状態になるまでの静止安定待ち状態が必要となり、ＩＤＤＱテストの検査時間が増大するという問題があった。
本発明では、上記のような従来の問題点を解決するためになされたもので、ＩＤＤＱテストの検査時間の増大を防ぐことのできる半導体装置、及び半導体検査方法を提供することを目的とする。
上記課題を解決するため、本発明の請求項１にかかる半導体装置は、スキャンテストモード時は静止電源電流テスト用テストベクタが入力され、通常使用時は通常使用データが入力される複数のフリップフロップを有する半導体装置において、スキャンチェーン内の複数のフリップフロップから、テストベクタあるいは通常使用データが入力される組合せ回路と、前記フリップフロップに電源電圧供給配線により接続され、該フリップフロップに電源電圧を供給するフリップフロップ用電源と、前記組合せ回路に電源電圧供給配線により接続され、該組合せ回路に電源電圧を供給する組合せ回路用電源とを備え、前記フリップフロップは、静止電源電流テストモード時において、スキャンチェーンより入力されるテストベクタを、前記組合せ回路に対して出力するためのデータとして該フリップフロップに保持するか、もしくは前記組合せ回路に出力するか、を制御するロードホールド信号が入力されるロードホールド端子と、前記フリップフロップから前記組合せ回路に通常使用データを出力する通常データ出力端子と、スキャンチェーン内のｎ段目（ｎは整数）のフリップフロップからｎ＋１段のフリップフロップへテストベクタを出力するスキャンチェーンデータ出力端子とを有することを特徴とする。
本発明の請求項２にかかる半導体装置は、請求項１記載の半導体装置を複数有する半導体装置において、複数の半導体装置を有する該半導体装置の内部に、制御端子より入力されるロードホールド制御信号に基づいて、各半導体装置へのロードホールド信号の入力をそれぞれ制御するロードホールド制御回路を備えたことを特徴とする。
本発明の請求項３にかかる半導体検査方法は、複数のフリップフロップと、該複数のフリップフロップの出力を入力とする組合せ回路とを有する半導体装置を検査する方法において、スキャンチェーン内の全てのフリップフロップへの静止電源電流テスト用テストベクタの入力が終わるまで、前記フリップフロップ内のテストベクタの値を保持するステップと、前記全てのフリップフロップへの次のテストベクタの入力が終了した時に、前記フリップフロップ内のテストベクタの値を次のテストベクタの値に書き換え、前記フリップフロップ内のテストベクタの値が書き換えられた後は、前記フリップフロップ内の書き換えられた後のテストベクタの値を保持するステップと、前記フリップフロップ内のテストベクタの値が次のテストベクタの値に書き換えられ、次のテストベクタに書き換えられる前に該フリップフロップ内に保持されていたテストベクタの値が組合せ回路に入力され、該組合せ回路の静止電源電流が静止状態になったとき、組合せ回路用外部電源端子の静止電源電流値を測定し、これを基準となる電流値と比較判定するステップとを有することを特徴とする。
本発明の請求項４にかかる半導体検査方法は、複数のフリップフロップと、該複数のフリップフロップの出力を入力とする組合せ回路とを有する半導体装置を検査する方法において、スキャンチェーン内の全てのフリップフロップへの静止電源電流テスト用テストベクタの入力が終了するまで、前記フリップフロップ内のテストベクタの値を保持するステップと、前記全てのフリップフロップへの次のテストベクタの入力が終了した時に、前記フリップフロップ内のテストベクタの値を次のテストベクタの値に書き換え、前記フリップフロップ内の値が書き換えられた後は、前記フリップフロップ内の書き換えられた後のテストベクタの値を保持するステップと、前記フリップフロップ内のテストベクタの値が次のテストベクタの値に書き換えられ、次のテストベクタに書き換えられる前に該フリップフロップ内に保持されていたテストベクタの値が組合せ回路に入力され、組合せ回路用外部電源端子の静止電源電流が静止安定状態になるまでの間に、組合せ回路にテストベクタが入力されてから一定期間後のタイミングと、該タイミングからさらに一定期間後のタイミングにおける、２箇所以上の電源電流値を測定して傾きを算出し、これを基準となる傾きと比較判定するステップとを有することを特徴とする。
本発明の請求項５にかかる半導体検査方法は、請求項３、または請求項４に記載の半導体検査方法において、前記フリップフロップに静止電源電流テスト用のテストベクタを入力する前に、あらかじめ、静止電源電流テスト用の各テストベクタが前記組合せ回路に入力されたときの状態遷移数を算出し、状態遷移数の低い順にテストベクタを入力することを特徴とする。
本発明の請求項６にかかる半導体検査方法は、請求項３記載の半導体検査方法において、上記半導体装置の検査は、前記半導体集積回路の内部の各半導体装置毎に、行うものであることを特徴とする。
本発明の請求項７にかかる半導体検査方法は、請求項４記載の半導体検査方法において、上記半導体装置の検査は、前記半導体集積回路の内部の各半導体装置毎に、行うものであることを特徴とする。
本発明では、半導体装置のＩＤＤＱテスト時において、テスト時間を短縮することができるという有利な効果が得られる。
即ち、本発明の請求項１にかかる半導体装置によれば、スキャンテストモード時は静止電源電流テスト用テストベクタが入力され、通常使用時は通常使用データが入力される複数のフリップフロップを有する半導体装置において、スキャンチェーン内の複数のフリップフロップから、テストベクタあるいは通常使用データが入力される組合せ回路と、前記フリップフロップに電源電圧供給配線により接続され、該フリップフロップに電源電圧を供給するフリップフロップ用電源と、前記組合せ回路に電源電圧供給配線により接続され、該組合せ回路に電源電圧を供給する組合せ回路用電源とを備え、前記フリップフロップは、静止電源電流テストモード時において、スキャンチェーンより入力されるテストベクタを、前記組合せ回路に対して出力するためのデータとして該フリップフロップに保持するか、もしくは前記組合せ回路に出力するか、を制御するロードホールド信号が入力されるロードホールド端子と、前記フリップフロップから前記組合せ回路に通常使用データを出力する通常データ出力端子と、スキャンチェーン内のｎ段目（ｎは整数）のフリップフロップからｎ＋１段のフリップフロップへテストベクタを出力するスキャンチェーンデータ出力端子とを有するようにしたので、スキャンチェーンを使用してＩＤＤＱ用テストベクタを出力すると同時に、ＩＤＤＱ用テストベクタを組合せ回路に出力したままフリップフロップに保持させることができ、ＩＤＤＱテストのテスト時間を短縮することができるという効果がある。また、ＦＦの電源電流値と組合せ回路の電源電流値を個別に測定することができるため、より精度よく検査を行うことができるという効果がある。
本発明の請求項２にかかる半導体装置によれば、請求項１記載の半導体装置を複数有する半導体装置において、複数の半導体装置を有する該半導体装置の内部に、制御端子より入力されるロードホールド制御信号に基づいて、各半導体装置へのロードホールド信号の入力をそれぞれ制御するロードホールド制御回路を備えるようにしたので、半導体集積回路内の各半導体装置毎にＩＤＤＱテストを実施できるという効果がある。
本発明の請求項３にかかる半導体検査方法によれば、複数のフリップフロップと、該複数のフリップフロップの出力を入力とする組合せ回路とを有する半導体装置を検査する方法において、スキャンチェーン内の全てのフリップフロップへの静止電源電流テスト用テストベクタの入力が終わるまで、前記フリップフロップ内のテストベクタの値を保持するステップと、前記全てのフリップフロップへの次のテストベクタの入力が終了した時に、前記フリップフロップ内のテストベクタの値を次のテストベクタの値に書き換え、前記フリップフロップ内のテストベクタの値が書き換えられた後は、前記フリップフロップ内の書き換えられた後のテストベクタの値を保持するステップと、前記フリップフロップ内のテストベクタの値が次のテストベクタの値に書き換えられ、次のテストベクタに書き換えられる前に該フリップフロップ内に保持されていたテストベクタの値が組合せ回路に入力され、該組合せ回路の静止電源電流が静止状態になったとき、組合せ回路用外部電源端子の静止電源電流値を測定し、これを基準となる電流値と比較判定するステップとを有するようにしたので、静止安定待ちと次のテストベクタのパターニングを同時に行うことができ、ＩＤＤＱテストのテスト時間を短縮できるという効果がある。
本発明の請求項４にかかる半導体検査方法によれば、複数のフリップフロップと、該複数のフリップフロップの出力を入力とする組合せ回路とを有する半導体装置を検査する方法において、スキャンチェーン内の全てのフリップフロップへの静止電源電流テスト用テストベクタの入力が終了するまで、前記フリップフロップ内のテストベクタの値を保持するステップと、前記全てのフリップフロップへの次のテストベクタの入力が終了した時に、前記フリップフロップ内のテストベクタの値を次のテストベクタの値に書き換え、前記フリップフロップ内の値が書き換えられた後は、前記フリップフロップ内の書き換えられた後のテストベクタの値を保持するステップと、前記フリップフロップ内のテストベクタの値が次のテストベクタの値に書き換えられ、次のテストベクタに書き換えられる前に該フリップフロップ内に保持されていたテストベクタの値が組合せ回路に入力され、組合せ回路用外部電源端子の静止電源電流が静止安定状態になるまでの間に、組合せ回路にテストベクタが入力されてから一定期間後のタイミングと、該タイミングからさらに一定期間後のタイミングにおける、２箇所以上の電源電流値を測定して傾きを算出し、これを基準となる傾きと比較判定するステップとを有するようにしたので、静止安定待ちしてＩＤＤＱ値を測定するより前に良否判定できるため、ＩＤＤＱテストのテスト時間を短縮できるという効果がある。
本発明の請求項５にかかる半導体検査方法によれば、請求項３、または請求項４に記載の半導体検査方法において、前記フリップフロップに静止電源電流テスト用のテストベクタを入力する前に、あらかじめ、静止電源電流テスト用の各テストベクタが前記組合せ回路に入力されたときの状態遷移数を算出し、状態遷移数の低い順にテストベクタを入力するようにしたので、各テストベクタ入力時の大電源電流が流れる時間を短縮させることができ、これにより、静止安定待ち時間を短縮でき、ひいては、ＩＤＤＱテストのテスト時間を短縮できるという効果がある。
本発明の請求項６にかかる半導体検査方法によれば、請求項３記載の半導体検査方法において、上記半導体装置の検査は、前記半導体集積回路の内部の各半導体装置毎に、行うものであるようにしたので、半導体集積回路内の各半導体装置毎にＩＤＤＱテストを実施でき、不良箇所特定の解析時間を短縮できるという効果がある。
本発明の請求項７にかかる半導体検査方法は、請求項４記載の半導体検査方法において、上記半導体装置の検査は、前記半導体集積回路の内部の各半導体装置毎に、行うものであるようにしたので、半導体集積回路内の各半導体装置毎にＩＤＤＱテストを実施でき、不良箇所特定の解析時間を短縮できるという効果がある。
図１は、本発明の実施の形態１における半導体検査方法を実施する半導体装置内のＦＦの構成を示す図である。 図２は、本発明の実施の形態１における半導体装置内のＦＦの機能を説明する動作波形図である。 図３は、本発明の実施の形態１における半導体装置を示す図である。 図４は、本発明の実施の形態１における半導体検査方法であるＩＤＤＱテスト方法の概略的なフローチャート図である。 図５は、本発明の実施の形態１における半導体検査方法であるＩＤＤＱテスト方法を行ったときの電源電流波形を示す図である。 図６は、本発明の実施の形態２における半導体検査方法であるＩＤＤＱテスト方法を行ったときの組合せ回路の電源電流波形を示す図である。 図７は、本発明の実施の形態３における半導体検査方法であるＩＤＤＱテスト方法のテストベクタの入力の並び替えの方法を示す図である。 図８は、本発明の実施の形態４における半導体装置の構成を示す図を示す図である。 図９は、従来のスキャンテストシステムを有する半導体装置の構成を示す図である。 図１０は、従来のスキャンテストシステムを有する半導体装置のＩＤＤＱテストの概略的なフローチャート図である。 図１１は、従来のＩＤＤＱテストの電源電流波形を示す図である。
符号の説明
１０１ａ〜１０１ｆ 第１〜第６のフリップフロップ
１０２ 組合せ回路
１０３ 電源配線
１０４ 電源電流値
１０５ Ｄ端子
１０６ ＤＴ端子
１０７ Ｑ端子
１０８ ＣＬＫ端子
１０９ 電源電圧
１１０ 電源
３００ フリップフロップ
３０１ クロック入力端子（ＣＬＫ端子）
３０２ 通常データ入力端子（Ｄ端子）
３０３ スキャンチェーンデータ入力端子（ＤＴ端子）
３０４ ロードホールド端子（ＩＤＤＱ＿ＬＨ端子）
３０５ データ出力端子（Ｑ端子）
３０６ スキャンチェーンデータ出力端子（ＱＴ端子）
３０７ 組合せ回路
４０１ ＦＦの電源配線
４０２ ＦＦの電源電流値
４０３ 組合せ回路の電源配線
４０４ 組合せ回路の電源電流値
４０５ ＦＦの電源電圧
４０６ 組合せ回路の電源電圧
４０７ ＦＦ用電源
４０８ 組合せ回路用電源
６０５ 良品の電源電流値の勾配
６０６ 不良品の電源電流値の勾配
６０７ スイッチング電流
８０１ 半導体装置
８０２〜８０５ 第１〜第４の機能ブロック
８０６ ＩＤＤＱ＿ＬＨ制御回路
８０７ 制御端子
８０８ ＩＤＤＱ＿ＬＨ外部入力端子
８０９〜８１２ 第１〜第４のＩＤＤＱ＿ＬＨ端子
以下本発明の実施をするための最良の形態を具体的に示した実施の形態について、図面とともに記載する。
（実施の形態１）
図１は、本発明の実施の形態１における半導体検査方法であるＩＤＤＱテスト方法を実施する半導体装置におけるフリップフロップの構成を示す図である。
図１において、本実施の形態１におけるフリップフロップ（ＦＦ）３００は、クロック入力端子（ＣＬＫ端子）３０１、通常データ入力端子（Ｄ端子）３０２、スキャンチェーンデータ入力端子（ＤＴ端子）３０３、ＩＤＤＱ＿ロードホールド端子（ＩＤＤＱ＿ＬＨ端子）３０４、データ出力端子（Ｑ端子）３０５、及びスキャンチェーンデータ出力端子（ＱＴ端子）３０６を有する。
図２は、本実施の形態１における半導体装置内のＦＦの機能を説明するための動作波形図である。
図２において、ＣＬＫ端子３０１のクロックの立ち上がりで、ＤＴ端子３０３のデータをラッチするものとする。
ＤＴ端子３０３から入力されたスキャンチェーン用のデータ（ＩＤＤＱテスト用テストベクタ）はＱＴ端子３０６から出力される。一方、組合せ回路へＩＤＤＱテスト用テストベクタを入力する際は、該テストベクタはＱ端子３０５から出力される。この際には、Ｑ端子３０５のデータ出力をＩＤＤＱ＿ＬＨ端子３０４で制御する。本実施の形態１では、ＩＤＤＱ＿ＬＨ端子３０４がＬ入力の場合は、ＤＴ端子３０３のデータをクロックの立ち上がりでラッチし、ＩＤＤＱ＿ＬＨ端子３０４がＨ入力の場合は、すでにラッチされているＤＴ端子３０３のデータをクロックに関係なく保持するものとする。例えば、図２に示すように、ＩＤＤＱ＿ＬＨ端子３０４がＨ入力のとき、Ｄａｔａ２が保持されており、ＩＤＤＱ＿ＬＨ端子３０４がＬ入力のとき、新たにＤａｔａ５がＱ端子３０５から出力される。
このように、図１のＦＦでは、ＱＴ端子３０６を使用してスキャンチェーンを構成しＩＤＤＱテスト用テストベクタを出力すると同時に、ＩＤＤＱ＿ＬＨ端子３０４、Ｑ端子３０５を使用して、ＩＤＤＱテスト用テストベクタを組合せ回路に出力した状態を保持することができる。
図３は、本発明の実施の形態１における半導体装置の構成を示す図である。
図３において、本実施の形態１における半導体装置は、図１に示した構成の第１〜第６のＦＦ３００ａ〜３００ｆ、及び組合せ回路３０７を有する。フリップフロップ用電源４０７から電源配線４０１に接続されている第１〜第６のＦＦ３００ａ〜３００ｆに、電源電流（ＩＤＤ＿ＦＦ）４０２、及び電源電圧（ＶＤＤ＿ＦＦ）４０５が供給されており、組合せ回路用電源４０８から電源配線４０３に接続されている組合せ回路３０７に、電源電流（ＩＤＤ＿ＬＧＣ）４０４、及び電源電圧（ＶＤＤ＿ＬＧＣ）４０６が供給されている。
以下、本実施の形態１における半導体検査方法であるＩＤＤＱテスト方法を、半導体装置に対して行うときの動作について説明する。
まず、スキャンチェーンのパターンニングにおいて、第１〜第６のＦＦ３００ａ〜３００ｆに、電源配線４０１より電源電流４０２、及び電源電圧４０５が供給されており、例えば、第１のＦＦ３００ａのＤＴ端子３０３から入力されたデータは第１のＦＦ３００ａをシフトレジスタ状態にしてＱＴ端子３０６から出力され、スキャンチェーン内の第２のＦＦ１０１ｂにスキャンチェーン用のデータが入力される。
ここで、組合せ回路３０７に、電源配線４０３より、電源電流４０４、及び電源電圧４０６が供給されており、スキャンチェーンのパターンニングが終了したとき、ＩＤＤＱ＿ＬＨ端子３０４をＬ入力として、ＤＴ端子３０３からのＩＤＤＱテスト用テストベクタをＱ端子３０５から組合せ回路３０７に出力する（ロード状態）。また、スキャンチェーンのパターンニングが終了するまでは、ＩＤＤＱ＿ＬＨ端子３０４をＨ入力として、Ｑ端子３０５から組合せ回路３０７への出力を固定する（ホールド状態）。
このように、本実施の形態１においては、第１〜第３のＦＦ３００ａ〜３００ｃ、第４〜第６のＦＦ３００ｄ〜３００ｆのＱＴ端子３０６を用いてスキャンチェーンを実現し、第１〜第３のＦＦ３００ａ〜３００ｃのＱ端子３０５を用いて組合せ回路３０７に対し、ＩＤＤＱテスト用テストベクタを入力する。その時に第１〜第６のＦＦ３００ａ〜３００ｆに流れる電源電流値４０２と、組合せ回路３０７に流れる電源電流値４０４を、それぞれモニターできる。なお、組合せ回路３０７のＩＤＤＱテスト時は、第１〜第６のＦＦ３００ａ〜３００ｆに流れる、静止時の電源電流値（ＩＤＤＱ値）４０２は測定しないものとする。
また、ＩＤＤＱテスト用のテストベクタを入力する時、ＱＴ端子３０６を用いてスキャンチェーン上に次のテストベクタをセットすると同時に、Ｑ端子３０５の出力を第１〜第３のＦＦ３００ａ〜３００ｃに保持できるため、静止安定待ちと次のテストベクタのパターニングを同時に行うことができる。
次に、図４、図５を用いて、本実施の形態１における半導体検査方法であるＩＤＤＱテスト方法について説明する。
図４は、本実施の形態１における半導体検査方法であるＩＤＤＱテスト方法の概略的なフローチャート図である。
図４において、ステップ５０１で、ＩＤＤＱ用テストベクタをスキャンチェーン内に入力し、パターンニングする。ここで、パターンニングはＩＤＤＱ＿ＬＨ信号をＨ固定にして行う。次に、テストベクタをスキャンチェーン内にセットしたとき、ステップ５０２で、ＩＤＤＱ＿ＬＨ端子３０４をＬ入力し、第１〜第３のＦＦ３００ａ〜３００ｃにてＤＴ端子３０３から入力されるデータをラッチする。そして、第１〜第３のＦＦ３００ａ〜３００ｃのＱ端子３０５から、組合せ回路３０７にテストベクタを入力させる。次にステップ５０４で、ＩＤＤＱ＿ＬＨ信号をＨ固定し、Ｑ端子３０５から組合せ回路３０７への出力を固定して、前記テストベクタが組合せ回路３０７内に入力した状態を保持する。ここで、ＩＤＤＱ＿ＬＨ信号をＨ固定し、テストベクタが組合せ回路３０７内に入力した状態を保持する（ステップ５０４）のと同時に、組合せ回路３０７内の電源電流４０４が静止安定状態になるのを待つ（ステップ５０３）。ステップ５０３で電源電流４０４が静止安定状態になったら、ステップ５０５で、組合せ回路３０７の電源電流４０４を測定する。組合せ回路３０７のＩＤＤＱテストがＦＡＩＬした場合（ステップ５０６でＦＡＩＬ）は、ＩＤＤＱテストは終了する。組合せ回路３０７のＩＤＤＱテストがＰＡＳＳした場合（ステップ５０６でＰＡＳＳ）は、全ＩＤＤＱテスト用テストベクタの入力が終了したか否かを確認する（ステップ５０７）。
全ＩＤＤＱテスト用テストベクタの入力が終了していない場合（ステップ５０７でＮｏ）は、ステップ５０１へ戻り、全ＩＤＤＱテスト用テストベクタの入力が終了した場合（ステップ５０７でＹｅｓ）は、ＩＤＤＱテストを終了する。
ここで、本実施の形態１においては、半導体装置に対してＩＤＤＱテストを開始する前に、あらかじめ、スキャンチェーンを構成するシフトレジスタをテストするようにしてもよく、スキャンチェーンのＦＦの入出力が正常に行われるかについてのモニターテスト、またはスキャンチェーンのすべてのレジスタに信号値をセットした後のＦＦのＩＤＤＱテストのいずれかを、もしくはその両方を行うことによって、ＦＦのテストを行う。ＦＦのテストがＦＡＩＬした場合は不良品であるため、不良品の半導体装置に対して本実施の形態１によるＩＤＤＱテストは行う必要がなくなる。
図５は、本発明の実施の形態１における半導体検査方法であるＩＤＤＱテスト方法を行ったときの電源電流波形を示す図である。
図５で示すように、ＩＤＤＱ＿ＬＨ端子３０４の入力を１クロック期間、Ｌ固定（ステップ５０２ａ，５０２ｂ）することで、ＦＦ３００にデータをラッチし、Ｑ端子３０５から組合せ回路３０７にＩＤＤＱテスト用テストベクタを出力し、ＩＤＤＱ＿ＬＨ端子３０４の入力をＨ固定することで、Ｑ端子３０５から組合せ回路３０７への出力を固定することができる。従来のＩＤＤＱテスト方法では、パターンニング後、静止安定待ちし、電源電流値を測定してから、次のテストベクタのパターニングを開始していたが、本実施の形態１では、静止安定待ちと、次のテストベクタのパターニングを同時に行うことができ、ＩＤＤＱテストの全体のテスト時間を短縮させることができる。
すなわち、本実施の形態１における半導体装置では、第１〜第３のＦＦ３００ａ〜３００ｃのＱ端子３０５の出力により動作する組合せ回路３０７の静止安定待ちの間も、次のテストベクタのパターニング、つまりＤＴ端子３０３から入力されるデータをクロック３０１の立ち上がりでラッチしてＱＴ端子３０６から出力する動作が行われる。
例えば、１クロック期間、ＩＤＤＱ＿ＬＨ端子３０４の入力をＬ固定（ステップ５０２ａ）としたとき、ＤＴ端子３０３から第１のＦＦ３００ａに入力されるテストベクタ（データ２）が、クロック３０１の立ち上がりで第１のＦＦ３００ａにラッチされる。そして、ＩＤＤＱ＿ＬＨ端子３０４の入力をＨ入力（ステップ５０４ａ）としているとき、データ２のパターニング（ステップ５０１ａ）が行われて、Ｑ端子３０５から組合せ回路３０７へデータ２が出力される。また、ＤＴ端子３０３から第１のＦＦ３００ａにデータ３、４、５、…が入力される。
次に、データ２のパターニング（ステップ５０１ａ）が終了し、１クロック期間、ＩＤＤＱ＿ＬＨ端子３０４の入力をＬ固定（ステップ５０２ｂ）としたとき、組合せ回路３０７でデータ２の静止安定待ち（ステップ５０３ｂ）の間、データ５が第１のＦＦ３００ａにラッチされる。そして、ＩＤＤＱ＿ＬＨ端子３０４の入力をＨ入力（ステップ５０４ｂ）としているとき、データ５についてパターニング（ステップ５０１ｂ）が行われて、Ｑ端子３０５から組合せ回路３０７へデータ５が出力される。
ここで、データ２の静止安定待ち（ステップ５０３ｂ）と同時に、データ５のパターニング（ステップ５０１ｂ）が行われている。データ２が静止安定状態になったとき、測定（ステップ５０５ｂ）を行う。
このように、本実施の形態１によれば、静止電源電流テスト用のテストベクタを、スキャンチェーン内の全てのフリップフロップ３００に入力し終わるまで、ロードホールド信号に基づいて、前記フリップフロップ３００内の該テストベクタの値を保持し、前記全てのフリップフロップ３００に次のテストベクタの入力が終わった時に、前記フリップフロップ３００内のテストベクタの値を次のテストベクタの値に書き換え、スキャンチェーン内のフリップフロップ３００内のテストベクタの値が書き換えられた後は、前記フリップフロップ３００内の書き換えられた後のテストベクタの値を保持するようにしたので、これにより、静止安定状態待ちと、次のテストベクタのパターニングを同時に行うことができ、ＩＤＤＱテストのテスト時間を短くできるという効果がある。
（実施の形態２）
以下、図６を用いて、本発明の実施の形態２における半導体検査方法である、半導体装置のＩＤＤＱテスト方法について説明する。
図６は、本発明の実施の形態２における半導体検査方法であるＩＤＤＱテスト方法を行ったときの組合せ回路の電源電流波形を示す図である。なお、半導体装置の構成は、図３と同様であり、その説明は省略する。
図６において、組合せ回路３０７にテストベクタが入力されてから一定期間ｔ１（６０１）後のタイミング、及びｔ１から一定期間ｔ２（６０２）後のタイミングに、良品の電源電流波形６０３、及び不良品の電源電流波形６０４の、ｔ１（６０１）経過時のＩＤＤＱ値と、ｔ２（６０２）経過時のＩＤＤＱ値を測定し、良品時のｔ１（６０１）経過時のＩＤＤＱ値と、ｔ２（６０２）経過時のＩＤＤＱ値の２点間の傾き６０５と、不良品時のｔ１（６０１）経過時のＩＤＤＱ値と、ｔ２（６０２）経過時のＩＤＤＱ値の２点間の傾き６０６を算出している。ここで、ｔ１（６０１）の期間は、組合せ回路３０７にテストベクタが入力されてから組合せ回路３０７のスイッチング電流６０７が流れ終わった後までの期間とする。また、本実施の形態２におけるＩＤＤＱ値は、組合せ回路３０７に流れる、静止時の電源電流値をいうものとする。
なお、本実施の形態２では、ｔ１（６０１）時のＩＤＤＱ値、ｔ２（６０２）時のＩＤＤＱ値の２点からその傾きを算出した場合について説明しているが、２点以上のＩＤＤＱ値を測定し、そのＩＤＤＱ値から傾きを近似計算してもよく、そのＩＤＤＱ測定個数を限定するものではない。
本実施の形態２における半導体検査方法であるＩＤＤＱテストを行う際、まずあらかじめ良品のＩＤＤＱ値の２点間の傾き６０５、及び不良品のＩＤＤＱ値の２点間の傾き６０６を算出する。ここで、図６に示すように、不良品の電源電流６０４は良品の電源電流６０３より大きく、良品のＩＤＤＱ値より不良品のＩＤＤＱ値の方が大きくなるため、良品時の傾き６０５の方が不良品時の傾き６０６より勾配が大きくなる。
これにより、半導体検査方法であるＩＤＤＱテストを行う際、パターンニングの後の、静止安定状態待ちの間に、電源電流値を測定して２つの電源電流値の間の傾きを求め、良品時の傾き６０５より勾配が緩やかであった場合は不良品と判定し、良品時の傾き６０５より勾配が大きい場合は良品と判定する。
このように、本実施の形態２によれば、全てのフリップフロップ３００に次のテストベクタの入力が終わった時にフリップフロップ３００内のテストベクタの値が書き換えられ、次のテストベクタに書き換えられる前に該フリップフロップ３００内に保持されていたテストベクタの値が組合せ回路３０７に入力され、組合せ回路用電源電圧供給用外部端子の静止電源電流が静止安定状態になるまでの間に、組合せ回路にテストベクタが入力されてから一定期間後のタイミングと、該タイミングからさらに一定期間後のタイミングにおける、２箇所以上の電源電流値を測定して傾きを算出し、基準となる傾きと比較判定するようにしたので、静止安定待ちして静止安定状態になってからＩＤＤＱ値を測定するより前に、良否判定を行うことができ、ＩＤＤＱテストのテスト時間を短縮できるという効果がある。
（実施の形態３）
図７を用いて、本発明の実施の形態３における半導体検査方法であるＩＤＤＱテスト方法について説明する。本発明の実施の形態３は、ＦＦにＩＤＤＱテスト用テストベクタを入力する前に、あらかじめ、各テストベクタについて組合せ回路３０７内の状態遷移数を算出し、状態遷移数の低い順にテストベクタを入力するようにしたものである。
図７は、本発明の実施の形態３における半導体検査方法であるＩＤＤＱテスト方法のテストベクタの入力の並び替えの方法を示す図である。なお、半導体装置の構成は、図３と同様であり、その説明を省略する。
図７において、ＦＦ１０１のＤＴ端子３０６からＩＤＤＱテスト用テストベクタを入力する際のテストベクタの第１、第２の回路状態遷移率７０１，７０３、及びＩＤＤＱテスト用テストベクタを入力する際の第１、第２の電源電流波形７０２，７０４を示す。なお、回路状態遷移率とは、組合せ回路にテストベクタが入力されたとき、組合せ回路内の状態が遷移する確率をいう。
まず、事前にシミュレーション等を使用して、テストベクタを入力した時の組合せ回路３０７の第１の回路状態遷移率７０１を算出しておく。組合せ回路３０７にテストベクタを入力した際、組合せ回路３０７にはテストベクタ入力によるスイッチング動作が発生する。その際、組合せ回路３０７にスイッチング電流７０５と呼ばれる大電源電流が流れる。ここで、組合せ回路３０７の第１の回路状態遷移率７０１が大きいほど、スイッチング電流７０５が流れる期間は長くなる。一方、このスイッチング電流７０５が流れる期間が短ければ、すぐに静止安定待ち状態に入ることができ、ＩＤＤＱテストのテスト時間を短縮させることができる。
本実施の形態３における半導体検査方法では、ＦＦにテストベクタを入力する前に、あらかじめ、各テストベクタのすべてに対する組合せ回路３０７内の状態遷移数を算出する。ここで、はじめのテストベクタの入力順での第１の回路状態遷移率７０１は、テストベクタの入力の順番に、テストベクタ１，２，３，４，５，６，７がそれぞれ５１％，４１％，８９％，３２％，６７％，２５％，７２％である。これに対し、状態遷移数が低いテストベクタ６，４，２，１，５，７，３の順に並べ替えたときの第２の回路状態遷移率７０２は、テストベクタの入力の順番に、２５％，３２％，４１％，５１％，６７％，７２％，８９％となり、回路状態遷移率が小さい順となるようテストベクタの入力の順番を入れ替えることにより、組合せ回路３０７にスイッチング電流７０５が流れる時間を短縮させることができ、テストベクタ入力後からすぐに静止安定待ち状態に入ることができる。したがって、はじめの方に入力した状態遷移数の低いテストベクタの検査で半導体装置を不良品と判定して、状態遷移数の高いテストベクタを入力する前にＩＤＤＱテストを終了することにより、ＩＤＤＱテストの全体のテスト時間を短縮できる。
このように、本実施の形態３によれば、ＦＦに静止電源電流テスト用のテストベクタを入力する前に、あらかじめ、静止電源電流テスト用の各テストベクタのすべてに対する組合せ回路３０７内の状態遷移数を算出し、状態遷移数の低い順にテストベクタを入力するようにしたので、はじめの方に入力した状態遷移数の低いテストベクタの検査で半導体装置を不良品と判定して、状態遷移数の高いテストベクタを入力する前にＩＤＤＱテストを終了することにより、ＩＤＤＱテストの全体のテスト時間を短縮できるという効果がある。
（実施の形態４）
図８を用いて、本発明の実施の形態４における半導体検査方法であるＩＤＤＱテスト方法について説明する。
図８は、本発明の実施の形態４における半導体装置の構成を示す図である。ここで、本発明の実施の形態４における半導体装置は、複数の半導体装置を含むものであるとする。
図８において、半導体装置８０１は、その内部に、第１の機能ブロック８０２、第２の機能ブロック８０３、第３の機能ブロック８０４、第４の機能ブロック８０５を有している。なお、機能ブロック８０２〜８０５の各々の構成は、図３に示した半導体装置の構成と同様であり、その説明を省略する。
本実施の形態４における半導体装置８０１内には、各機能ブロック８０２〜８０５のＩＤＤＱ＿ＬＨ端子８０９〜８１２の状態を制御するＩＤＤＱ＿ＬＨ制御回路８０６を有している。ＩＤＤＱ＿ＬＨ制御回路８０６には、各機能ブロック８０２〜８０５のＩＤＤＱ＿ＬＨ端子８０９〜８１２への入力を制御するための制御端子８０７と、ＩＤＤＱ＿ＬＨ信号を入力するためのＩＤＤＱ＿ＬＨ外部入力端子８０８が接続されている。
ＩＤＤＱ＿ＬＨ制御回路８０６は、制御端子８０７からのロードホールド制御信号に基づいて、第１〜第４の機能ブロック８０２〜８０５のうち特定の機能ブロックにのみ、ＩＤＤＱ＿ＬＨ外部入力端子８０８からのＩＤＤＱ＿ＬＨ信号を入力するように制御する。
従来の複数の機能ブロックを有する半導体装置は、図８のようなＩＤＤＱ＿ＬＨ制御回路８０６を有しておらず、半導体装置内の複数の機能ブロックのすべてに対し同時にＩＤＤＱ＿ＬＨ信号を入力していたため、その出力がいずれの機能ブロックの動作結果であるかが明確でない場合があったが、本実施の形態４における半導体装置では、各機能ブロックごとに、ＩＤＤＱ＿ＬＨ端子の入力として、Ｌ入力か、Ｈ入力かのいずれかを入力することができ、各機能ブロックごとにＩＤＤＱテストを行うことができる。このＩＤＤＱテストとしては、実施の形態１〜３のいずれかのＩＤＤＱテストを用いることができる。
なお、上記実施の形態４では、機能ブロックは第１〜第４の機能ブロック８０２〜８０５の４ブロックが存在する場合について説明したが、特にその機能ブロックの個数は限定されるものではない。また、各機能ブロック８０２〜８０５のＩＤＤＱ＿ＬＨ端子８０９〜８１２への入力を制御するための制御端子８０７の本数も、１本以上とし、その本数も限定されるものではない。
このように、本実施の形態４によれば、第１〜第４の機能ブロック８０２〜８０５を有する半導体集積回路８０１の内部に、制御端子８０７より入力されるロードホールド制御信号に基づいて、各機能ブロック毎に、該各機能ブロックへのロードホールド信号の入力をそれぞれ制御するロードホールド制御回路８０６を備えたので、半導体集積回路内の機能ブロックの各々に対してＩＤＤＱテストを実施することができ、機能ブロック単位で解析を行うことができ、不良原因箇所を特定する解析に費やす時間を短縮できるという効果がある。
本発明は、スキャンテストシステムを搭載したシステムＬＳＩとして有用である。
本発明は、システムＬＳＩの静止電源電流テストを行う半導体装置、及び半導体検査方法に関する。
近年の半導体集積回路は、超微細加工技術の進歩により、その面積を低減させることに成功している。そういった中で半導体集積回路に求められる要求は非常に高まり、回路内に組み込まれるトランジスタ数は格段に増大している。そのため、半導体集積回路の検査を実施することは非常に困難になってきている。
半導体集積回路の検査方法として、スキャンテストがある。スキャンテストでは、半導体集積回路内のすべてのフリップフロップ（ＦＦ）を設定によりシフトレジスタ状態にし、外部端子よりそのシフトレジスタ状態のＦＦに検査用の値であるテストベクタを印加し、一定期間のみＦＦを通常動作状態に戻し、内部の組合せ回路にテストベクタを印加する。その後、組合せ回路からＦＦへテストベクタ入力後の出力結果値が入力される。それらの出力結果値をＦＦでラッチした後、再度ＦＦをシフトレジスタ状態にし、組合せ回路の出力結果値を外部へ出力し、その値をモニタすることで不良箇所を特定する。この時のシフトレジスタをスキャンチェーンといい、スキャンチェーンにてデータを移動させる動作を行っている状態をシフトモードといい、シフトレジスタ状態を停止させ組合せ回路にテストベクタを印加し、組合せ回路の出力結果を得る状態をキャプチャモードという。
しかし、このスキャンテスト法では、故障箇所によってはテストベクタでは故障を励起させることができない場合がある。また、ＬＳＩ内のすべての故障を励起させることは非常に困難である。
そこで近年、静止電源電流（以下、ＩＤＤＱと記す。）テスト法の有意性が高まっている。従来、ＣＭＯＳ集積回路では、静止時の電源電流値はリーク電流値程度で非常に小さいことが知られている。従って、ＣＭＯＳ集積回路で製造上の物理的故障が発生した場合、非常に大きなＩＤＤＱが流れることがあり、非常に故障を励起させやすいため、ＩＤＤＱテスト法の有意性が高まっている。
図９、図１０、図１１を用いて、従来の半導体集積回路の検査方法を説明する。
図９は、従来のスキャンテストシステムを有する半導体装置の構成を示す図である。
図９において、半導体装置内には、第１〜第６のＦＦ１０１ａ〜１０１ｆ、組合せ回路１０２、ＦＦ通常データ入力端子（以下Ｄ端子と記す。）１０５、ＦＦスキャンチェーンデータ入力端子（以下ＤＴ端子と記す。）１０６、ＦＦデータ出力端子（以下Ｑ端子と記す。）１０７、ＦＦクロック入力端子（以下ＣＬＫ端子と記す。）１０８を有する。ここで、電源１１０から電源配線１０３により接続されている各ＦＦ１０１ａ〜１０１ｆ、及び組合せ回路１０２に、電源電流（ＩＤＤ）１０４、及び電源電圧（ＶＤＤ）１０９が供給されている。
図１０は、従来のスキャンテストシステムを有する半導体装置のＩＤＤＱテストの概略的なフローチャート図である。
図１０において、まず、ステップ２０１で、スキャンチェーン内に第１のＦＦ１０１ａのＤＴ端子１０６からＩＤＤＱテスト用のテストベクタを入力する。ＤＴ端子１０６から入力されたテストベクタは、第１のＦＦ１０１ａをシフトレジスタ状態にしてＱ端子１０７から出力され、スキャンチェーン内の第２のＦＦ１０１ｂのＤＴ端子１０６に入力され、続けて第４〜第６のＦＦ１０１ｄ〜１０１ｆにテストベクタが入力される。このステップを、パターンニングと呼ぶ。
ステップ２０２で、スキャンチェーン内のＦＦ１０１のＣＬＫ端子１０８へのクロック供給を停止する。このためには、クロックをＨ入力で固定することにする。
次に、ステップ２０３で、組合せ回路１０２内の電源電流１０４が一定の状態（静止安定状態）になるまで待つ。このステップを、静止安定待ちと呼ぶ。組合せ回路１０２の電源電流１０４が静止安定状態になったときに、ステップ２０４で、電源電流値１０４を測定する。基準となる電流値と、測定した電流値とを比較し、測定電流値の方が基準電流値より小さい場合（ステップ２０５でＰＡＳＳ）は、良品と判定する。良品と判断した場合（ステップ２０５でＰＡＳＳ）は、すべてのＩＤＤＱテスト用テストベクタが入力されたか否かを確認する（ステップ２０６）。すべてのＩＤＤＱテスト用テストベクタが入力されている場合は（ステップ２０６でＹｅｓ）、ＩＤＤＱテストを終了する（ステップ２０７）。すべてのＩＤＤＱテスト用テストベクタがまだ入力されていない場合は（ステップ２０６でＮｏ）、ステップ２０１に戻り、ＩＤＤＱテストを行う。
一方、測定電流値の方が基準電流値より大きい場合（ステップ２０５でＦＡＩＬ）は、不良品と判定し、その時点で、ＩＤＤＱテストを終了する（ステップ２０７）。
図１１は、従来のＩＤＤＱテストの電源電流波形を示す図である。
図１１において、本従来例では、ＣＬＫ端子１０８のクロックの立ち上がりでＤＴ端子１０６のデータをラッチするものとする。ＩＤＤＱテスト用のテスタベクタ（図１１ではＤａｔａ１、Ｄａｔａ３、Ｄａｔａ５）がＤＴ端子１０６に入力され、Ｑ端子１０７に出力された後、ＣＬＫ端子１０８のクロックをＨ固定してクロック供給を停止（ステップ２０２）する。その後、電源電流値１０４が静止安定待ち（ステップ２０３ａ，２０３ｂ）状態となり、静止安定となった後に、電源電流値１０４を測定（ステップ２０４ａ，２０４ｂ）する。電源電流値１０４の測定後は、測定電流値と、基準電流値とを比較し、良否判定をする。
ここで、ＩＤＤＱテスト法は、テストベクタを入力した後、信号が回路内部のトランジスタに伝播していく際に大電源電流が流れるため、回路が静止状態になった後、電源電流値が収束してＩＤＤＱ値が測定できるようになるまでに、静止安定待ち時間が必要となる。例えば、図１１に示すように、データ１のパターニング（ステップ２０１ａ）、静止安定待ち（ステップ２０３ａ）、測定（ステップ２０４ａ）が終了してから、次のデータ３のパターニング（ステップ２０１ｂ）、静止安定待ち（ステップ２０３ｂ）、測定（ステップ２０４ｂ）を行っている。
このような理由から、ＩＤＤＱテスト法を高速に実施することが必要とされている。ＩＤＤＱテストの高速化技術の一つとして、大きな電源電流が流れた時にスイッチがオンとなり、大電流が収束した時にはスイッチがオフとなるアナログスイッチを、被測定半導体集積回路のＶＤＤとＧＮＤ間に直流電源と直列に接続することで、大電流が流れる際には直流電源から大電流を供給してＶＤＤの電圧降下を抑制し、ＩＤＤＱ検査を高速にできるという技術が報告されている（特許文献１参照）。
特開２００２−１８９０５３号公報
従来の半導体集積回路の検査方法では、ＩＤＤＱテスト用のテストベクタが入力された後に、半導体集積回路の電源電流値が収束し静止状態になるまでの静止安定待ち状態が必要となり、ＩＤＤＱテストの検査時間が増大するという問題があった。
本発明では、上記のような従来の問題点を解決するためになされたもので、ＩＤＤＱテストの検査時間の増大を防ぐことのできる半導体装置、及び半導体検査方法を提供することを目的とする。
上記課題を解決するため、本発明の請求項１にかかる半導体装置は、スキャンテストモード時は静止電源電流テスト用テストベクタが入力され、通常使用時は通常使用データが入力される複数のフリップフロップを有する半導体装置において、スキャンチェーン内の複数のフリップフロップから、テストベクタあるいは通常使用データが入力される組合せ回路と、前記フリップフロップに電源電圧供給配線により接続され、該フリップフロップに電源電圧を供給するフリップフロップ用電源と、前記組合せ回路に電源電圧供給配線により接続され、該組合せ回路に電源電圧を供給する組合せ回路用電源とを備え、前記フリップフロップは、静止電源電流テストモード時において、スキャンチェーンより入力されるテストベクタを、前記組合せ回路に対して出力するためのデータとして該フリップフロップに保持するか、もしくは前記組合せ回路に出力するか、を制御するロードホールド信号が入力されるロードホールド端子と、前記フリップフロップから前記組合せ回路に通常使用データを出力する通常データ出力端子と、スキャンチェーン内のｎ段目（ｎは整数）のフリップフロップからｎ＋１段のフリップフロップへテストベクタを出力するスキャンチェーンデータ出力端子とを有することを特徴とする。
本発明の請求項２にかかる半導体装置は、請求項１記載の半導体装置を複数有する半導体装置において、複数の半導体装置を有する該半導体装置の内部に、制御端子より入力されるロードホールド制御信号に基づいて、各半導体装置へのロードホールド信号の入力をそれぞれ制御するロードホールド制御回路を備えたことを特徴とする。
本発明の請求項３にかかる半導体検査方法は、複数のフリップフロップと、該複数のフリップフロップの出力を入力とする組合せ回路とを有する半導体装置を検査する方法において、スキャンチェーン内の全てのフリップフロップへの静止電源電流テスト用テストベクタの入力が終わるまで、前記フリップフロップ内のテストベクタの値を保持するステップと、前記全てのフリップフロップへの次のテストベクタの入力が終了した時に、前記フリップフロップ内のテストベクタの値を次のテストベクタの値に書き換え、前記フリップフロップ内のテストベクタの値が書き換えられた後は、前記フリップフロップ内の書き換えられた後のテストベクタの値を保持するステップと、前記フリップフロップ内のテストベクタの値が次のテストベクタの値に書き換えられ、次のテストベクタに書き換えられる前に該フリップフロップ内に保持されていたテストベクタの値が組合せ回路に入力され、該組合せ回路の静止電源電流が静止状態になったとき、組合せ回路用外部電源端子の静止電源電流値を測定し、これを基準となる電流値と比較判定するステップとを有することを特徴とする。
本発明の請求項４にかかる半導体検査方法は、複数のフリップフロップと、該複数のフリップフロップの出力を入力とする組合せ回路とを有する半導体装置を検査する方法において、スキャンチェーン内の全てのフリップフロップへの静止電源電流テスト用テストベクタの入力が終了するまで、前記フリップフロップ内のテストベクタの値を保持するステップと、前記全てのフリップフロップへの次のテストベクタの入力が終了した時に、前記フリップフロップ内のテストベクタの値を次のテストベクタの値に書き換え、前記フリップフロップ内の値が書き換えられた後は、前記フリップフロップ内の書き換えられた後のテストベクタの値を保持するステップと、前記フリップフロップ内のテストベクタの値が次のテストベクタの値に書き換えられ、次のテストベクタに書き換えられる前に該フリップフロップ内に保持されていたテストベクタの値が組合せ回路に入力され、組合せ回路用外部電源端子の静止電源電流が静止安定状態になるまでの間に、組合せ回路にテストベクタが入力されてから一定期間後のタイミングと、該タイミングからさらに一定期間後のタイミングにおける、２箇所以上の電源電流値を測定して傾きを算出し、これを基準となる傾きと比較判定するステップとを有することを特徴とする。
本発明の請求項５にかかる半導体検査方法は、請求項３、または請求項４に記載の半導体検査方法において、前記フリップフロップに静止電源電流テスト用のテストベクタを入力する前に、あらかじめ、静止電源電流テスト用の各テストベクタが前記組合せ回路に入力されたときの状態遷移数を算出し、状態遷移数の低い順にテストベクタを入力することを特徴とする。
本発明の請求項６にかかる半導体検査方法は、請求項３記載の半導体検査方法において、上記半導体装置の検査は、前記半導体集積回路の内部の各半導体装置毎に、行うものであることを特徴とする。
本発明の請求項７にかかる半導体検査方法は、請求項４記載の半導体検査方法において、上記半導体装置の検査は、前記半導体集積回路の内部の各半導体装置毎に、行うものであることを特徴とする。
本発明では、半導体装置のＩＤＤＱテスト時において、テスト時間を短縮することができるという有利な効果が得られる。
即ち、本発明の請求項１にかかる半導体装置によれば、スキャンテストモード時は静止電源電流テスト用テストベクタが入力され、通常使用時は通常使用データが入力される複数のフリップフロップを有する半導体装置において、スキャンチェーン内の複数のフリップフロップから、テストベクタあるいは通常使用データが入力される組合せ回路と、前記フリップフロップに電源電圧供給配線により接続され、該フリップフロップに電源電圧を供給するフリップフロップ用電源と、前記組合せ回路に電源電圧供給配線により接続され、該組合せ回路に電源電圧を供給する組合せ回路用電源とを備え、前記フリップフロップは、静止電源電流テストモード時において、スキャンチェーンより入力されるテストベクタを、前記組合せ回路に対して出力するためのデータとして該フリップフロップに保持するか、もしくは前記組合せ回路に出力するか、を制御するロードホールド信号が入力されるロードホールド端子と、前記フリップフロップから前記組合せ回路に通常使用データを出力する通常データ出力端子と、スキャンチェーン内のｎ段目（ｎは整数）のフリップフロップからｎ＋１段のフリップフロップへテストベクタを出力するスキャンチェーンデータ出力端子とを有するようにしたので、スキャンチェーンを使用してＩＤＤＱ用テストベクタを出力すると同時に、ＩＤＤＱ用テストベクタを組合せ回路に出力したままフリップフロップに保持させることができ、ＩＤＤＱテストのテスト時間を短縮することができるという効果がある。また、ＦＦの電源電流値と組合せ回路の電源電流値を個別に測定することができるため、より精度よく検査を行うことができるという効果がある。
本発明の請求項２にかかる半導体装置によれば、請求項１記載の半導体装置を複数有する半導体装置において、複数の半導体装置を有する該半導体装置の内部に、制御端子より入力されるロードホールド制御信号に基づいて、各半導体装置へのロードホールド信号の入力をそれぞれ制御するロードホールド制御回路を備えるようにしたので、半導体集積回路内の各半導体装置毎にＩＤＤＱテストを実施できるという効果がある。
本発明の請求項３にかかる半導体検査方法によれば、複数のフリップフロップと、該複数のフリップフロップの出力を入力とする組合せ回路とを有する半導体装置を検査する方法において、スキャンチェーン内の全てのフリップフロップへの静止電源電流テスト用テストベクタの入力が終わるまで、前記フリップフロップ内のテストベクタの値を保持するステップと、前記全てのフリップフロップへの次のテストベクタの入力が終了した時に、前記フリップフロップ内のテストベクタの値を次のテストベクタの値に書き換え、前記フリップフロップ内のテストベクタの値が書き換えられた後は、前記フリップフロップ内の書き換えられた後のテストベクタの値を保持するステップと、前記フリップフロップ内のテストベクタの値が次のテストベクタの値に書き換えられ、次のテストベクタに書き換えられる前に該フリップフロップ内に保持されていたテストベクタの値が組合せ回路に入力され、該組合せ回路の静止電源電流が静止状態になったとき、組合せ回路用外部電源端子の静止電源電流値を測定し、これを基準となる電流値と比較判定するステップとを有するようにしたので、静止安定待ちと次のテストベクタのパターニングを同時に行うことができ、ＩＤＤＱテストのテスト時間を短縮できるという効果がある。
本発明の請求項４にかかる半導体検査方法によれば、複数のフリップフロップと、該複数のフリップフロップの出力を入力とする組合せ回路とを有する半導体装置を検査する方法において、スキャンチェーン内の全てのフリップフロップへの静止電源電流テスト用テストベクタの入力が終了するまで、前記フリップフロップ内のテストベクタの値を保持するステップと、前記全てのフリップフロップへの次のテストベクタの入力が終了した時に、前記フリップフロップ内のテストベクタの値を次のテストベクタの値に書き換え、前記フリップフロップ内の値が書き換えられた後は、前記フリップフロップ内の書き換えられた後のテストベクタの値を保持するステップと、前記フリップフロップ内のテストベクタの値が次のテストベクタの値に書き換えられ、次のテストベクタに書き換えられる前に該フリップフロップ内に保持されていたテストベクタの値が組合せ回路に入力され、組合せ回路用外部電源端子の静止電源電流が静止安定状態になるまでの間に、組合せ回路にテストベクタが入力されてから一定期間後のタイミングと、該タイミングからさらに一定期間後のタイミングにおける、２箇所以上の電源電流値を測定して傾きを算出し、これを基準となる傾きと比較判定するステップとを有するようにしたので、静止安定待ちしてＩＤＤＱ値を測定するより前に良否判定できるため、ＩＤＤＱテストのテスト時間を短縮できるという効果がある。
本発明の請求項５にかかる半導体検査方法によれば、請求項３、または請求項４に記載の半導体検査方法において、前記フリップフロップに静止電源電流テスト用のテストベクタを入力する前に、あらかじめ、静止電源電流テスト用の各テストベクタが前記組合せ回路に入力されたときの状態遷移数を算出し、状態遷移数の低い順にテストベクタを入力するようにしたので、各テストベクタ入力時の大電源電流が流れる時間を短縮させることができ、これにより、静止安定待ち時間を短縮でき、ひいては、ＩＤＤＱテストのテスト時間を短縮できるという効果がある。
本発明の請求項６にかかる半導体検査方法によれば、請求項３記載の半導体検査方法において、上記半導体装置の検査は、前記半導体集積回路の内部の各半導体装置毎に、行うものであるようにしたので、半導体集積回路内の各半導体装置毎にＩＤＤＱテストを実施でき、不良箇所特定の解析時間を短縮できるという効果がある。
本発明の請求項７にかかる半導体検査方法は、請求項４記載の半導体検査方法において、上記半導体装置の検査は、前記半導体集積回路の内部の各半導体装置毎に、行うものであるようにしたので、半導体集積回路内の各半導体装置毎にＩＤＤＱテストを実施でき、不良箇所特定の解析時間を短縮できるという効果がある。
以下本発明の実施をするための最良の形態を具体的に示した実施の形態について、図面とともに記載する。
（実施の形態１）
図１は、本発明の実施の形態１における半導体検査方法であるＩＤＤＱテスト方法を実施する半導体装置におけるフリップフロップの構成を示す図である。
図１において、本実施の形態１におけるフリップフロップ（ＦＦ）３００は、クロック入力端子（ＣＬＫ端子）３０１、通常データ入力端子（Ｄ端子）３０２、スキャンチェーンデータ入力端子（ＤＴ端子）３０３、ＩＤＤＱ＿ロードホールド端子（ＩＤＤＱ＿ＬＨ端子）３０４、データ出力端子（Ｑ端子）３０５、及びスキャンチェーンデータ出力端子（ＱＴ端子）３０６を有する。
図２は、本実施の形態１における半導体装置内のＦＦの機能を説明するための動作波形図である。
図２において、ＣＬＫ端子３０１のクロックの立ち上がりで、ＤＴ端子３０３のデータをラッチするものとする。
ＤＴ端子３０３から入力されたスキャンチェーン用のデータ（ＩＤＤＱテスト用テストベクタ）はＱＴ端子３０６から出力される。一方、組合せ回路へＩＤＤＱテスト用テストベクタを入力する際は、該テストベクタはＱ端子３０５から出力される。この際には、Ｑ端子３０５のデータ出力をＩＤＤＱ＿ＬＨ端子３０４で制御する。本実施の形態１では、ＩＤＤＱ＿ＬＨ端子３０４がＬ入力の場合は、ＤＴ端子３０３のデータをクロックの立ち上がりでラッチし、ＩＤＤＱ＿ＬＨ端子３０４がＨ入力の場合は、すでにラッチされているＤＴ端子３０３のデータをクロックに関係なく保持するものとする。例えば、図２に示すように、ＩＤＤＱ＿ＬＨ端子３０４がＨ入力のとき、Ｄａｔａ２が保持されており、ＩＤＤＱ＿ＬＨ端子３０４がＬ入力のとき、新たにＤａｔａ５がＱ端子３０５から出力される。
このように、図１のＦＦでは、ＱＴ端子３０６を使用してスキャンチェーンを構成しＩＤＤＱテスト用テストベクタを出力すると同時に、ＩＤＤＱ＿ＬＨ端子３０４、Ｑ端子３０５を使用して、ＩＤＤＱテスト用テストベクタを組合せ回路に出力した状態を保持することができる。
図３は、本発明の実施の形態１における半導体装置の構成を示す図である。
図３において、本実施の形態１における半導体装置は、図１に示した構成の第１〜第６のＦＦ３００ａ〜３００ｆ、及び組合せ回路３０７を有する。フリップフロップ用電源４０７から電源配線４０１に接続されている第１〜第６のＦＦ３００ａ〜３００ｆに、電源電流（ＩＤＤ＿ＦＦ）４０２、及び電源電圧（ＶＤＤ＿ＦＦ）４０５が供給されており、組合せ回路用電源４０８から電源配線４０３に接続されている組合せ回路３０７に、電源電流（ＩＤＤ＿ＬＧＣ）４０４、及び電源電圧（ＶＤＤ＿ＬＧＣ）４０６が供給されている。
以下、本実施の形態１における半導体検査方法であるＩＤＤＱテスト方法を、半導体装置に対して行うときの動作について説明する。
まず、スキャンチェーンのパターンニングにおいて、第１〜第６のＦＦ３００ａ〜３００ｆに、電源配線４０１より電源電流４０２、及び電源電圧４０５が供給されており、例えば、第１のＦＦ３００ａのＤＴ端子３０３から入力されたデータは第１のＦＦ３００ａをシフトレジスタ状態にしてＱＴ端子３０６から出力され、スキャンチェーン内の第２のＦＦ３００ｂにスキャンチェーン用のデータが入力される。
ここで、組合せ回路３０７に、電源配線４０３より、電源電流４０４、及び電源電圧４０６が供給されており、スキャンチェーンのパターンニングが終了したとき、ＩＤＤＱ＿ＬＨ端子３０４をＬ入力として、ＤＴ端子３０３からのＩＤＤＱテスト用テストベクタをＱ端子３０５から組合せ回路３０７に出力する（ロード状態）。また、スキャンチェーンのパターンニングが終了するまでは、ＩＤＤＱ＿ＬＨ端子３０４をＨ入力として、Ｑ端子３０５から組合せ回路３０７への出力を固定する（ホールド状態）。
このように、本実施の形態１においては、第１〜第３のＦＦ３００ａ〜３００ｃ、第４〜第６のＦＦ３００ｄ〜３００ｆのＱＴ端子３０６を用いてスキャンチェーンを実現し、第１〜第３のＦＦ３００ａ〜３００ｃのＱ端子３０５を用いて組合せ回路３０７に対し、ＩＤＤＱテスト用テストベクタを入力する。その時に第１〜第６のＦＦ３００ａ〜３００ｆに流れる電源電流値４０２と、組合せ回路３０７に流れる電源電流値４０４を、それぞれモニターできる。なお、組合せ回路３０７のＩＤＤＱテスト時は、第１〜第６のＦＦ３００ａ〜３００ｆに流れる、静止時の電源電流値（ＩＤＤＱ値）４０２は測定しないものとする。
また、ＩＤＤＱテスト用のテストベクタを入力する時、ＱＴ端子３０６を用いてスキャンチェーン上に次のテストベクタをセットすると同時に、Ｑ端子３０５の出力を第１〜第３のＦＦ３００ａ〜３００ｃに保持できるため、静止安定待ちと次のテストベクタのパターニングを同時に行うことができる。
次に、図４、図５を用いて、本実施の形態１における半導体検査方法であるＩＤＤＱテスト方法について説明する。
図４は、本実施の形態１における半導体検査方法であるＩＤＤＱテスト方法の概略的なフローチャート図である。
図４において、ステップ５０１で、ＩＤＤＱ用テストベクタをスキャンチェーン内に入力し、パターンニングする。ここで、パターンニングはＩＤＤＱ＿ＬＨ信号をＨ固定にして行う。次に、テストベクタをスキャンチェーン内にセットしたとき、ステップ５０２で、ＩＤＤＱ＿ＬＨ端子３０４をＬ入力し、第１〜第３のＦＦ３００ａ〜３００ｃにてＤＴ端子３０３から入力されるデータをラッチする。そして、第１〜第３のＦＦ３００ａ〜３００ｃのＱ端子３０５から、組合せ回路３０７にテストベクタを入力させる。次にステップ５０４で、ＩＤＤＱ＿ＬＨ信号をＨ固定し、Ｑ端子３０５から組合せ回路３０７への出力を固定して、前記テストベクタが組合せ回路３０７内に入力した状態を保持する。ここで、ＩＤＤＱ＿ＬＨ信号をＨ固定し、テストベクタが組合せ回路３０７内に入力した状態を保持する（ステップ５０４）のと同時に、組合せ回路３０７内の電源電流４０４が静止安定状態になるのを待つ（ステップ５０３）。ステップ５０３で電源電流４０４が静止安定状態になったら、ステップ５０５で、組合せ回路３０７の電源電流４０４を測定する。組合せ回路３０７のＩＤＤＱテストがＦＡＩＬした場合（ステップ５０６でＦＡＩＬ）は、ＩＤＤＱテストは終了する。組合せ回路３０７のＩＤＤＱテストがＰＡＳＳした場合（ステップ５０６でＰＡＳＳ）は、全ＩＤＤＱテスト用テストベクタの入力が終了したか否かを確認する（ステップ５０７）。
全ＩＤＤＱテスト用テストベクタの入力が終了していない場合（ステップ５０７でＮｏ）は、ステップ５０１へ戻り、全ＩＤＤＱテスト用テストベクタの入力が終了した場合（ステップ５０７でＹｅｓ）は、ＩＤＤＱテストを終了する。
ここで、本実施の形態１においては、半導体装置に対してＩＤＤＱテストを開始する前に、あらかじめ、スキャンチェーンを構成するシフトレジスタをテストするようにしてもよく、スキャンチェーンのＦＦの入出力が正常に行われるかについてのモニターテスト、またはスキャンチェーンのすべてのレジスタに信号値をセットした後のＦＦのＩＤＤＱテストのいずれかを、もしくはその両方を行うことによって、ＦＦのテストを行う。ＦＦのテストがＦＡＩＬした場合は不良品であるため、不良品の半導体装置に対して本実施の形態１によるＩＤＤＱテストは行う必要がなくなる。
図５は、本発明の実施の形態１における半導体検査方法であるＩＤＤＱテスト方法を行ったときの電源電流波形を示す図である。
図５で示すように、ＩＤＤＱ＿ＬＨ端子３０４の入力を１クロック期間、Ｌ固定（ステップ５０２ａ，５０２ｂ）することで、ＦＦ３００にデータをラッチし、Ｑ端子３０５から組合せ回路３０７にＩＤＤＱテスト用テストベクタを出力し、ＩＤＤＱ＿ＬＨ端子３０４の入力をＨ固定することで、Ｑ端子３０５から組合せ回路３０７への出力を固定することができる。従来のＩＤＤＱテスト方法では、パターンニング後、静止安定待ちし、電源電流値を測定してから、次のテストベクタのパターニングを開始していたが、本実施の形態１では、静止安定待ちと、次のテストベクタのパターニングを同時に行うことができ、ＩＤＤＱテストの全体のテスト時間を短縮させることができる。
すなわち、本実施の形態１における半導体装置では、第１〜第３のＦＦ３００ａ〜３００ｃのＱ端子３０５の出力により動作する組合せ回路３０７の静止安定待ちの間も、次のテストベクタのパターニング、つまりＤＴ端子３０３から入力されるデータをクロック３０１の立ち上がりでラッチしてＱＴ端子３０６から出力する動作が行われる。
例えば、１クロック期間、ＩＤＤＱ＿ＬＨ端子３０４の入力をＬ固定（ステップ５０２ａ）としたとき、ＤＴ端子３０３から第１のＦＦ３００ａに入力されるテストベクタ（データ２）が、クロック３０１の立ち上がりで第１のＦＦ３００ａにラッチされる。そして、ＩＤＤＱ＿ＬＨ端子３０４の入力をＨ入力（ステップ５０４ａ）としているとき、データ２のパターニング（ステップ５０１ａ）が行われて、Ｑ端子３０５から組合せ回路３０７へデータ２が出力される。また、ＤＴ端子３０３から第１のＦＦ３００ａにデータ３、４、５、…が入力される。
次に、データ２のパターニング（ステップ５０１ａ）が終了し、１クロック期間、ＩＤＤＱ＿ＬＨ端子３０４の入力をＬ固定（ステップ５０２ｂ）としたとき、組合せ回路３０７でデータ２の静止安定待ち（ステップ５０３ｂ）の間、データ５が第１のＦＦ３００ａにラッチされる。そして、ＩＤＤＱ＿ＬＨ端子３０４の入力をＨ入力（ステップ５０４ｂ）としているとき、データ５についてパターニング（ステップ５０１ｂ）が行われて、Ｑ端子３０５から組合せ回路３０７へデータ５が出力される。
ここで、データ２の静止安定待ち（ステップ５０３ｂ）と同時に、データ５のパターニング（ステップ５０１ｂ）が行われている。データ２が静止安定状態になったとき、測定（ステップ５０５ｂ）を行う。
このように、本実施の形態１によれば、静止電源電流テスト用のテストベクタを、スキャンチェーン内の全てのフリップフロップ３００に入力し終わるまで、ロードホールド信号に基づいて、前記フリップフロップ３００内の該テストベクタの値を保持し、前記全てのフリップフロップ３００に次のテストベクタの入力が終わった時に、前記フリップフロップ３００内のテストベクタの値を次のテストベクタの値に書き換え、スキャンチェーン内のフリップフロップ３００内のテストベクタの値が書き換えられた後は、前記フリップフロップ３００内の書き換えられた後のテストベクタの値を保持するようにしたので、これにより、静止安定状態待ちと、次のテストベクタのパターニングを同時に行うことができ、ＩＤＤＱテストのテスト時間を短くできるという効果がある。
（実施の形態２）
以下、図６を用いて、本発明の実施の形態２における半導体検査方法である、半導体装置のＩＤＤＱテスト方法について説明する。
図６は、本発明の実施の形態２における半導体検査方法であるＩＤＤＱテスト方法を行ったときの組合せ回路の電源電流波形を示す図である。なお、半導体装置の構成は、図３と同様であり、その説明は省略する。
図６において、組合せ回路３０７にテストベクタが入力されてから一定期間ｔ１（６０１）後のタイミング、及びｔ１から一定期間ｔ２（６０２）後のタイミングに、良品の電源電流波形６０３、及び不良品の電源電流波形６０４の、ｔ１（６０１）経過時のＩＤＤＱ値と、ｔ２（６０２）経過時のＩＤＤＱ値を測定し、良品時のｔ１（６０１）経過時のＩＤＤＱ値と、ｔ２（６０２）経過時のＩＤＤＱ値の２点間の傾き６０５と、不良品時のｔ１（６０１）経過時のＩＤＤＱ値と、ｔ２（６０２）経過時のＩＤＤＱ値の２点間の傾き６０６を算出している。ここで、ｔ１（６０１）の期間は、組合せ回路３０７にテストベクタが入力されてから組合せ回路３０７のスイッチング電流６０７が流れ終わった後までの期間とする。また、本実施の形態２におけるＩＤＤＱ値は、組合せ回路３０７に流れる、静止時の電源電流値をいうものとする。
なお、本実施の形態２では、ｔ１（６０１）時のＩＤＤＱ値、ｔ２（６０２）時のＩＤＤＱ値の２点からその傾きを算出した場合について説明しているが、２点以上のＩＤＤＱ値を測定し、そのＩＤＤＱ値から傾きを近似計算してもよく、そのＩＤＤＱ測定個数を限定するものではない。
本実施の形態２における半導体検査方法であるＩＤＤＱテストを行う際、まずあらかじめ良品のＩＤＤＱ値の２点間の傾き６０５、及び不良品のＩＤＤＱ値の２点間の傾き６０６を算出する。ここで、図６に示すように、不良品の電源電流６０４は良品の電源電流６０３より大きく、良品のＩＤＤＱ値より不良品のＩＤＤＱ値の方が大きくなるため、良品時の傾き６０５の方が不良品時の傾き６０６より勾配が大きくなる。
これにより、半導体検査方法であるＩＤＤＱテストを行う際、パターンニングの後の、静止安定状態待ちの間に、電源電流値を測定して２つの電源電流値の間の傾きを求め、良品時の傾き６０５より勾配が緩やかであった場合は不良品と判定し、良品時の傾き６０５より勾配が大きい場合は良品と判定する。
このように、本実施の形態２によれば、全てのフリップフロップ３００に次のテストベクタの入力が終わった時にフリップフロップ３００内のテストベクタの値が書き換えられ、次のテストベクタに書き換えられる前に該フリップフロップ３００内に保持されていたテストベクタの値が組合せ回路３０７に入力され、組合せ回路用電源電圧供給用外部端子の静止電源電流が静止安定状態になるまでの間に、組合せ回路にテストベクタが入力されてから一定期間後のタイミングと、該タイミングからさらに一定期間後のタイミングにおける、２箇所以上の電源電流値を測定して傾きを算出し、基準となる傾きと比較判定するようにしたので、静止安定待ちして静止安定状態になってからＩＤＤＱ値を測定するより前に、良否判定を行うことができ、ＩＤＤＱテストのテスト時間を短縮できるという効果がある。
（実施の形態３）
図７を用いて、本発明の実施の形態３における半導体検査方法であるＩＤＤＱテスト方法について説明する。本発明の実施の形態３は、ＦＦにＩＤＤＱテスト用テストベクタを入力する前に、あらかじめ、各テストベクタについて組合せ回路３０７内の状態遷移数を算出し、状態遷移数の低い順にテストベクタを入力するようにしたものである。
図７は、本発明の実施の形態３における半導体検査方法であるＩＤＤＱテスト方法のテストベクタの入力の並び替えの方法を示す図である。なお、半導体装置の構成は、図３と同様であり、その説明を省略する。
図７において、ＦＦ１０１のＤＴ端子３０６からＩＤＤＱテスト用テストベクタを入力する際のテストベクタの第１、第２の回路状態遷移率７０１，７０３、及びＩＤＤＱテスト用テストベクタを入力する際の第１、第２の電源電流波形７０２，７０４を示す。なお、回路状態遷移率とは、組合せ回路にテストベクタが入力されたとき、組合せ回路内の状態が遷移する確率をいう。
まず、事前にシミュレーション等を使用して、テストベクタを入力した時の組合せ回路３０７の第１の回路状態遷移率７０１を算出しておく。組合せ回路３０７にテストベクタを入力した際、組合せ回路３０７にはテストベクタ入力によるスイッチング動作が発生する。その際、組合せ回路３０７にスイッチング電流７０５と呼ばれる大電源電流が流れる。ここで、組合せ回路３０７の第１の回路状態遷移率７０１が大きいほど、スイッチング電流７０５が流れる期間は長くなる。一方、このスイッチング電流７０５が流れる期間が短ければ、すぐに静止安定待ち状態に入ることができ、ＩＤＤＱテストのテスト時間を短縮させることができる。
本実施の形態３における半導体検査方法では、ＦＦにテストベクタを入力する前に、あらかじめ、各テストベクタのすべてに対する組合せ回路３０７内の状態遷移数を算出する。ここで、はじめのテストベクタの入力順での第１の回路状態遷移率７０１は、テストベクタの入力の順番に、テストベクタ１，２，３，４，５，６，７がそれぞれ５１％，４１％，８９％，３２％，６７％，２５％，７２％である。これに対し、状態遷移数が低いテストベクタ６，４，２，１，５，７，３の順に並べ替えたときの第２の回路状態遷移率７０２は、テストベクタの入力の順番に、２５％，３２％，４１％，５１％，６７％，７２％，８９％となり、回路状態遷移率が小さい順となるようテストベクタの入力の順番を入れ替えることにより、組合せ回路３０７にスイッチング電流７０５が流れる時間を短縮させることができ、テストベクタ入力後からすぐに静止安定待ち状態に入ることができる。したがって、はじめの方に入力した状態遷移数の低いテストベクタの検査で半導体装置を不良品と判定して、状態遷移数の高いテストベクタを入力する前にＩＤＤＱテストを終了することにより、ＩＤＤＱテストの全体のテスト時間を短縮できる。
このように、本実施の形態３によれば、ＦＦに静止電源電流テスト用のテストベクタを入力する前に、あらかじめ、静止電源電流テスト用の各テストベクタのすべてに対する組合せ回路３０７内の状態遷移数を算出し、状態遷移数の低い順にテストベクタを入力するようにしたので、はじめの方に入力した状態遷移数の低いテストベクタの検査で半導体装置を不良品と判定して、状態遷移数の高いテストベクタを入力する前にＩＤＤＱテストを終了することにより、ＩＤＤＱテストの全体のテスト時間を短縮できるという効果がある。
（実施の形態４）
図８を用いて、本発明の実施の形態４における半導体検査方法であるＩＤＤＱテスト方法について説明する。
図８は、本発明の実施の形態４における半導体装置の構成を示す図である。ここで、本発明の実施の形態４における半導体装置は、複数の半導体装置を含むものであるとする。
図８において、半導体装置８０１は、その内部に、第１の機能ブロック８０２、第２の機能ブロック８０３、第３の機能ブロック８０４、第４の機能ブロック８０５を有している。なお、機能ブロック８０２〜８０５の各々の構成は、図３に示した半導体装置の構成と同様であり、その説明を省略する。
本実施の形態４における半導体装置８０１内には、各機能ブロック８０２〜８０５のＩＤＤＱ＿ＬＨ端子８０９〜８１２の状態を制御するＩＤＤＱ＿ＬＨ制御回路８０６を有している。ＩＤＤＱ＿ＬＨ制御回路８０６には、各機能ブロック８０２〜８０５のＩＤＤＱ＿ＬＨ端子８０９〜８１２への入力を制御するための制御端子８０７と、ＩＤＤＱ＿ＬＨ信号を入力するためのＩＤＤＱ＿ＬＨ外部入力端子８０８が接続されている。
ＩＤＤＱ＿ＬＨ制御回路８０６は、制御端子８０７からのロードホールド制御信号に基づいて、第１〜第４の機能ブロック８０２〜８０５のうち特定の機能ブロックにのみ、ＩＤＤＱ＿ＬＨ外部入力端子８０８からのＩＤＤＱ＿ＬＨ信号を入力するように制御する。
従来の複数の機能ブロックを有する半導体装置は、図８のようなＩＤＤＱ＿ＬＨ制御回路８０６を有しておらず、半導体装置内の複数の機能ブロックのすべてに対し同時にＩＤＤＱ＿ＬＨ信号を入力していたため、その出力がいずれの機能ブロックの動作結果であるかが明確でない場合があったが、本実施の形態４における半導体装置では、各機能ブロックごとに、ＩＤＤＱ＿ＬＨ端子の入力として、Ｌ入力か、Ｈ入力かのいずれかを入力することができ、各機能ブロックごとにＩＤＤＱテストを行うことができる。このＩＤＤＱテストとしては、実施の形態１〜３のいずれかのＩＤＤＱテストを用いることができる。
なお、上記実施の形態４では、機能ブロックは第１〜第４の機能ブロック８０２〜８０５の４ブロックが存在する場合について説明したが、特にその機能ブロックの個数は限定されるものではない。また、各機能ブロック８０２〜８０５のＩＤＤＱ＿ＬＨ端子８０９〜８１２への入力を制御するための制御端子８０７の本数も、１本以上とし、その本数も限定されるものではない。
このように、本実施の形態４によれば、第１〜第４の機能ブロック８０２〜８０５を有する半導体集積回路８０１の内部に、制御端子８０７より入力されるロードホールド制御信号に基づいて、各機能ブロック毎に、該各機能ブロックへのロードホールド信号の入力をそれぞれ制御するロードホールド制御回路８０６を備えたので、半導体集積回路内の機能ブロックの各々に対してＩＤＤＱテストを実施することができ、機能ブロック単位で解析を行うことができ、不良原因箇所を特定する解析に費やす時間を短縮できるという効果がある。
本発明は、スキャンテストシステムを搭載したシステムＬＳＩとして有用である。
図１は、本発明の実施の形態１における半導体検査方法を実施する半導体装置内のＦＦの構成を示す図である。 図２は、本発明の実施の形態１における半導体装置内のＦＦの機能を説明する動作波形図である。 図３は、本発明の実施の形態１における半導体装置を示す図である。 図４は、本発明の実施の形態１における半導体検査方法であるＩＤＤＱテスト方法の概略的なフローチャート図である。 図５は、本発明の実施の形態１における半導体検査方法であるＩＤＤＱテスト方法を行ったときの電源電流波形を示す図である。 図６は、本発明の実施の形態２における半導体検査方法であるＩＤＤＱテスト方法を行ったときの組合せ回路の電源電流波形を示す図である。 図７は、本発明の実施の形態３における半導体検査方法であるＩＤＤＱテスト方法のテストベクタの入力の並び替えの方法を示す図である。 図８は、本発明の実施の形態４における半導体装置の構成を示す図を示す図である。 図９は、従来のスキャンテストシステムを有する半導体装置の構成を示す図である。 図１０は、従来のスキャンテストシステムを有する半導体装置のＩＤＤＱテストの概略的なフローチャート図である。 図１１は、従来のＩＤＤＱテストの電源電流波形を示す図である。
符号の説明
１０１ａ〜１０１ｆ 第１〜第６のフリップフロップ
１０２ 組合せ回路
１０３ 電源配線
１０４ 電源電流値
１０５ Ｄ端子
１０６ ＤＴ端子
１０７ Ｑ端子
１０８ ＣＬＫ端子
１０９ 電源電圧
１１０ 電源
３００ フリップフロップ
３０１ クロック入力端子（ＣＬＫ端子）
３０２ 通常データ入力端子（Ｄ端子）
３０３ スキャンチェーンデータ入力端子（ＤＴ端子）
３０４ ロードホールド端子（ＩＤＤＱ＿ＬＨ端子）
３０５ データ出力端子（Ｑ端子）
３０６ スキャンチェーンデータ出力端子（ＱＴ端子）
３０７ 組合せ回路
４０１ ＦＦの電源配線
４０２ ＦＦの電源電流値
４０３ 組合せ回路の電源配線
４０４ 組合せ回路の電源電流値
４０５ ＦＦの電源電圧
４０６ 組合せ回路の電源電圧
４０７ ＦＦ用電源
４０８ 組合せ回路用電源
６０５ 良品の電源電流値の勾配
６０６ 不良品の電源電流値の勾配
６０７ スイッチング電流
８０１ 半導体装置
８０２〜８０５ 第１〜第４の機能ブロック
８０６ ＩＤＤＱ＿ＬＨ制御回路
８０７ 制御端子
８０８ ＩＤＤＱ＿ＬＨ外部入力端子
８０９〜８１２ 第１〜第４のＩＤＤＱ＿ＬＨ端子

Claims (7)

  1. スキャンテストモード時は静止電源電流テスト用テストベクタが入力され、通常使用時は通常使用データが入力される複数のフリップフロップを有する半導体装置において、
    スキャンチェーン内の複数のフリップフロップから、テストベクタあるいは通常使用データが入力される組合せ回路と、
    前記フリップフロップに電源電圧供給配線により接続され、該フリップフロップに電源電圧を供給するフリップフロップ用電源と、
    前記組合せ回路に電源電圧供給配線により接続され、該組合せ回路に電源電圧を供給する組合せ回路用電源とを備え、
    前記フリップフロップは、
    静止電源電流テストモード時において、スキャンチェーンより入力されるテストベクタを、前記組合せ回路に対して出力するためのデータとして該フリップフロップに保持するか、もしくは前記組合せ回路に出力するか、を制御するロードホールド信号が入力されるロードホールド端子と、
    前記フリップフロップから前記組合せ回路に通常使用データを出力する通常データ出力端子と、
    スキャンチェーン内のｎ段目（ｎは整数）のフリップフロップからｎ＋１段のフリップフロップへテストベクタを出力するスキャンチェーンデータ出力端子とを有する、
    ことを特徴とする半導体装置。
  2. 請求項１記載の半導体装置を複数有する半導体装置において、
    複数の半導体装置を有する該半導体装置の内部に、制御端子より入力されるロードホールド制御信号に基づいて、各半導体装置へのロードホールド信号の入力をそれぞれ制御するロードホールド制御回路を備えた、
    ことを特徴とする半導体装置。
  3. 複数のフリップフロップと、該複数のフリップフロップの出力を入力とする組合せ回路とを有する半導体装置を検査する方法において、
    スキャンチェーン内の全てのフリップフロップへの静止電源電流テスト用テストベクタの入力が終わるまで、前記フリップフロップ内のテストベクタの値を保持するステップと、
    前記全てのフリップフロップへの次のテストベクタの入力が終了した時に、前記フリップフロップ内のテストベクタの値を次のテストベクタの値に書き換え、前記フリップフロップ内のテストベクタの値が書き換えられた後は、前記フリップフロップ内の書き換えられた後のテストベクタの値を保持するステップと、
    前記フリップフロップ内のテストベクタの値が次のテストベクタの値に書き換えられ、次のテストベクタに書き換えられる前に該フリップフロップ内に保持されていたテストベクタの値が組合せ回路に入力され、該組合せ回路の静止電源電流が静止状態になったとき、組合せ回路用外部電源端子の静止電源電流値を測定し、これを基準となる電流値と比較判定するステップとを有する、
    ことを特徴とする半導体検査方法。
  4. 複数のフリップフロップと、該複数のフリップフロップの出力を入力とする組合せ回路とを有する半導体装置を検査する方法において、
    スキャンチェーン内の全てのフリップフロップへの静止電源電流テスト用テストベクタの入力が終了するまで、前記フリップフロップ内のテストベクタの値を保持するステップと、
    前記全てのフリップフロップへの次のテストベクタの入力が終了した時に、前記フリップフロップ内のテストベクタの値を次のテストベクタの値に書き換え、前記フリップフロップ内の値が書き換えられた後は、前記フリップフロップ内の書き換えられた後のテストベクタの値を保持するステップと、
    前記フリップフロップ内のテストベクタの値が次のテストベクタの値に書き換えられ、次のテストベクタに書き換えられる前に該フリップフロップ内に保持されていたテストベクタの値が組合せ回路に入力され、組合せ回路用外部電源端子の静止電源電流が静止安定状態になるまでの間に、組合せ回路にテストベクタが入力されてから一定期間後のタイミングと、該タイミングからさらに一定期間後のタイミングにおける、２箇所以上の電源電流値を測定して傾きを算出し、これを基準となる傾きと比較判定するステップとを有する、
    ことを特徴とする半導体検査方法。
  5. 請求項３、または請求項４に記載の半導体検査方法において、
    前記フリップフロップに静止電源電流テスト用のテストベクタを入力する前に、あらかじめ、静止電源電流テスト用の各テストベクタが前記組合せ回路に入力されたときの状態遷移数を算出し、状態遷移数の低い順にテストベクタを入力する、
    ことを特徴とする半導体検査方法。
  6. 請求項３記載の半導体検査方法において、
    上記半導体装置の検査は、前記半導体集積回路の内部の各半導体装置毎に、行うものである、
    ことを特徴とする半導体検査方法。
  7. 請求項４記載の半導体検査方法において、
    上記半導体装置の検査は、前記半導体集積回路の内部の各半導体装置毎に、行うものである、
    ことを特徴とする半導体検査方法。
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