JPWO2006059688A1 - 復号装置及び通信装置 - Google Patents
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Abstract
Description
実施の形態1.
図1は、この発明の実施の形態1によるLDPC符号復号装置の構成を示すブロック図である。本実施の形態1によるLDPC符号復号装置1は、受信LLR計算部2及び復号コア部(復号手段)3から構成される。受信LLR計算部2は、LDPC(Low-Density Parity Check)符号化信号を受信し、その対数尤度比LLR(Log Likelihood Ratio)(以下、受信LLRと称する)を算出して復号コア部3に出力する。復号コア部3は、途中結果保持部4、行処理部5、列処理部6、制御部7及び復号結果判定部8から構成される。
図3は、実施の形態1によるLDPC符号復号装置の動作を示すフローチャートであり、この図に沿って動作を説明する。
先ず、受信LLR計算部2は、受信情報を入力(ステップST1)し、当該受信情報から受信LLRを算出する(ステップST2)。次に初期化ステップ(ステップST3)において、受信LLR計算部2は、算出した受信LLRを初期値zm,n (0)(:=Fn)として途中結果保持部4に設定する。このとき、制御部7は、復号の繰り返し回数iをi=1と初期化する。
先ず、復号したいLDPC符号の検査行列H(=[Hm,n])に対して、上記式(1)においてg=1のとき、行処理部5は、1列目からNg列目までの列に1を持つ行の行処理を行い、処理結果を列処理部6へ受け渡す。列処理部6では、同様に1列目からNg列目までの列処理を行い、処理結果を途中結果保持部4に保持させる。
上記実施の形態1では、受信信号に対する行処理と列処理による確率情報の算出及び更新を1ビットずつ若しくは予め定めた複数ビットずつ行うMin−Sumアルゴリズムを実現したLDPC符号復号装置を示した。これに対し、本実施の形態2によるLDPC符号復号装置は、受信信号に対する行処理と列処理による確率情報の算出及び更新を1ビットずつ若しくは予め定めた複数ビットずつ行うと共に、その行処理においてNormalized BPアルゴリズムを実行するものである。
本実施の形態2によるLDPC符号復号装置の基本的な動作の流れは、上記実施の形態1における図3のフローチャートと同様である。よって、図3に沿って動作を説明し、併せて上記実施の形態1と異なる動作について説明する。
先ず、復号したいLDPC符号の検査行列H(=[Hm,n])に対して、上記式(1)においてg=1のとき、行処理部5は、1列目からNg列目までの列に1を持つ行について上記式(9)に従う行処理を行い、処理結果を列処理部6へ受け渡す。列処理部6では、上記式(3)及び上記式(4)に従って1列目からNg列目までの列処理を行い、処理結果を途中結果保持部4に保持させる。
本実施の形態3では、受信信号に対する行処理と列処理による確率情報の算出及び更新を1ビットずつ若しくは予め定めた複数ビットずつ行うと共に、その行処理においてOffset BPアルゴリズムを実行するものである。
本実施の形態3によるLDPC符号復号装置の基本的な動作の流れは、上記実施の形態1における図3のフローチャートと同様である。よって、図3に沿って動作を説明し、併せて上記実施の形態1と異なる動作について説明する。
先ず、復号したいLDPC符号の検査行列H(=[Hm,n])に対して、上記式(1)においてg=1のとき、行処理部5は、1列目からNg列目までの列に1を持つ行について上記式(10)に従う行処理を行い、処理結果を列処理部6へ受け渡す。列処理部6では、上記式(3)及び上記式(4)に従って1列目からNg列目までの列処理を行い、処理結果を途中結果保持部4に保持させる。
この実施の形態4は、Min−Sumアルゴリズムに受信情報から減算とビットシフト演算のみで算出できる補正項による補正を行う補正型のMin−Sumアルゴリズムを復号アルゴリズムとして備えるものである。
図11は、実施の形態4によるLDPC符号復号装置の動作を示すフローチャートであり、この図に沿って動作を説明する。
先ず、受信LLR計算部2は、受信情報を入力(ステップST1)し、当該受信情報から受信LLRを算出する(ステップST2)。次に初期化ステップ(ステップST3)において、受信LLR計算部2は、算出した受信LLRを初期値zm,n (0)(:=Fn)として途中結果保持部4に設定する。このとき、制御部7は、復号の繰り返し回数iをi=1と初期化する。
先ず、ステップ1において、行処理部5は、復号したいLDPC符号の検査行列H(=[Hm,n])に対して繰り返しi回目の復号演算における行処理を行う。具体的に説明すると、上記式(11)の関係に従って1列目からN列目までの列に1を持つ行の行処理を上記式(12)を用いて行い、処理結果を途中結果保持部4に保持させる。
上記実施の形態4では、受信情報の減算及びビットシフト演算のみで算出できる補正項による補正を行う補正型のMin−Sumアルゴリズムを実現した復号装置を示した。これに対し、本実施の形態5による復号装置は、上記実施の形態4で説明した補正型のMin−Sumアルゴリズムにおける行処理結果を定数で除算した値を用いて列処理を行う除算付き補正型のMin−Sumアルゴリズムを復号アルゴリズムとして実行するものである。
本実施の形態5によるLDPC符号復号装置の基本的な動作の流れは、上記実施の形態4における図11のフローチャートと同様である。よって、図11に沿って動作を説明し、併せて上記実施の形態4と異なる動作について説明する。
先ず、ステップ1において、行処理部5は、復号したいLDPC符号の検査行列H(=[Hm,n])に対して繰り返しi回目の復号演算における行処理を行う。具体的には、上記式(11)の関係に従って1列目からN列目までの列に1を持つ行の行処理を上記式(17)を用いて行い、処理結果を途中結果保持部4に保持させる。
本実施の形態6では、上記実施の形態4で説明した補正型のMin−Sumアルゴリズムにおける行処理結果から定数で減算した値を用いて列処理を行う減算付き補正型のMin−Sumアルゴリズムを復号アルゴリズムとして実行するものである。
本実施の形態6によるLDPC符号復号装置の基本的な動作の流れは、上記実施の形態4における図11のフローチャートと同様である。よって、図11に沿って動作を説明し、併せて上記実施の形態4と異なる動作について説明する。
先ず、ステップ1において、行処理部5は、復号したいLDPC符号の検査行列H(=[Hm,n])に対して繰り返しi回目の復号演算における行処理を行う。具体的には、上記式(11)の関係に従って1列目からN列目までの列に1を持つ行の行処理を上記式(18)を用いて行い、処理結果を途中結果保持部4に保持させる。
この実施の形態7では、受信信号に対する行処理と列処理による確率情報の算出及び更新を1ビットずつ若しくは予め定めた複数ビットずつ行うと共に、その行処理において上記実施の形態4で説明した補正型のMin−Sumアルゴリズムを行うものである。
本実施の形態7によるLDPC符号復号装置の基本的な動作の流れは、上記実施の形態1における図3のフローチャートと同様である。よって、図3に沿って動作を説明する。
先ず、復号したいLDPC符号の検査行列H(=[Hm,n])に対して、上記式(1)においてg=1のとき、行処理部5は、1列目からNg列目までの列に1を持つ行の行処理を上記式(19)に従って行い、処理結果を列処理部6へ受け渡す。列処理部6では、同様に1列目からNg列目までの列処理を行い、処理結果を途中結果保持部4に保持させる。
この実施の形態8によるLDPC符号復号装置では、受信信号に対する行処理と列処理による確率情報の算出及び更新を1ビットずつ若しくは予め定めた複数ビットずつ行うと共に、その行処理において上記実施の形態5で示した除算付き補正型のMin−Sumアルゴリズムを実行するものである。
本実施の形態8によるLDPC符号復号装置の基本的な動作の流れは、上記実施の形態1における図3のフローチャートと同様である。よって、図3に沿って動作を説明する。
先ず、復号したいLDPC符号の検査行列H(=[Hm,n])に対して、上記式(1)においてg=1のとき、行処理部5は、1列目からNg列目までの列に1を持つ行の行処理を上記式(21)に従って行い、処理結果を列処理部6へ受け渡す。列処理部6では、同様に1列目からNg列目までの列処理を行い、処理結果を途中結果保持部4に保持させる。
この実施の形態9によるLDPC符号復号装置では、受信信号に対する行処理と列処理による確率情報の算出及び更新を1ビットずつ若しくは予め定めた複数ビットずつ行うと共に、その行処理において上記実施の形態6で示した減算付き補正型のMin−Sumアルゴリズムを実行するものである。
本実施の形態9によるLDPC符号復号装置の基本的な動作の流れは、上記実施の形態1における図3のフローチャートと同様である。よって、図3に沿って動作を説明する。
先ず、復号したいLDPC符号の検査行列H(=[Hm,n])に対して、上記式(1)においてg=1のとき、行処理部5は、1列目からNg列目までの列に1を持つ行の行処理を上記式(22)に従って行い、処理結果を列処理部6へ受け渡す。列処理部6では、同様に1列目からNg列目までの列処理を行い、処理結果を途中結果保持部4に保持させる。
この実施の形態10は、検査行列の全ての行に対して一定の因子α(Normalization Factor)は持たず、行ごとに決定した因子αm(Normalization Factor)を持つ復号アルゴリズムに従い復号を行うものである。
本実施の形態10によるLDPC符号復号装置の基本的な動作の流れは、上記実施の形態4における図11のフローチャートと同様である。よって、図11に沿って動作を説明する。
先ず、ステップ1において、行処理部5は、復号したいLDPC符号の検査行列H(=[Hm,n])に対して繰り返しi回目の復号演算における行処理を行う。具体的には、上記式(11)の関係に従って1列目からN列目までの列に1を持つ行の行処理を上記式(23)を用いて行い、処理結果を途中結果保持部4に保持させる。
この実施の形態11は、検査行列の全ての行に対して一定の因子β(Offset Factor)は持たず、行ごとに決定した因子βm(Offset Factor)を持つ復号アルゴリズムに従い復号を行うものである。
本実施の形態11によるLDPC符号復号装置の基本的な動作の流れは、上記実施の形態4における図11のフローチャートと同様である。よって、図11に沿って動作を説明する。
先ず、ステップ1において、行処理部5は、復号したいLDPC符号の検査行列H(=[Hm,n])に対して繰り返しi回目の復号演算における行処理を行う。具体的には、上記式(11)の関係に従って1列目からN列目までの列に1を持つ行の行処理を上記式(24)を用いて行い、処理結果を途中結果保持部4に保持させる。
図20は、この発明の実施の形態12によるLDPC符号復号装置の構成を示すブロック図である。本実施の形態12によるLDPC符号復号装置1は、図1に示す上記実施の形態1の構成と同様に、受信LLR計算部2及び復号コア部3から構成される。ここで、上記実施の形態1とは、演算列制御部17を備える点で異なる。演算列制御部17は、グループ分割に基づいて行処理部5及び列処理部6による演算対象の列を決定して、グループ分割に基づく復号処理を制御する。
先ず、行処理と列処理による確率情報の算出及び更新を1ビットずつ行う復号アルゴリズムでは、そうでないアルゴリズムよりも少ない繰り返し回数で復号を終えるのは、算出した確率情報を即座に更新して同じ繰り返し回数における次の復号演算で利用することで、確率情報の伝播が効率的に行われるからである。
グループ1(GR(1))は2k+1=1,3,5,7,・・・,Ng−1であり、kは0以上Ng未満である。
グループ2(GR(2))は2k+2=2,4,6,8,・・・,Ngであり、kは0以上Ng未満である。
グループ3(GR(3))は2k+1=Ng+1,Ng+3,Ng+5,・・・,2Ng−1であり、kはNg以上2Ng未満である。
グループG(GR(G))は、2k+2=G・Ng−2Ng+2,・・・,G・Ngであり、kは(G/2−1)・Ng以上G・Ng未満である。
図23は、実施の形態12によるLDPC符号復号装置の動作を示すフローチャートであり、この図に沿って図22に示す符号化行列を用いた復号動作を例に挙げて説明する。
先ず、復号したいLDPC符号の検査行列H(=[Hm,n])について、図22に示すように、演算列制御部17は、図中で符号Aを付したグループ1に含まれる全ての列の番号を行処理部5及び列処理部6に受け渡す。これにより、行処理部5は、グループ1に含まれる列に1を持つ行の行処理を行い、処理結果を列処理部6へ受け渡す。一方、列処理部6は、グループ1に含まれる列の列処理を行い、処理結果を途中結果保持部4に保持させる。
上記実施の形態12では、LDPC符号の構成に基づいて1列ごとにLDPC符号化行列をグループ分割するLDPC符号復号装置を示したが、本実施の形態13によるLDPC符号復号装置は、受信信号の変調方式に基づいて復号処理の対象をグループ分割するものである。
先ず、初期化ステップとして、繰り返し回数iをi=1と設定し、最大繰り返し回数をImaxと設定し、対数尤度比LLRの初期値zm,n (0)をFn(zm,n (0):=Fn)と設定する。なお、復号したいLDPC符号の検査行列Hは、2元m×n行列H=[Hm,n](nは0以上N未満の整数,mは0以上M未満の整数)であり、Hm,nをHのm行n列目要素とする。
グループ1(GR(1))は2k+1=1,3,5,7,・・・,Ng−1であり、kは0以上Ng未満である。
グループ2(GR(2))は2k+1=Ng+1,Ng+3,Ng+5,・・・,2Ng−1であり、kはNg以上2Ng未満である。
グループ(G/2)(GR(G/2))は2k−1=G・Ng−2Ng−1,・・・,G・Ng−1であり、kは(G/2−1)・Ng以上G・Ng未満である。
グループ(G/2+1)(GR(G/2+1))は2k+2=2,4,6,8,・・・,Ngであり、kは0以上Ng未満である。
グループG(GR(G))は2k+2=G・Ng−2Ng+2,・・・,G・Ngであり、kは(G/2−1)・Ng以上G・Ng未満である。
本実施の形態13によるLDPC符号復号装置の基本的な動作の流れは、上記実施の形態12における図23のフローチャートと同様である。よって、図23に沿って動作を説明する。
先ず、ステップ1において、復号したいLDPC符号の検査行列H(=[Hm,n])について、演算列制御部17は、図22で符号Aを付したMSBのみのグループ1に含まれる全ての列の番号を行処理部5及び列処理部6に受け渡す。これにより、行処理部5は、グループ1に含まれる列に1を持つ行の行処理を行い、処理結果を列処理部6へ受け渡す。列処理部6では、グループ1に含まれる列の列処理を行い、処理結果を途中結果保持部4に保持させる。
この実施の形態14は、受信信号に対する行処理と列処理による確率情報の算出及び更新を1ビットずつ若しくは予め定めた複数ビットずつ行うにあたり、符号構成に基づいて復号順序を制御するものである。
先ず、初期化ステップとして、繰り返し回数iをi=1と設定し、最大繰り返し回数をImaxと設定し、対数尤度比LLR(Log Likelihood Ratio)の初期値zm,n (0)をFn(zm,n (0):=Fn)と設定する。なお、復号したいLDPC符号の検査行列Hは、2元m×n行列H=[Hm,n](nは0以上N未満の整数,mは0以上M未満の整数)であり、Hm,nをHのm行n列目要素とする。
本実施の形態14によるLDPC符号復号装置の基本的な動作の流れは、上記実施の形態12における図23のフローチャートと同様である。よって、図23に沿って動作を説明する。
先ず、ステップ1において、復号したいLDPC符号の検査行列H(=[Hm,n])について、演算列制御部17は、列重みの最も大きい第1番目に演算を行う列の番号を行処理部5及び列処理部6に受け渡す。これにより、行処理部5は、演算列制御部17により指定された第1番目に演算を行う列に1を持つ行の行処理を行い、処理結果を列処理部6へ受け渡す。列処理部6では、第1番目に演算を行う列の列処理を行い、処理結果を途中結果保持部4に保持させる。
この実施の形態15は、受信信号に対する行処理と列処理による確率情報の算出及び更新を1ビットずつ若しくは予め定めた複数ビットずつ行うにあたり、受信信号の変調方式に基づいて復号順序を制御するものである。
本実施の形態15によるLDPC符号復号装置の基本的な動作の流れは、上記実施の形態12における図23のフローチャートと同様である。よって、図23に沿って動作を説明する。
先ず、ステップ1において、復号したいLDPC符号の検査行列H(=[Hm,n])について、演算列制御部17は、変調方式に基づいて特定した受信信号のMSBに対応する先頭の列を、第1番目に演算を行う列としてその列の番号を行処理部5及び列処理部6に受け渡す。これにより、行処理部5は、演算列制御部17により指定された第1番目に演算を行う列に1を持つ行の行処理を行い、処理結果を列処理部6へ受け渡す。列処理部6では、第1番目に演算を行う列の列処理を行い、処理結果を途中結果保持部4に保持させる。
図25は、この発明の実施の形態16による通信装置の構成を示すブロック図である。図に示すように、本実施の形態16による通信装置18は、受信復号装置(受信復号部)19と符号化送信装置(符号化送信部)20とから構成される。受信復号装置19は、図1に示した基本構成の他、符号化送信装置20により送信されたLDPC符号化信号を受信して復調する復調部21を備えている。
図28は、実施の形態16による通信装置の動作を示すフローチャートであり、この図に沿って説明する。
先ず、符号化送信装置20の符号化部22は、送信すべき情報を入力すると(ステップST1A)、LDPC符号の検査行列Hを基に求めた生成行列と入力した情報とを用いてLDPC符号化を実行し、符号化データを生成する(ステップST2A)。変調部23は、符号化部22から符号化データを入力すると、図27に示すLDPC符号のビット割り当てに従って、入力した符号化データを4PAM変調して受信復号装置19に送信する(ステップST3A)。
先ず、復号したいLDPC符号の検査行列H(=[Hm,n])に対して、上記式(26)においてg=1のとき、行処理部5は、1行目と2行目の行処理を行い、処理結果を列処理部6へ受け渡す。列処理部6では、n1列目の列処理を行い、処理結果を途中結果保持部4に保持させる。
この実施の形態17は、Shuffled BPアルゴリズムのように受信信号に対する行処理と列処理による確率情報の算出及び更新を1ビットずつ若しくは予め定めた複数ビットずつ行うアルゴリズムで復号を行うにあたり、これらの演算を並列化して実行するものである。
先ず、受信LLR計算部2は、受信情報を入力すると、当該受信情報から受信LLRを算出する。次に初期化ステップにおいて、受信LLR計算部2は、算出した受信LLRを初期値zm,n (0)(:=Fn)として途中結果保持部4に設定する。このとき、制御部7は、復号の繰り返し回数iをi=1と初期化する。
図30は、図29中の行処理部及び列処理部による復号演算を説明するためのブロック図である。この図を用いて復号演算の流れを説明する。
先ず、復号したいLDPC符号の検査行列H(=[Hm,n])に対して、上記式(1)においてg=1のとき、行処理部5−1〜5−wは、1列目の列に1を持つw行分の行に対する行処理を並列に実行し、処理結果を列処理部6へ受け渡す。
先ず、復号したいLDPC符号の検査行列H(=[Hm,n])に対して、上記式(1)においてg=1のとき、行処理部5−1〜5−wは、1列目の列に1を持つw行分の行に対する行処理を並列に実行し、処理結果を列処理部6へ受け渡す。列処理部6では、1列目の列処理を行い、処理結果を途中結果保持部4に保持させる。
この実施の形態18は、Shuffled BPアルゴリズムのように、受信信号に対する行処理と列処理による確率情報の算出及び更新を1ビットずつ若しくは予め定めた複数ビットずつ行う復号アルゴリズムで、巡回構造を持つLDPC符号を復号するにあたり符号構造に基づいて復号演算を並列に実行する。
(特徴1)
M(n)={m:Hm,n=1}(nは1以上p以下)において、互いに同じ行に1を持たない。
M(n)={m:Hm,n=1}(nはp以上2p以下)において、互いに同じ行に1を持たない。
M(n)={m:Hm,n=1}(nは2p以上3p以下)において、互いに同じ行に1を持たない。
(特徴2)
N(m)={n:Hm,n=1}(mは1以上p以下)において、互いに同じ列に1を持たない。
N(m)={n:Hm,n=1}(mはp以上2p以下)において、互いに同じ列に1を持たない。
N(m)={n:Hm,n=1}(mは2p以上3p以下)において、互いに同じ列に1を持たない。
先ず、受信LLR計算部2は、受信情報を入力すると、当該受信情報から受信LLRを算出する。次に初期化ステップにおいて、受信LLR計算部2は、算出した受信LLRを初期値zm,n (0)(:=Fn)として途中結果保持部4に設定する。このとき、制御部7は、復号の繰り返し回数iをi=1と初期化する。
図33は、実施の形態18による行処理部及び列処理部の復号演算を説明するためのブロック図である。この図を用いて復号演算の流れを説明する。
先ず、復号したいLDPC符号の検査行列H(=[Hm,n])に対して、行処理部5−1〜5−pは、1行目からp行目まで1列からp列までに関連した行処理を並列に実行し、p行目から2p行目までの1列からp列までに関連した行処理を並列に実行し、2p行目から3p行目までの1列からp列までに関連した行処理を実行して、処理結果を列処理部6へ受け渡す。
この実施の形態19は、Max−Log−MAPアルゴリズムに受信情報から減算とビットシフト演算のみで算出できる補正項による補正を行う補正型のMax−Log−MAPアルゴリズムを復号アルゴリズムとして備えるものである。
図35は、実施の形態19によるTurbo符号復号装置の動作を示すフローチャートであり、この図に沿って動作を説明する。
先ず、受信値保持部25は、受信情報として受信値Ri、P1 i、P2 iを分けて保持しておく(ステップST1)。次に初期化ステップ(ステップST2)において、繰り返し制御部30は、復号の繰り返し回数iをi=1と初期化する。
先ず、ステップ1において、メトリック計算部5は、復号したいTurbo符号に対して繰り返しi回目の復号演算におけるインタリーブのない受信値に対するメトリック計算を行う。具体的に説明すると、受信値Ri、P1 iに対し、上記式(29)で補正を行うMax−Log−MAPアルゴリズムに従ってメトリック計算を行い、処理結果を途中結果保持部27に保持させる。インタリーブのないメトリック計算を行うには、受信値Ri、P1 iを受信値保持部から呼び出す際にiを先頭から順にインクリメントして行う。
本実施の形態20では、前述した実施の形態1から実施の形態19までの復号処理を適用するシステムについて説明する。例えば、本発明に係るLDPC復号処理は、移動体通信(端末、基地局)、無線LAN、光通信、衛星通信、量子暗号装置等、通信機器全般に適用できる。具体的には、図36に示すように、LDPC符号化器31、変調器32、通信路33、復調器34、及びLDPC復号器35を含んでなるシステムを構成し、このシステムにおけるLDPC復号器35として、上記実施の形態1〜19に示す復号器を搭載し、誤り訂正を行う。
Claims (19)
- 低密度パリティ検査(Low-density Parity-check:LDPC)符号化された受信信号に対してMin−Sumアルゴリズムに従う行処理及び列処理による確率情報の算出及びその更新を1ビットずつ若しくは予め定めた複数ビットずつ実行する復号手段を備えた復号装置。
- 低密度パリティ検査(Low-density Parity-check:LDPC)符号化された受信信号に対してNormalized BP(Belief Propagation)に従う行処理及び列処理による確率情報の算出及びその更新を1ビットずつ若しくは予め定めた複数ビットずつ実行する復号手段を備えた復号装置。
- 低密度パリティ検査(Low-density Parity-check:LDPC)符号化された受信信号に対してOffset BP(Belief Propagation)に従う行処理及び列処理による確率情報の算出及びその更新を1ビットずつ若しくは予め定めた複数ビットずつ実行する復号手段を備えた復号装置。
- 低密度パリティ検査(Low-density Parity-check:LDPC)符号化された受信信号に対して、Min−Sumアルゴリズムに従う行処理及び列処理による確率情報の算出及びその更新を実行するにあたり、前記確率情報である対数尤度比を前記受信信号から算出した補正項で補正する更新式を用いて行処理における更新演算を行う復号手段を備えた復号装置。
- 復号手段は、行処理及び列処理による確率情報の算出及びその更新を1ビットずつ若しくは予め定めた複数ビットずつ実行することを特徴とする請求項4記載の復号装置。
- 復号手段は、行処理により算出される対数尤度比を所定の定数で除算して前記対数尤度比の大きさを、Sum−Productアルゴリズムによる対数尤度比の大きさと同程度に調整することを特徴とする請求項4記載の復号装置。
- 復号手段は、行処理及び列処理による確率情報の算出及びその更新を1ビットずつ若しくは予め定めた複数ビットずつ実行することを特徴とする請求項6記載の復号装置。
- 復号手段は、行処理により算出される対数尤度比から所定の定数を減算して前記対数尤度比の大きさを、Sum−Productアルゴリズムによる対数尤度比の大きさと同程度に調整することを特徴とする請求項4記載の復号装置。
- 復号手段は、行処理及び列処理による確率情報の算出及びその更新を1ビットずつ若しくは予め定めた複数ビットずつ実行することを特徴とする請求項8記載の復号装置。
- 低密度パリティ検査(Low-density Parity-check:LDPC)符号化された受信信号に対してNormalized BP(Belief Propagation)に従う行処理及び列処理による確率情報の算出及びその更新を実行する復号手段を備え、
前記復号手段は、行処理を実行する行処理部と、列処理を実行する列処理部とを有し、
前記行処理部は、対数尤度比の更新演算を実行する比較部と、前記比較部による更新演算結果を定数(Normalization Factor)で除算して、前記対数尤度比の大きさを、Sum−Productアルゴリズムによる対数尤度比の大きさと同程度に調整する除算部と、受信信号の変調方式に依存したビット誤り率及び/又はLDPC符号の検査行列の行重みに応じて決定した行ごとの定数(Normalization Factor)を予め記憶し、前記行処理部が行処理を実行する行に対応する前記定数を前記行処理部に出力する除算定数選択部とを有してなる復号装置。 - 低密度パリティ検査(Low-density Parity-check:LDPC)符号化された受信信号に対してOffset BP(Belief Propagation)に従う行処理及び列処理による確率情報の算出及びその更新を実行する復号手段を備え、
前記復号手段は、行処理を実行する行処理部と、列処理を実行する列処理部とを有し、
前記行処理部は、対数尤度比の更新演算を実行する比較部と、前記比較部による更新演算結果を定数(Offset Factor)で減算して、前記対数尤度比の大きさを、Sum−Productアルゴリズムによる対数尤度比の大きさと同程度に調整する減算部と、受信信号の変調方式に依存したビット誤り率及び/又はLDPC符号の検査行列の行重みに応じて決定した行ごとの定数(Offset Factor)を予め記憶し、前記行処理部が行処理を実行する行に対応する前記定数を前記行処理部に出力する減算定数選択部とを有してなる復号装置。 - 低密度パリティ検査(Low-density Parity-check:LDPC)符号化された受信信号に対して行処理及び列処理による確率情報の算出及びその更新を1ビットずつ若しくは予め定めた複数ビットずつ実行する復号手段を備え、
前記復号手段は、行処理を実行する行処理部と、受信信号の変調方式に依存したビット誤り率又はLDPC符号の検査行列の構成に応じて複数の列からなるグループ分割する演算列制御部と、前記グループごとに列処理演算を実行する列処理部とを有してなる復号装置。 - 演算列制御部は、同じグループに属す列同士の行インデックスの集合に同じ行を含まないようにグループ分割することを特徴とする請求項12記載の復号装置。
- 低密度パリティ検査(Low-density Parity-check:LDPC)符号化された受信信号に対し、受信信号の変調方式に依存したビット誤り率又はLDPC符号の検査行列の構成に応じた復号順序に従って、行処理及び列処理による確率情報の算出及びその更新を1ビットずつ若しくは予め定めた複数ビットずつ実行する復号手段を備えた復号装置。
- 復号手段は、LDPC符号の検査行列において同じ列に1を持つ行ごとに並列に行処理を実行することを特徴とする請求項14記載の復号装置。
- 復号手段は、巡回構造を有するLDPC符号に対し、当該巡回構造の単位構造に応じて復号処理を並列に実行することを特徴とする請求項14記載の復号装置。
- LDPC符号の符号化を行う符号化部と、当該LDPC符号の構成に適応した変調信号点の割り当てを行う変調部とを有してなる符号化送信部と、
前記符号化送信部から受信した変調信号の復調を行う復調部と、前記LDPC符号の構成に基づく順序制御に従って復号処理を実行する復号手段とを有してなる受信復号処理部とを備えた通信装置。 - 復号手段は、受信信号の変調信号点に基づく順序制御に従って、受信信号に対する行処理と列処理による確率情報の算出及び更新を1ビットずつ若しくは予め定めた複数ビットずつ実行することを特徴とする請求項17記載の通信装置。
- Turbo符号化された受信信号に対して、Max−Log−MAPアルゴリズムに従うメトリック計算による確率情報であるメトリック値の算出及びその更新を実行するにあたり、前記メトリック値を前記受信信号から算出した補正項で補正する更新式を用いてメトリック計算における更新演算を行う復号手段を備えた復号装置。
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Families Citing this family (41)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4492352B2 (ja) * | 2005-01-05 | 2010-06-30 | 日本電気株式会社 | 復号装置及びその方法並びにプログラム |
US7562279B2 (en) * | 2005-05-20 | 2009-07-14 | Mitsubishi Electric Research Laboratories, Inc. | 2D-normalized min-sum decoding for ECC codes |
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WO2007007801A1 (ja) | 2005-07-13 | 2007-01-18 | Mitsubishi Electric Corporation | 通信装置および復号方法 |
KR100804793B1 (ko) * | 2005-10-07 | 2008-02-20 | 삼성전자주식회사 | 저밀도 패러티 검사 복호기에서의 검사 노드 갱신 방법 |
US7647548B2 (en) * | 2006-07-31 | 2010-01-12 | Agere Systems Inc. | Methods and apparatus for low-density parity check decoding using hardware-sharing and serial sum-product architecture |
US7644339B2 (en) * | 2006-10-02 | 2010-01-05 | Broadcom Corporation | Overlapping sub-matrix based LDPC (low density parity check) decoder |
US8418023B2 (en) | 2007-05-01 | 2013-04-09 | The Texas A&M University System | Low density parity check decoder for irregular LDPC codes |
CN101689865B (zh) * | 2007-07-04 | 2012-10-24 | Nxp股份有限公司 | 置乱式ldpc解码 |
JP4823176B2 (ja) * | 2007-08-31 | 2011-11-24 | パナソニック株式会社 | 復号方法及び復号装置 |
JP4487212B2 (ja) | 2007-10-19 | 2010-06-23 | ソニー株式会社 | 復号装置および方法、送受信システム、受信装置および方法、並びにプログラム |
JP4487213B2 (ja) | 2007-10-19 | 2010-06-23 | ソニー株式会社 | 復号装置および方法、並びにプログラム |
KR101077552B1 (ko) | 2007-12-14 | 2011-10-28 | 한국전자통신연구원 | 복수의 기본 패리티 검사행렬을 이용한 저밀도 패리티 검사부호의 복호화 장치 및 그 방법 |
WO2009078653A2 (en) * | 2007-12-17 | 2009-06-25 | Electronics And Telecommunications Research Institute | Preprocessing apparatus and method for group-based decoding |
KR20090065411A (ko) * | 2007-12-17 | 2009-06-22 | 한국전자통신연구원 | 그룹 단위 복호화를 위한 전처리 장치 및 그 방법 |
US8627165B2 (en) * | 2008-03-24 | 2014-01-07 | Micron Technology, Inc. | Bitwise operations and apparatus in a multi-level system |
US8572332B2 (en) * | 2008-03-28 | 2013-10-29 | Qualcomm Incorporated | De-interleaving mechanism involving a multi-banked LLR buffer |
KR101526317B1 (ko) | 2008-05-09 | 2015-06-11 | 삼성전자주식회사 | 계층적 디코딩 장치 |
US20100169735A1 (en) * | 2008-12-31 | 2010-07-01 | Texas Instruments Incorporated | Low density parity check code row update instruction |
US8572460B2 (en) * | 2009-03-17 | 2013-10-29 | Broadcom Corporation | Communication device employing binary product coding with selective additional cyclic redundancy check (CRC) therein |
JP4545217B1 (ja) | 2009-04-03 | 2010-09-15 | 三菱電機株式会社 | 復号装置および復号方法 |
JP5489552B2 (ja) * | 2009-06-19 | 2014-05-14 | 三菱電機株式会社 | 復号方法及び復号装置 |
EP2482464B1 (en) * | 2009-09-25 | 2019-01-23 | Panasonic Intellectual Property Corporation of America | Encoding apparatus, decoding apparatus, encoding method, decoding method, and communication system |
JP5434454B2 (ja) * | 2009-10-08 | 2014-03-05 | 富士通株式会社 | 復号化装置 |
TWI380598B (en) * | 2010-05-18 | 2012-12-21 | Univ Nat Taiwan | Programmable ldpc code decoder and decoding method thereof |
US8615703B2 (en) | 2010-06-04 | 2013-12-24 | Micron Technology, Inc. | Advanced bitwise operations and apparatus in a multi-level system with nonvolatile memory |
US11336303B2 (en) | 2010-06-04 | 2022-05-17 | Micron Technology, Inc. | Advanced bitwise operations and apparatus in a multi-level system with nonvolatile memory |
US9131238B2 (en) * | 2010-06-18 | 2015-09-08 | The Trustees Of Princeton University | System and method for lossy source-channel coding at the application layer |
CN101917248A (zh) * | 2010-07-20 | 2010-12-15 | 北京全路通信信号研究设计院 | 一种列控报文处理方法、装置和系统 |
JP5365601B2 (ja) * | 2010-09-30 | 2013-12-11 | 株式会社Jvcケンウッド | 復号装置および復号方法 |
JP5310701B2 (ja) * | 2010-10-29 | 2013-10-09 | 株式会社Jvcケンウッド | 復号装置および復号方法 |
JP5790029B2 (ja) * | 2011-03-01 | 2015-10-07 | ソニー株式会社 | 復号装置、復号方法、およびプログラム |
JP5631846B2 (ja) * | 2011-11-01 | 2014-11-26 | 株式会社東芝 | 半導体メモリ装置および復号方法 |
JP5772622B2 (ja) * | 2012-01-20 | 2015-09-02 | 株式会社Jvcケンウッド | 復号装置および復号方法 |
US9621187B2 (en) * | 2012-03-28 | 2017-04-11 | Intel Corporation | Processing elementary check nodes of an iterative decoder |
US8885766B2 (en) * | 2012-09-11 | 2014-11-11 | Inphi Corporation | Optical communication interface utilizing N-dimensional double square quadrature amplitude modulation |
EP3082267A4 (en) | 2013-12-09 | 2017-08-16 | Mitsubishi Electric Corporation | Error-correction decoding device |
TWI583141B (zh) * | 2016-05-12 | 2017-05-11 | 國立清華大學 | 低密度奇偶檢查碼的解碼方法與解碼器 |
CN106059596B (zh) * | 2016-06-24 | 2019-05-14 | 中山大学 | 以二元bch码为成份码的分组马尔可夫叠加编码方法及其译码方法 |
CN106330203B (zh) * | 2016-08-26 | 2019-12-31 | 晶晨半导体(上海)股份有限公司 | 一种ldpc的解码方法 |
US10419027B2 (en) * | 2016-10-13 | 2019-09-17 | Qualcomm Incorporated | Adjusted min-sum decoder |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003204272A (ja) * | 2002-01-08 | 2003-07-18 | Sony Corp | 軟出力復号装置及び軟出力復号方法、並びに復号装置及び復号方法 |
WO2004010588A1 (en) * | 2002-07-19 | 2004-01-29 | Samsung Electronics Co., Ltd. | Appartaus and method for reducing bit error rates (ber) and frame error rates (fer) using turbo decoding in a digital communication system |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6633856B2 (en) | 2001-06-15 | 2003-10-14 | Flarion Technologies, Inc. | Methods and apparatus for decoding LDPC codes |
US6829308B2 (en) * | 2002-07-03 | 2004-12-07 | Hughes Electronics Corporation | Satellite communication system utilizing low density parity check codes |
US20040109507A1 (en) * | 2002-12-06 | 2004-06-10 | Ido Kanter | Sequential decoding of parity check codes |
JP2004274186A (ja) | 2003-03-05 | 2004-09-30 | Sony Corp | 誤り訂正符号の復号評価方法及び装置 |
US20080109698A1 (en) * | 2006-07-25 | 2008-05-08 | Legend Silicon | Hybrid min-sum decoding apparatus with low bit resolution for ldpc code |
-
2005
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Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003204272A (ja) * | 2002-01-08 | 2003-07-18 | Sony Corp | 軟出力復号装置及び軟出力復号方法、並びに復号装置及び復号方法 |
WO2004010588A1 (en) * | 2002-07-19 | 2004-01-29 | Samsung Electronics Co., Ltd. | Appartaus and method for reducing bit error rates (ber) and frame error rates (fer) using turbo decoding in a digital communication system |
Non-Patent Citations (5)
Title |
---|
JPN6009046317, Juntan Zhang & Marc Fossorier, "Shuffled Belief Propagation Decoding", Signals,Systems and Computers,2002.Conference Record of theThirty−Conference on, 20021103, Volume 1, pp.8−15, IEEE * |
JPN6009046319, Farhad Zarkeshvari Amir H. Banihashemi, "On Implementation of Min−Sumalgorithm for Decoding Low−Density Parity−Check (LDPC) Codes", GlobalTelecommunications Conference,2002. GLOBECOM’02.IEEE, 20021117, Volume 2, pp.1349−1353, IEEE * |
JPN6009046320, Marc P.C. Fossorier & Miodrag Mihaljevic & Hideki Imai, "ReducedComplexity Iterative Decoding of Low−Density Parity Check Codes Basedon Belief Propagation", IEEE Transactions on Communications, 199905, Vol.47 No.5, pp.673−680, IEEE * |
JPN6009046321, Jinghu Chen & Marc P.C.Fossorier, "Density Evolution for BP−BasedDecoding Algorithms of LDPC Codes and Their Quantized Versions", GlobalTelecommunications Conference,2002. GLOBECOM’02.IEEE, 20021117, Volume 2, pp.1378−1382, IEEE * |
JPN6010049309, W.K.Leung et.al., "Efficient implementation technique of LDPC decoder", Electronics Letters, 2001, Vol.37 No.20, pp.1231−1232, US, IEEE * |
Also Published As
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