JPWO2006049085A1 - 静電チャック装置 - Google Patents

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Abstract

被処理基板の除電を適正かつ速やかに行うことができる静電チャック装置を提供する。支持台１２の表面で被処理基板Ｗを静電的に吸着する静電チャック装置１１において、支持台１２の表面に臨む除電用電極１６と、除電用のグランド電位１９と、これら除電用電極１６とグランド電位１９との間に接続された除電用抵抗１７とを含む除電回路を構成する。除電用抵抗１７は、支持台１２表面の絶縁層１３よりも低抵抗とし、静電チャック動作時は被処理基板Ｗの電位を保持し、静電チャック解除時は被処理基板Ｗの電位をグランド電位１９へ逃がすことができる抵抗値に設定される。この構成により、被処理基板Ｗの除電を適正かつ速やかに行うことが可能となる。

Description

本発明は、例えば半導体製造プロセスに用いられる静電チャック装置に関する。
従来より、例えば、半導体ウェーハ等の被処理基板を真空処理するに際しては、当該基板を真空槽内に固定するのに静電チャックが用いられている。この種の静電チャックは、基板を支持する支持台の上に絶縁層（誘電層）が設けられており、この絶縁層を挟んで支持台と基板との間に電圧が印加されることにより発生する静電力によって基板を吸着する機構を備えている。
静電チャック機構は、主に単極型と双極型とがある。図１０に、双極型の静電チャック機構を備えた従来の静電チャック装置１の構成を概略的に示す。
図１０を参照して、支持台２の上面には、半導体基板Ｗが載置される絶縁層３が形成されている。支持台２の内部には、絶縁層３上に載置される半導体基板Ｗの裏面と対向するように、複数枚のチャック用電極４Ａ，４Ａ，４Ｂ，４Ｂがそれぞれ配置されている。
支持台２の上面に半導体基板Ｗが載置され、各チャック用電極４Ａ，４Ｂにそれぞれ所定の正電位源５Ａ及び負電位源５Ｂが接続されると、半導体基板Ｗの裏面は、図１０に示した極性で帯電する。その結果、絶縁層３を介して各チャック用電極４Ａ，４Ｂとの間で静電力が発生することにより、半導体基板Ｗは、支持台２の上面に吸着保持される。
一方、支持台２から半導体基板Ｗを離脱する際は、図１１に示すように各チャック用電極４Ａ，４Ｂをそれぞれグランド電位に接続して除電し、半導体基板Ｗとチャック用電極４Ａ，４Ｂとの間の静電力を消失させる。その後、リフターピン（図示略）で半導体基板Ｗの裏面を突き上げ、搬送ロボット（図示略）を介して当該半導体基板Ｗを次工程へ搬送するようにしている。
ここで、チャック用電極４Ａ，４Ｂは一般に低抵抗の物質（カーボン、アルミニウム、銅等）で構成されているので、これらチャック用電極４Ａ，４Ｂへの電圧供給を遮断した後グランド電位に接続すると、チャック用電極４Ａ，４Ｂの除電は瞬時に完了する。これに対し、帯電した半導体基板Ｗは、高抵抗の絶縁層３が介在しているために、積極的に電荷を逃すことができず、絶縁層３の抵抗値によって除電に時間がかかる。
したがって、チャック用電極４Ａ，４Ｂをグランド電位に接続した後においても、半導体基板Ｗの裏面と絶縁層３との間に静電的な吸着作用が存在する場合があり、これが原因で上記リフターピンの突き上げによる基板Ｗの破損や搬送ミスが発生するおそれがある。
また、リフターピンを金属製とし、これをグランド電位に接続して、基板Ｗ裏面の突き上げ時に残留する基板電荷を逃がす構成も採用可能であるが、基板Ｗに残留する電荷の大きさによっては、リフターピンの当接時にアークが発生し、これが原因で基板裏面に放電痕が生じたり、基板上の素子にダメージを与える場合がある。
このような問題を解決するために、従来の基板除電方法として、逆電圧による除電、プラズマによる除電、絶縁層３の温度上昇による除電、等が提案されている。
逆電圧による除電は、チャック用電極４Ａ，４Ｂに逆電位を与えて、半導体基板Ｗに残留する電荷を消失させる手法である。
プラズマによる除電は、図１２に模式的に示すように、チャック用電極４Ａ，４Ｂをグランド電位に接続した後、プロセス室内にプラズマを発生させ、このプラズマを介して基板Ｗの除電を行う方法である（例えば下記特許文献１参照）。
そして、絶縁層３の温度上昇による除電は、絶縁層３を昇温してその比抵抗値を低下させ、半導体基板Ｗの除電を促す手法である。
特開２００４−１４８６８号公報
しかしながら、逆電圧による除電では、誘電層（絶縁層３）の除電を加速する効果はあるものの、基板の帯電を除去することができないという問題がある。
また、プラズマによる除電では、プラズマを使用できないプロセスには適用できないこと、基板裏面中央部の除電効果が少ないこと、除電用の電極（アース）が常にプロセス室に臨んでいるため成膜材料が付着したりスパッタによる電極の劣化が発生し、頻繁に再生メンテナンスを行う必要がある等、多くの問題を有している。
更に、絶縁層３の温度上昇による除電では、絶縁層３の昇温操作に伴って基板温度も上昇するため、基板Ｗの種類によっては素子劣化を招くおそれがある。また、絶縁層３の昇温に時間がかかるという問題もある。
本発明は上述の問題に鑑みてなされ、プロセスの種類に関係なく被処理基板の除電処理を適正かつ速やかに行うことができる静電チャック装置を提供することを課題とする。
以上の課題を解決するに当たり、本発明の静電チャック装置は、支持台の表面に臨む除電用電極と、除電用電位と、これら除電用電極と除電用電位との間に接続された除電用抵抗とを含む除電回路を備えたことを特徴とする。
上記構成の除電回路において、除電用電極は、支持台の上に載置された被処理基板の裏面に常に接触する。除電用電極は除電用抵抗を介して除電用電位（例えばグランド電位）に接続されている。除電用抵抗は、支持台表面の絶縁層よりも低抵抗とするとともに、静電チャック動作時は被処理基板の電位を保持し、静電チャック解除時は被処理基板の電位を除電用電位へ逃がすことができる抵抗値に設定されている。この抵抗値は、静電チャック時の印加電圧やプロセス条件等に応じて適宜設定することができる。
本発明によれば、除電用電極が常に被処理基板に接触した状態にあり、また、除電用電極と除電用電位との間に適切な除電用抵抗を介在させているので、被処理基板の除電時にアーク等の異常放電を引き起こすことなく、適正に基板の除電処理を行うことができる。また、チャック用電極をグランド電位に接続した時点で基板の除電作用が得られ、除電効率も高いので除電処理を速やかに行うことが可能となる。
除電用電極の形成位置は特に限定されないが、支持台の表面周縁や、チャック用電極の間を介して支持台の表面に臨ませる構成が好適である。また、除電用電極の形態は、支持台表面に薄膜プロセスにて形成した導体膜や、金属突起等、所期の静電チャック機能を損なわない範囲で選定可能である。
除電用電位は、グランド電位のほかに、被処理基板に帯電している電荷と異極性の電荷を供給できる所定の電源電位であってもよい。
除電用抵抗は、除電用電極から除電用電位に至る抵抗成分で、抵抗素子の介装だけに限らず、配線材料のもつ配線抵抗成分で当該除電用抵抗を構成するようにしてもよい。また、抵抗素子は、固定抵抗に限らず、可変抵抗とすることも可能である。
除電用抵抗を可変抵抗で構成する場合、静電チャック時は被処理基板の電位のリークを抑制するために高抵抗側に設定し、除電時は速やかに基板電位を除去するために低抵抗側に設定する。なお、本発明の除電回路として、除電用電極と除電用電位との間を電気的に接続／遮断するスイッチ手段を含んだ構成とした場合にも同様な効果が得られ、静電チャック時はスイッチをオフとして基板電位のリークを防ぎ、スイッチオンにより基板の除電を速やかに行うことが可能となる。
以上述べたように、本発明の静電チャック装置によれば、被処理基板の除電処理を適正かつ速やかに行うことができる。従って、被処理基板の残留電荷を原因とする離脱時の搬送ミスや破損を防止でき、スループット及び生産性の向上を図ることができる。
本発明の第１の実施の形態による静電チャック装置１１の概略構成図である。 除電用電極１６の先端１６Ａの構成例を示す要部拡大図である。 チャック用電極１４Ａ，１４Ｂ間に配置される除電用電極１６の一形態を示す図である。 チャック用電極１４Ａ，１４Ｂ間に配置される除電用電極１６の他の形態を示す図である。 本発明の第２の実施の形態による静電チャック装置２１の概略構成図である。 本発明の第３の実施の形態による静電チャック装置３１の概略構成図である。 本発明の第４の実施の形態による静電チャック装置４１の概略構成図である。 本発明の第５の実施の形態による静電チャック装置５１の概略構成図である。 本発明の第６の実施の形態による静電チャック装置６１の概略構成図である。 従来の静電チャック装置の概略構成図である。 従来の静電チャック装置における基板除電方法を説明する図である。 従来の静電チャック装置における他の基板除電方法を説明する図である。
符号の説明
１１，２１，３１，４１，５１，６１ 静電チャック装置
１２ 支持台
１３ 絶縁層
１４，１４Ａ，１４Ｂ チャック用電極
１５，１５Ａ，１５Ｂ チャック用電位源
１６，５２ 除電用電極
１７，２７ 除電用抵抗
１９，４９ 除電用電位
３８ スイッチ
５３ 付勢部材
６２ リフトピン（除電用電極）
６３ 昇降ユニット
以下、本発明の各実施の形態について図面を参照して説明する。なお、本発明は以下の実施の形態に限定されることはなく、本発明の技術的思想に基づいて種々の変形が可能である。
（第１の実施の形態）
図１は、本発明の第１の実施の形態による静電チャック装置１１の構成を示す概略図である。本実施の形態の静電チャック装置１１は、主として、半導体基板Ｗを支持する支持台１２と、支持台１２の上面に形成された絶縁層（誘電層）１３と、絶縁層１３を介して半導体基板Ｗの表面と対向するように支持台１２の内部に配置された複数のチャック用電極１４Ａ，１４Ｂと、支持台１２の表面に臨み半導体基板Ｗの裏面に接触する除電用電極１６とを備えている。
支持台１２は、セラミック等の絶縁性材料でなり、図示しない真空チャンバ等のプロセス室内部に設置されている。絶縁層１３は、本実施の形態ではＰＢＮ（パイロリティックボロンナイトライド）、ＡｌＮ（アルミナイトライド）等で形成されているが、勿論これ以外の絶縁材料で構成することも可能である。なお、絶縁層１３は、支持台１３の上面の一部領域に限らず、支持台１２の上面全域に形成されていてもよい。
チャック用電極１４Ａ，１４Ｂは、カーボン、アルミニウム、銅等の低抵抗材料で構成されており、一方のチャック用電極１４Ａは正電位源１５Ａに接続され、他方のチャック用電極１４Ｂは負電位源１５Ｂに接続されている。これらチャック用電極１４Ａ，１４Ｂと電位源１５Ａ，１５Ｂとの間にはそれぞれスイッチ１８Ａ，１８Ｂが設けられており、半導体基板Ｗの除電時は、これらスイッチ１８Ａ，１８Ｂがグランド電位側に切り替わるように構成されている。
除電用電極１６は、支持台１２の周縁に設けられており、その先端が半導体基板Ｗの裏面に接触するように支持台１２の表面に臨んでいる。除電用電極１６の形成部位は、支持台１２の周縁全域でもよいし、支持台１２の周縁に沿って複数、等角度位置あるいは不等角度位置に設けられてもよい。
ここで図２Ａに示すように、除電用電極１６の先端１６Ａは、支持台１２の周縁上面部の所定範囲にわたって形成されている。これにより、半導体基板Ｗの裏面との接触面積を大きくすることができる。また、図２Ｂ，Ｃに示すように、半導体基板Ｗのサイズ（径）が支持台１２の上面サイズよりも大きい場合と小さい場合の何れにおいても、電極先端１６Ａが基板Ｗ裏面に適正に接触するようになる。
除電用電極１６の形成位置は支持台１２の周縁に限らず、例えば図３及び図４に示すように、チャック用電極１４Ａ，１４Ｂ間に除電用電極１６が位置するようにしてもよい。この場合、除電用電極１６は、支持台１２の内部のチャック用電極１４Ａ，１４Ｂの間を介して絶縁層１３の表面に臨むように形成される。また、除電用電極１６の先端の形態としては、図３に示す点状や、図４に示す線状等、何れの形態も適用可能である。なおチャック用電極１４Ａ，１４Ｂは、図３では櫛形構造とし、図４では扇形形状とした。
除電用電極１６の構成材料は特に限定されないが、金属等の低抵抗材料が好ましい。また、除電用電極１６の形成形態としては、支持台１２の周縁（及びその上面一部）に薄膜プロセスで形成した導体膜や、バルク部品等が適用可能である。本実施の形態では、銅薄膜で除電用電極１６を形成している。
そして、この除電用電極１６は、除電用抵抗１７を介して、除電用電位としてのグランド電位１９に接続されている。除電用抵抗１７は、静電チャック時においては半導体基板Ｗに帯電した電荷のリークを抑制し、半導体基板Ｗの除電時においては半導体基板Ｗに帯電した電荷をグランド電位へ逃がすことができる抵抗値に設定されている。
この除電用抵抗１７の抵抗値は、チャック電位（電位源１５Ａ，１５Ｂへの供給電位）、基板Ｗとチャック用電極１４Ａ，１４Ｂとの間の離間距離、チャック用電極１４Ａ，１４Ｂの電極面積、配置数、半導体基板Ｗに対するプロセス条件等に応じて適宜設定されるが、何れの場合にも、絶縁膜１３よりも低抵抗とする必要がある。一例を挙げると、チャック電位が３６００Ｖの場合、除電用抵抗１７は１ｋΩ以上、より好ましくは０．５ＭΩ程度の抵抗値に設定される。
なお、これら除電用電極１６、除電用抵抗１７及びグランド電位１９によって、本発明の「除電回路」が構成される。
以上のように構成される本実施の形態の静電チャック装置１１においては、支持台１２の上面に載置した半導体基板Ｗを吸着保持する場合、スイッチ１８Ａ，１８Ｂを正電位源１５Ａ、負電位源１５Ｂにそれぞれ切り替え、チャック用電極１４Ａ，１４Ｂに所定の正電位及び負電位をそれぞれ印加する。これにより、絶縁層１３を介して各チャック用電極１４Ａ，１４Ｂと対向する半導体基板Ｗ裏面の各領域には、静電誘導によりそれぞれ負電荷及び正電荷が分極し帯電する。その結果、半導体基板Ｗと支持台１２との間に静電的な吸着力が発生し、半導体基板Ｗが支持台１２上に保持される。
このとき、除電用電極１６が半導体基板Ｗの裏面に接触しているので、基板電位がグランド電位１９側にリークするおそれがあるが、除電用抵抗１７を上述のように適切に調整することにより、当該リークを抑制することができる。
また、除電用電極１６が半導体基板Ｗの裏面に接触しているので、除電用抵抗１７を介してグランド電位１９から半導体基板Ｗへ負電荷の供給が行われ、半導体基板Ｗの吸着力増大に寄与する。このような効果は、チャック用電極を単極とし半導体基板をマイナスに帯電させる場合に、特に顕著となる。
一方、半導体基板Ｗに対する所定のプロセス（例えば成膜あるいはエッチング）が完了し、半導体基板Ｗを支持台１２から離脱させる際は、半導体基板Ｗを除電し支持台１２との間の吸着力を解除する必要がある。
そこで本実施の形態では、スイッチ１８Ａ，１８Ｂをそれぞれグランド電位側に切り替えてチャック用電極１４Ａ，１４Ｂを除電した後、半導体基板Ｗを主に除電用電極１６を介して除電する。即ち、スイッチ１８Ａ，１８Ｂを切り替えるだけで、半導体基板Ｗの除電が速やかに行われる。その後、リフターピン（図示略）を介して半導体基板Ｗを上方へリフトし、所定の搬送ロボット（図示略）により次工程へ搬送される。
したがって、本実施の形態によれば、半導体基板Ｗの除電を適正に行うことができるので、半導体基板Ｗの離脱時における搬送ミスや破損を防止することができる。また、除電回路自体を非常に簡素に構成できるので、静電チャック装置１１を低コストに製造することができる。また、除電のための特別な処理操作を必要としないのでプロセスのスループットあるいは生産性を低下させずに、半導体基板Ｗの離脱操作を行うことができる。
更に、除電用電極１６が半導体基板Ｗの裏面に常に接触する形態であり、かつ、除電用電極１６とグランド電位との間に除電用抵抗１７を介在させているので、半導体基板Ｗの除電時にアーク等の異常放電の発生を抑えることができる。これにより半導体基板Ｗの保護を図ることができる。
（第２の実施の形態）
図５は、本発明の第２の実施の形態による静電チャック装置２１の概略構成図である。なお、図において上述の第１の実施の形態と対応する部分については同一の符号を付し、その詳細な説明は省略するものとする。
本実施の形態の静電チャック装置２１は、支持台１２の表面に臨む除電用電極１６が、支持台１２の周縁だけでなく、支持台１２上面の内央部にも配置されている。この支持台１２上面の内央部に配置される除電用電極１６は、支持台１２の内部に配置された複数のチャック用電極１４Ａ，１４Ｂの間を介して形成されており、その先端が図３，図４に示したように、電極１４Ａ，１４Ｂ間に点状または線状の形態で、絶縁膜１３の上面に露出している。
この構成により、半導体基板Ｗの除電時、基板Ｗのほぼ全面において均一な除電効果を得ることができ、除電効率の向上と除電時間の短縮化を図ることが可能となる。
また、本実施の形態の静電チャック装置２１は、除電回路を構成する除電用抵抗２７が可変抵抗で構成されている。この除電用抵抗２７は、静電チャック時は半導体基板Ｗの電位のリークを抑制するために高抵抗側に設定され、除電時は速やかに基板電位を除去するために低抵抗側に設定されるようになっている。
従って、この構成により半導体基板Ｗの吸着力をより高めることができるとともに、除電の効率を高め、除電時間の大幅な短縮を図ることができるようになる。また、半導体基板Ｗに対するプロセスの条件に応じて、除電用抵抗２７を適宜調整できるので、プロセス毎に異なる好適なチャック電位を半導体基板Ｗに対して供給できるようになる。
（第３の実施の形態）
図６は、本発明の第３の実施の形態による静電チャック装置３１の概略構成図である。なお、図において上述の第１の実施の形態と対応する部分については同一の符号を付し、その詳細な説明は省略するものとする。
本実施の形態の静電チャック装置３１は、除電用抵抗１７とグランド電位１９との間にスイッチ３８を介装して、半導体基板Ｗ用の除電回路を構成している。このスイッチ３８は、本発明の「スイッチ手段」に対応し、機械式のスイッチ部材やトランジスタ等の電子回路で構成することができる。
本実施の形態によれば、除電用電極１６と除電用電位（グランド電位）１９との間を電気的に接続／遮断するスイッチ３８を設けることにより、静電チャック時はスイッチ３８をオフとして基板電位のリークを防ぎ、スイッチ３８のオンにより基板Ｗの除電を速やかに行うことが可能となる。これにより、除電用抵抗１７の低抵抗化が図れるとともに、例えばＲＦプラズマ処理など半導体基板Ｗの帯電電位が重要となるプロセスに対し悪影響を及ぼす可能性を排除できる。また、除電用抵抗１７の設置により、除電用電極１６と半導体基板Ｗとの間におけるアークの発生を抑制できる。
（第４の実施の形態）
図７は、本発明の第４の実施の形態による静電チャック装置４１の概略構成図である。なお、図において上述の第１の実施の形態と対応する部分については同一の符号を付し、その詳細な説明は省略するものとする。
本実施の形態の静電チャック装置４１は、支持台１２の内部に配置されたチャック用電極１４に対してスイッチ１８を介して正電位源１５が接続される例において、半導体基板Ｗに帯電する電荷と異符号の電位を供給する正電位源４９を除電用電位として除電回路を構成した例を示している。
この構成によれば、半導体基板Ｗの除電時、正電位源４９によって半導体基板Ｗの除電を積極的に行うことが可能となるので、半導体基板Ｗの除電効率の向上を図ることができるとともに、上述の第１の実施の形態と同様な効果を得ることができる。
除電用の正電位源４９は、半導体基板Ｗの帯電電位に応じて設定できる。また、この正電位源４９を可変電位源で構成すれば、半導体基板Ｗの種類に応じて最適な除電電位を付与することができる。なお勿論、チャック用電極１４に対する供給電位源が負電源の場合は、除電用の電位源４９は負電位源で構成される。
（第５の実施の形態）
図８は、本発明の第５の実施の形態による静電チャック装置５１の概略構成図である。なお、図において上述の第１，第３の実施の形態と対応する部分については同一の符号を付し、その詳細な説明は省略するものとする。
本実施の形態の静電チャック装置５１においては、支持台１２の面内複数箇所に形成された貫通孔５４に、支持台１２の表面に載置された半導体基板Ｗの裏面に当接する除電用電極５２がそれぞれ収容されている。これらの除電用電極５２は、それぞれコイルバネ状の付勢部材５３を介して、貫通孔５４の下端側に取り付けられた接続端子５５に接続されている。これらの除電用電極５２、付勢部材５３および接続端子５５はそれぞれ金属等の導電性材料からなる。
本実施の形態では、上述の第３の実施の形態と同様に、除電用抵抗１７とグランド電位１９との間にスイッチ３８を介装して半導体基板Ｗ用の除電回路を構成している。除電用抵抗１７は、上述した除電用電極５２に連絡する各々の接続端子５５に接続されている。
以上のように構成される本実施の形態の静電チャック装置５１において、除電用電極５２は、付勢部材５３の付勢力を受けて、支持台１２の表面に載置された半導体基板Ｗの裏面に常に接触している。付勢部材５３の付勢力は、半導体基板Ｗの自重よりも十分に低い付勢力に設定されている。従って、チャック用電極１４Ａ，１４Ｂによる半導体基板Ｗのチャック力に影響を与えることはない。
本実施の形態の静電チャック装置においても同様に、半導体基板Ｗに対する静電チャック力の解除時は、スイッチ１８Ａ，１８Ｂをグランド電位側に切り替えてチャック用電極１４Ａ，１４Ｂを除電するとともに、除電用のスイッチ３８を閉成する。この除電用のスイッチ３８を閉成することで、半導体基板Ｗに帯電した電荷は、除電用電極５２、付勢部材５３、接続端子５５、除電用抵抗１７およびスイッチ３８を介してグランド電位１９に流れ、これにより半導体基板Ｗが除電される。
従って、本実施の形態の静電チャック装置５１によっても上述の各実施の形態と同様な効果を得ることができる。特に本実施の形態によれば、接地用電極５２が半導体基板Ｗの裏面に所定の接触圧で常に接触していることから、半導体基板Ｗとの接触抵抗が小さくなり、半導体基板Ｗの除電を速やかに行うことができる。また、半導体基板Ｗに反りやうねり等が生じている場合でも、除電用電極５２と半導体基板Ｗとの間の適切な接触状態を確保することができる。また、除電用抵抗１７の設置により、除電用電極５２と半導体基板Ｗとの間におけるアークの発生を抑制できる。
（第６の実施の形態）
図９は、本発明の第６の実施の形態による静電チャック装置６１の概略構成図である。なお、図において上述の第１，第３の実施の形態と対応する部分については同一の符号を付し、その詳細な説明は省略するものとする。
本実施の形態の静電チャック装置６１においては、支持台１２の下方に、半導体基板Ｗを支持台１２上で昇降させるリフト機構が設置されている。このリフト機構はリフトピン６２と、このリフトピン６２を支持台１２の表面に対して垂直方向に昇降させる昇降ユニット６３とを備えている。
リフトピン６２は本発明に係る除電用電極として構成されている。リフトピン６２は、支持台１２に形成された貫通孔６４に収容されており、図示する静電チャック時においては、リフトピン６２の先端が半導体基板Ｗの裏面に当接している。なお、図ではリフトピン６２を一本のみ示しているが、勿論これに限られず複数配置されていてもよい。
リフトピン６２は金属等の導電性材料で構成され、昇降ユニット６３の駆動部材６３ａに固定されている。昇降ユニット６３は、繰り返し位置精度の高い電動もしくは圧縮空気シリンダ等で構成されており、駆動部材６３ａを図中矢印で示すように上下方向に移動させる。リフトピン６２は、駆動部材６３ａの上下移動によって、リフトピン６２の先端が支持台１２の表面から突出する位置と貫通孔６４内に引っ込む位置との間を昇降される。駆動部材６３ａは支持台１２に対して環状の絶縁部材６６およびベローズ６５を介して取り付けられている。
昇降ユニット６３の駆動部材６３ａは金属等の導電性材料で構成されている。リフトピン６２はこの駆動部材６３ａを介して、除電用抵抗１７に接続されている。この除電用抵抗１７はスイッチ３８を介してグランド電位に接続されている。
以上のように構成される本実施の形態の静電チャック装置６１においては、半導体基板Ｗの静電チャック時、リフトピン６２の先端部が昇降ユニット６３によって常に半導体基板Ｗの裏面に当接する位置に高さ位置制御されている。このとき、昇降ユニット６３は上昇トルクを制御する等して、静電チャック作用に影響を与えない範囲でリフトピン６２を一定の圧力をもって半導体基板Ｗの裏面に押圧させてもよい。
本実施の形態の静電チャック装置６１によっても上述と同様な効果を得ることが可能であり、静電チャック動作の解除時に半導体基板Ｗの除電を速やかに行うことができる。また、過電流による半導体基板Ｗの裏面とリフトピン６２の先端との間にアークを発生させることもない。
なお、上述した各実施の形態では、被処理基板として半導体基板Ｗを例に挙げて説明したが、これに限らず、例えばガラス基板や導体基板等も本発明は適用可能である。
【０００３】
セス室に臨んでいるため成膜材料が付着したりスパッタによる電極の劣化が発生し、頻繁に再生メンテナンスを行う必要がある等、多くの問題を有している。
［００１５］
更に、絶縁層３の温度上昇による除電では、絶縁層３の昇温操作に伴って基板温度も上昇するため、基板Ｗの種類によっては素子劣化を招くおそれがある。また、絶縁層３の昇温に時間がかかるという問題もある。
［００１６］
本発明は上述の問題に鑑みてなされ、プロセスの種類に関係なく被処理基板の除電処理を適正かつ速やかに行うことができる静電チャック装置を提供することを課題とする。
［課題を解決するための手段］
［００１７］
以上の課題を解決するに当たり、本発明の静電チャック装置は、支持台の表面に臨む除電用電極と、除電用電位と、これら除電用電極と除電用電位との間に接続された除電用抵抗とを含む除電回路を備え、上記除電用電極は、支持台の表面に載置される被処理基板の裏面に常に接触する位置に設けられており、上記除電用抵抗は、可変抵抗であることを特徴とする。
［００１８］
上記構成の除電回路において、除電用電極は、支持台の上に載置された被処理基板の裏面に常に接触する。除電用電極は除電用抵抗を介して除電用電位（例えばグランド電位）に接続されている。除電用抵抗は、支持台表面の絶縁層よりも低抵抗とするとともに、静電チャック動作時は被処理基板の電位を保持し、静電チャック解除時は被処理基板の電位を除電用電位へ逃がすことができる抵抗値に設定されている。この抵抗値は、静電チャック時の印加電圧やプロセス条件等に応じて適宜設定することができる。
［００１９］
本発明によれば、除電用電極が常に被処理基板に接触した状態にあり、また、除電用電極と除電用電位との間に適切な除電用抵抗を介在させているので、被処理基板の除電時にアーク等の異常放電を引き起こすことなく、適正に基板の除電処理を行うことができる。また、チャック用電極をグランド電位に接続した時点で基板の除電作用が得られ、除電効率も高いので除電処理を速やかに行うことが可能となる。
［００２０］
除電用電極の形成位置は特に限定されないが、支持台の表面周縁や、チャック用電極の間を介して支持台の表面に臨ませる構成が好適である。また、除電用電極の形態は、支持台表面に薄膜プロセスにて形成した導体膜や、金属突起等、所期の静電チャック機能を損なわない範囲で選定可能である。
【０００４】
［００２１］
除電用電位は、グランド電位のほかに、被処理基板に帯電している電荷と異極性の電荷を供給できる所定の電源電位であってもよい。
［００２２］
除電用抵抗は、除電用電極から除電用電位に至る抵抗成分で、抵抗素子の介装だけに限らず、配線材料のもつ配線抵抗成分で当該除電用抵抗を構成するようにしてもよい。
［００２３］
除電用抵抗を可変抵抗で構成する。この場合、静電チャック時は被処理基板の電位のリークを抑制するために高抵抗側に設定し、除電時は速やかに基板電位を除去するために低抵抗側に設定する。なお、本発明の除電回路として、除電用電極と除電用電位との間を電気的に接続／遮断するスイッチ手段を含んでもよく、この場合、静電チャック時はスイッチをオフとして基板電位のリークを防ぎ、スイッチオンにより基板の除電を速やかに行うことが可能となる。
［発明の効果］
［００２４］
以上述べたように、本発明の静電チャック装置によれば、被処理基板の除電処理を適正かつ速やかに行うことができる。従って、被処理基板の残留電荷を原因とする離脱時の搬送ミスや破損を防止でき、スループット及び生産性の向上を図ることができる。
［図面の簡単な説明］
［００２５］
［図１］
本発明の第１の実施の形態による静電チャック装置１１の概略構成図である。
［図２］
除電用電極１６の先端１６Ａの構成例を示す要部拡大図である。
［図３］
チャック用電極１４Ａ，１４Ｂ間に配置される除電用電極１６の一形態を示す図である。
［図４］
チャック用電極１４Ａ，１４Ｂ間に配置される除電用電極１６の他の形態を示す図である。
［図５］
本発明の第２の実施の形態による静電チャック装置２１の概略構成図である。
［図６］
本発明の第３の実施の形態による静電チャック装置３１の概略構成図である。
［図７］
本発明の第４の実施の形態による静電チャック装置４１の概略構成図である。
［図８］
本発明の第５の実施の形態による静電チャック装置５１の概略構成図である。
［図９］
本発明の第６の実施の形態による静電チャック装置６１の概略構成図である。
【０００５】
［図１０］
従来の静電チャック装置の概略構成図である。
［図１１］
従来の静電チャック装置における基板除電方法を説明する図である。
［図１２］
従来の静電チャック装置における他の基板除電方法を説明する図である。
［符号の説明］
［００２６］
１１，２１，３１，４１，５１，６１ 静電チャック装置
１２ 支持台
１３ 絶縁層
１４，１４Ａ，１４Ｂ チャック用電極
１５，１５Ａ，１５Ｂ チャック用電位源
１６，５２ 除電用電極
２７ 除電用抵抗
１９，４９ 除電用電位
３８ スイッチ
５３ 付勢部材
６２ リフトピン（除電用電極）
６３ 昇降ユニット
［発明を実施するための最良の形態］
［００２７］
以下、本発明の各実施の形態について図面を参照して説明する。なお、本発明は以下の実施の形態に限定されることはなく、本発明の技術的思想に基づいて種々の変形が可能である。
［００２８］
（第１の実施の形態）
図１は、本発明の第１の実施の形態による静電チャック装置１１の構成を示す概略図である。本実施の形態の静電チャック装置１１は、主として、半導体基板Ｗを支持する支持台１２と、支持台１２の上面に形成された絶縁層（誘電層）１３と、絶縁層１３を介して半導体基板Ｗの表面と対向するように支持台１２の内部に配置された複数のチャック用電極１４Ａ，１４Ｂと、支持台１２の表面に臨み半導体基板Ｗの裏面に接触する除電用電極１６とを備えている。
［００２９］
支持台１２は、セラミック等の絶縁性材料でなり、図示しない真空チャンバ等のプロ
【０００６】
セス室内部に設置されている。絶縁層１３は、本実施の形態ではＰＢＮ（パイロリティックボロンナイトライド）、ＡｌＮ（アルミナイトライド）等で形成されているが、勿論これ以外の絶縁材料で構成することも可能である。なお、絶縁層１３は、支持台１３の上面の一部領域に限らず、支持台１２の上面全域に形成されていてもよい。
［００３０］
チャック用電極１４Ａ，１４Ｂは、カーボン、アルミニウム、銅等の低抵抗材料で構成されており、一方のチャック用電極１４Ａは正電位源１５Ａに接続され、他方のチャック用電極１４Ｂは負電位源１５Ｂに接続されている。これらチャック用電極１４Ａ，１４Ｂと電位源１５Ａ，１５Ｂとの間にはそれぞれスイッチ１８Ａ，１８Ｂが設けられており、半導体基板Ｗの除電時は、これらスイッチ１８Ａ，１８Ｂがグランド電位側に切り替わるように構成されている。
［００３１］
除電用電極１６は、支持台１２の表面に載置される半導体基板Ｗの裏面に常に接触する位置に設けられている。本実施の形態では、除電用電極１６の形成部位は、支持台１２の周縁全域でもよいし、支持台１２の周縁に沿って複数、等角度位置あるいは不等角度位置に設けられてもよい。
［００３２］
ここで図２Ａに示すように、除電用電極１６の先端１６Ａは、支持台１２の周縁上面部の所定範囲にわたって形成されている。これにより、半導体基板Ｗの裏面との接触面積を大きくすることができる。また、図２Ｂ，Ｃに示すように、半導体基板Ｗのサイズ（径）が支持台１２の上面サイズよりも大きい場合と小さい場合の何れにおいても、電極先端１６Ａが基板Ｗ裏面に適正に接触するようになる。
［００３３］
除電用電極１６の形成位置は支持台１２の周縁に限らず、例えば図３及び図４に示すように、チャック用電極１４Ａ，１４Ｂ間に除電用電極１６が位置するようにしてもよい。この場合、除電用電極１６は、支持台１２の内部のチャック用電極１４Ａ，１４Ｂの間を介して絶縁層１３の表面に臨むように形成される。また、除電用電極１６の先端の形態としては、図３に示す点状や、図４に示す線状等、何れの形態も適用可能である。なおチャック用電極１４Ａ，１４Ｂは、図３では櫛形構造とし、図４では扇形形状とした。
［００３４］
除電用電極１６の構成材料は特に限定されないが、金属等の低抵抗材料が好ましい。また、除電用電極１６の形成形態としては、支持台１２の周縁（及びその上面一部）に薄膜プロセスで形成した導体膜や、バルク部品等が適用可能である。本実施の
【０００７】
形態では、銅薄膜で除電用電極１６を形成している。
［００３５］
そして、この除電用電極１６は、除電用抵抗２７を介して、除電用電位としてのグランド電位１９に接続されている。除電用抵抗２７は可変抵抗からなり、静電チャック時においては半導体基板Ｗに帯電した電荷のリークを抑制し、半導体基板Ｗの除電時においては半導体基板Ｗに帯電した電荷をグランド電位へ逃がすことができる抵抗値に設定されている。
［００３６］
具体的に、除電用抵抗２７は、静電チャック時には半導体基板Ｗの電位のリークを抑制するために高抵抗値側に設定され、除電時には速やかに基板電位を除去するために低抵抗側に設定されるようになっている。
［００３７］
この除電用抵抗２７の抵抗値は、チャック電位（電位源１５Ａ，１５Ｂへの供給電位）、基板Ｗとチャック用電極１４Ａ，１４Ｂとの間の離間距離、チャック用電極１４Ａ，１４Ｂの電極面積、配置数、半導体基板Ｗに対するプロセス条件等に応じて適宜設定されるが、何れの場合にも、絶縁膜１３よりも低抵抗とする必要がある。一例を挙げると、チャック電位が３６００Ｖの場合、チャック時における除電用抵抗２７の抵抗値は、１ｋΩ以上、より好ましくは０．５ＭΩ程度に設定され、除電時における除電用抵抗２７の抵抗値は、これよりも低い値に設定される。
［００３８］
なお、これら除電用電極１６、除電用抵抗２７及びグランド電位１９によって、本発明の「除電回路」が構成される。
［００３９］
以上のように構成される本実施の形態の静電チャック装置１１においては、支持台１２の上面に載置した半導体基板Ｗを吸着保持する場合、スイッチ１８Ａ，１８Ｂを正電位源１５Ａ、負電位源１５Ｂにそれぞれ切り替え、チャック用電極１４Ａ，１４Ｂに所定の正電位及び負電位をそれぞれ印加する。これにより、絶縁層１３を介して各チャック用電極１４Ａ，１４Ｂと対向する半導体基板Ｗ裏面の各領域には、静電誘導によりそれぞれ負電荷及び正電荷が分極し帯電する。その結果、半導体基板Ｗと支持台１２との間に静電的な吸着力が発生し、半導体基板Ｗが支持台１２上に保持される。
［００４０］
このとき、除電用電極１６が半導体基板Ｗの裏面に接触しているので、基板電位がグランド電位１９側にリークするおそれがあるが、除電用抵抗２７を上述のように高抵抗値側に設定することにより、当該リークを抑制することができる。
［００４１］
また、除電用電極１６が半導体基板Ｗの裏面に接触しているので、除電用抵抗２７
【０００８】
を介してグランド電位１９から半導体基板Ｗへ負電荷の供給が行われ、半導体基板Ｗの吸着力増大に寄与する。このような効果は、チャック用電極を単極とし半導体基板をマイナスに帯電させる場合に、特に顕著となる。
［００４２］
一方、半導体基板Ｗに対する所定のプロセス（例えば成膜あるいはエッチング）が完了し、半導体基板Ｗを支持台１２から離脱させる際は、半導体基板Ｗを除電し支持台１２との間の吸着力を解除する必要がある。
［００４３］
そこで本実施の形態では、スイッチ１８Ａ，１８Ｂをそれぞれグランド電位側に切り替えるとともに除電用抵抗２７を低抵抗値側に切り替えてチャック用電極１４Ａ，１４Ｂを除電した後、半導体基板Ｗを主に除電用電極１６を介して除電する。即ち、スイッチ１８Ａ，１８Ｂおよび除電用抵抗２７の抵抗値を切り替えるだけで、半導体基板Ｗの除電が速やかに行われる。その後、リフターピン（図示略）を介して半導体基板Ｗを上方へリフトし、所定の搬送ロボット（図示略）により次工程へ搬送される。
［００４４］
したがって、本実施の形態によれば、半導体基板Ｗの除電を適正に行うことができるので、半導体基板Ｗの離脱時における搬送ミスや破損を防止することができる。また、除電回路自体を非常に簡素に構成できるので、静電チャック装置１１を低コストに製造することができる。また、除電のための特別な処理操作を必要としないのでプロセスのスループットあるいは生産性を低下させずに、半導体基板Ｗの離脱操作を行うことができる。
［００４５］
更に、除電用電極１６が半導体基板Ｗの裏面に常に接触する形態であり、かつ、除電用電極１６とグランド電位との間に除電用抵抗２７を介在させているので、半導体基板Ｗの除電時にアーク等の異常放電の発生を抑えることができる。これにより半導体基板Ｗの保護を図ることができる。
［００４６］
更に、除電用抵抗２７を可変抵抗で構成したことにより、半導体基板Ｗの吸着力をより高めることができるとともに、除電の効率を高め、除電時間の大幅な短縮を図ることができるようになる。また、半導体基板Ｗに対するプロセスの条件に応じて、除電用抵抗２７を適宜調整できるので、プロセス毎に異なる好適なチャック電位を半導体基板Ｗに対して供給できるようになる。
［００４７］
（第２の実施の形態）
【０００９】
図５は、本発明の第２の実施の形態による静電チャック装置２１の概略構成図である。なお、図において上述の第１の実施の形態と対応する部分については同一の符号を付し、その詳細な説明は省略するものとする。
［００４８］
本実施の形態の静電チャック装置２１は、支持台１２の表面に臨む除電用電極１６が、支持台１２の周縁だけでなく、支持台１２上面の内央部にも配置されている。この支持台１２上面の内央部に配置される除電用電極１６は、支持台１２の内部に配置された複数のチャック用電極１４Ａ，１４Ｂの間を介して形成されており、その先端が図３，図４に示したように、電極１４Ａ，１４Ｂ間に点状または線状の形態で、絶縁膜１３の上面に露出している。
［００４９］
この構成により、半導体基板Ｗの除電時、基板Ｗのほぼ全面において均一な除電効果を得ることができ、除電効率の向上と除電時間の短縮化を図ることが可能となる。
［００５０］
（第３の実施の形態）
図６は、本発明の第３の実施の形態による静電チャック装置３１の概略構成図である。なお、図において上述の第１の実施の形態と対応する部分については同一の符号を付し、その詳細な説明は省略するものとする。
［００５１］
本実施の形態の静電チャック装置３１は、除電用抵抗２７とグランド電位１９との間にスイッチ３８を介装して、半導体基板Ｗ用の除電回路を構成している。このスイッチ３８は、本発明の「スイッチ手段」に対応し、機械式のスイッチ部材やトランジスタ等の電子回路で構成することができる。
［００５２］
本実施の形態によれば、除電用電極１６と除電用電位（グランド電位）１９との間を電気的に接続／遮断するスイッチ３８を設けることにより、静電チャック時はスイッチ３８をオフとして基板電位のリークを防ぎ、スイッチ３８のオンにより基板Ｗの除電を速やかに行うことが可能となる。これにより、除電用抵抗２７の低抵抗化が図れるとともに、例えばＲＦプラズマ処理など半導体基板Ｗの帯電電位が重要となるプロセスに対し悪影響を及ぼす可能性を排除できる。また、除電用抵抗２７の設置により、除電用電極１６と半導体基板Ｗとの間におけるアークの発生を抑制できる。
［００５３］
（第４の実施の形態）
図７は、本発明の第４の実施の形態による静電チャック装置４１の概略構成図である
【００１０】
。なお、図において上述の第１の実施の形態と対応する部分については同一の符号を付し、その詳細な説明は省略するものとする。
［００５４］
本実施の形態の静電チャック装置４１は、支持台１２の内部に配置されたチャック用電極１４に対してスイッチ１８を介して正電位源１５が接続される例において、半導体基板Ｗに帯電する電荷と異符号の電位を供給する正電位源４９を除電用電位として除電回路を構成した例を示している。
［００５５］
この構成によれば、半導体基板Ｗの除電時、正電位源４９によって半導体基板Ｗの除電を積極的に行うことが可能となるので、半導体基板Ｗの除電効率の向上を図ることができるとともに、上述の第１の実施の形態と同様な効果を得ることができる。
［００５６］
除電用の正電位源４９は、半導体基板Ｗの帯電電位に応じて設定できる。また、この正電位源４９を可変電位源で構成すれば、半導体基板Ｗの種類に応じて最適な除電電位を付与することができる。なお勿論、チャック用電極１４に対する供給電位源が負電源の場合は、除電用の電位源４９は負電位源で構成される。
［００５７］
（第５の実施の形態）
図８は、本発明の第５の実施の形態による静電チャック装置５１の概略構成図である。なお、図において上述の第１，第３の実施の形態と対応する部分については同一の符号を付し、その詳細な説明は省略するものとする。
［００５８］
本実施の形態の静電チャック装置５１においては、支持台１２の面内複数箇所に形成された貫通孔５４に、支持台１２の表面に載置された半導体基板Ｗの裏面に当接する除電用電極５２がそれぞれ収容されている。これらの除電用電極５２は、それぞれコイルバネ状の付勢部材５３を介して、貫通孔５４の下端側に取り付けられた接続端子５５に接続されている。これらの除電用電極５２、付勢部材５３および接続端子５５はそれぞれ金属等の導電性材料からなる。
［００５９］
本実施の形態では、上述の第３の実施の形態と同様に、除電用抵抗２７とグランド電位１９との間にスイッチ３８を介装して半導体基板Ｗ用の除電回路を構成している。除電用抵抗２７は、上述した除電用電極５２に連絡する各々の接続端子５５に接続されている。
［００６０］
以上のように構成される本実施の形態の静電チャック装置５１において、除電用電
【００１１】
極５２は、付勢部材５３の付勢力を受けて、支持台１２の表面に載置された半導体基板Ｗの裏面に常に接触している。付勢部材５３の付勢力は、半導体基板Ｗの自重よりも十分に低い付勢力に設定されている。従って、チャック用電極１４Ａ，１４Ｂによる半導体基板Ｗのチャック力に影響を与えることはない。
［００６１］
本実施の形態の静電チャック装置においても同様に、半導体基板Ｗに対する静電チャック力の解除時は、スイッチ１８Ａ，１８Ｂをグランド電位側に切り替えてチャック用電極１４Ａ，１４Ｂを除電するとともに、除電用のスイッチ３８を閉成する。この除電用のスイッチ３８を閉成することで、半導体基板Ｗに帯電した電荷は、除電用電極５２、付勢部材５３、接続端子５５、除電用抵抗２７およびスイッチ３８を介してグランド電位１９に流れ、これにより半導体基板Ｗが除電される。
［００６２］
従って、本実施の形態の静電チャック装置５１によっても上述の各実施の形態と同様な効果を得ることができる。特に本実施の形態によれば、接地用電極５２が半導体基板Ｗの裏面に所定の接触圧で常に接触していることから、半導体基板Ｗとの接触抵抗が小さくなり、半導体基板Ｗの除電を速やかに行うことができる。また、半導体基板Ｗに反りやうねり等が生じている場合でも、除電用電極５２と半導体基板Ｗとの間の適切な接触状態を確保することができる。また、除電用抵抗２７の設置により、除電用電極５２と半導体基板Ｗとの間におけるアークの発生を抑制できる。
［００６３］
（第６の実施の形態）
図９は、本発明の第６の実施の形態による静電チャック装置６１の概略構成図である。なお、図において上述の第１，第３の実施の形態と対応する部分については同一の符号を付し、その詳細な説明は省略するものとする。
［００６４］
本実施の形態の静電チャック装置６１においては、支持台１２の下方に、半導体基板Ｗを支持台１２上で昇降させるリフト機構が設置されている。このリフト機構はリフトピン６２と、このリフトピン６２を支持台１２の表面に対して垂直方向に昇降させる昇降ユニット６３とを備えている。
［００６５］
リフトピン６２は本発明に係る除電用電極として構成されている。リフトピン６２は、支持台１２に形成された貫通孔６４に収容されており、図示する静電チャック時においては、リフトピン６２の先端が半導体基板Ｗの裏面に当接している。なお、図ではリフトピ
【００１２】
ン６２を一本のみ示しているが、勿論これに限られず複数配置されていてもよい。
［００６６］
リフトピン６２は金属等の導電性材料で構成され、昇降ユニット６３の駆動部材６３ａに固定されている。昇降ユニット６３は、繰り返し位置精度の高い電動もしくは圧縮空気シリンダ等で構成されており、駆動部材６３ａを図中矢印で示すように上下方向に移動させる。リフトピン６２は、駆動部材６３ａの上下移動によって、リフトピン６２の先端が支持台１２の表面から突出する位置と貫通孔６４内に引っ込む位置との間を昇降される。駆動部材６３ａは支持台１２に対して環状の絶縁部材６６およびベローズ６５を介して取り付けられている。
［００６７］
昇降ユニット６３の駆動部材６３ａは金属等の導電性材料で構成されている。リフトピン６２はこの駆動部材６３ａを介して、除電用抵抗２７に接続されている。この除電用抵抗２７はスイッチ３８を介してグランド電位に接続されている。
［００６８］
以上のように構成される本実施の形態の静電チャック装置６１においては、半導体基板Ｗの静電チャック時、リフトピン６２の先端部が昇降ユニット６３によって常に半導体基板Ｗの裏面に当接する位置に高さ位置制御されている。このとき、昇降ユニット６３は上昇トルクを制御する等して、静電チャック作用に影響を与えない範囲でリフトピン６２を一定の圧力をもって半導体基板Ｗの裏面に押圧させてもよい。
［００６９］
本実施の形態の静電チャック装置６１によっても上述と同様な効果を得ることが可能であり、静電チャック動作の解除時に半導体基板Ｗの除電を速やかに行うことができる。また、過電流による半導体基板Ｗの裏面とリフトピン６２の先端との間にアークを発生させることもない。
［００７０］
なお、上述した各実施の形態では、被処理基板として半導体基板Ｗを例に挙げて説明したが、これに限らず、例えばガラス基板や導体基板等も本発明は適用可能である。

Claims (11)

  1. 支持台の表面で被処理基板を静電的に吸着する静電チャック装置において、
    前記支持台の表面に臨む除電用電極と、除電用電位と、これら除電用電極と除電用電位との間に接続された除電用抵抗とを含む除電回路を備えたことを特徴とする静電チャック装置。
  2. 前記除電用電極は、前記支持台の表面周縁に形成されている請求の範囲第１項に記載の静電チャック装置。
  3. 前記除電用電極は、前記支持台の内部に配置されたチャック用電極の間を介して形成されている請求の範囲第１項に記載の静電チャック装置。
  4. 前記除電用電位は、グランド電位である請求の範囲第１項に記載の静電チャック装置。
  5. 前記除電用電位は、所定の電源電位である請求の範囲第１項に記載の静電チャック装置。
  6. 前記除電用抵抗は、可変抵抗である請求の範囲第１項に記載の静電チャック装置。
  7. 前記除電回路は、前記除電用電極と前記除電用電位との間を電気的に接続／遮断するスイッチ手段を含んでなる請求の範囲第１項に記載の静電チャック装置。
  8. 前記除電用電極は、前記支持台の表面に載置される被処理基板の裏面に常に接触する位置に設けられている請求の範囲第１項に記載の静電チャック装置。
  9. 前記除電用電極には、当該除電用電極を前記支持台の表面上方へ付勢する付勢部材が設けられている請求の範囲第１項に記載の静電チャック装置。
  10. 前記除電用電極は、前記支持台の表面に複数配置されている請求の範囲第１項に記載の静電チャック装置。
  11. 前記除電用電極は、当該除電用電極を前記支持台の表面に対して垂直方向に昇降させる昇降ユニットに接続されている請求の範囲第１項に記載の静電チャック装置。

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