JPWO2006016662A1 - 半導体素子マトリクスアレイ、その製造方法及び表示パネル - Google Patents

半導体素子マトリクスアレイ、その製造方法及び表示パネル Download PDF

Info

Publication number
JPWO2006016662A1
JPWO2006016662A1 JP2006531746A JP2006531746A JPWO2006016662A1 JP WO2006016662 A1 JPWO2006016662 A1 JP WO2006016662A1 JP 2006531746 A JP2006531746 A JP 2006531746A JP 2006531746 A JP2006531746 A JP 2006531746A JP WO2006016662 A1 JPWO2006016662 A1 JP WO2006016662A1
Authority
JP
Japan
Prior art keywords
inspection
display
semiconductor
pixel
display panel
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2006531746A
Other languages
English (en)
Inventor
神野　優志
優志 神野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sanyo Electric Co Ltd
Original Assignee
Sanyo Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sanyo Electric Co Ltd filed Critical Sanyo Electric Co Ltd
Publication of JPWO2006016662A1 publication Critical patent/JPWO2006016662A1/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136259—Repairing; Defects
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09F—DISPLAYING; ADVERTISING; SIGNS; LABELS OR NAME-PLATES; SEALS
    • G09F9/00—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements
    • G09F9/30—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements in which the desired character or characters are formed by combining individual elements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K71/00—Manufacture or treatment specially adapted for the organic devices covered by this subclass
    • H10K71/70—Testing, e.g. accelerated lifetime tests
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Optics & Photonics (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Mathematical Physics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Theoretical Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Electroluminescent Light Sources (AREA)
  • Liquid Crystal (AREA)

Abstract

表示画素領域等の半導体素子マトリクス領域（１１０）の半導体素子（例えば画素ＴＦＴ）と同一構造の複数の半導体素子を内蔵検査用素子として半導体素子マトリクス（１１０）と同時に形成する。この複数の内蔵検査用素子には検査用配線１００を接続し、この検査用配線１００を端子１０１に引き出しておく。表示素子などを形成する前の半導体アレイ（ＴＦＴアレイ）の検査時に、内蔵検査用素子を動作させ、その時に検査用配線１００を介して端子１０１に得られる信号に基づき各素子の特性を検査することができる。これにより、半導体素子の閾値のわずかなばらつきで生じる表示不良等の特性ばらつきを完成体前のＴＦＴアレイ状態でも検査可能となる。

Description

本発明は、マトリクス状に配置された半導体素子の特性検査を容易に可能とする半導体素子マトリクスアレイ及び表示装置に関する。
半導体素子、例えば、薄膜トランジスタ（Thin Film Transistor、以下、「ＴＦＴ」と称する。）は、自発光素子であるエレクトロルミネッセンス（Electroluminescence：以
下ＥＬ）素子を制御するために用いられたり、液晶表示装置（Liquid Crystal Display、以下、「ＬＣＤ」と称する。）の各画素に信号の供給を制御するためのスイッチング素子として用いられている。
特に、ＥＬ素子を個別に制御するＴＦＴなどのスイッチ素子を各画素に設け、画素毎にＥＬ素子を制御するアクティブマトリクス型ＥＬ表示装置での利用が高まっている。
このアクティブマトリクス型ＥＬ表示装置では、基板上に複数本のゲートラインが行方向に延び、複数本のデータライン及び電源ラインが列方向に延びており、各画素は有機ＥＬ素子、選択ＴＦＴ、駆動用ＴＦＴ及び保持容量を備えている。ゲートラインを選択することで選択ＴＦＴをオンし、データライン上のデータ電圧を保持容量に印加して保持容量を充電し、この電圧で駆動ＴＦＴをオンして電源ラインからの電流を有機ＥＬ素子に流して、有機ＥＬ素子が発光する。
ここで、選択ＴＦＴ及び駆動用ＴＦＴは、その能動層として、非晶質シリコン膜にレーザー光を照射して多結晶化して得られた多結晶シリコン膜を用いることができる。
このレーザー光（レーザビーム）は、レーザアニール装置の光学系により、短軸方向及びそれに対して垂直な方向の長軸方向に伸びた帯状（矩形）に整形される。そして、この帯状のレーザ光は、基板の一方側（ある辺）から他方側（対応する他の辺）に向かって走査されることで、基板上に形成されている非晶質シリコン膜にレーザー光が照射される。
しかしながら、そのレーザー光の長軸及び短軸方向の各位置におけるエネルギー分布は必ずしも一様にはならない。また、レーザー光の照射領域がその走査方向に少しずつずれて重なるようにこのレーザー光を照射する場合には、レーザの出力強度の時間変動が存在する。特に、各パルスレーザ光の場合、各パルスごとにレーザーの出力強度にばらつきが発生することは避けられない。このため、レーザー光の照射領域が、先の照射領域に少しずつずれて重なるようにレーザ光を走査してレーザアニールを行うと、非晶質シリコン膜に対する供給エネルギーにばらつきが生ずるため結晶化が一様に行われず、基板面内で得られる結晶性シリコンの結晶の粒径（グレインサイズ）がばらつき、この結晶性シリコンを用いた各ＴＦＴの閾値特性がばらつくことになる。
このような特性ばらつきによる表示不良は、大きく分けて２種類ある。１つは、レーザー光の整形ビームの長軸方向の出力ばらつきに起因し、このビームをそのビーム短軸方向に走査することで、走査方向に沿って発生する線状の表示むらである。整形ビームの長軸方向が表示パネルの左右（水平走査）方向と平行なとき、表示面の上下（垂直走査）方向に縞状に発生するので縦スジの表示不良と称される。もう一つの表示不良は、レーザー光の各照射ショット間の強度ばらつきに起因し、整形ビームに１照射領域の辺方向、特にその長軸方向に顕著に観察される縞状のムラである。レーザー光の走査方向が表示パネルの垂直走査方向で、整形ビームの超軸方向が表示パネルの水平走査方向の場合には、このパネル水平走査方向に沿って縞状に発生するので横スジの表示不良と称される。
ところが、この表示不良は、各ＴＦＴの閾値のわずかなばらつきで生じるものであるため、パネル上にＴＦＴが完成したＴＦＴアレイの状態において表示不良それ自体の検査をすることができない。よってＴＦＴが完成し、さらにこのＴＦＴによって駆動される表示素子などを形成し、表示が実際に確認ができる状態まで完成しないとその表示不良が発生しているか否かが確認できない。
また、そのＴＦＴアレイが完成した時点でＴＦＴアレイを検査して表示不良を類推する場合であっても、各画素に形成された全ての画素ＴＦＴをそれぞれ検査するのは、検査対象数があまりに多く、検査時間があまりに長く非現実的である。その上、例えば、ＴＦＴアレイ形成後、表示素子であるＥＬ素子を形成して得られたＥＬパネルの完成体において、縦スジ、横スジが発生していると、この完成体は不良品ということになり、商品として工場出荷することができない。よって、ＥＬ材料など部材コストが無駄となり製造コストの上昇を招く。
さらに、ＥＬ素子のような電流駆動型の素子をＴＦＴアレイの駆動対象とする場合、画素ＴＦＴの容量ばらつきの検出だけでは、表示ムラの最大の原因となる画素ＴＦＴの電流能力のばらつきを検出することが難しい。つまり、ＴＦＴアレイの状態で表示不良を予測できない。
そこで、不良情報を早期に生産品にフィードバックすることが要求されている。
本発明の半導体素子マトリクスアレイは、複数の半導体素子がマトリクス状に配置された半導体素子マトリクスアレイであって、前記半導体素子を構成する層のうちいずれかの層によって前記半導体素子の２つ以上を互いに電気的に接続し、該２つ以上の半導体素子を互いに電気的に接続する配線に、少なくとも電気的に接続された配線層が、アレイ外部に接続可能に設けられている。
本発明の他の態様では、上記半導体素子マトリクスアレイにおいて、前記アレイ外部に接続可能に配置された前記配線層に電気的に接続される前記半導体素子は、トランジスタであり、該トランジスタのソース又はドレインの一方が前記配線層に対して電気的に接続されている。
本発明の他の態様では、半導体素子マトリクスアレイであって、基板上に、半導体膜からなりソース及びドレインを備えた能動層と、少なくとも前記能動層を覆うゲート絶縁膜と、該ゲート絶縁膜上であって前記能動層と重畳するように形成されたゲート電極と、該ゲート電極を覆うように形成された層間絶縁膜と、該層間絶縁膜上に形成された平坦化絶縁膜と、前記層間絶縁膜及び前記平坦化絶縁膜に前記ソース及び前記ドレインに対応してコンタクトホールを介して前記ソース又は前記ドレインと接続された電極を備える半導体素子を備え、さらに、前記ソース又は前記ドレインと接続された電極は、他の半導体素子の前記ソース又はドレインとも電気的に接続され、複数の半導体素子を接続する前記電極は、前記マトリクスアレイの外部に接続可能に設けられている。
本発明の他の態様では、基板上の表示画素領域に複数の画素がマトリクス配置された表示パネルであって、前記複数の画素のそれぞれは、表示素子と該表示素子の表示動作を制御するための画素回路を有し、該画素回路は、少なくとも１つの画素用薄膜トランジスタを備え、さらに、前記基板上には、前記画素用薄膜トランジスタの能動層及びゲート電極とそれぞれ同一材料から構成された層を有する複数の内蔵検査用素子を備え、少なくとも１本の検査用配線が前記複数の検査用素子に接続されており、該検査用配線は、パネル外部に接続可能に前記基板上に形成されている。
本発明の他の態様では、上記表示パネルにおいて、前記画素用薄膜トランジスタ及び前記内蔵検査用素子の半導体能動層は、いずれもレーザアニールによって非晶質半導体膜を結晶化して得た結晶性半導体膜であり、前記内蔵検査用素子は、少なくとも、前記レーザアニールのレーザビームの走査方向に一致する方向において、該走査方向に対して平行に複数ライン設けられている。
本発明の他の態様では、上記表示パネルにおいて、前記レーザアニールのレーザビーム走査方向に交差する方向において、設けられる前記内蔵検査用素子のライン数よりも、前記レーザアニールのレーザビーム走査方向に沿って設けられるライン数の方が多い。
本発明の他の態様は、複数の半導体素子がマトリクス状に配置された半導体素子マトリクスアレイの製造方法であって、前記半導体素子を構成する層のうちいずれかの層によって前記半導体素子の２つ以上を互いに電気的に接続し、該２つ以上の半導体素子を互いに電気的に接続する配線に、少なくとも電気的に接続された配線層を、アレイ外部に接続可能に設け、前記配線層に得られる信号を検出し、前記検出された信号に基づいて前記半導体素子の特性を評価し、前記半導体マトリクスアレイの良不良判定を実行する。
本発明の他の態様は、基板上の表示画素領域に複数の画素がマトリクス配置される表示パネルの製造方法であって、前記表示画素領域の前記複数の画素には、それぞれの画素を構成し、後に形成される表示素子の表示動作を制御するための少なくとも１つの画素用薄膜トランジスタを形成し、かつ、同一基板上には、複数の内蔵検査用素子を、前記画素用薄膜トランジスタの能動層及びゲート電極とそれぞれ同一材料を用いて同時に形成し、前記複数の内蔵検査用素子を互いに接続し、パネル外部に接続可能な検査用配線を形成し、前記内蔵検査用素子を動作させて前記検査用配線に得られる信号を検出し、前記検出された信号に基づいて前記内蔵検査用素子の特性を評価し、該評価に基づいて前記複数の画素に設けられる前記画素用薄膜トランジスタの良不良判定を実行し、良判定された表示パネルに対してのみ、前記表示素子を形成して表示パネルを完成させる。
以上説明したように、本発明によれば、半導体素子アレイが完成した状態でこの半導体素子を用いて形成される例えば表示素子における表示不良などを予め検出できる。よって、不良判定されたアレイをその後の工程に回す必要が無くなり、良品と判定されたアレイにのみその後の素子を形成すればよい。これにより、製造効率の向上ができ、製造コストの低減を図ることができる。
また、不良発生の情報を早期にフィードバックすることが可能となるため、不良のＴＦアレイの発生を抑制することが可能となるとともに、早期発見による歩留まり低下の防止や安定化が図れる。
本発明の実施形態に係る有機ＥＬ表示パネルの概略平面図である。 本発明の実施形態に係る内蔵検査部の説明図である。 本発明の実施形態に係る有機ＥＬ表示装置の表示画素付近を示す平面図である。 図３のＡ−Ａ線に沿った断面図である。 図１中のＣ−Ｃ線に沿った断面及び図３中のＢ−Ｂ線に沿った断面図である。 本発明の実施形態に係る検査用配線の他のレイアウト例である。 本発明の実施形態に係る内蔵検査用素子１２０の設置ライン数とレーザアニールとの関係を示す図である。
符号の説明
３０ 選択ＴＦＴ、４０ 駆動ＴＦＴ、３０ｄ ダミー選択ＴＦＴ、４０ｄ ダミー駆動ＴＦＴ、６０ 有機ＥＬ素子、６１ 陽極、ＶＤ 垂直駆動回路、ＨＤ 水平駆動回路、１００ 検査用配線、１０１ 検査用端子（外部端子）、１１０ 表示画素領域、１２０ 内蔵検査用素子、１３０ 周辺ＢＩＳＴ部。
以下、本発明の実施形態について、図面に基づいて説明する。
本発明にかかる実施形態では、半導体素子がパネル基板上にマトリクス配置されたアレイにおいて、各半導体素子を形成した段階で、この半導体素子の使用時に近い状態で欠陥検査するための機能及び構成をアレイ上に備える。以下、半導体素子マトリクスアレイとして、半導体素子を各画素のＴＦＴとして用い、このＴＦＴによってＥＬ素子を駆動するアクティブマトリクス型ＥＬ表示パネルを例に、欠陥検査のためにアレイ上に内蔵された機能及び構成について説明する。
図１は、本実施形態に係るＥＬパネル、特に発光材料として有機化合物を用いた有機ＥＬパネルの概略平面図を示す。図２は、図１のパネルの概略回路構成図、図３は、この有機ＥＬ表示パネルの１画素についての概略平面構図を示す。
図１において、ガラスなどの絶縁基板１上には、図中点線で囲んだ位置に、複数の画素が行及び列方向のマトリクス状に配列された表示画素領域１１０が設けられている。その表示画素領域１１０の周辺には、図中上下方向（垂直走査方向）に配置された垂直駆動回路（Ｖドライバ）ＶＤと、図中左右方向（水平走査方向）に配置された水平駆動回路（Ｈドライバ）ＨＤが設けられている。
各画素には、この例では、選択ＴＦＴ３０、駆動ＴＦＴ４０及び有機ＥＬ素子６０が配置されている（実際には、表示データに応じた信号を一定期間保持する保持容量等も形成されている）。選択ＴＦＴ３０は、そのゲート１１が、マトリクスの行方向に形成されたゲート信号線（ゲートライン）５１に接続され、垂直駆動回路ＶＤからマトリクスの対応する行（ゲートライン）に出力される走査信号が印加されることによって動作する。この選択ＴＦＴ３０のドレイン１３ｄはマトリクスの列方向に形成されたドレイン信号線（データライン）５２に接続され、水平駆動回路ＨＤから各列に出力される映像信号が、選択ＴＦＴ３０がそのゲートに印加される走査信号に応じてオンすることで、該選択ＴＦＴ３０のソース１３ｓに映像信号が供給される。
駆動ＴＦＴ４０は、そのゲート４１に、選択ＴＦＴ３０のソース１３ｓと保持容量Ｃｓの一方の電極とが接続されている。このため駆動ＴＦＴ４０のゲート４１には、保持容量に選択ＴＦＴ３０を介してデータライン５２から供給される映像信号に応じた電圧が印加され、駆動ＴＦＴ４０は、ＥＬ駆動電源に接続された電源線５３から、印加される電圧に応じた電流を有機ＥＬ素子６０に供給し、供給電流に応じた輝度で有機ＥＬ素子６０が発光する。
ここで、図４Ａは、図３中のＡ−Ａ線に沿った断面図を示し、図４Ｂは図１中のＣ−Ｃ線に沿った断面図を示す。
図３に示すように、ゲート信号線５１とドレイン信号線５２とに囲まれた領域に表示画素が形成されている。両信号線の交点付近には選択ＴＦＴ３０が備えられており、そのＴＦＴ３０のソース１３ｓは、後述の保持容量電極線５４との間で容量をなす容量電極５５を兼ねるとともに、駆動ＴＦＴ４０のゲート４１に接続されている。駆動ＴＦＴのソース４３ｓは有機ＥＬ素子６０の陽極６１に接続され、他方のドレイン４３ｄは有機ＥＬ素子６０に供給される電流源である駆動電源線５３に接続されている。
また、選択ＴＦＴ３０の付近には、ゲート信号線５１と並行に保持容量電極線５４が配置されている。この保持容量電極線５４はクロム等から成っており、ゲート絶縁膜１２を間に挟んで、この保持容量電極線５４は、選択ＴＦＴ３０のソース１３ｓと接続された容量電極５５とで保持容量を構成し、電荷を蓄積する。この保持容量は、駆動ＴＦＴ４０のゲート電極４１に印加される電圧（映像信号に応じたデータ電圧）を一定期間保持するために設けられている。
図４Ａ及び図４Ｂにおいて、有機ＥＬ表示装置に用いられるパネルは、ガラスや合成樹脂などの絶縁性基板又は導電性を有する基板あるいは半導体板等の基板１０上に、ＴＦＴ及び有機ＥＬ素子を順に積層形成して成る。ただし、基板１０として導電性を有する基板または半導体基板を用いる場合には、これらの基板１０上にＳｉＯ2やＳｉＮなどの絶縁膜を形成し、その上にＴＦＴ及び有機ＥＬ素子を形成する。
まず、選択ＴＦＴ３０について図４Ａを参照して説明する。
石英ガラス、無アルカリガラス等からなる絶縁性基板１０上には、ｐ−Ｓｉ膜からなる能動層１３、その上にＳｉＯ2膜、ＳｉＮ膜の順に積層されたゲート絶縁膜１２、クロム（Ｃｒ）、モリブデン（Ｍｏ）などの高融点金属からなるゲート電極１１を兼ねたゲート信号線５１が順に積層されている。
そして、ゲート絶縁膜１２及びゲート電極１１上の全面には、ＳｉＮ膜、ＳｉＯ2膜の順に積層された層間絶縁膜１５が形成されている。この層間絶縁膜１５とゲート絶縁膜１２を貫通するように、能動層１３のドレイン１３ｄに対応して形成されたコンタクトホールには、Ａｌ等の金属が充填され、ドレイン電極１６が設けられている。このドレイン電極１６は、Ａｌから成るデータ信号線５２を兼用している（図３参照）。なお、後述するように、有機ＥＬ素子の駆動電源である駆動電源線５３も同時に形成されるＡｌ層を用いて配置されている。ドレイン電極１６及びこれと一体のデータ信号線を形成後、これらを含む基板全面を覆うように、例えば絶縁性有機樹脂から成り、上面を平坦にするための平坦化絶縁膜１７が形成されている。
次に、有機ＥＬ素子駆動用のＴＦＴである駆動ＴＦＴ４０について図４Ｂを参照して説明する。なお、図４Ｂにおいて、上述の図４Ａに示した構成と同一の構成（例えば一体のもの、同時に形成される層）には、基本的に同一符号を付している。
石英ガラス、無アルカリガラス等からなる絶縁性基板１０上に、ｐ−Ｓｉ膜からなる能動層４３、その上にＳｉＯ2膜、ＳｉＮ膜の順に積層されたゲート絶縁膜１２、Ｃｒ、Ｍｏなどの高融点金属からなるゲート電極４１が順に形成されている。能動層４３には、ゲート絶縁膜１２を挟んで上方がゲート電極４１に覆われた領域にチャネル４３ｃが形成され、このチャネル４３ｃの両側には、不純物（ここではｐ導電型不純物、例えばボロン）がドープされ、ソース４３ｓ及びドレイン４３ｄが形成されている。そして、ゲート絶縁膜１２及びゲート電極４１上の全面を覆うように、ＳｉＯ2膜、ＳｉＮ膜及びＳｉＯ2膜の順に積層された層間絶縁膜１５が形成されている。さらにこの層間絶縁膜１５及びゲート絶縁膜１２を貫通してドレイン４３ｄに対応して設けたコンタクトホールには、Ａｌ等の金属を充填して駆動電源に接続された駆動電源線５３が配置されている。更に基板全面を覆うように平坦化絶縁膜１７が形成されている。平坦化絶縁層１７の上にはＩＴＯ（Indium Tin Oxide）やＩＺＯ（Indium Zinc Oxide）から成る透明電極、即ち有機ＥＬ素子の陽極６１が形成されている。なお、この陽極６１は画素毎に個別のパターンにパターニングされている。平坦化絶縁膜１７には、そのソース４３ｓに対応した位置に、コンタクトホールが形成され、このコンタクトホールにおいてソース４３ｓと有機ＥＬ素子の陽極６１とが接続されている。また、陽極６１の周辺部にはそのエッジ部分を覆うようにさらに平坦化絶縁膜１８が形成されている。この平坦化絶縁膜１８によって、陽極６１の周辺部の角部と、陽極６１の上に、間に発光素子層を挟んで積層される陰極６５と、が短絡することを防止する。また、この平坦化絶縁膜１８の開口部において、陽極６１と発光層を含む発光素子層とが直接接し、この有機ＥＬ素子の発光領域を規定している。
有機ＥＬ素子６０は、ＩＴＯ等の透明電極から成る陽極６１と、Ａｌなどの金属電極からなる陰極６５との間に発光素子層が形成された積層構造を備える。発光素子層は、用いる材料により単層構造であったり２層以上の多層構造が採用でき、例えば陽極６１側から、正孔注入電極である陽極６１からの正孔を発光層に注入するためのＣＦx等を用いたホール注入層（図示せず）、ＮＰＢなどを用いたホール輸送層６２、例えばＮＰＢ等のホスト材料に発光材料がドーパントとして混合された発光層６３、Ａｌｑなどから成る電子輸送層６４、フッ化リチウム合金などから成り、陰極からの電子を発光層に注入する電子注入層を備える。
なお有機ＥＬ素子は、陽極から注入されたホールと、陰極から注入された電子とが発光層の内部で再結合し、発光層を形成する有機分子を励起して励起子が生じる。この励起子が放射失活する過程で発光層から光が放たれ、この光が透明な陽極から透明絶縁基板を介して外部へ放出されて発光する。
この有機ＥＬ素子６０は、上述の通り、各画素の駆動ＴＦＴ４０にその陽極６１が接続されており、１画素の回路素子、ここでは、選択ＴＦＴ、駆動ＴＦＴなどにより制御される有機ＥＬ素子６０が画素回路によって制御されて発光することで画素毎の発光表示が行われる。
次に、上記有機ＥＬ素子６０を各画素に形成する前のＴＦＴアレイの段階で、各画素のＴＦＴの検査をすることを可能とするための本実施形態の構成について説明する。
なお、図中において、画素の数は説明の都合上、４８画素しか記載していないが、実際には、数万〜数十万画素が配置されている。
透明なガラス基板１０上には、既に説明したように、多数の表示画素回路の形成された表示画素領域１１０（図１に点線で示す領域）の周辺領域には、各画素回路を駆動するための周辺駆動回路として、水平駆動回路ＨＤ及び垂直駆動回路ＶＤが形成されている。
更に、本実施形態では、ＴＦＴの特性ばらつきを検査する際に利用可能な内蔵の検査用配線１００を有する。検査用配線１００は、図１の例では斜線でハッチングした領域に形成されている。即ち、垂直駆動回路ＶＤ及び水平駆動回路ＨＤに沿うように延び、かつ、各駆動回路ＶＤ，ＨＤと表示画素領域１１０との間に形成されており、検査用端子１０１に接続されている。
本実施形態において、上記検査用配線１００は、単に駆動回路周辺に形成されているだけでなく、図４Ｂに示すように、表示画素領域内のＴＦＴと同じ構造の内蔵検査用素子１２０に接続されている。なお、検査用配線１００は、図４Ｂにおいて、その紙面法線方向に延在している。
この内蔵用検査用素子１２０は、検査専用に設けられたＴＦＴ素子であっても良いし、表示装置（完成体）としてパネルが通常表示動作をする際に、駆動回路や画素回路の一部として動作可能なＴＦＴでも良い。すなわち、内蔵検査用素子１２０は、少なくとも検査時に画素回路において表示素子たるＥＬ素子を制御するためのＴＦＴ、特に駆動ＴＦＴ４０と同じ構造で同様な動作をするＴＦＴ構造を備えれば良い。
ここで、検査用配線１００は、通常動作時の表示制御には寄与しないいわゆるダミー配線である。また、本実施形態において、内蔵検査用素子１２０は、図２及び図４Ｂに示すように、表示画素の駆動ＴＦＴと同一構造で、かつ、表示画素回路として表示には寄与しないダミー画素によって構成されている。
具体的には、図２に示す画素マトリクスにおいて、１行目は本実施形態に係る内蔵検査用素子１２０であるダミー画素行であり、表示は行わない。２行目からは表示画素領域１１０であり、実際に選択され、対応する映像信号に応じたデータ信号が供給され表示を行う。
ダミー画素行と検査用配線１００との接続構造は、上記図４Ｂにおいて周辺ＢＩＳＴ部１３０と付された部分に示されている。内蔵検査用素子１２０であるダミー画素は、表示画素領域１１０の各画素回路とは、画素ＴＦＴの上にこれと接続されたＥＬ素子が形成されていないことを除いて同一構造であり、図２に示すように例えば行方向に表示画素領域１１０と同じ列数の画素が並んで形成されている。そして、各表示画素領域１１０では、画素毎に個別パターンの画素電極（ＥＬ素子の陽極）６１と同一の導電層が、周辺ＢＩＳＴ部１３０では、図２では行方向に設けられたダミー画素回路（１３０ｒ）を互いに接続する検査用配線１００を構成している。上述のように検査用配線１００は複数のダミー画素に接続されて、１つの検査用端子１０１に延びている。
ＴＦＴアレイの検査方法は以下の通りである。まず、ＥＬ素子未形成のＴＦＴアレイ基板として、この例では、画素電極（陽極）６１まで形成した状態のＴＦＴアレイ基板の検査用端子１０１に検査回路を接続する。また、ＨドライバＨＤ、ＶドライバＶＤを動作させ、１行目のダミー画素行（１３０ｒ）に対して選択信号を出力し、各ダミー画素のダミー選択ＴＦＴ３０ｄをオンさせ、この際、検査用信号をデータ信号線５２に出力し、ダミー選択ＴＦＴ３０ｄを介してダミー駆動ＴＦＴ４０ｄのゲート電極（図４Ｂの符号４１）に、検査データに応じた電圧信号を印加する。ダミー駆動ＴＦＴ４０ｄは、これにより動作して、そのドレイン（又はソース）に接続された駆動電流源（図３の符号５３参照）からそのゲート電極４１に印加された検査用信号の電圧に応じた電流をソース（又はドレイン）に接続された検査用配線１００に流す。従って、このときの検査用端子１０１に得られる電圧を測定することで、対応するダミー画素回路においてそのＴＦＴが実際に流した電流量を電圧データに変換して検出することができる。行方向のダミー画素行については、各列のダミー画素回路に対し、順次、検査用信号（ダミー駆動ＴＦＴ４０ｄが動作可能な電圧信号）を出力することで、その際に検査用端子１０１で得られた電圧信号が、対応するダミー画素回路についての検査結果となり、各ダミー画素についてそれぞれ検査データ（電流特性データ）を得ることができる。
図２においては、行方向に設けられているダミー画素回路のみを示しているが、マトリクスの例えば１列目の画素列を同様にダミー画素回路とし、この列の各画素回路を検査用配線１００で接続し、検査用端子１０１に引き出すことで、同様に列方向の画素の検査をすることができる。すなわち、各行のゲート信号線５１に順次選択信号を出力し、１列目のデータ信号線５２に検査用信号を出力してダミー画素列を行毎に順番に駆動し、その際検査用端子１０１で得られた電圧信号を測定することにより、列方向の各ダミー画素についてもそれぞれその特性を測定することができる。
ここで、検査用配線１００は、図１に示すように列方向及び行方向の全てのダミー画素回路対して共通接続することができる。各ダミー画素を順番に駆動して都度対応する検査信号をそのダミー画素に供給すれば、列方向及び行方向の各ダミー画素についての検査結果が、順番に検査用端子１０１に得られるからである。また、全ダミー画素を１本の検査用配線１１０で接続することで、この内蔵検査部１３０をパネル基板上に設けてもそれによる表示画素領域１１０の縮小を最小限に抑制することができる。
上記検査用配線１００は、図１に示すように基板１０の２辺にドライバに沿って設ける構成に限らず、表示画素領域１１０の残りの２辺、つまり、第３辺または第４辺にさらに形成されていても良い。図５は、表示画素領域１１０の４辺（左右及び上下辺）に共通の検査用配線１００を設けた場合の概念図を示している。また、この場合、各辺の検査用配線１００に対応してそれぞれ内蔵検査用素子１２０が設けられている。但し、例えば、図１及び図５の例では、パネルの下辺には、多数の外部接続用端子であったり、駆動電源配線のための共通配線や、ＥＬ素子の陰極のための共通コンタクトなどが配置され、レイアウト上の余裕がないことも考えられる。よって、このような場合においては、他辺の検査用配線１００と接続するための配線だけ設け、内蔵検査用素子１２０はこの辺には設けないことも可能である。いずれの場合にも、複数辺に設ける検査用配線１００は、１本の共通配線とすることができる。すなわち、複数辺にそれぞれ設けられる内蔵検査用素子１２０は、全て一本の検査用配線１００によって検査用端子１０１に接続されている。
このように垂直走査方向に沿った１辺と、水平走査方向に沿った１辺のみでなく残りのこれらに対向する辺に沿っても共通の検査用配線１００を設けることで、配線の総面積を大きくできる。従って、例えば後述するように画素電極６１と同じで、比較的抵抗の高いＩＴＯなどを検査用配線１００に採用しても、そのために第１及び第２辺における検査用配線１００の線幅を拡大することなく、配線抵抗の低減を図ることができる。また、第３辺目、第４辺目にも検査用配線１００を設けることで、各辺において表示画素領域１１０の外縁からパネル基板端部までの周縁部分に配置する回路要素数の各辺における均等化を図ることができる。このため、周縁部分の幅の等しいパネルを得ることができ、表示装置に採用した場合の設計自由度の向上を図ることができる。
もちろん、この検査用配線１００は、少なくとも基板の垂直走査方向及び水平走査方向にそれぞれ配置されていれば良い。これらの各方向に並ぶダミー画素、すなわち、このダミー画素と同時にほぼ同一条件で形成され、表示画素領域１１０において、垂直走査方向、水平走査方向にマトリクス配置された画素回路の電流能力などを測定できればよいからである。
また、上記検査用配線１００は、図４Ｂに示すように、有機ＥＬ素子の陽極６１と同時に形成され、陽極と同じＩＴＯ膜が用いられている。これに限らず、ＴＦＴを形成する工程と同時に形成される層（導電膜）を用いることが可能である。すなわち、検査用配線１００として、例えば、高融点金属が用いられ、ＴＦＴのゲート電極４１（３１）及びゲート信号線５１と同時に形成された金属配線や、データ信号線５２や電源配線５３と同時に形成された金属配線を採用することができる。特に、ゲート信号線５１と同時に形成された金属層を利用すれば、低抵抗の配線とでき、かつ、この配線層は、ダミー駆動ＴＦＴ４０に電流を供給する駆動電源配線５３と、間に層間絶縁膜１５が形成されており配線引き回しレイアウトにおいて電源配線５３と検査用配線１００とが交差する場合にも特別な絶縁手段を講ずる必要が無く、交差させることができる。
また、検査用配線１００及び内蔵検査用素子１２０は、いずれも、前述の通り、駆動回路ＨＤ，ＶＤよりはパネル内側であって、表示画素領域１１０の外側のパネル周辺部に配置されている。そして、検査用配線１００は、ＥＬ素子６０の陽極６１と同時に形成されるが、この配線１００の上にはＥＬ素子６０は形成せず、実際の表示には寄与しない。
図２及び図４Ｂにおいては、内蔵検査用素子１２０（ダミー画素回路）は、表示画素領域１１０の外側に１行１列分のみ形成し、これを１本の検査用配線１００で接続している。しかし、複数行設けても良いし、複数列設けても良い。複数行、複数列設けることで、検査データの平均化が図られる。よって、局所的な欠陥を検出できるだけでなく、レーザアニールの不均一性による行方向、列方向におけるＴＦＴ特性ばらつきの傾向を正確に把握する、すなわちより検査精度を高めることが可能となる。
図６は、内蔵検査用素子１２０の設置数の他の例を示している。また、図６には、ＴＦＴの能動層として用いる多結晶シリコン膜を非晶質シリコンから得るためのレーザアニールに際し、パネルに対するレーザービームの走査方向を示している。このレーザアニールは、例えばパルスレーザー光（エキシマレーザ光）を矩形に整形し、その照射位置を所定方向にずらしながら非晶質シリコン膜に対しレーザビームを照射することでレーザアニールが実行される。
図６において、このレーザビームの走査方向は、ＴＦＴアレイのディスプレイにおける垂直走査方向に一致している。また、矩形に整形されるレーザビームの長軸方向は、ディスプレイ水平走査方向に平行に設定され、その短軸方向は、ビーム走査方向及びディスプレイ垂直走査方向に平行に設定されている。このような条件でレーザアニールを行う場合には、レーザアニールの走査方向（ここでは、レーザー光の整形ビームの短軸方向に一致）に沿う方向に並ぶ内蔵検査用素子１２０は、必ず、レーザビーム走査方向に対して平行に複数列設けることが好適である。つまり、レーザー光の整形ビームの長軸方向に沿ってライン又は帯状に並ぶ内蔵検査用素子１２０の列（ここでは行）は１列でもよいが、ビーム走査方向に沿って並ぶ内蔵検査用素子１２０の列は、複数列とすることが好適である。別の言い方をすると、整形ビームの長軸方向の内蔵検査用素子１２０の列数（ここでは行数）よりもビーム走査方向の内蔵検査用素子１２０の列数を多くすることが好適である。
既に説明したように、レーザ強度の経時ばらつきや、パルスレーザの各ショットでの強度ばらつきは避けられないため、レーザー光の整形ビームの走査方向におけるＴＦＴアレイの特性ばらつきは、走査方向に直交する方向（整形ビームの長軸方向）におけるばらつきよりも大きい。パルスレーザを採用する場合、例えばそのパルス周波数は３００Ｈｚ程度で、各パルスによる照射領域は、１０μｍ程度〜数１０μｍのピッチでずれるように走査されるが、各ショットでそのレーザー強度が変動する。そして、この変動は、ショット間での連続性が低く、かつ領域による連続性も低い。このため、そのレーザー強度変動によるＴＦＴ特性ばらつきを検出するには、非常に高い検出精度が要求される。そこで、レーザ光の走査方向には、この走査方向に沿って複数列の内蔵検査用素子１２０を設けることが好適である。図６では、整形ビームの長軸方向に沿って２行の内蔵検査用素子１２０を設け、レーザビームの走査方向には３列の内蔵検査用素子１２０を配置している。もちろん、１行対２列の比であっても良いし、３列、４列設けることも可能である。
図６とは反対に、表示パネルの水平走査方向がレーザビームの走査方向に一致し、レーザ光の整形ビームの長軸方向がパネルの垂直走査方向に一致する場合には、水平走査方向に沿って設けられる内蔵検査用素子１２０の行数を少なくとも複数行設ける（垂直走査方向に沿って設けられる内蔵検査用素子１２０の列数より多く設定する）。
以上のように、レーザ光の走査方向に沿って並ぶ内蔵検査用素子１２０を複数列設ける（ライン数を複数とする）ことにより、精度良くレーザ光のばらつきに起因し、表示ムラを発生させるＴＦＴ特性ばらつきを検出することができる。ここで、複数列設けられる内蔵検査用素子１２０は、少なくとも、その各列を共通の検査用配線１００が接続して検査用端子１０１に引き出す。
配線面積をより低減するには、複数列設けた検査用配線１００は、図５に示すように、検査用端子１０１に引き出される手前の列の終端部付近（表示画素領域１１０の端部付近）において互いに接続して一本の配線として検査用端子１０１に引き出す方法が好適である。内蔵検査用素子１２０を複数列又は複数行（又はその両方）設けた場合においても、各素子１２０の特性検出方法は、１列１行の場合と同様である。つまり、列毎、行毎に順次、１素子（１ダミー画素）毎、選択して検査信号を供給し、そのときに検査用端子１０１に得られる電圧信号から、各素子の特性を検出すればよい。なお、図５に示すように、検査用配線１００が複数列の内蔵検査用素子１２０に共通接続されている場合において、同一行に属する複数列の内蔵検査用素子１２０が流す合計電流に応じた電圧信号を検出する方法も採用でき、複数列についての特性の平均値を、短時間に検査することができる。
なお、内蔵検査用素子１２０の設置列数、行数を増やすほど検出精度は向上するが、これらを複数設ける分、パネル基板上における画素表示領域１１０の面積が狭まるか、パネルの大型化を招く。そこで表示領域の減少の抑制（パネル大型化の防止）を図りつつ、必要な検出精度を実現するための最小数の内蔵検査用素子１２０を設けることが好適である。
また、内蔵検査用素子１２０を複数列、複数行設ける場合において、特に、レーザビームの走査方向に沿って複数設けられる内蔵検査用素子１２０は、各列ができるだけ隣接して設けられていることが、検査精度の向上の観点から好適である。隣接して配置されていれば、素子製造条件及び特にレーザアニール条件を隣接素子１２０同士で近似させることができ、製造条件の違い等による特性変動の要因を考慮しなくてよく、複数列について検査することの意義が高まるためである。
なお、レーザ光の整形ビームの長軸方向における強度ばらつきは、レーザの光学系の寸法等に基づくエリア性、同一光学系を用いることによる連続性があるため、そのばらつきの検出は走査方向のばらつきと比較して容易である。さらに、実際にレーザ光の整形ビームの長軸方向に沿って並んだ内蔵検査用素子１２０によって実際に各素子の特性ばらつきを検出しており、複数の列方向の内蔵検査用素子１２０についてそれぞれ得られた検出信号のビーム長軸方向における補正は容易である。
なお、内蔵検査用素子１２０の配列数は、検査用配線１００を陽極と同一層から構成する場合に限らず、他のＴＦＴ構成導電層を用いた場合であっても、同様にパネルの大型化や表示領域の縮小化につながらないように、高い検出精度を達成しつつ少なくなるようにすることが好ましい。
また、本実施の形態においては、表示画素の回路構成は選択ＴＦＴと駆動ＴＦＴの２種類の素子回路による構成の場合を示したが、本願発明はそれに限定されるものではなく、駆動ＴＦＴの閾値電圧を補正し表示をより均一にするような補正回路用ＴＦＴを設けた構造を有するものでもよくその閾値電圧補正後にも残存する駆動ＴＦＴの不均一性の検出に用いても同様の効果が得られる。
また、電圧駆動と呼ばれる本発明のように電圧信号を入力することに限らず、電流駆動と呼ばれる電流信号を入力し駆動回路を通じて駆動ＴＦＴを制御する場合の検査にも、本実施形態は適応することができる。
また、検査用素子の配置に関しても、本実施の形態で示したような表示領域の周辺部に配置する以外にも、画素内の一部にダミー領域を設け、そこに素子と配線とを配置することで、周辺部だけでなく表示領域内部の検査も可能となる。その場合、横スジ、縦スジなど広域にわたる不良だけでなく、点状欠陥や数画素程度の領域の欠陥（周辺よりも明るいものを「ホワイトスポット」、暗いものを「ディムドット」と呼んでいる。）の検出も可能となり、検査の効果がより向上する。この場合、検査素子をＯＮ／ＯＦＦするための制御素子を接続することで、通常表示時に誤動作し、消費電流の増加やコントラストなどの表示品位の低下も防止可能となる。また、その際には、ＥＬ素子の発光方向をＴＦＴ膜上方とするいわゆるトップエミッション構造を用いることで、ダミー領域の導入による発光領域の低下（輝度の低下）、電流集中による信頼性の低下などの問題点も解決される。
更にまた、接続配線が、既存の配線であるドレイン信号線５２やゲート信号線５１と重なることで配線間の寄生容量が形成される。寄生容量は信号の伝播歪（信号遅延）の原因となりクロストークの発生など表示品位を劣化させる。また、検査素子より電流を読み出す際においても、検査時間の短縮など高速化を行う場合にその寄生容量により、Ｓ／Ｎが低下することが生じる。その際には、接続配線の線幅を他の配線上では細くし、寄生容量を低減することで対策が可能である。
また、通常表示の際、内蔵検査用素子１２０による電流消費に関しては、これを抑制することが可能である。つまり、対応するダミー画素が選択されるタイミングでデータ信号線５２に出力される信号は、この位置では、表示しないので非表示レベルを示す。よって、対応するダミー駆動ＴＦＴ４０ｄは、オフしており、駆動電源線５３から検査用配線１００には電流は流れず、電力消費は非常に小さい。より確実に検査用素子１２０での電力消費を抑制するには、対応する映像信号データをダミー駆動ＴＦＴ４０ｄが完全にＯＦＦする電位にすればよい。検査用端子１０１の電位を例えば駆動電源線５３と同電位にするなどにより、ダミー駆動ＴＦＴ４０ｄに電流が流れ難い電位としても良い。
また、検査読み出し端子１０１は、ＴＦＴアレイ（ＥＬ未形成状態）において、必要のないＥＬ素子の陰極電圧入力端子（パネル完成体）を共用することができる。これにより検査のための専用端子を不要とでき、端子数の低減などによる狭額縁化も可能となる。

Claims (18)

  1. 複数の半導体素子がマトリクス状に配置された半導体素子マトリクスアレイであって、
    前記半導体素子を構成する層のうちいずれかの層によって前記半導体素子の２つ以上を互いに電気的に接続し、該２つ以上の半導体素子を互いに電気的に接続する配線に、少なくとも電気的に接続された配線層が、アレイ外部に接続可能に設けられていることを特徴とする半導体素子マトリクスアレイ。
  2. 請求項１に記載の半導体素子マトリクスアレイにおいて、
    前記アレイ外部に接続可能に配置された前記配線層に電気的に接続される前記半導体素子は、トランジスタであり、該トランジスタのソース又はドレインの一方が前記配線層に対して電気的に接続されていることを特徴とする半導体素子マトリクスアレイ。
  3. 請求項１に記載の半導体素子マトリクスアレイであって、
    前記アレイ上には、前記複数の半導体素子を備えるマトリクス部が設けられ、
    前記外部に接続可能な配線層に接続された前記２以上の半導体素子は、その素子構成層が、前記マトリクスを構成する前記複数の半導体素子の構成層と少なくとも一部が共通することを特徴とする半導体素子マトリクスアレイ。
  4. 請求項３に記載の半導体素子マトリクスアレイにおいて、
    前記マトリクス部に設けられる前記複数の半導体素子及び前記外部に接続可能な配線層に接続された前記２以上の半導体素子は、いずれも、少なくとも能動層としてレーザアニールによって得られた結晶性半導体膜を用いたトランジスタであることを特徴とする半導体素子マトリクスアレイ。
  5. 半導体素子マトリクスアレイであって、
    基板上に、半導体膜からなりソース及びドレインを備えた能動層と、少なくとも前記能動層を覆うゲート絶縁膜と、該ゲート絶縁膜上であって前記能動層と重畳するように形成されたゲート電極と、該ゲート電極を覆うように形成された層間絶縁膜と、該層間絶縁膜上に形成された平坦化絶縁膜と、前記層間絶縁膜及び前記平坦化絶縁膜に前記ソース及び前記ドレインに対応してコンタクトホールを介して前記ソース又は前記ドレインと接続された電極を備える半導体素子を備え、
    さらに、前記ソース又は前記ドレインと接続された電極は、他の半導体素子の前記ソース又はドレインとも電気的に接続され、複数の半導体素子を接続する前記電極は、前記マトリクスアレイの外部に接続可能に設けられていることを特徴とする半導体素子マトリクスアレイ。
  6. 基板上に複数の半導体素子が配置された表示パネルであって、
    前記複数の半導体素子の内の少なくとも一部であって２以上の半導体素子は、半導体膜からなりソース及びドレインを備えた能動層と、少なくとも前記能動層を覆うゲート絶縁膜と、該ゲート絶縁膜上であって前記能動層と重畳するように形成されたゲート電極と、該ゲート電極を覆うように形成された層間絶縁膜と、該層間絶縁膜上に形成された平坦化絶縁膜と、前記層間絶縁膜及び前記平坦化絶縁膜に前記ソース及び前記ドレインに対応してコンタクトホールを介して前記ソース又は前記ドレインと接続された表示電極を備え、
    前記２以上の半導体素子の前記表示電極はそれぞれ互いに電気的に接続されており、該表示電極を互いに電気的に接続する接続配線は、表示パネル外部に接続可能に基板上に設けられていることを特徴とする表示パネル。
  7. 請求項６に記載の表示パネルにおいて、
    前記２以上の半導体素子又は前記接続配線の少なくとも一方は、表示機能を持たないことを特徴とする表示パネル。
  8. 請求項６又は７に記載の表示パネルにおいて、
    基板の表示画素領域には、画素回路がそれぞれマトリクス配置され、各画素回路には表示素子が接続されており、
    前記表示画素領域の周辺には、前記画素回路を駆動し、前記表示素子に表示を行わせるための水平走査方向駆動回路及び垂直走査方向駆動回路が、前記画素回路と共に基板上に形成されており、
    前記表示パネル外部に接続可能に設けられている前記接続配線は、前記水平走査方向駆動回路又は垂直走査方向駆動回路の少なくとも一方の延在方向に沿って配置されていることを特徴とする表示パネル。
  9. 請求項６〜８のいずれか１項に記載の表示パネルにおいて、
    前記各画素に設けられる表示素子は、有機エレクトロルミネッセンス素子であることを特徴とする表示パネル。
  10. 基板上の表示画素領域に複数の画素がマトリクス配置された表示パネルであって、
    前記複数の画素のそれぞれは、表示素子と該表示素子の表示動作を制御するための画素回路を有し、該画素回路は、少なくとも１つの画素用薄膜トランジスタを備え、
    さらに、前記基板上には、前記画素用薄膜トランジスタの能動層及びゲート電極とそれぞれ同一材料から構成された層を有する複数の内蔵検査用素子を備え、
    少なくとも１本の検査用配線が前記複数の検査用素子に接続されており、該検査用配線は、パネル外部に接続可能に前記基板上に形成されていることを特徴とする表示パネル。
  11. 請求項１０に記載の表示パネルにおいて、
    前記表示画素領域の周辺には、前記各画素を駆動するための水平走査方向駆動回路及び垂直走査方向駆動回路が形成されており、
    前記内蔵検査用素子は、前記水平走査方向駆動回路及び前記垂直走査方向駆動回路に沿ってそれぞれ複数設けられ、共通の検査用配線に、この複数の内蔵検査用素子がそれぞれ接続されていることを特徴とする表示パネル。
  12. 請求項１０又は請求項１１のいずれか１項に記載の表示パネルにおいて、
    前記画素用薄膜トランジスタは、ソース及びドレインを有する半導体能動層、ゲート電極を少なくとも備え、前記ソース及びドレインの一方は、所定の信号配線に接続され、他方は、表示素子に接続された画素電極に接続され、
    前記内蔵検査用素子は、薄膜トランジスタであって、前記画素用薄膜トランジスタの前記半導体能動層及び前記ゲート電極とそれぞれ同一材料から構成された、ソース及びドレインを有する半導体能動層及びゲート電極を備え、該内蔵検査用素子の前記ソース及びドレインの一方は、検査用信号が供給可能であり、前記ソース及びドレインの他方は、前記検査用配線に電気的に接続されていることを特徴とする表示パネル。
  13. 請求項１２に記載の表示パネルにおいて、
    前記検査用配線は、前記画素電極と同一材料を用いた導電層によって構成されていることを特徴とする表示パネル。
  14. 請求項１０〜請求項１２のいずれか１項に記載の表示パネルにおいて、
    前記内蔵検査用素子は、前記水平走査方向駆動回路及び前記垂直走査方向駆動回路に沿って、ライン状に複数形成されており、
    前記水平走査方向駆動回路及び前記垂直走査方向駆動回路の内の少なくとも一方において、前記内蔵検査用素子は、複数ライン並列して設けられていることを特徴する表示パネル。
  15. 請求項１０〜請求項１２のいずれか１項に記載の表示パネルにおいて、
    前記画素用薄膜トランジスタ及び前記内蔵検査用素子の半導体能動層は、いずれもレーザアニールによって非晶質半導体膜を結晶化して得た結晶性半導体膜であり、
    前記内蔵検査用素子は、少なくとも、前記レーザアニールのレーザビームの走査方向に一致する方向において、該走査方向に対して平行に複数ライン設けられていることを特徴とする表示パネル。
  16. 請求項１５に記載の表示パネルにおいて、
    前記レーザアニールのレーザビーム走査方向に交差する方向において、設けられる前記内蔵検査用素子のライン数よりも、前記レーザアニールのレーザビーム走査方向に沿って設けられるライン数の方が多いことを特徴する表示パネル。
  17. 複数の半導体素子がマトリクス状に配置された半導体素子マトリクスアレイの製造方法であって、
    前記半導体素子を構成する層のうちいずれかの層によって前記半導体素子の２つ以上を互いに電気的に接続し、該２つ以上の半導体素子を互いに電気的に接続する配線に、少なくとも電気的に接続された配線層を、アレイ外部に接続可能に設け、
    前記配線層に得られる信号を検出し、
    前記検出された信号に基づいて前記半導体素子の特性を評価し、
    前記半導体マトリクスアレイの良不良判定を実行することを特徴とする半導体素子マトリクスアレイの製造方法。
  18. 基板上の表示画素領域に複数の画素がマトリクス配置される表示パネルの製造方法であって、
    前記表示画素領域の前記複数の画素には、それぞれの画素を構成し、後に形成される表示素子の表示動作を制御するための少なくとも１つの画素用薄膜トランジスタを形成し、 かつ、同一基板上には、複数の内蔵検査用素子を、前記画素用薄膜トランジスタの能動層及びゲート電極とそれぞれ同一材料を用いて同時に形成し、
    前記複数の内蔵検査用素子を互いに接続し、パネル外部に接続可能な検査用配線を形成し、
    前記内蔵検査用素子を動作させて前記検査用配線に得られる信号を検出し、
    前記検出された信号に基づいて前記内蔵検査用素子の特性を評価し、該評価に基づいて前記複数の画素に設けられる前記画素用薄膜トランジスタの良不良判定を実行し、
    良判定された表示パネルに対してのみ、前記表示素子を形成して表示パネルを完成させることを特徴とする表示パネルの製造方法。
JP2006531746A 2004-08-11 2005-08-11 半導体素子マトリクスアレイ、その製造方法及び表示パネル Pending JPWO2006016662A1 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2004234578 2004-08-11
JP2004234578 2004-08-11
PCT/JP2005/014784 WO2006016662A1 (ja) 2004-08-11 2005-08-11 半導体素子マトリクスアレイ、その製造方法及び表示パネル

Publications (1)

Publication Number Publication Date
JPWO2006016662A1 true JPWO2006016662A1 (ja) 2008-05-01

Family

ID=35839421

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006531746A Pending JPWO2006016662A1 (ja) 2004-08-11 2005-08-11 半導体素子マトリクスアレイ、その製造方法及び表示パネル

Country Status (4)

Country Link
JP (1) JPWO2006016662A1 (ja)
KR (1) KR20070032808A (ja)
TW (1) TWI269448B (ja)
WO (1) WO2006016662A1 (ja)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4890276B2 (ja) * 2006-01-31 2012-03-07 株式会社半導体エネルギー研究所 半導体装置
JP5028571B2 (ja) * 2006-02-27 2012-09-19 株式会社ジャパンディスプレイイースト 有機ｅｌ表示装置
JP4860699B2 (ja) 2006-08-31 2012-01-25 シャープ株式会社 表示パネルおよびそれを備えた表示装置
KR101830196B1 (ko) 2010-02-12 2018-02-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 구동 방법
JP5428959B2 (ja) * 2010-03-11 2014-02-26 セイコーエプソン株式会社 有機エレクトロルミネッセンス装置及びその製造方法
KR102078994B1 (ko) * 2013-10-14 2020-02-19 엘지디스플레이 주식회사 액정표시장치 및 이의 검사방법
US9704888B2 (en) * 2014-01-08 2017-07-11 Apple Inc. Display circuitry with reduced metal routing resistance
CN106206619B (zh) * 2016-08-31 2019-10-11 厦门天马微电子有限公司 阵列基板及其驱动方法和显示装置
KR102569929B1 (ko) * 2018-07-02 2023-08-24 삼성디스플레이 주식회사 디스플레이 장치
CN109375439A (zh) 2018-12-20 2019-02-22 武汉华星光电技术有限公司 阵列基板及显示面板

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0981053A (ja) * 1995-09-07 1997-03-28 Casio Comput Co Ltd 電界発光素子及びその駆動方法
JP3580092B2 (ja) * 1997-08-21 2004-10-20 セイコーエプソン株式会社 アクティブマトリクス型表示装置
JP4334045B2 (ja) * 1999-02-09 2009-09-16 三洋電機株式会社 エレクトロルミネッセンス表示装置
JP2001195016A (ja) * 1999-10-29 2001-07-19 Semiconductor Energy Lab Co Ltd 電子装置

Also Published As

Publication number Publication date
KR20070032808A (ko) 2007-03-22
TW200614516A (en) 2006-05-01
WO2006016662A1 (ja) 2006-02-16
TWI269448B (en) 2006-12-21

Similar Documents

Publication Publication Date Title
US11289565B2 (en) Organic electroluminescent light emitting display device
JPWO2006016662A1 (ja) 半導体素子マトリクスアレイ、その製造方法及び表示パネル
JP4026618B2 (ja) 電気光学装置、その検査方法および電子機器
KR101022156B1 (ko) 유기전계발광 표시장치의 화소수리구조 및 그 수리방법
US8664671B2 (en) Display device and fabrication method for display device
KR101902500B1 (ko) 유기 발광 표시 장치 및 그 테스트 방법
US20060061524A1 (en) Light emitting display and method of fabricating the same
KR20160023971A (ko) 유기 발광 표시 장치
US7163833B2 (en) Display panel and manufacturing method of display panel
US8563993B2 (en) Display device and fabrication method for display device
JP2003233329A (ja) 表示装置のリペア方法
JP2005109223A (ja) 半導体装置および表示装置
KR100719696B1 (ko) 유기 발광 표시장치 및 그 제조방법
JP2010249883A (ja) 画像表示装置及びその修正方法
US8013513B2 (en) Active matrix display device
JP5217469B2 (ja) 表示装置
CN113781956B (zh) 显示装置
JP2009139871A (ja) アクティブマトリックス型表示装置及びアクティブマトリックス型表示装置の製造方法
KR20230092217A (ko) 유기발광표시장치 및 이의 제조방법
JP5363188B2 (ja) 画像表示装置及びその修正方法
JP2010262074A (ja) 画像表示装置及びその修正方法