JPWO2006001301A1 - 伝送装置および伝送方法 - Google Patents
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Abstract
【課題】高い周波数まで使用可能であり、回路設計が容易な伝送装置を提供すること。【解決手段】本発明の伝送装置は、送信側にTHPプレコーディング手段を備え、受信側にアナログ処理されるイコライザ手段を備える。伝送路の周波数特性の補償を送信側のTHPプレコーディング手段と受信側のアナログ処理されるイコライザ手段とによって分担させたので、イコライザ回路による補償のため、THPの係数(a1からan)の絶対値が小さくなり、THPのループの安定性が増す、より低い分解能のDACを使用可能である、伝送路の特性に適合させる細かい調整はTHPが行うことにより、イコライザ回路は大まかな補償を行えばよく、また調整しなくてもよいのでイコライザ回路の設計が容易となる等の効果がある。【選択図】図1
Description
本発明は、伝送装置および伝送方法に関するものであり、特に、高い周波数まで使用可能であり、回路設計が容易な伝送装置および伝送方法に関するものである。
従来、高速のデジタルデータ伝送装置にはPAM信号方式が採用されており、伝送路の周波数特性を補償するために、イコライザ回路やプレエンファシス回路等の採用が提案されている。下記特許文献1には、デジタル処理およびアナログ処理が可能なトランスバーサルフィルタ型のイコライザ回路が開示されている。
しかし、信号の伝送速度が高速化するにつれて高域の減衰が非常に大きくなり、イコライザ回路のみでは限界があった。また、プレエンファシス方式についても、送信端における高域成分のレベルが大きくなるので、複数のツイストペアケーブルを収納したLANケーブル等を使用した場合にはクロストークが大きくなってしまうという問題点があった。
そこで、最近THP(Tomlinson Harashima Precoding)方式が注目されている。このTHP方式は、プレエンファシス方式を改良したものであり、伝送路を擬似するFIRフィルタを使用したプリエンファシス回路の途中にモジュロ演算回路を挿入して、出力信号の振幅を所定の範囲内に抑圧する方式である。下記非特許文献1には、THP方式の波形調整技術が開示されている。
特開平8−46553号公報
「Matched-Transmission Technique for Channels With Intersymbol Interference」IEEE TRANSACTIONS ON COMMUNICATIONS,VOL.COM-20,NO.4 AUGUST 1972 774〜780ページ
上記した従来のTHP方式においては、送信端においては信号レベルが所定の幅内に抑圧されるが、伝送路を経由して受信される信号は、絶対値は減衰しているが、信号値の取り得る値が拡散し、図6(b)に示すように、送信側における信号幅の数倍以上(例えば7倍)に広がってしまうという性質があった。従って、この信号をAD変換器でデジタル信号に変換する際には、広がった信号幅分を所定の分解能で変換する必要があり、高精度のAD変換器が必要であるという問題点があった。また、THPのみで伝送路の補償を行おうとすると、THPの処理が不安定になってしまうという問題点もあった。
本発明は、上記した課題を解決することを目的とし、このために、本発明の伝送装置は、送信側にTHPプレコーディング手段を備え、受信側にアナログ処理されるイコライザ手段を備えたことを主要な特徴とする。
本発明の伝送装置は上記のような構成によって、伝送路の周波数特性の補償を送信側のTHPプレコーディング手段と受信側のアナログ処理されるイコライザ手段とによって分担させたので、以下のような効果がある。
(1)イコライザ回路による補償のため、THPの係数(a1からan)の絶対値が小さくなり、THPのループの安定性が増す。具体的には、THPの係数(a1からan)による特性方程式の解の絶対値が小さくなり、THPの動作がきわめて安定となる。
(2)図6(a)に示すように、前記した受信信号の広がりが例えば半分以下に収まるので、より低い分解能のDACを使用可能である。
(3)伝送路の特性に適合させる細かい調整はTHPが行うことにより、イコライザ回路は大まかな補償を行えばよく、また調整しなくてもよいのでイコライザ回路の設計が容易となる。
(4)THPプリコーダの段数を少なくすることができる。
(5)THP方式においてはDCwanderと呼ばれるDC成分が受信側で発生するが、イコライザにより直流成分を除去することが可能で、DCwanderを低減することが出来る。
10…送信回路
11…符号変換器
12…THPプリコーダ
13…インパルス信号発生回路
14…スイッチ
15…D/A変換器
16…アンプ
17…トレーニング制御回路(S)
20…ハイブリッド回路
21…伝送ケーブル
30…受信回路
31…イコライザ回路
32…可変利得アンプ
33…A/D変換器
34…THPデコーダ
35…スライサ(判定回路)
36…符号逆変換回路
37…トレーニング制御回路(R)
38…オンライン調整回路
11…符号変換器
12…THPプリコーダ
13…インパルス信号発生回路
14…スイッチ
15…D/A変換器
16…アンプ
17…トレーニング制御回路(S)
20…ハイブリッド回路
21…伝送ケーブル
30…受信回路
31…イコライザ回路
32…可変利得アンプ
33…A/D変換器
34…THPデコーダ
35…スライサ(判定回路)
36…符号逆変換回路
37…トレーニング制御回路(R)
38…オンライン調整回路
本発明の伝送装置は、ツイストペアケーブルに代表される平衡ケーブルや同軸ケーブルを使用した数Gbps以上の超高速デジタルデータ伝送装置(LAN)に使用することを前提として開発されたものであるが、本発明の伝送装置はこれに限らず、任意の信号の伝送装置に適用可能である。以下実施例について説明する。
図1は、本発明の伝送装置全体の構成を示すブロック図である。この実施例は伝送ケーブル21の両端に接続された同じ構成の全二重データ送受信装置からなっている。送信回路10は、符号変換器11、THPプリコーダ12、インパルス信号発生回路13、DAC(D/A変換器)15、アンプ16、トレーニング制御回路(S)17からなる。
符号変換器11は、送信データを所定ビット毎に区切り、そのビット列の値と対応して、複数の信号レベル(電圧値)の1つを出力する。図4は、符号変換器11の動作例を示す説明図である。この例は2ビットを4値(A〜D)に変換している。後述するモジュロ演算処理幅Wが例えばー1〜+1であり、4値は例えばA=3/4、B=1/4、C=−1/4、D=−3/4であってもよい。なお、信号レベルの数は任意である。Wの境界レベル(例えば+1)と端の信号値(例えば3/4)との間隔は信号間隔(=1/2)の1/2以上あればよい。図4の右側に、符号変換器11の出力信号をグラフ化したものを示す。
図2は、THPプリコーダ12の構成を示すブロック図である。図2(a)は機能ブロック図である。THPプリコーダ12は、加算器40、モジュロ演算器41、FIRフィルタ42からなる。FIRフィルタ42にはトレーニング処理によってイコライザ回路も含めた伝送路のインパルス応答の係数が設定されている。FIRフィルタ42はモジュロ演算回路41の出力を入力して処理し、加算器40へ出力する。加算器40は入力信号からFIRフィルタ42の出力を減算して出力する。
図5はモジュロ演算器41の入出力特性を示すグラフである。モジュロ演算器41は、出力信号が所定の幅W内に収まるように機能する。即ち、入力信号がWの範囲から外れた場合には、幅Wを整数倍したものを減算してW内に納める。なお、実施例のようにWがー1〜+1であれば、入力信号の上位ビットを0とすることによってモジュロ演算結果が得られる。
図2(b)は、より具体的な回路構成を示す図である。加算器45は、加算器40の機能とFIRフィルタ42の加算器の機能を兼ねている。FIRフィルタの構成要素である遅延回路43は信号を1信号区間(1クロック分)だけ遅延させるためのシフトレジスタであり、乗算器44は伝送路のインパルス応答の係数(-a1〜-an)を乗算する。なお、FIRフィルタの段数は例えば16〜64である。THPプリコーダ12の出力はDAC15によってアナログ信号に変換され、アンプ16、ハイブリッド回路20を介して送信される。
トレーニング制御回路(S)17はTHPプリコーダ12に設定するインパルス応答係数を取得するための回路である。トレーニング制御回路(S)17は、例えば装置の電源投入時等にスイッチ14をインパルス信号発生回路に切り替え、伝送路にインパルス信号を送出し、受信側の回路から返送されてきたインパルス応答係数データを受信して、THPプリコーダ12に設定する。また、信号伝送中においても、受信回路側における信号の評価結果に基づき、例えば遺伝的アルゴリズムに基づいた係数の調整を行うことも可能である。
次に、受信回路について説明する。受信回路30は、イコライザ回路31、可変利得アンプ32、ADC(A/D変換器)33、THPデコーダ34、スライサ(判定回路)35、符号逆変換回路36トレーニング制御回路(R)37、オンライン調整回路38等からなる。
図3は、イコライザ回路の構成を示すブロック図である。イコライザ回路31は公知のFIR形式のアナログフィルタ回路である。遅延回路60は信号を1信号区間遅延させる回路であり、同軸ケーブル等を使用した遅延線やオールパスフィルタ回路を採用可能である。可変利得アンプ61はフィルタの係数aに基づいて利得を制御することにより、遅延回路60の出力信号にフィルタの係数aを乗算する。加算器62は入力信号から可変利得アンプ61の出力信号を減算する。
なお、図3の構成は特性を調整可能な構成となっているが、係数を固定(例えば1)としてもよく、この場合には可変利得アンプ61は不要となるので、イコライザ回路の設計が容易となり、アンプからのノイズの発生もなくなる。
図1の可変利得アンプ32は、ADC33の出力信号のレベルが送信回路のDAC15の入力信号と同じ信号レベルになるように、受信された信号を増幅する。ADC33は信号をA/D変換する。THPデコーダ34は、図5に示されたTHPプリコーダ12内のモジュロ演算器41と同一の特性を有するモジュロ演算回路である。
スライサ(判定回路)35は多値の信号がどの領域内にあるかを判定する回路であり、図4の例であれば、入力信号レベルが−1/2未満であれば「0001」を出力し、−1/2以上0未満であれば「0011」を、0以上1/2未満であれば「0111」を、1/2以上であれば「1111」を出力する。符号逆変換器36は、上記スライサの出力を元のビット情報(例えば2ビットの情報)に逆変換する。
トレーニング制御回路(R)37は、送信回路のトレーニング制御回路(S)17と共働して、ADC33の出力からインパルス応答信号を取得し、送信回路10を介して相手側の送信回路10のトレーニング制御回路17へ返送する。また、トレーニング信号を使用して、可変利得アンプ32の利得を調整する。
オンライン調整回路38はCPUを備え、例えばスライサ35から、信号が信号配置の中心レベルからどちら側にどの程度ずれているかというような、より精細な信号評価情報を取得して、評価値が向上するように、イコライザ回路31、可変利得アンプ32、送信側のTHPプリコーダ12等の調整可能な係数を例えば遺伝的アルゴリズムに基づいて同時に調整する。
図7は、第1実施例の変形例を示すブロック図である。この実施例は、第1実施例の構成にFIRフィルタ70を追加したものである。THP方式の場合には、受信側においてモジュロ演算を行うが、この場合に受信信号の立ち上がりがなまっていると誤り率が大きくなってしまうという課題があり、信号のピークの直前の信号レベルは出来る限り0に近い方が好ましい。
しかし、第1実施例のTHP方式とイコライザ回路の組み合わせでは受信信号の立ち上がりのなまりは完全には除去できない場合がある。そこで、ADC33の後ろに立ち上がりのなまりを除去する高域通過特性のFIRフィルタを追加することにより、信号波形の立ち上がりのなまりを除去することによって誤り率が減少する。なお、FIRフィルタ70の係数もオンライン調整回路38によって調整するようにしてもよい。
[イコライザ回路]
次にイコライザ回路の詳細について説明する。前記したように、イコライザ回路はトランスバーサルフィルタによって実現できる。本発明者は実験の結果、イコライザ回路としてのトランスバーサルフィルタの遅延段数は1段を基本形とし、必要な特性に応じてこの1段の基本形を複数個縦続接続すればよいことを発見し、またトランスバーサルフィルタの基本形として伝達関数Fが下記の数式1で表されるようなフィルタを実現すればよいことを発見した。
次にイコライザ回路の詳細について説明する。前記したように、イコライザ回路はトランスバーサルフィルタによって実現できる。本発明者は実験の結果、イコライザ回路としてのトランスバーサルフィルタの遅延段数は1段を基本形とし、必要な特性に応じてこの1段の基本形を複数個縦続接続すればよいことを発見し、またトランスバーサルフィルタの基本形として伝達関数Fが下記の数式1で表されるようなフィルタを実現すればよいことを発見した。
F=G(1-kZ^-1)・・・数式1
但し、G=1/(1-k)あるいはこの値に比例する値である。また^は後続する数値が指数であることを表している。実施例においてはイコライザー回路の出力信号を公知の方法で評価して、可変利得アンプによる利得調整によってイコライザ回路が調整され、この調整によってGが最適な値に設定される。
但し、G=1/(1-k)あるいはこの値に比例する値である。また^は後続する数値が指数であることを表している。実施例においてはイコライザー回路の出力信号を公知の方法で評価して、可変利得アンプによる利得調整によってイコライザ回路が調整され、この調整によってGが最適な値に設定される。
kはケーブルの長さ等によって変化する係数であり、ケーブルの長さによっては、おおよそ0.9〜0.95の範囲で調整する必要がある。この伝達特性を実現する場合に、遅延した信号を−k倍するために可変利得アンプを使用すると、ケーブル長が長いほど信号が減衰すると共にkの値が1に近づくために、可変利得アンプには利得の精密な制御が可能であり、かつダイナミックレンジが広い低雑音のアンプが必要である。ところが、数百MHz以上という周波数においてこのような可変利得アンプは入手あるいは製造が非常に困難であるという問題点があった。そこで、本発明者は、上記特性を実現する回路として、以下に示すような回路を発明した。
図8は、本発明のイコライザ回路の実施例1の構成を示すブロック図である。図8の回路において、+側信号処理回路101と−側信号処理回路102とは同一の構成を有している。従って、上側の回路101についてのみ説明する。上側(下側)の回路101にはハイブリッド回路20の差動出力信号の+出力信号(−出力信号)が入力される。入力信号はアンプ110に入力され、所定の利得で増幅される。
アンプ110の出力信号(I)は加算回路114および遅延線路112に入力される。遅延線路112は差動信号を遅延させる遅延手段であり、所定の長さの同軸ケーブルを使用可能である。遅延線路112の出力(D)は他方の信号処理回路102の加算回路115に出力される。加算回路114は、差動信号の正側信号であるアンプ110の出力信号(I)と負側の遅延手段である遅延線路113の出力信号(D)とを入力し、それぞれ異なる割合で2つの信号を加算した複数の加算信号を出力する加算手段である。
図9は、加算回路の構成を示す機能ブロック図および回路図である。図9(a)は加算回路114の機能を示す機能ブロック図である。アンプ110(111)の出力信号である入力信号Iは2つの加算器152、153にそれぞれそのまま(×1.0)入力される。一方、遅延線路113(112)の出力信号(D)は2つの乗算器(減衰器)150、151に入力され、それぞれから0.9倍および0.95倍の信号が出力される。2つの加算器152、153はそれぞれの乗算器150、151の出力と信号Iとを加算して出力する。この結果、加算回路114の出力としては、A=(1−0.9Z^-1)およびB=(1−0.95Z^-1)の出力信号が得られる。
図9(b)は加算回路114の構成例を示す回路図である。本発明の加算回路114は図示するように複数個(3個)の抵抗の直列回路によって実現できる。そして、出力端子Aと出力端子Bに接続する可変利得アンプ116、117の入力インピーダンスが十分大きいときには、3個の抵抗、抵抗154、抵抗155、抵抗156の抵抗値の比を例えば95:2.5:102.5とすることにより、抵抗155の両端である2つの出力端子にはA=[(1−0.9Z^-1)×g1 ]およびB=[(1−0.95Z^-1)×g2 ]に相当する出力信号が得られる。
なお、抵抗値の比は上記に限定されるものではなく、イコライザ回路の調整範囲をカバーできる範囲で任意に設定可能である。また、g1、g2は固定係数であり、g1≠g2であるので、この回路の2つの出力信号のレベルは厳密には一致していないが、後段の可変利得アンプ16、17によってそれぞれの信号レベルが調整されるので問題はない。
出力端子Aと出力端子Bに接続する可変利得アンプ116、117の入力インピーダンスが十分大きくない場合でも、公知の設計手法により抵抗154:抵抗155:抵抗156の抵抗値を設計可能であり、出力端子Aと出力端子Bに、A=[(1−0.9Z^-1)×g1 ]およびB=[(1−0.95Z^-1)×g2 ]に相当する出力信号が得られる。
可変利得増幅手段である可変利得アンプ116、117はトレーニング制御回路(R)37あるいはオンライン調整回路38によって、公知の方法で例えば受信信号の誤り率が最小になるようにイコライザ特性(各可変利得アンプの相対的な利得)が調整される。例えば可変利得アンプ116、119の利得を最大とし、可変利得アンプ117、118の利得を最小(0)とすれば、フィルターの特性は(1−0.9Z^-1)となるが、可変利得アンプ116〜119の利得を全て同じ(最大)にすれば、フィルターの特性はほぼ(1−0.925Z^-1)となる。なお、可変利得アンプ16、17の内の一方は固定利得にして、他方のみを調整するようにしてもよい。出力合成手段である加算器120は2つの可変利得アンプ116、117の出力信号を加算、合成して出力する。
なお、シングルエンドの信号を処理する場合には、図8の+信号処理回路1(遅延線路112を除く)、アンプ111と遅延線路113のみを使用し、差動増幅器やコモンモードチョークトランス等を用いてシングルエンドの入力信号を差動信号に変換して+入力とー入力に入力すればよい。
図10は、イコライザ回路の実施例1の回路例を示す回路図である。上下同一の回路であるので、上側の回路101についてのみ説明する。+入力信号は直流カット用コンデンサ160を介してアンプ161に入力される。アンプ161としては、例えばMini-Circuits(登録商標)社のモノリシックアンプIC、ERA-4を使用可能である。このICは出力インピーダンスが50Ωであり、出力端から電源を供給するものであるので、この実施例においては負荷抵抗162(例えば330Ω)だけでなく、加算回路114の抵抗167〜173、抵抗164、165、遅延線路166、−信号処理回路102における加算回路114の抵抗167〜173に相当する抵抗を介して電源が供給される。
アンプ161の出力は信号分配とインピーダンスマッチング用の抵抗164、165(例えば43Ω)を介して遅延線路166および加算回路114を構成する抵抗ネットワークに入力される。遅延線路166としては例えば所定長の特性インピーダンス75Ωの同軸ケーブルを使用可能である。抵抗ネットワーク内の抵抗の内、図9(b)の抵抗154、155、156と対応する抵抗は順に抵抗167、168、169である。残りの抵抗170〜173はインピーダンスマッチングあるいは電源供給のための抵抗であり、加算処理を目的とするものではない。
抵抗ネットワークを構成する各抵抗の抵抗値の一例を以下に示す。抵抗167…138Ω、抵抗168…2.2Ω、抵抗169…150Ω、抵抗170…150Ω、抵抗171…300Ω、抵抗172…300Ω、抵抗173…150Ω。この場合には、前記したkの値が0.9〜0.95の範囲で調整が可能である。コンデンサ163、174、175、176、179、180は直流カット用のコンデンサであり、交流的にはコンデンサの両端を短絡したものと等価である。
2つの可変利得アンプ177、178は外部から設定された利得で信号を増幅する。可変利得アンプ177としては、例えばANALOG DEVICES(登録商標)社のAD8370を使用可能である。このICは利得を外部からデジタル制御可能である。また、NEC(登録商標)のμPC2712TBも使用可能である。このICは電源電圧を変化させることによって利得を調整可能であるので、調整を行うためには電圧の制御が可能な電源回路が必要である。
加算器20を構成する3個の抵抗181〜183は2つの可変利得アンプ177、178の出力信号を加算、合成して出力する。
以上のような構成によって、現在入手あるいは製造可能な素子のみによって、非常に高い周波数まで動作可能なイコライザ回路が実現できる。また、遅延線路以外はIC化が可能である。
以上のような構成によって、現在入手あるいは製造可能な素子のみによって、非常に高い周波数まで動作可能なイコライザ回路が実現できる。また、遅延線路以外はIC化が可能である。
[イコライザ回路の実施例2]
図12は、本発明のイコライザ回路の実施例2の回路構成を示す回路図である。実施例2は、加算回路からの出力信号数を4個とした場合の本発明のイコライザ回路の例である。実施例1の回路構成では、ケーブル長と関連する広い調整範囲をカバーするようにすると、特に前述した係数kが1に近い領域において等化の精度が低下してしまう。そこで、実施例2においては、kが1に近い領域を細かく分けてそれぞれに対応する複数の出力を設け、可変利得アンプの利得を制御することによってそれらを所望の特性に合成するようにした。
図12は、本発明のイコライザ回路の実施例2の回路構成を示す回路図である。実施例2は、加算回路からの出力信号数を4個とした場合の本発明のイコライザ回路の例である。実施例1の回路構成では、ケーブル長と関連する広い調整範囲をカバーするようにすると、特に前述した係数kが1に近い領域において等化の精度が低下してしまう。そこで、実施例2においては、kが1に近い領域を細かく分けてそれぞれに対応する複数の出力を設け、可変利得アンプの利得を制御することによってそれらを所望の特性に合成するようにした。
図12に示す回路図において、図10に示す実施例1の回路と異なる点は加算回路114を構成する抵抗ネットワーク以降の構成であり、抵抗ネットワークからは4個の異なる出力信号が出力され、可変利得アンプ(205〜208)も4個設けられている。
図11は、実施例2における加算回路の構成例を示す回路図である。実施例2のの回路は図示するように5個の抵抗の直列回路によって実現される。これらの抵抗は図12の抵抗190〜194に相当し、残りの抵抗195〜200はインピーダンスマッチングあるいは電源供給のための抵抗であり、加算処理を目的とするものではない。
出力端子E〜Hに接続する可変利得アンプの入力インピーダンスが十分大きいときには、上記した5個の抵抗の抵抗値の比、抵抗190:抵抗191:抵抗192:抵抗193:抵抗194を例えば90:5:2.5:1.5:101とすることにより、4つの出力端子にはE=[(1-0.8Z^-1)×g3 ]、F=[(1-0.9Z^-1)×g4 ]、G=[(1-0.95Z^-1)×g5 ]、H=[(1-0.98Z^-1)×g6 ]に相当する出力信号が得られる。なお、g3〜g6は固定係数である。
可変利得アンプの入力インピーダンスが十分大きくない場合でも、公知の設計手法により抵抗190:抵抗191:抵抗192:抵抗193:抵抗194の抵抗値を設計可能であり、4つの出力端子にはE=[(1-0.8Z^-1)×g3 ]、F=[(1-0.9Z^-1)×g4 ]、G=[(1-0.95Z^-1)×g5 ]、H=[(1-0.98Z^-1)×g6 ]に相当する出力信号が得られる。
図12の抵抗ネットワークを構成する各抵抗の抵抗値の一例を以下に示す。抵抗190…134Ω、抵抗191…2.4Ω、抵抗192…1Ω、抵抗193…0.68Ω、抵抗194…150Ω、抵抗195…150Ω、抵抗196…300Ω、抵抗197…300Ω、抵抗198…300Ω、抵抗199…300Ω、抵抗200…150Ω。
4個の可変利得アンプ205〜208は、同時には多くとも2個のアンプのみが動作するように制御される。即ち、フィルターの特性を(1−0.97Z^-1)程度となるようにしたい場合には、可変利得アンプ207の利得を中程度とし、可変利得アンプ208の利得を最大とし、可変利得アンプ205、206の利得を最小(0)とすればよい。以上のような構成によって、広い調整範囲に渡ってより高精度の等化が可能となる。
[イコライザ回路の実施例3]
図13は、イコライザ回路の実施例3の回路構成を示すブロック図である。実施例1、2においては、遅延段数が1段の調整可能なトランスバーサルフィルタを構成する例を開示したが、実施例3は遅延段数が2段以上(3段)の場合の構成例である。入力信号Iは遅延線路250、251、252でそれぞれ遅延され信号D1、D2、D3が出力される。なお、実現したいフィルターの特性に従って負の信号が必要な場合には、差動信号の+信号と−信号の入れ替えを行う。
図13は、イコライザ回路の実施例3の回路構成を示すブロック図である。実施例1、2においては、遅延段数が1段の調整可能なトランスバーサルフィルタを構成する例を開示したが、実施例3は遅延段数が2段以上(3段)の場合の構成例である。入力信号Iは遅延線路250、251、252でそれぞれ遅延され信号D1、D2、D3が出力される。なお、実現したいフィルターの特性に従って負の信号が必要な場合には、差動信号の+信号と−信号の入れ替えを行う。
加算回路253、254、255は3つの同じ構成のブロックからなる。各ブロックの機能としては乗算器(減衰器)260〜263によって各入力信号にそれぞれ係数a1〜d1を乗算し、加算器264によって加算するものである。実際の回路としては抵抗ネットワークによって特定のケーブル長と対応する所望のフィルター特性となる信号を合成して出力する。
3つの可変利得アンプ256〜258は、実施例1の可変利得アンプ116、117に相当するものであり、所望の出力特性となるようにそれぞれの利得が相対的に制御される。加算器259は全ての可変利得アンプの出力信号を加算、合成して出力する。なお、この実施例3はシングルエンド信号用であるが、差動信号用の回路は、図13の回路を差動の構成とすることによって実現できる。このとき、可変利得アンプ256〜258は差動の構成のものを用いる。
本発明のイコライザ回路は上記のような構成によって、可変利得アンプに利得の精密な制御や大きなダイナミックレンジが必要なくなり、数百MHz以上という伝送帯域の信号を処理可能なイコライザ回路(トランスバーサルフィルタ)が現在入手可能な素子あるいは製造技術によって容易に実現できるという効果がある。
また、本発明のイコライザ回路には以下のような変形例も考えられる。実施例において、図8、図10、図12の回路では、+入力と−入力からの信号を用いているが、アンプ110と111の出力端にコモンモードチョークトランスを挿入することによって、+入力側と−入力側で発生する雑音の同相成分を除去することが可能である。これにより、コライザー回路の雑音を低減することが可能である。また、実施例においてはトランスバーサルフィルタの遅延段数が1段の基本形について開示したが、イコライザー回路に必要な特性に応じてこの1段の基本形を複数回路縦続接続してもよい。
[ハイブリッド回路]
次にハイブリッド回路20の詳細について説明する。図14は、ツイストペアケーブルを使用する場合の本発明のハイブリッド回路を示すブロック図である。LANケーブルとして現在広く使用されているツイストペアケーブル317は特性インピーダンスが100Ω±10%程度である。本発明のハイブリッド回路は、ツイストペアケーブルのそれぞれの線を入力インピーダンスが50Ωの2つのハイブリッド回路によってそれぞれ終端する。
次にハイブリッド回路20の詳細について説明する。図14は、ツイストペアケーブルを使用する場合の本発明のハイブリッド回路を示すブロック図である。LANケーブルとして現在広く使用されているツイストペアケーブル317は特性インピーダンスが100Ω±10%程度である。本発明のハイブリッド回路は、ツイストペアケーブルのそれぞれの線を入力インピーダンスが50Ωの2つのハイブリッド回路によってそれぞれ終端する。
図14の回路において、ケーブル317のそれぞれの線に接続されている上下の回路は同一の構成を有している。従って、上側の回路についてのみ説明する。上側(下側)の回路には送信信号の差動出力の+出力信号(−出力信号)が入力される。入力信号は2つの可変利得アンプA310、B311に入力される。可変利得アンプA310、B311は公知の方法で例えば受信信号出力中の送信信号電力が最小になるように相対的な利得が調整される。なお、可変利得アンプA310、B311の内の一方は固定利得にして、他方のみを調整するようにしてもよい。
可変利得アンプA310の出力(第2の送信端)はそれぞれ2つの抵抗(0.9R)312と抵抗(1.1R)313を介して差動入力アンプA316のそれぞれの入力端子(第1、2の受信端)に接続されている。また、可変利得アンプB311の出力(第1の送信端)はそれぞれ2つの抵抗(1.1R)315と抵抗(0.9R)314を介して差動入力アンプA316のそれぞれの入力端子に接続されている。差動入力アンプA316の一方の入力端子(第1の受信端)にはツイストペアケーブル317の一方の線が接続される。差動入力アンプA316は、2つの差動入力端子(第1、2の受信端)間の電圧差に応じた差動出力信号を受信信号として出力する。
抵抗312と抵抗313の抵抗値の比、および抵抗314と抵抗315の抵抗値の比はそれぞれ0.9対1.1に選定されている。また、ツイストペアケーブル317の接続点から見た入力インピーダンスも50Ωになるようにそれぞれの抵抗値が選定されている。
例えば可変利得アンプA310、B311の出力インピーダンスを50Ω、および差動入力アンプA316の入力端子間インピーダンスを100Ωとした場合には、抵抗312、314を91Ω、抵抗313、315を110Ωとすることによって、ケーブル接続端(第1の受信端)から見たインピーダンスがほぼ50Ωとなる。
伝送路と等価なインピーダンスは、平衡ケーブルの場合には特性インピーダンスの半分の値であり、同軸ケーブルの場合には特性インピーダンスと等しい。インピーダンスZ318はツイストペアケーブル317の標準的な特性インピーダンスの半分の値と同じインピーダンス(伝送路と等価なインピーダンス)を有する回路であり、例えば抵抗とコンデンサの並列回路であってもよい。コンデンサはケーブル、コネクタ、配線などの浮游容量に起因するものである。
ツイストペアケーブル317のインピーダンスがこのZ318の2倍と等しい、すなわち、伝送路と等価なインピーダンスがZ318と等しい場合には、2つの可変利得アンプA310、B311の利得を等しくすれば、受信端における送信信号は同相かつ同レベルとなりキャンセルされる。しかし、ケーブルの特性インピーダンスにはばらつきがあるので、受信端における送信信号レベルが同レベルにならない。例えばケーブル317の特性インピーダンスが小さい場合には、ケーブル側の第1の受信端における送信信号レベルも低下するので、可変利得アンプB311の利得をアンプA310よりも大きくすることによって、ケーブル側の第1の受信端における送信信号レベルを持ち上げてバランスを取ることができる。
なお、抵抗312、314と抵抗313、315の不均衡の分だけそれぞれのアンプA310、B311の内部で発生した雑音成分が受信端においてキャンセルされずに出力されてしまうが、この雑音電力は抵抗313、315が無い場合と比べると大幅に減少している。
また、抵抗312、314と抵抗313、315の不均衡を小さくすれば、それだけ雑音成分は減少するが、その分インピーダンスの調整範囲が狭くなる。従って、抵抗312、314と抵抗313、315の比は、現在広く使用されているLANケーブルの特性のばらつきをカバーする調整範囲を確保できる範囲内でなるべく1対1に近づける。比を0.9対1.1にすると±20%の調整が可能である。なお、この実施例はトランスやチョークコイルを使用していないので、IC化が可能である。
図15は、ハイブリッド回路の実施例1の回路例を示す回路図である。上下同一の回路であるので、上側の回路についてのみ説明する。(+)送信信号は、信号分配とインピーダンスマッチング用の抵抗350、351、352、直流カット用のコンデンサ353、354を介して2つの可変利得アンプA310、B311に入力される。更に、アンプA310、B311の出力は直流カット用のコンデンサ3355、356を介して2つの固定ゲインのモノリシックアンプIC357、358に入力される。
可変利得アンプA310、B311としては、例えばANALOG DEVICES(登録商標)社のAD8370を使用可能である。このICは利得を外部からデジタル制御可能である。また、NEC(登録商標)のμPC2712TBも使用可能である。このICは電源電圧を変化させることによって利得を調整可能であるので、調整を行うためには電圧の制御が可能な電源回路が必要である。
モノリシックアンプIC357、358としては、例えばMini-Circuits(登録商標)社のERA-4を使用可能である。このICは出力インピーダンスが50Ωであり、出力端から電源を供給するものであるので、この実施例においては後述するトランス361および抵抗312、315を介してそれぞれのIC357、358に電源が供給される。
抵抗312、314および313、315の値は、それぞれ例えば前述した値である91Ωおよび110Ωである。インピーダンスZ318を構成する抵抗Rz368およびコンデンサ667はツイストペアケーブルの標準的な特性インピーダンスの半分の値と等しくなるように選定される。なお、コンデンサ359、360、362、363、366は直流カット用のコンデンサであり、交流的にはコンデンサの両端を短絡したものと等価である。また、Rz368に供給されているVcc自体は不要であるが、Rz368は直流カットする必要があり、基板製作上Vccのベタのプリント配線パターンが存在し、かつ高周波的には接地となるのでVccに接続してある。
トランス365は後述するような構造を備え、コモンモードノイズを遮断する。図16は、本発明の実施例において使用するトランスの構造をを示す平面図および接続図である。図16(a)は、ツイストペアケーブル用のトランス365の構成を示している。このトランスは磁性体からなるトロイダルコア370に2本の細い同軸ケーブル371、372を同じ向きに巻き、各同軸ケーブルの心線と外皮導体をそれぞれ巻線としたものである。このような構造のトランスをハイブリッド回路の入出力端とケーブルの間に挿入することにより、ケーブルの各線を伝送される差動信号に対してはインピーダンスマッチングが取れる一方で、電磁誘導などによる同相のコモンモードノイズに対しては遮断する効果がある。また、特性インピーダンスが既知でかつ正確な同軸ケーブルを捲き線として用いることで、線路間の特性インピーダンスを精密に設定可能である。
入力用のアンプとしては、図14に示すように差動入力アンプ316を使用してもよいが、図15の実施例回路においては図14の差動入力アンプA316の代わりにトランス361およびシングルエンドのアンプA364を用いている。図16(b)はトランス361の構成を示している。このトランスも前述したトランス365と同様にトロイダルコア390に細い同軸ケーブル391を巻いたものである。このトランス361もやはり差動信号(受信信号)についてはインピーダンスマッチングが取れるが、コモンモードノイズ(送信信号、アンプ内で発生した雑音)に対しては遮断する効果がある。なお、アンプA364としては前述したERA-4を使用可能である。以上のような構成によって、高い周波数まで使用可能で低雑音なツイストペアケーブル用のハイブリッド回路が実現できる。
[ハイブリッド回路の実施例2]
図17は、同軸ケーブルを使用する場合の本発明のハイブリッド回路の実施例2を示すブロック図である。同軸ケーブル380の特性インピーダンスは例えば50Ωであり、例えば図14に示したツイストペアケーブル用のハイブリッド回路の片方を同軸ケーブル用のハイブリッド回路として使用することができる。素子、機能、動作も前述の回路と同一である。同軸ケーブルの方がツイストペアケーブルよりも減衰が小さいので、より長距離の伝送が可能である。
図17は、同軸ケーブルを使用する場合の本発明のハイブリッド回路の実施例2を示すブロック図である。同軸ケーブル380の特性インピーダンスは例えば50Ωであり、例えば図14に示したツイストペアケーブル用のハイブリッド回路の片方を同軸ケーブル用のハイブリッド回路として使用することができる。素子、機能、動作も前述の回路と同一である。同軸ケーブルの方がツイストペアケーブルよりも減衰が小さいので、より長距離の伝送が可能である。
図18は、図17の回路の変形例を示すブロック図である。この回路においては、図15に示した回路と同様に、差動入力アンプ316の代わりにトランス361およびシングルエンドのアンプ364を用いている。
図19は、実施例2の回路例を示す回路図である。この回路例は、入力アンプとして差動入力アンプ316を使用している以外は図15に示したハイブリッド回路の実施例1の回路の一方と同じである。この実施例においては抵抗368および抵抗312、315を介してそれぞれのIC357、358に電源が供給される。この構成はIC化可能である。
図20は、ハイブリッド回路の実施例2の回路例の変形例を示す回路図である。この回路例は、同軸ケーブル380とハイブリッド回路の入出力端との間にトランス361を挿入した例である。トランス361は図16(b)に示した構成のものである。やはり、インピーダンスマッチングを取る一方、コモンモードノイズを遮断する効果がある。この実施例もトランス以外はIC化可能である。
本発明のハイブリッド回路は上記のような構成によって、それぞれの可変利得アンプ内において発生した雑音も2つの受信端にそれぞれ供給されるようにしたので、受信端においてほぼキャンセルされ、低雑音のハイブリッド回路が実現できるという効果がある。また、調整可能な受動素子などは使用せず、現在入手可能な高い周波数まで使用可能な素子のみによってハイブリッド回路を構成可能であるので、高い周波数まで使用可能なハイブリッド回路を実現できるという効果がある。更に、トランスやコイルを使用しない回路構成も可能であり、IC化が可能であるという効果もある。
以上、ハイブリッド回路の実施例を開示したが、以下のような変形例も考えられる。実施例においては例えば図14の構成において、4つの抵抗312〜315を用いる例を開示したが、抵抗313および抵抗315を取り除いた(電気的接続が無い)構成でも受信信号中の送信信号成分をキャンセルすることは可能である。従って、ダイナミックレンジ(S/N比)があまり大きくなくてもかまわないような用途においては、抵抗313および抵抗315を取り除いた構成でも実施可能である。
図14の構成において、可変利得アンプを差動回路で構成する場合は、可変利得アンプA310とD321、および可変利得アンプB311とC320をそれぞれ特性の揃った一体の回路で構成してもよい。また、図15の構成において、可変利得アンプを差動回路で構成する場合は、可変利得アンプA310とD321、および可変利得アンプB311とC320、更には、可変利得アンプA364とB326をそれぞれ特性の揃った一体の回路で構成してもよい。
[波形調整方式]
次に本発明に適用可能な波形調整方式ついて説明する。まず、本発明の波形調整方式においては、図1のTHPプリコーダ12の代わりに後述するSSエンコーダを使用する。SSエンコーダにおいては、Yn=Mod(Xn−Yn-1)の演算が行われる。ここで、Ynは出力信号、Modはモジュロ演算、Xnは入力信号、Yn-1は1クロック前の出力信号である。これを更に一般化すると、以下の式となる。
次に本発明に適用可能な波形調整方式ついて説明する。まず、本発明の波形調整方式においては、図1のTHPプリコーダ12の代わりに後述するSSエンコーダを使用する。SSエンコーダにおいては、Yn=Mod(Xn−Yn-1)の演算が行われる。ここで、Ynは出力信号、Modはモジュロ演算、Xnは入力信号、Yn-1は1クロック前の出力信号である。これを更に一般化すると、以下の式となる。
Yn=Mod(Xn−a1Yn-1−a2Yn-2−a3Yn-3……)
ここで、係数anは整数である必要がある。
なお、受信側においてはTHPデコーダ34の代わりに後述するSSデコーダを使用する。SSデコーダ側においては以下のような処理を行う。即ち、Yn=Mod(Xn+Xn-1)となる。これを一般化すると、 Yn=Mod(a0Xn−a1Xn-1−a2Xn-2−a3Xn-3……)但しa0=1である。
ここで、係数anは整数である必要がある。
なお、受信側においてはTHPデコーダ34の代わりに後述するSSデコーダを使用する。SSデコーダ側においては以下のような処理を行う。即ち、Yn=Mod(Xn+Xn-1)となる。これを一般化すると、 Yn=Mod(a0Xn−a1Xn-1−a2Xn-2−a3Xn-3……)但しa0=1である。
図21は、本発明のSSエンコーダの構成を示すブロック図である。なお、この波形調整方式においては、符号変換器11は送信データを所定ビット数のビット列に区切り、そのビット列の値と対応して、複数の信号レベル(電圧値)の1つを出力する。例えば、送信データを2ビット毎に区切り、それぞれのビット列の内容に従って、2、1、0、ー1の4値の内のいずれかを出力する。
減算手段である加算器440は、入力信号から遅延回路442の出力信号を減算する。モジュロ演算器441は、出力信号が所定の幅内に収まるようにモジュロ演算を行う。
この実施例においては、モジュロ演算器441の入力値が−1.5〜+2.5の範囲内であればそのまま出力されるが、入力値がこの範囲外である場合には、モジュロ演算の幅=4の整数倍の値を入力値に加算あるいは減算することによって、信号値を−1.5〜+2.5の範囲内に変換する。例えば入力値が3である場合には4を減算して出力値はー1となる。
遅延回路442は信号を1信号区間(1クロック分)だけ遅延させるための記憶回路である。レベル変換回路443は、入力信号をレベル変換およびシフトする。実施例においては、出力信号=(入力信号−1/2)×1/2となる演算を行う。この結果、レベル変換回路43から、3/4、1/4、ー1/4、−3/4の4値のいずれかが出力される。
図22はTHPデコーダ34の代わりに使用するSSデコーダの構成を示すブロック図である。SSデコーダは、レベル逆変換回路450、遅延回路451、加算器452、モジュロ演算器453からなる。レベル逆変換回路450はSSエンコーダ内のレベル変換回路443の変換機能の逆変換を行う回路である。実施例においては、出力信号=(入力信号×2)+1/2となる演算を行う。この結果、3/4、1/4、ー1/4、−3/4の4値のいずれかが入力されると、レベル変換回路443から、2、1、0、−1の4値のいずれかが出力される。
遅延回路451はレベル逆変換回路450の出力信号を1信号区間(1クロック分)だけ遅延させるための記憶回路である。加算器452は、レベル逆変換回路450の出力信号と遅延回路451の出力信号を加算する。モジュロ演算器453はSSエンコーダのモジュロ演算器441と同一の構成のものである。モジュロ演算器453からは、理想的には2、1、0、−1の4値のいずれかが出力される。
スライサ(判定回路)35は、多値の信号がどの領域内にあるかを判定する回路であり、例えば入力信号レベルが−1/2未満であれば「0001」を出力し、−1/2以上1/2未満であれば「0011」を、1/2以上3/2未満であれば「0111」を、3/2以上であれば「1111」を出力する。符号逆変換器36は、上記スライサの出力を元のビット情報(例えば2ビットの情報)に逆変換する。
図23は、第2実施例であるSSTHPエンコーダの構成を示すブロック図である。実施例2は第1実施例の波形調整方式とTHP方式とを組み合わせたものである。SSTHPエンコーダは、2つのブロックからなり、前段の部分の構成は第1実施例のSSエンコーダ412と同一である。後段のTHPプリコーダ部分480は、機能的に、加算器、モジュロ演算器、FIRフィルタから構成されるが、図23の構成では、加算器481がFIRフィルタ内の加算器も兼ねている。
加算器481は、入力信号からFIRフィルタの出力を減算して出力する。モジュロ演算器B482は、出力信号が所定の幅W内に収まるように機能するものであり、入力信号がWの範囲から外れた場合には、幅Wを整数倍したものを減算してW内に納めるものであるが、前述したモジュロ演算器441とは特性が異なり、例えばWはー1〜+1の範囲である。従って、入力信号の上位ビットを0とすることによってモジュロ演算結果が得られる。
FIRフィルタの構成要素である遅延回路483は信号を1信号区間(1クロック分)だけ遅延させるためのシフトレジスタであり、乗算器484はトレーニング処理によって得られた伝送路のインパルス応答の係数(-a1〜-an)を乗算する。なお、FIRフィルタの段数は例えば16〜64である。SSTHPエンコーダの出力はDAC15によってアナログ信号に変換され、増幅されてハイブリッド回路20を介して送信される。
SSTHPデコーダは、図22に示したSSデコーダと同一の構成を有する。通常のTHP方式の場合にはTHP用のモジュロ演算器が受信側に必要であるが、SSデコーダ内にはモジュロ演算器453があり、これがTHP用のモジュロ演算器を兼ねている。
従来のプリエンファシス方式においては、送信端における高域成分のレベルが大きくなるので、複数のツイストペアケーブルを収納したLANケーブル等を使用した場合にはクロストークが大きくなってしまうという問題点があった。本発明の波形調整方式は信号の高周波成分に対する感度を抑制することができ、クロストークの影響を減少させることができるので、SNRが向上するという効果がある。特に、THPプリコーダ手段を用いた場合、送信側の信号スペクトルは平坦に保たれると同時に、受信部の高周波域の実効的な感度を抑制することができるため、クロストークの影響が減少し、SNRが大きく向上するという効果がある。
また、本発明の波形調整方式においては以下のような変形例も考えられる。直流ドリフト成分は、伝送する多値の信号電圧の数シンボルから数10シンボルの移動平均値に応じて発生する。この直流ドリフト成分を解消することにより、伝送の品質を向上することが可能である。以下に、この直流ドリフト成分の悪影響を解消する方法を開示する。
符号変換器11において、伝送する信号を作成する際、シンボルマッピングと呼ばれるデータのビットと信号点(信号レベル)の対応関係があらかじめ規定されるが、多くの場合、ビットの割当てのない余剰の信号点が存在する。このビットの割当てのない余剰の信号点を用いて、直流ドリフト成分を低減することが可能である。すなわち、伝送信号電圧の移動平均値が0に近くなるように該余剰の信号点のビットを設定すればよい。このビット設定の処理はデジタル回路においてきわめて簡単に実現できる。
このように、符号変換器11における余剰の信号点のビットを、伝送信号電圧の移動平均値が0に近くなるように設定することで、直流ドリフト成分の影響を回避でき、通信品質を向上することが可能である。さらには、伝送信号の直流成分そのものが低減していることから、受信点での信号振幅の最大値が減少し、伝送路の低周波特性要求も緩和され、受信側に必要なダイナミックレンジが少なくてすむことから、AD変換器のビット数を減らすことが可能である。
Claims (6)
- 送信側にTHPプレコーディング手段を備え、
受信側にアナログ処理されるイコライザ手段を備えたことを特徴とする伝送装置。 - 受信側に更に波形のなまりを除去するFIRフィルタ手段を備えたことを特徴とする請求項1に記載の伝送装置。
- 前記イコライザ手段は、
差動信号の一方の信号を遅延させる遅延手段と、
差動信号の他方の信号と前記遅延手段の出力信号とを入力し、それぞれ異なる割合で2つの信号を加算した複数の加算信号を出力する加算手段と、
前記複数の加算信号のそれぞれを増幅する複数の可変利得増幅手段と、
前記複数の可変利得増幅手段の出力信号を加算する出力合成手段と
を備えていることを特徴とする請求項1に記載の伝送装置。 - 前記加算手段は直列に接続された複数の抵抗手段から成ることを特徴とする請求項3に記載の伝送装置。
- 更に、
伝送線が接続される第1の受信端と、伝送路と等価なインピーダンス回路が接続される第2の受信端との間の信号を出力する受信アンプ手段と、
送信信号が入力され、第1の送信端を駆動する第1の可変利得アンプ手段と、
送信信号が入力され、第2の送信端を駆動する第2の可変利得アンプ手段と、
前記第1の受信端と前記第1の送信端を接続する第1の抵抗手段と、
前記第1の受信端と前記第2の送信端を接続する第2の抵抗手段と、
前記第2の受信端と前記第1の送信端を接続する第3の抵抗手段と、
前記第2の受信端と前記第2の送信端を接続する第4の抵抗手段と
を備え、
前記第1の抵抗手段の抵抗値が前記第3の抵抗手段の抵抗値よりも小さく、かつ前記第4の抵抗手段の抵抗値が前記第2の抵抗手段の抵抗値よりも小さいハイブリッド回路を備えている
ことを特徴とする請求項1に記載の伝送装置。 - 送信側においてTHPプレコーディング処理を施すステップと、
受信側にアナログイコライザ処理を施すステップと
を含むことを特徴とする伝送方法。
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