WO2006001301A1 - 伝送装置および伝送方法 - Google Patents

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WO2006001301A1
WO2006001301A1 PCT/JP2005/011441 JP2005011441W WO2006001301A1 WO 2006001301 A1 WO2006001301 A1 WO 2006001301A1 JP 2005011441 W JP2005011441 W JP 2005011441W WO 2006001301 A1 WO2006001301 A1 WO 2006001301A1
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circuit
signal
transmission
output
variable gain
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PCT/JP2005/011441
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French (fr)
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Yuji Kasai
Masatoshi Sato
Takashi Kamata
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Evolvable Systems Research Institute Inc.
The Tokyo Electoric Power Company, Incorporated
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    • H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
    • H04L25/497—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems by correlative coding, e.g. partial response coding or echo modulation coding transmitters and receivers for partial response systems
    • H04L25/4975—Correlative coding using Tomlinson precoding, Harashima precoding, Trellis precoding or GPRS

Definitions

  • the present invention relates to a transmission apparatus and a transmission method, and more particularly to a transmission apparatus and a transmission method that can be used up to a high frequency and can be easily designed.
  • Patent Document 1 discloses a transversal filter type equalizer circuit capable of digital processing and analog processing.
  • the pre-emphasis method also has a problem that the level of high-frequency components at the transmission end increases, so that crosstalk increases when using a LAN cable that contains multiple twisted pair cables. It was.
  • THP Tomlinson Harashima Precoding
  • This THP method is an improvement of the pre-emphasis method, and inserts a modulo arithmetic circuit in the middle of the pre-emphasis circuit that uses the FIR filter that simulates the transmission path, so that the amplitude of the output signal falls within a predetermined range. It is a method to suppress in.
  • Non-Patent Document 1 discloses a THP waveform adjustment technique.
  • Patent Document 1 JP-A-8-46553
  • Non-patent document 1 “Matched-Transmission Technique for Channels With Intersymbol Int erferenceJ IEEE TRANSACTIONS ON COMMUNICATIONS, VOL.COM-20, NO.4 A UGUST 1972 pp.774-780
  • the signal level is a predetermined width at the transmission end!
  • the absolute value of the signal received via the transmission path is attenuated, the possible values of the signal value spread, and as shown in Fig. 6 (b), the transmission side It has the property that it spreads over several times the signal width (eg 7 times). Therefore, when this signal is converted to a digital signal by an AD converter, it is necessary to convert the widened signal width with a predetermined resolution, and there is a problem that high-precision AD conversion is required. there were. There was also a problem that THP processing became unstable when trying to compensate the transmission path using only THP.
  • the transmission apparatus of the present invention includes an equalizer that is provided with THP precoding means on the transmission side and analog-processed on the reception side.
  • the main feature is the provision of means.
  • the transmission apparatus of the present invention shares the compensation of the frequency characteristics of the transmission path by the THP precoding means on the transmission side and the equalizer means for analog processing on the reception side. There are the following effects.
  • the stability of the THP loop is increased. Specifically, the absolute value of the solution of the characteristic equation by the coefficient of THP (al to an) becomes smaller, and the operation of THP becomes extremely stable.
  • THP makes fine adjustments to match the characteristics of the transmission line, so that the equalizer circuit need only be compensated roughly and need not be adjusted. It becomes easy.
  • FIG. 1 is a block diagram showing a configuration of an entire transmission apparatus according to the present invention.
  • FIG. 2 is a block diagram showing a configuration of a THP precoder 12.
  • FIG. 3 is a block diagram showing a configuration of an equalizer circuit.
  • FIG. 5 is a graph showing input / output characteristics of the modulo calculator 41.
  • FIG. 6 is an explanatory diagram showing a difference in the spread of received signals.
  • FIG. 7 is a block diagram showing a modification of the first embodiment.
  • FIG. 8 is a block diagram showing a configuration of an equalizer circuit according to Embodiment 1 of the present invention.
  • FIG. 9 is a functional block diagram and circuit diagram showing a configuration of an adder circuit.
  • FIG. 10 is a circuit diagram showing a circuit configuration of an equalizer circuit according to Embodiment 1.
  • FIG. 11 is a circuit diagram showing a configuration example of an adder circuit in the second embodiment.
  • FIG. 12 is a circuit diagram showing a circuit configuration of Embodiment 2 of an equalizer circuit.
  • FIG. 13 is a block diagram showing a circuit configuration of an equalizer circuit according to a third embodiment.
  • FIG. 14 is a block diagram showing a hybrid circuit configuration for a twisted pair.
  • FIG. 15 is a circuit diagram showing a circuit configuration of a hybrid circuit according to Embodiment 1.
  • FIG. 16 is a plan view and a connection diagram showing the structure of the transformer.
  • FIG. 17 is a block diagram showing a coaxial hybrid circuit configuration.
  • FIG. 18 is a block diagram showing a modification of the circuit in FIG.
  • FIG. 19 is a circuit diagram showing a circuit configuration of a hybrid circuit according to Embodiment 2.
  • FIG. 20 is a circuit diagram showing a modification of the circuit example of the hybrid circuit according to the second embodiment.
  • FIG. 21 is a block diagram showing a configuration of an SS encoder according to the present invention.
  • FIG. 22 is a block diagram showing a configuration of an SS decoder according to the present invention.
  • FIG. 23 is a block diagram showing a configuration of an SSTHP encoder.
  • the transmission device of the present invention was developed on the premise that it is used for an ultrahigh-speed digital data transmission device (LAN) of several Gbps or more using a balanced cable or a coaxial cable typified by a twisted pair cable.
  • LAN ultrahigh-speed digital data transmission device
  • the transmission apparatus of the present invention is not limited to this, and can be applied to an arbitrary signal transmission apparatus. Examples will be described below.
  • FIG. 1 is a block diagram showing a configuration of the entire transmission apparatus of the present invention.
  • the transmission circuit 10 includes a code converter 11, a THP precoder 12, an impulse signal generation circuit 13, a DAC (DZA conversion) 15, an amplifier 16, and a training control circuit (S) 17.
  • the code converter 11 divides the transmission data into predetermined bits and outputs one of a plurality of signal levels (voltage values) corresponding to the value of the bit string.
  • FIG. 4 is an explanatory diagram showing an operation example of the code converter 11. In this example, 2 bits are converted into 4 values (A to D). Moji to be described later
  • the right side of Fig. 4 shows a graph of the output signal of the code converter 11.
  • FIG. 2 is a block diagram showing the configuration of the THP precoder 12.
  • Figure 2 (a) is a functional block diagram.
  • the THP precoder 12 includes a Karo arithmetic unit 40, a modulo arithmetic unit 41, and an FIR filter 42.
  • the coefficient of the impulse response of the transmission line including the equalizer circuit is set by the training process.
  • the FIR filter 42 receives and processes the output of the modulo arithmetic circuit 41 and outputs it to the adder 40.
  • the adder 40 also subtracts the output of the FIR filter 42 from the input signal power and outputs it.
  • FIG. 5 is a graph showing the input / output characteristics of the modulo calculator 41.
  • the modulo calculator 41 functions so that the output signal falls within a predetermined width W. In other words, if the input signal is out of the range of W, a value obtained by multiplying the width W by an integer is subtracted and stored in W. If W is between ⁇ 1 and +1 as in the embodiment, the modulo operation result can be obtained by setting the upper bits of the input signal to 0.
  • FIG. 2 (b) is a diagram showing a more specific circuit configuration.
  • the adder 45 combines the function of the adder 40 and the function of the adder of the FIR filter 42.
  • the delay circuit 43 which is a component of the FIR filter, is a shift register that delays the signal by one signal interval (one clock), and the multiplier 44 calculates the impulse response coefficient (_al to -an) of the transmission line. Multiply.
  • the number of stages of the FIR filter is 16 to 64, for example.
  • the output of the THP precoder 12 is converted into an analog signal by the DAC 15 and transmitted through the amplifier 16 and the hybrid circuit 20.
  • the training control circuit (S) 17 is a circuit for obtaining an impulse response coefficient set in the THP precoder 12.
  • the training control circuit (S) 17, for example, switches the switch 14 to an In- nus signal generator circuit when the apparatus is turned on, sends an impulse signal to the transmission line, and receives the impulse response coefficient data returned from the circuit power on the receiving side. Receive and set to THP Precoder 12. Even during signal transmission, coefficient adjustment based on, for example, a genetic algorithm based on the signal evaluation result on the receiving circuit side It is also possible to perform.
  • Receiver circuit 30 is equalizer circuit 31, variable gain amplifier 32, ADC (AZD converter) 33, THP decoder 34, slicer (determination circuit) 35, sign reverse conversion circuit 36 training control circuit (R) 37, online adjustment circuit It will be 38 isos.
  • FIG. 3 is a block diagram showing a configuration of the equalizer circuit.
  • the equalizer circuit 31 is a known FIR type analog filter circuit.
  • the delay circuit 60 is a circuit that delays a signal by one signal section, and a delay line using an coaxial cable or the like or an all-pass filter circuit can be employed.
  • the variable gain amplifier 61 multiplies the output signal of the delay circuit 60 by the filter coefficient a by controlling the gain based on the filter coefficient a.
  • the adder 62 subtracts the output signal of the input signal power variable gain amplifier 61.
  • Fig. 3 is a configuration in which the characteristics can be adjusted, but the coefficient may be fixed (for example, 1). In this case, the variable gain amplifier 61 is unnecessary, and thus the equalizer circuit Design becomes easy and no noise is generated from the amplifier.
  • the variable gain amplifier 32 in FIG. 1 amplifies the received signal so that the level of the output signal of the ADC 33 becomes the same signal level as the input signal of the DAC 15 of the transmission circuit.
  • ADC33 converts the signal to AZD.
  • the THP decoder 34 is a modulo arithmetic circuit having the same characteristics as the modulo arithmetic unit 41 in the THP precoder 12 shown in FIG.
  • a slicer (determination circuit) 35 is a circuit that determines which region the multi-level signal is in. In the example of FIG. 4, if the input signal level is less than 1Z2, "0001" is output. If it is 1 Z2 or more and less than 0, “0011” is output, if it is 0 or more and less than 1Z2, “0111” is output, and if it is 1Z2 or more, “1111” is output.
  • the sign inverse converter 36 inversely converts the output of the slicer into original bit information (for example, 2-bit information).
  • the training control circuit (R) 37 cooperates with the training control circuit (S) 17 of the transmission circuit to acquire an impulse response signal from the output of the ADC 33, and transmits the other side transmission circuit via the transmission circuit 10. Return to 10 training control circuits 17 Also, the gain of the variable gain amplifier 32 is adjusted using the training signal.
  • the online adjustment circuit 38 includes a CPU, and more detailed signal evaluation information such as to which side the signal is shifted from the center level of the signal arrangement from the slicer 35, for example.
  • the adjustable coefficients of the equalizer circuit 31, the variable gain amplifier 32, the THP precoder 12 on the transmission side, etc. are adjusted simultaneously based on, for example, a genetic algorithm.
  • FIG. 7 is a block diagram showing a modification of the first embodiment.
  • an FIR filter 70 is added to the configuration of the first embodiment.
  • the modulo operation is performed on the receiving side. In this case, however, there is a problem that the error rate increases if the rising edge of the received signal is lost, and the signal level immediately before the peak of the signal is A value close to 0 is preferable as much as possible.
  • the combination of the THP method and the equalizer circuit of the first embodiment may not completely eliminate the rising edge of the received signal. Therefore, by adding a high-pass FIR filter that removes the rising edge after ADC33, the error rate is reduced by removing the rising edge of the signal waveform.
  • the coefficient of the FIR filter 70 may be adjusted by the online adjustment circuit 38.
  • the equalizer circuit can be realized by a transversal filter.
  • the present inventor found that the number of delay stages of the transversal filter as the equalizer circuit is one stage, and a plurality of these one stage basic forms may be connected in cascade according to the required characteristics.
  • a filter whose transfer function F is expressed by the following formula 1 should be realized!
  • G lZ (l_k) or a value proportional to this value. Also, it means that the numerical value that follows is an exponent.
  • the output signal of the equalizer circuit is evaluated by a known method, and the equalizer circuit is adjusted by gain adjustment by a variable gain amplifier, and G is set to an optimum value by this adjustment.
  • k is a coefficient that varies depending on the length of the cable and the like, and depending on the length of the cable, it is necessary to adjust in a range of approximately 0.9 to 0.95.
  • the variable gain amplifier can control the gain precisely, has a wide dynamic range, and requires a low-noise amplifier.
  • FIG. 8 is a block diagram showing a configuration of the equalizer circuit according to the first embodiment of the present invention.
  • the + side signal processing circuit 101 and the side signal processing circuit 102 have the same configuration. Therefore, only the upper circuit 101 will be described.
  • the + output signal (one output signal) of the differential output signal of the hybrid circuit 20 is input to the upper (lower) circuit 101.
  • the input signal is input to the amplifier 110 and amplified with a predetermined gain.
  • the output signal (I) of the amplifier 110 is input to the adder circuit 114 and the delay line 112.
  • the delay line 112 is a delay means for delaying the differential signal, and a coaxial cable having a predetermined length can be used.
  • the output (D) of the delay line 112 is output to the adder circuit 115 of the other signal processing circuit 102.
  • the adder circuit 114 inputs the output signal (I) of the amplifier 110, which is the positive signal of the differential signal, and the output signal (D) of the delay line 113, which is the negative delay means, and each has a different ratio.
  • the adding means outputs a plurality of added signals obtained by adding two signals.
  • FIG. 9 is a functional block diagram and circuit diagram showing the configuration of the adder circuit.
  • FIG. 9A is a functional block diagram showing functions of the calorie arithmetic circuit 114.
  • the input signal I which is the output signal of the amplifier 110 (111)
  • the two adders 152 and 153 X I. 0
  • the output signal (D) of the delay line 113 (112) is input to two multipliers (attenuators) 150 and 151, and 0.9 times and 0.95 times signals are output from the two multipliers (attenuators) 150 and 151, respectively.
  • Two adders 152 and 153 add the outputs of the respective multipliers 150 and 151 and the signal I and output the result.
  • FIG. 9B is a circuit diagram showing a configuration example of the adder circuit 114.
  • the adder circuit 114 of the present invention can be realized by a series circuit of a plurality (three) of resistors as shown in the figure.
  • the ratio of the resistance values of the three resistors, resistor 154, resistor 155, and resistor 156 is compared.
  • the ratio of the resistance values is not limited to the above, and can be arbitrarily set within a range that can cover the adjustment range of the equalizer circuit.
  • gl, g 2 is the fixed coefficient, because it is gl ⁇ g2, although this level of two output signals of the circuit is not strictly match, respectively by the variable gain amplifier 16, 17 of the rear stage There is no problem because the signal level is adjusted.
  • variable gain amplifiers 116 and 117 which are variable gain amplifying means are equalized by the training control circuit (R) 37 or the online adjustment circuit 38 in accordance with a known method such as an equalizer characteristic so that the error rate of the received signal is minimized.
  • the relative gain) of each variable gain amplifier is adjusted. For example, if the IJ gain of the variable gain amplifiers 116 and 119 is maximized and the gain of the variable gain amplifiers 117 and 118 is minimized (0), the filter characteristics are (1 0.9.ZZ-1). Gain If the gains of the amplifiers 116 to 119 are all the same (maximum), the characteristics of the filter will be approximately (1 0. 925Z "-1).
  • variable gain amplifiers 16 and 17 may have a fixed gain and only the other may be adjusted.
  • An adder 120 which is an output combining means, adds and combines the output signals of the two variable gain amplifiers 116 and 117 and outputs the result.
  • FIG. 10 is a circuit diagram showing a circuit example of the first embodiment of the equalizer circuit. Since the upper and lower circuits are the same, only the upper circuit 101 will be described.
  • the + input signal is input to the amplifier 161 via the DC cut capacitor 160.
  • amplifier 161 for example, Mini- ERA-4, a monolithic amplifier IC from Circuits (registered trademark), can be used.
  • this IC has an output impedance of 50 ⁇ and also supplies power to the output terminal force, according to this embodiment, the resistance of the adder circuit 114 that requires only the load resistor 162 (for example, 330 ⁇ ) 173, resistors 164 and 165, delay line 166, and power are supplied through resistors corresponding to resistors 167 to 173 of the adder circuit 114 in the signal processing circuit 102.
  • the output of the amplifier 161 is input to a resistor network constituting the delay line 166 and the adder circuit 114 via resistors 164 and 165 (for example, 43 ⁇ ) for signal distribution and impedance matching.
  • a resistor network constituting the delay line 166 and the adder circuit 114 via resistors 164 and 165 (for example, 43 ⁇ ) for signal distribution and impedance matching.
  • the delay line 166 for example, a coaxial cable having a predetermined characteristic impedance of 75 ⁇ can be used.
  • the resistors corresponding to the resistors 154, 155, and 156 in FIG. 9B are resistors 167, 168, and 169 in this order.
  • the remaining resistors 170 to 173 are resistors for impedance matching or power supply, and are not intended for addition processing.
  • each resistor constituting the resistor network is shown below.
  • the adjusting power can be adjusted in the range of 0.9 to 0.95.
  • Capacitors 163, 174, 175, 176, 179, and 180 are DC cut capacitors, and are equivalent to those in which both ends of the capacitor are short-circuited in terms of AC.
  • the two variable gain amplifiers 177 and 178 amplify the signal with a gain set from the outside.
  • the variable gain amplifier 177 for example, AD8370 manufactured by ANALOG DEVICES (registered trademark) can be used.
  • This IC can digitally control the gain even with external force.
  • NEC (registered trademark) ⁇ PC2712TB can also be used. Since the gain of this IC can be adjusted by changing the power supply voltage, a power supply circuit that can control the voltage is necessary to make the adjustment.
  • the three resistors 181 to 183 constituting the adder 20 add and synthesize the output signals of the two variable gain amplifiers 177 and 178, and output them.
  • an equalizer circuit that can operate up to a very high frequency can be realized by using only currently available or manufacturable elements.
  • I except for the delay line c conversion is possible.
  • FIG. 12 is a circuit diagram showing a circuit configuration of the equalizer circuit according to Embodiment 2 of the present invention.
  • Example 2 is an example of the equalizer circuit of the present invention in the case where the number of output signals with four addition circuits is four.
  • the above-described coefficient k is particularly close to 1, and the accuracy of equalization is reduced in the region. Therefore, in the second embodiment, a region where k is close to 1 is divided into a plurality of outputs corresponding to each, and the gain of the variable gain amplifier is controlled to synthesize them with desired characteristics. did.
  • the difference from the circuit of the first embodiment shown in FIG. 10 is the configuration after the resistor network constituting the adder circuit 114, and four different output signals are output from the resistor network.
  • Four variable gain amplifiers (205 to 208) are also provided.
  • FIG. 11 is a circuit diagram illustrating a configuration example of an adder circuit according to the second embodiment.
  • the circuit of the second embodiment is realized by a series circuit of five resistors as shown in the figure. These resistors correspond to the resistors 190 to 194 in FIG. 12, and the remaining resistors 195 to 200 are resistors for impedance matching or power supply, and are not intended for addition processing.
  • the four variable gain amplifiers 205 to 208 are controlled so that only at most two amplifiers operate at the same time.
  • the gain of the variable gain amplifier 207 is set to the medium
  • the gain of the variable gain amplifier 208 is set to the maximum
  • the variable gain is set.
  • the gains of the amplifiers 205 and 206 may be set to the minimum (0), and the above configuration makes it possible to perform equalization with higher accuracy over a wide adjustment range.
  • FIG. 13 is a block diagram illustrating a circuit configuration of the equalizer circuit according to the third embodiment.
  • the third embodiment is a configuration example when the number of delay stages is two or more (three stages).
  • Input signal I is delayed by delay lines 250, 251, and 252 respectively, and signals Dl, D2, and D3 are output. If a negative signal is required according to the characteristics of the filter to be realized, the + signal of the differential signal is replaced with the signal.
  • the Karo arithmetic circuits 253, 254, and 255 are composed of three blocks having the same configuration.
  • the function of each block is to multiply each input signal by coefficients al to dl by multipliers (attenuators) 260 to 263, and add by adder 264.
  • multipliers attenuators
  • adder 264 As an actual circuit, a resistor network is used to synthesize and output a signal with the desired filter characteristics corresponding to a specific cable length.
  • the three variable IJ gain amplifiers 256 to 258 correspond to the variable gain amplifiers 116 and 117 of the first embodiment, and the gains thereof are relatively controlled so as to obtain desired output characteristics.
  • the adder 259 adds, combines and outputs the output signals of all the variable gain amplifiers. Note that the circuit for the force differential signal, which is for the single-ended signal in the third embodiment, can be realized by making the circuit of FIG. 13 a differential configuration. At this time, the variable gain amplifiers 256 to 258 are of a differential configuration.
  • the equalizer circuit of the present invention eliminates the need for precise control of gain and a large dynamic range in the variable gain amplifier with the above-described configuration, and a transmission band of several hundred MHz or more. If an equalizer circuit (transversal filter) capable of processing these signals can be easily realized by currently available elements or manufacturing technology, there is an effect.
  • the equalizer circuit of the present invention in the embodiment, in the circuits of FIGS. 8, 10, and 12, by inserting a common mode choke transformer at the output terminals of the force amplifiers 110 and 111 using signals from the + input and one input, + It is possible to remove in-phase components of noise generated on the input side and one input side. As a result, it is possible to reduce the noise of the equalizer circuit.
  • the basic form of the transversal filter disclosed for the basic form with one delay stage may be cascade-connected to the basic form of one stage according to the characteristics required for one circuit of the power equalizer.
  • FIG. 14 is a block diagram showing a hybrid circuit of the present invention when a twisted pair cable is used.
  • the twisted pair cable 317 has a characteristic impedance of about 100 ⁇ ⁇ 10%.
  • each wire of the twisted pair cable is terminated by two hybrid circuits each having an input impedance of 50 ⁇ .
  • a + output signal (one output signal) of the differential output of the transmission signal is input to the upper (lower) circuit.
  • the input signal is input to the two variable gain amplifiers A310 and B311.
  • the relative gains of the variable gain amplifiers A310 and B311 are adjusted by a known method so that, for example, transmission signal power during reception signal output is minimized. Note that one of the variable gain amplifiers A310 and B311 may have a fixed gain and only the other may be adjusted.
  • the output (second transmission end) of the variable gain amplifier A310 is connected to each input terminal (first output) of the differential input amplifier A316 via two resistors (0.9R) 312 and a resistor (1.1R) 313, respectively. 1 and 2 receiving end).
  • the output of the variable gain amplifier B311 (first transmission end) is connected to the input terminals of the differential input amplifier A31 6 via two resistors (1.1R) 315 and resistor (0.9R) 314, respectively.
  • One input terminal of differential input amplifier A316 One wire of the twisted pair cable 317 is connected to the child (first receiving end).
  • the differential input amplifier A316 outputs a differential output signal corresponding to the voltage difference between the two differential input terminals (first and second receiving ends) as a received signal.
  • the ratio of the resistance values of the resistor 312 and the resistor 313 and the ratio of the resistance values of the resistor 314 and the resistor 315 are respectively selected as 0.9 to 1.1.
  • each resistance value is selected so that the input impedance seen from the connection point of the twisted pair cable 317 is also 50 ⁇ ! RU
  • the impedance equivalent to the transmission line is half the characteristic impedance in the case of a balanced cable, and is equal to the characteristic impedance in the case of a coaxial cable.
  • the impedance Z318 is a circuit having the same impedance (impedance equivalent to the transmission line) as half the standard characteristic impedance of the twisted pair cable 317, and may be, for example, a parallel circuit of a resistor and a capacitor. Capacitors are caused by floating capacity such as cables, connectors, and wiring.
  • the impedance of the twisted pair cable 317 is equal to twice this Z318, that is, equal to the impedance force 3 ⁇ 4318 equivalent to the transmission line, if the gains of the two variable gain amplifiers A3 10 and B311 are made equal, the reception The transmitted signal at the end becomes the same phase and level and is canceled.
  • the transmission signal level at the receiving end is not the same level. For example, when the characteristic impedance of the cable 317 is small, the transmission signal level at the first receiving end on the cable side also decreases, so by making the gain of the variable gain amplifier B311 larger than that of the amplifier A310, It is possible to raise the level of the transmission signal at the receiving end of 1 and take the noise.
  • noise components generated in the amplifiers A310 and B311 corresponding to the imbalance between the resistors 312 and 314 and the resistors 313 and 315 are output without being canceled at the receiving end. Is greatly reduced compared to the case without resistors 313 and 315.
  • the ratio of resistors 312 and 314 to resistors 313 and 315 should be as close to 1: 1 as possible within a range that can secure an adjustment range that covers variations in the characteristics of the widely used LAN cables. If the ratio is 0.9 to 1.1, an adjustment of ⁇ 20% is possible. Since this embodiment uses a transformer and a choke coil, it can be integrated into an IC.
  • FIG. 15 is a circuit diagram illustrating a circuit example of the hybrid circuit according to the first embodiment. Since the upper and lower circuits are the same, only the upper circuit will be described.
  • the (+) transmission signal is input to the two variable gain amplifiers A310 and B311 via resistors 350, 351, and 352 for signal distribution and impedance matching, and capacitors 353 and 354 for DC cut. Further, the outputs of the amplifiers A310 and B311 are powered by two fixed gain monolithic amplifiers IC357 and 358 through the DC cut capacitors 3355 and 356, respectively.
  • variable gain amplifiers A310 and B31 for example, AD8370 manufactured by ANALOG DEVICES (registered trademark) can be used. This IC can digitally control the gain even with external force. NEC (registered trademark) PC2712TB can also be used. Since the gain of this IC can be adjusted by changing the power supply voltage, a power supply circuit that can control the voltage is required to perform the adjustment.
  • the monolithic amplifiers IC357 and 358 for example, ERA-4 manufactured by Min ⁇ Circuits (registered trademark) can be used. Since this IC has an output impedance of 50 ⁇ and an output terminal force also supplies power, in this embodiment, power is supplied to each 357 and 358 via a transformer 361 and resistors 31 2 and 315 described later. Power S supplied.
  • resistors 312, 314 and 313, 315 are, for example, 91 ⁇ and 110 ⁇ , which are the values described above, respectively.
  • Resistor Rz368 and capacitor 667 that make up impedance Z318 are chosen to be equal to half the standard characteristic impedance of a twisted-pair cable.
  • Capacitors 359, 360, 362, 363, and 366 are DC cut capacitor, and are equivalent to short-circuiting both ends of the capacitor in terms of AC.
  • the power supplied to R z368 does not require the Vcc itself.
  • Rz368 must be DC cut. Therefore, there is a solid printed wiring pattern of Vcc for board production, and it is connected to Vcc because it is grounded at high frequencies.
  • FIG. 16 is a plan view and a connection diagram showing the structure of the transformer used in the embodiment of the present invention.
  • Figure 16 (a) shows the configuration of the transformer 365 for twisted pair cable.
  • two thin coaxial cables 371 and 372 are wound in the same direction around a toroidal core 370 made of a magnetic material, and the core wire and the outer conductor of each coaxial cable are respectively wound.
  • impedance matching can be achieved for the differential signal transmitted through each line of the cable, but in-phase due to electromagnetic induction or the like. This has the effect of blocking common mode noise.
  • the characteristic impedance between lines can be precisely set by using a coaxial cable with known and accurate characteristic impedance as the wire.
  • a differential input amplifier 316 may be used as shown in FIG. 14.
  • a transformer 361 and a differential input amplifier A316 of FIG. A single-ended amplifier A364 is used.
  • Figure 16 (b) shows the configuration of the transformer 361.
  • This transformer is also obtained by winding a thin coaxial cable 391 around a toroidal core 390 in the same manner as the transformer 365 described above.
  • This transformer 361 also has the effect of blocking the differential signal (received signal) against common mode noise (transmitted signal, noise generated in the amplifier) that can take impedance matching.
  • the ERA-4 described above can be used as the amplifier A364. With the above configuration, a hybrid circuit for a twisted pair cable that can be used up to a high frequency and has low noise can be realized.
  • FIG. 17 is a block diagram showing a second embodiment of the hybrid circuit of the present invention when a coaxial cable is used.
  • the characteristic impedance of the coaxial cable 380 is, for example, 50 ⁇ .
  • one of the hybrid circuits for the twisted pair cable shown in FIG. 14 can be used as the hybrid circuit for the coaxial cable.
  • the elements, functions, and operations are the same as those described above.
  • Coaxial cable is less attenuated than twisted pair cable, allowing longer distance transmission.
  • FIG. 18 is a block diagram showing a modification of the circuit of FIG. In this circuit, as in the circuit shown in FIG. 15, a transformer 361 and a single-ended amplifier 364 are used instead of the differential input amplifier 316.
  • FIG. 19 is a circuit diagram showing a circuit example of the second embodiment.
  • This circuit example is the same as one of the circuits of Embodiment 1 of the hybrid circuit shown in FIG. 15 except that the differential input amplifier 316 is used as the input amplifier.
  • power is supplied to the ICs 357 and 358 via the resistor 368 and the resistors 312 and 315, respectively.
  • This configuration can be integrated into an IC
  • FIG. 20 is a circuit diagram showing a modification of the circuit example of the hybrid circuit according to the second embodiment.
  • a transformer 361 is inserted between the coaxial cable 380 and the input / output end of the hybrid circuit.
  • the transformer 361 has the configuration shown in FIG. Again, impedance matching is achieved, while common mode noise is cut off.
  • This embodiment can also be an IC except for the transformer.
  • the noise generated in each variable gain amplifier is also supplied to each of the two receiving ends by the configuration as described above. If canceled and a low-noise hybrid circuit can be realized, there is an effect.
  • a hybrid circuit can be configured only with elements that can be used up to a currently available high frequency without using adjustable passive elements, so that it is possible to realize a hybrid circuit that can be used up to a high frequency. is there.
  • a circuit configuration that does not use a transformer is possible, and there is an effect that an IC can be realized.
  • the example in which the four resistors 312 to 315 are used in the configuration of FIG. 14 is disclosed.
  • the transmission signal component in the reception signal is reduced. It is possible to cancel. Therefore, in an application where the dynamic range (SZN ratio) is not so large even if it does not work, it can be implemented with the configuration in which the resistors 313 and 315 are removed.
  • variable gain amplifiers A310 and D321 and the variable gain amplifiers B311 and C320 have the same characteristics.
  • an integrated circuit may be used.
  • the variable gain amplifiers A310 and D321, the variable gain amplifiers B311 and C320, and the variable gain amplifiers A364 and B326 have the same characteristics. You can configure it with a single circuit! /.
  • Yn Mod (Xn— a 1 Yn— 1-a2 Yn— 2-a3 Yn— 3 ......)
  • SS decoder (to be described later) is used instead of the THP decoder 34 on the receiving side.
  • FIG. 21 is a block diagram showing the configuration of the SS encoder of the present invention.
  • the code converter 11 divides the transmission data into a bit string having a predetermined number of bits and outputs one of a plurality of signal levels (voltage values) corresponding to the value of the bit string. For example, the transmission data is divided every 2 bits, and according to the contents of each bit string, one of 4 values of 2, 1, 0, 1 is output.
  • the adder 440 serving as a subtracting unit subtracts the input signal power and the output signal of the delay circuit 442.
  • the modulo arithmetic unit 441 performs modulo arithmetic so that the output signal falls within a predetermined width.
  • the modulo arithmetic unit 441 if the input value of the modulo arithmetic unit 441 is within the range of 1.5 to +2.5, it is output as it is, but if the input value is outside this range, the modulo arithmetic unit 441 is output.
  • Operation width Converts the signal value within the range of -1.5 to +2.5 by adding or subtracting an integer multiple of 4 to the input value. For example, if the input value is 3, the output value becomes 1 by subtracting 4.
  • the delay circuit 442 is a memory circuit for delaying the signal by one signal section (one clock).
  • FIG. 22 is a block diagram showing a configuration of an SS decoder used instead of the THP decoder 34.
  • the delay circuit 451 is a storage circuit for delaying the output signal of the level inverse conversion circuit 450 by one signal section (one clock).
  • the adder 452 adds the output signal of the level inverse conversion circuit 450 and the output signal of the delay circuit 451.
  • the modulo arithmetic unit 453 has the same configuration as the modulo arithmetic unit 441 of the SS encoder. Ideally, one of four values of 2, 1, 0, and -1 is output from the modulo arithmetic unit 453.
  • the slicer (determination circuit) 35 is a circuit that determines in which region the multi-level signal is located. For example, if the input signal level is less than 1Z2, "0001" is output, and 1Z2 or more 1 If it is less than Z2, “0011” is output, if it is 172 or more and less than 32, “0111” is output, and if it is 3/2 or more, “1111” is output.
  • the sign inverse converter 36 inversely converts the output of the slicer into original bit information (for example, 2-bit information).
  • FIG. 23 is a block diagram showing a configuration of an SSTHP encoder according to the second embodiment.
  • Example 2 is a combination of the waveform adjustment method of the first example and the THP method.
  • the SST HP encoder consists of two blocks, and the configuration of the previous stage is the same as the SS encoder 412 of the first embodiment.
  • the THP precoder portion 480 in the subsequent stage is functionally composed of an adder, a modulo arithmetic unit, and an FIR filter unit.
  • the adder 481 also serves as an adder in the FIR filter.
  • the adder 481 subtracts the output of the FIR filter and outputs the input signal power.
  • the arithmetic unit B482 functions so that the output signal falls within the predetermined width W. When the input signal is out of the range of W, it subtracts an integer multiple of the width W. The characteristics are different from those of the modulo arithmetic unit 441 described above. For example, W is in the range of 1 to +1. Therefore, a modulo operation result can be obtained by setting the upper bits of the input signal to 0.
  • the delay circuit 483, which is a component of the FIR filter, is a shift register for delaying the signal by one signal section (one clock), and the multiplier 484 is the impulse response of the transmission path obtained by the training process. Multiply coefficients (_al ⁇ -an). Note that the number of stages of the FIR filter is 16 to 64, for example.
  • the output of the SSTHP encoder is converted into an analog signal by the DAC 15, amplified and transmitted via the hybrid circuit 20.
  • the SSTHP decoder has the same configuration as that of the SS decoder shown in FIG.
  • a force that requires a modulo arithmetic unit for THP on the receiving side There is a modulo arithmetic unit 453 in the SS decoder, which also serves as a modulo arithmetic unit for THP.
  • the level of the high frequency component at the transmission end becomes large, and therefore, when a LAN cable or the like containing a plurality of twisted pair cables is used, the crosstalk becomes large. There was a point.
  • the waveform adjustment method of the present invention can suppress the sensitivity to high-frequency components of the signal and can reduce the influence of crosstalk, so that the SNR is improved.
  • the signal spectrum on the transmission side is kept flat and at the same time the effective sensitivity in the high frequency range of the receiver can be suppressed, reducing the effects of crosstalk.
  • the SNR is greatly improved, there is a negative effect.
  • the DC drift component is also generated according to the moving average value of several tens of symbols for several symbols of multi-level signal voltage to be transmitted. By eliminating this DC drift component, the transmission quality can be improved. The following describes how to eliminate the adverse effects of this DC drift component.
  • sign change 1 when creating a signal to be transmitted, a correspondence relationship between a bit of data called symbol mapping and a signal point (signal level) is defined in advance. In this case, there are surplus signal points with no bit allocation. It is possible to reduce the DC drift component by using the surplus signal points with no bit allocation. That is, the bit of the surplus signal point may be set so that the moving average value of the transmission signal voltage is close to zero. This bit setting process can be realized very easily in a digital circuit. Thus, by setting the bit of the excess signal point in sign change 1 so that the moving average value of the transmission signal voltage is close to 0, the DC The influence of drift components can be avoided and communication quality can be improved.
  • the direct current component of the transmission signal itself is reduced, the maximum value of the signal amplitude at the reception point is reduced, the requirement for low frequency characteristics of the transmission path is relaxed, and the dynamic range required on the receiving side is increased. Since it requires less, it is possible to reduce the number of AD converter bits.

Abstract

【課題】高い周波数まで使用可能であり、回路設計が容易な伝送装置を提供すること。 【解決手段】本発明の伝送装置は、送信側にＴＨＰプレコーディング手段を備え、受信側にアナログ処理されるイコライザ手段を備える。伝送路の周波数特性の補償を送信側のＴＨＰプレコーディング手段と受信側のアナログ処理されるイコライザ手段とによって分担させたので、イコライザ回路による補償のため、ＴＨＰの係数（ａ1からａn）の絶対値が小さくなり、ＴＨＰのループの安定性が増す、より低い分解能のＤＡＣを使用可能である、伝送路の特性に適合させる細かい調整はＴＨＰが行うことにより、イコライザ回路は大まかな補償を行えばよく、また調整しなくてもよいのでイコライザ回路の設計が容易となる等の効果がある。

Description

明 細 書
伝送装置および伝送方法
技術分野
[0001] 本発明は、伝送装置および伝送方法に関するものであり、特に、高い周波数まで 使用可能であり、回路設計が容易な伝送装置および伝送方法に関するものである。 背景技術
[0002] 従来、高速のデジタルデータ伝送装置には PAM信号方式が採用されており、伝 送路の周波数特性を補償するために、イコライザ回路ゃプレエンファシス回路等の 採用が提案されている。下記特許文献 1には、デジタル処理およびアナログ処理が 可能なトランスバーサルフィルタ型のイコライザ回路が開示されている。
[0003] しかし、信号の伝送速度が高速ィ匕するにつれて高域の減衰が非常に大きくなり、ィ コライザ回路のみでは限界があった。また、プレエンファシス方式についても、送信端 における高域成分のレベルが大きくなるので、複数のツイストペアケーブルを収納し た LANケーブル等を使用した場合にはクロストークが大きくなつてしまうという問題点 かあつた。
[0004] そこで、最近 THP (Tomlinson Harashima Precoding)方式が注目されて 、る。この T HP方式は、プレエンファシス方式を改良したものであり、伝送路を擬似する FIRフィ ルタを使用したプリエンファシス回路の途中にモジュロ演算回路を挿入して、出力信 号の振幅を所定の範囲内に抑圧する方式である。下記非特許文献 1には、 THP方 式の波形調整技術が開示されている。
特許文献 1 :特開平 8— 46553号公報
非特干文献 1：「Matched- Transmission Technique for Channels With Intersymbol Int erferenceJ IEEE TRANSACTIONS ON COMMUNICATIONS,VOL.COM-20,NO.4 A UGUST 1972 774〜780ページ
発明の開示
発明が解決しょうとする課題
[0005] 上記した従来の THP方式にぉ 、ては、送信端にお!、ては信号レベルが所定の幅 内に抑圧されるが、伝送路を経由して受信される信号は、絶対値は減衰しているが、 信号値の取り得る値が拡散し、図 6 (b)に示すように、送信側における信号幅の数倍 以上 (例えば 7倍）に広がってしまうという性質があった。従って、この信号を AD変換 器でデジタル信号に変換する際には、広がった信号幅分を所定の分解能で変換す る必要があり、高精度の AD変^^が必要であるという問題点があった。また、 THP のみで伝送路の補償を行おうとすると、 THPの処理が不安定になってしまうという問 題点もあった。
課題を解決するための手段
[0006] 本発明は、上記した課題を解決することを目的とし、このために、本発明の伝送装 置は、送信側に THPプレコーディング手段を備え、受信側にアナログ処理されるィコ ライザ手段を備えたことを主要な特徴とする。
発明の効果
[0007] 本発明の伝送装置は上記のような構成によって、伝送路の周波数特性の補償を送 信側の THPプレコーディング手段と受信側のアナログ処理されるイコライザ手段とに よって分担させたので、以下のような効果がある。
[0008] (1)イコライザ回路による補償のため、 THPの係数 (alから an)の絶対値が小さくなり
、 THPのループの安定性が増す。具体的には、 THPの係数 (alから an)による特性 方程式の解の絶対値が小さくなり、 THPの動作がきわめて安定となる。
[0009] (2)図 6 (a)に示すように、前記した受信信号の広がりが例えば半分以下に収まるの で、より低い分解能の DACを使用可能である。
[0010] (3)伝送路の特性に適合させる細かい調整は THPが行うことにより、イコライザ回路 は大まカゝな補償を行えばよぐまた調整しなくてもよいのでイコライザ回路の設計が容 易となる。
[0011] (4) THPプリコーダの段数を少なくすることができる。
[0012] (5)THP方式においては DCwanderと呼ばれる DC成分が受信側で発生する力 ィ コライザにより直流成分を除去することが可能で、 DCwanderを低減することが出来る 図面の簡単な説明 [0013] [図 1]本発明の伝送装置全体の構成を示すブロック図である。
[図 2]THPプリコーダ 12の構成を示すブロック図である。
[図 3]イコライザ回路の構成を示すブロック図である。
圆 4]符号変翻 11の動作例を示す説明図である。
[図 5]モジュロ演算器 41の入出力特性を示すグラフである。
[図 6]受信信号の広がりの違いを示す説明図である。
[図 7]第 1実施例の変形例を示すブロック図である。
[図 8]本発明のイコライザ回路の実施例 1の構成を示すブロック図である。
[図 9]加算回路の構成を示す機能ブロック図および回路図である。
[図 10]イコライザ回路の実施例 1の回路構成を示す回路図である。
[図 11]実施例 2における加算回路の構成例を示す回路図である。
[図 12]イコライザ回路の実施例 2の回路構成を示す回路図である。
[図 13]イコライザ回路の実施例 3の回路構成を示すブロック図である。
[図 14]より対線用ハイブリッド回路構成を示すブロック図である。
[図 15]ハイブリッド回路の実施例 1の回路構成を示す回路図である。
[図 16]トランスの構造をを示す平面図および接続図である。
[図 17]同軸用ハイブリッド回路構成を示すブロック図である。
[図 18]図 17の回路の変形例を示すブロック図である。
[図 19]ハイブリッド回路の実施例 2の回路構成を示す回路図である。
[図 20]ハイブリッド回路の実施例 2の回路例の変形例を示す回路図である。
[図 21]本発明の SSエンコーダの構成を示すブロック図である。
[図 22]本発明の SSデコーダの構成を示すブロック図である。
[図 23]SSTHPエンコーダの構成を示すブロック図である。
符号の説明
[0014] 10…送信回路
11…符号変換器
12—THPプリコーダ
13· · 'インノ ルス信号発生回路 14…スィッチ
15〜DZA変
16· ··アンプ
17· ··トレーニング制御回路（S)
20…ハイブリッド回路
21…伝送ケーブル
30…受信回路
31 · ··イコライザ回路
32…可変利得アンプ
33〜AZD変
3Φ ··ΤΗΡデコーダ
35· ··スライサ (判定回路）
36· ··符号逆変換回路
37· ··トレーニング制御回路 (R)
38…オンライン調整回路
発明を実施するための最良の形態
[0015] 本発明の伝送装置は、ツイストペアケーブルに代表される平衡ケーブルや同軸ケ 一ブルを使用した数 Gbps以上の超高速デジタルデータ伝送装置 (LAN)に使用す ることを前提として開発されたものであるが、本発明の伝送装置はこれに限らず、任 意の信号の伝送装置に適用可能である。以下実施例について説明する。
実施例 1
[0016] 図 1は、本発明の伝送装置全体の構成を示すブロック図である。この実施例は伝送 ケーブル 21の両端に接続された同じ構成の全二重データ送受信装置カゝらなってい る。送信回路 10は、符号変換器 11、 THPプリコーダ 12、インパルス信号発生回路 1 3、 DAC (DZA変翻） 15、アンプ 16、トレーニング制御回路（S) 17からなる。
[0017] 符号変換器 11は、送信データを所定ビット毎に区切り、そのビット列の値と対応し て、複数の信号レベル (電圧値)の 1つを出力する。図 4は、符号変換器 11の動作例 を示す説明図である。この例は 2ビットを 4値 (A〜D)に変換している。後述するモジ ュロ演算処理幅 Wが例えば一 1〜 + 1であり、 4値は例えば A= 3Z4、 B= lZ4、 C = - 1/4, D=— 3Z4であってもよい。なお、信号レベルの数は任意である。 Wの 境界レベル (例えば + 1)と端の信号値 (例えば 3Z4)との間隔は信号間隔（ = 1/2 )の 1Z2以上あればよい。図 4の右側に、符号変換器 11の出力信号をグラフ化した ものを示す。
[0018] 図 2は、 THPプリコーダ 12の構成を示すブロック図である。図 2 (a)は機能ブロック 図である。 THPプリコーダ 12は、カロ算器 40、モジュロ演算器 41、 FIRフィルタ 42から なる。 FIRフィルタ 42にはトレーニング処理によってイコライザ回路も含めた伝送路の インパルス応答の係数が設定されて 、る。 FIRフィルタ 42はモジュロ演算回路 41の 出力を入力して処理し、加算器 40へ出力する。加算器 40は入力信号力も FIRフィル タ 42の出力を減算して出力する。
[0019] 図 5はモジュロ演算器 41の入出力特性を示すグラフである。モジュロ演算器 41は、 出力信号が所定の幅 W内に収まるように機能する。即ち、入力信号が Wの範囲から 外れた場合には、幅 Wを整数倍したものを減算して W内に納める。なお、実施例のよ うに Wがー 1〜+ 1であれば、入力信号の上位ビットを 0とすることによってモジュロ演 算結果が得られる。
[0020] 図 2 (b)は、より具体的な回路構成を示す図である。加算器 45は、加算器 40の機 能と FIRフィルタ 42の加算器の機能を兼ねて 、る。 FIRフィルタの構成要素である遅 延回路 43は信号を 1信号区間（1クロック分)だけ遅延させるためのシフトレジスタで あり、乗算器 44は伝送路のインパルス応答の係数 (_al〜- an)を乗算する。なお、 FI Rフィルタの段数は例えば 16〜64である。 THPプリコーダ 12の出力は DAC15によ つてアナログ信号に変換され、アンプ 16、ハイブリッド回路 20を介して送信される。
[0021] トレーニング制御回路（S) 17は THPプリコーダ 12に設定するインパルス応答係数 を取得するための回路である。トレーニング制御回路（S) 17は、例えば装置の電源 投入時等にスィッチ 14をインノルス信号発生回路に切り替え、伝送路にインパルス 信号を送出し、受信側の回路力 返送されてきたインパルス応答係数データを受信 して、 THPプリコーダ 12に設定する。また、信号伝送中においても、受信回路側に おける信号の評価結果に基づき、例えば遺伝的アルゴリズムに基づ 、た係数の調整 を行うことも可能である。
[0022] 次に、受信回路について説明する。受信回路 30は、イコライザ回路 31、可変利得 アンプ 32、 ADC (AZD変換器） 33、 THPデコーダ 34、スライサ（判定回路） 35、符 号逆変換回路 36トレーニング制御回路 (R) 37、オンライン調整回路 38等力もなる。
[0023] 図 3は、イコライザ回路の構成を示すブロック図である。イコライザ回路 31は公知の FIR形式のアナログフィルタ回路である。遅延回路 60は信号を 1信号区間遅延させ る回路であり、同軸ケーブル等を使用した遅延線やオールパスフィルタ回路を採用 可能である。可変利得アンプ 61はフィルタの係数 aに基づ 、て利得を制御することに より、遅延回路 60の出力信号にフィルタの係数 aを乗算する。加算器 62は入力信号 力 可変利得アンプ 61の出力信号を減算する。
[0024] なお、図 3の構成は特性を調整可能な構成となっているが、係数を固定 (例えば 1) としてもよく、この場合には可変利得アンプ 61は不要となるので、イコライザ回路の設 計が容易となり、アンプからのノイズの発生もなくなる。
[0025] 図 1の可変利得アンプ 32は、 ADC33の出力信号のレベルが送信回路の DAC15 の入力信号と同じ信号レベルになるように、受信された信号を増幅する。 ADC33は 信号を AZD変換する。 THPデコーダ 34は、図 5に示された THPプリコーダ 12内の モジュロ演算器 41と同一の特性を有するモジュロ演算回路である。
[0026] スライサ (判定回路） 35は多値の信号がどの領域内にあるかを判定する回路であり 、図 4の例であれば、入力信号レベルが 1Z2未満であれば「0001」を出力し、 1 Z2以上 0未満であれば「0011」を、 0以上 1Z2未満であれば「0111」を、 1Z2以上で あれば「1111」を出力する。符号逆変換器 36は、上記スライサの出力を元のビット情 報 (例えば 2ビットの情報）に逆変換する。
[0027] トレーニング制御回路 (R) 37は、送信回路のトレーニング制御回路（S) 17と共働し て、 ADC33の出力からインパルス応答信号を取得し、送信回路 10を介して相手側 の送信回路 10のトレーニング制御回路 17へ返送する。また、トレーニング信号を使 用して、可変利得アンプ 32の利得を調整する。
[0028] オンライン調整回路 38は CPUを備え、例えばスライサ 35から、信号が信号配置の 中心レベルからどちら側にどの程度ずれているかというような、より精細な信号評価情 報を取得して、評価値が向上するように、イコライザ回路 31、可変利得アンプ 32、送 信側の THPプリコーダ 12等の調整可能な係数を例えば遺伝的アルゴリズムに基づ いて同時に調整する。
[0029] 図 7は、第 1実施例の変形例を示すブロック図である。この実施例は、第 1実施例の 構成に FIRフィルタ 70を追カ卩したものである。 THP方式の場合には、受信側におい てモジュロ演算を行うが、この場合に受信信号の立ち上がりがなまっていると誤り率 が大きくなつてしまうという課題があり、信号のピークの直前の信号レベルは出来る限 り 0に近い方が好ましい。
[0030] しかし、第 1実施例の THP方式とイコライザ回路の組み合わせでは受信信号の立 ち上がりのなまりは完全には除去できない場合がある。そこで、 ADC33の後ろに立 ち上がりのなまりを除去する高域通過特性の FIRフィルタを追加することにより、信号 波形の立ち上がりのなまりを除去することによって誤り率が減少する。なお、 FIRフィ ルタ 70の係数もオンライン調整回路 38によって調整するようにしてもよい。
[0031] [イコライザ回路]
次にイコライザ回路の詳細について説明する。前記したように、イコライザ回路はト ランスバーサルフィルタによって実現できる。本発明者は実験の結果、イコライザ回 路としてのトランスバーサルフィルタの遅延段数は 1段を基本形とし、必要な特性に応 じてこの 1段の基本形を複数個縦続接続すればよいことを発見し、またトランスバー サルフィルタの基本形として伝達関数 Fが下記の数式 1で表されるようなフィルタを実 現すればよ!ヽことを発見した。
[0032] F=G (1- kZ'- 1) · · ·数式 1
但し、 G= lZ ( l_k)あるいはこの値に比例する値である。また Ίま後続する数値が 指数であることを表している。実施例においてはイコライザー回路の出力信号を公知 の方法で評価して、可変利得アンプによる利得調整によってイコライザ回路が調整さ れ、この調整によって Gが最適な値に設定される。
[0033] kはケーブルの長さ等によって変化する係数であり、ケーブルの長さによっては、お およそ 0. 9〜0. 95の範囲で調整する必要がある。この伝達特性を実現する場合に 、遅延した信号を k倍するために可変利得アンプを使用すると、ケーブル長が長い ほど信号が減衰すると共に kの値が 1に近づくために、可変利得アンプには利得の精 密な制御が可能であり、かつダイナミックレンジが広!、低雑音のアンプが必要である
。ところが、数百 MHz以上という周波数においてこのような可変利得アンプは入手あ るいは製造が非常に困難であるという問題点があった。そこで、本発明者は、上記特 性を実現する回路として、以下に示すような回路を発明した。
[0034] 図 8は、本発明のイコライザ回路の実施例 1の構成を示すブロック図である。図 8の 回路において、 +側信号処理回路 101と 側信号処理回路 102とは同一の構成を 有している。従って、上側の回路 101についてのみ説明する。上側（下側）の回路 10 1にはハイブリッド回路 20の差動出力信号の +出力信号（一出力信号)が入力される 。入力信号はアンプ 110に入力され、所定の利得で増幅される。
[0035] アンプ 110の出力信号 (I)は加算回路 114および遅延線路 112に入力される。遅 延線路 112は差動信号を遅延させる遅延手段であり、所定の長さの同軸ケーブルを 使用可能である。遅延線路 112の出力（D)は他方の信号処理回路 102の加算回路 115に出力される。加算回路 114は、差動信号の正側信号であるアンプ 110の出力 信号 (I)と負側の遅延手段である遅延線路 113の出力信号 (D)とを入力し、それぞ れ異なる割合で 2つの信号を加算した複数の加算信号を出力する加算手段である。
[0036] 図 9は、加算回路の構成を示す機能ブロック図および回路図である。図 9 (a)はカロ 算回路 114の機能を示す機能ブロック図である。アンプ 110 (111)の出力信号であ る入力信号 Iは 2つの加算器 152、 153にそれぞれそのまま（X I. 0)入力される。一 方、遅延線路 113 ( 112)の出力信号 (D)は 2つの乗算器 (減衰器） 150、 151に入 力され、それぞれから 0. 9倍および 0. 95倍の信号が出力される。 2つの加算器 152 、 153はそれぞれの乗算器 150、 151の出力と信号 Iとを加算して出力する。この結 果、加算回路 114の出力としては、 A= (1— 0. 9Ζ'- 1)および B= (l— 0. 95Z 1) の出力信号が得られる。
[0037] 図 9 (b)は加算回路 114の構成例を示す回路図である。本発明の加算回路 114は 図示するように複数個（3個）の抵抗の直列回路によって実現できる。そして、出力端 子 Aと出力端子 Bに接続する可変利得アンプ 116、 117の入力インピーダンスが十 分大きいときには、 3個の抵抗、抵抗 154、抵抗 155、抵抗 156の抵抗値の比を例え ば 95 : 2. 5 : 102. 5とすることにより、抵抗 155の両端である 2つの出力端子には A = [ (1 -0. 9Ζ'- 1) X gl ]および B= [ (l— 0. 95Ζ'- 1) X g2 ]に相当する出力信号 が得られる。
[0038] なお、抵抗値の比は上記に限定されるものではなぐイコライザ回路の調整範囲を カバーできる範囲で任意に設定可能である。また、 gl、 g2は固定係数であり、 gl≠g2 であるので、この回路の 2つの出力信号のレベルは厳密には一致していないが、後 段の可変利得アンプ 16、 17によってそれぞれの信号レベルが調整されるので問題 はない。
[0039] 出力端子 Aと出力端子 Bに接続する可変利得アンプ 116、 117の入力インピーダン スが十分大きくない場合でも、公知の設計手法により抵抗 154 :抵抗 155 :抵抗 156 の抵抗値を設計可能であり、出力端子 Aと出力端子 Bに、 A= [ (l— 0. 9Z"-1) X gl ]および B= [ (l— 0. 95Z"-1) X g2 ]に相当する出力信号が得られる。
[0040] 可変利得増幅手段である可変利得アンプ 116、 117はトレーニング制御回路 (R) 3 7あるいはオンライン調整回路 38によって、公知の方法で例えば受信信号の誤り率 が最小になるようにイコライザ特性 (各可変利得アンプの相対的な利得)が調整され る。例えば可変利得アンプ 116、 119の禾 IJ得を最大とし、可変利得アンプ 117、 118 の利得を最小 (0)とすれば、フィルターの特性は（1 0. 9Z"-1)となるが、可変利得 アンプ 116〜119の利得を全て同じ（最大）にすれば、フィルターの特性はほぼ（1 0. 925Z"-1)となる。なお、可変利得アンプ 16、 17の内の一方は固定利得にして、 他方のみを調整するようにしてもよい。出力合成手段である加算器 120は 2つの可変 利得アンプ 116、 117の出力信号を加算、合成して出力する。
[0041] なお、シングルエンドの信号を処理する場合には、図 8の +信号処理回路 1 (遅延 線路 112を除く）、アンプ 111と遅延線路 113のみを使用し、差動増幅器やコモンモ ードチョークトランス等を用いてシングルエンドの入力信号を差動信号に変換して + 入力と一入力に入力すればょ 、。
[0042] 図 10は、イコライザ回路の実施例 1の回路例を示す回路図である。上下同一の回 路であるので、上側の回路 101についてのみ説明する。 +入力信号は直流カット用 コンデンサ 160を介してアンプ 161に入力される。アンプ 161としては、例えば Mini- Circuits (登録商標）社のモノリシックアンプ IC、 ERA-4を使用可能である。この ICは 出力インピーダンスが 50 Ωであり、出力端力も電源を供給するものであるので、この 実施例にぉ 、ては負荷抵抗 162 (例えば 330 Ω )だけでなぐ加算回路 114の抵抗 1 67〜173、抵抗 164、 165、遅延線路 166、—信号処理回路 102における加算回路 114の抵抗 167〜 173に相当する抵抗を介して電源が供給される。
[0043] アンプ 161の出力は信号分配とインピーダンスマッチング用の抵抗 164、 165 (例 えば 43 Ω )を介して遅延線路 166および加算回路 114を構成する抵抗ネットワーク に入力される。遅延線路 166としては例えば所定長の特性インピーダンス 75 Ωの同 軸ケーブルを使用可能である。抵抗ネットワーク内の抵抗の内、図 9 (b)の抵抗 154 、 155、 156と対応する抵抗は順に抵抗 167、 168、 169である。残りの抵抗 170〜1 73はインピーダンスマッチングあるいは電源供給のための抵抗であり、加算処理を 目的とするものではない。
[0044] 抵抗ネットワークを構成する各抵抗の抵抗値の一例を以下に示す。抵抗 167· ·· 13 8 Ω、抵抗 168· ··2. 2 Ω、抵抗 169· ·· 150 Ω、抵抗 170· ·· 150 Ω、抵抗 171· ··300 Ω、抵抗 172· ··300 Ω、抵抗 173· ·· 150 Ω。この場合に ίま、前記した kの値力 0. 9〜 0. 95の範囲で調整力可能である。コンデンサ 163、 174、 175、 176、 179、 180は 直流カット用のコンデンサであり、交流的にはコンデンサの両端を短絡したものと等 価である。
[0045] 2つの可変利得アンプ 177、 178は外部から設定された利得で信号を増幅する。可 変利得アンプ 177としては、例えば ANALOG DEVICES (登録商標）社の AD8370を 使用可能である。この ICは利得を外部力もデジタル制御可能である。また、 NEC (登 録商標）の μ PC2712TBも使用可能である。この ICは電源電圧を変化させることによ つて利得を調整可能であるので、調整を行うためには電圧の制御が可能な電源回路 が必要である。
[0046] 加算器 20を構成する 3個の抵抗 181〜183は 2つの可変利得アンプ 177、 178の 出力信号を加算、合成して出力する。
以上のような構成によって、現在入手あるいは製造可能な素子のみによって、非常 に高い周波数まで動作可能なイコライザ回路が実現できる。また、遅延線路以外は I c化が可能である。
[0047] [イコライザ回路の実施例 2]
図 12は、本発明のイコライザ回路の実施例 2の回路構成を示す回路図である。実 施例 2は、加算回路力もの出力信号数を 4個とした場合の本発明のイコライザ回路の 例である。実施例 1の回路構成では、ケーブル長と関連する広い調整範囲をカバー するようにすると、特に前述した係数 kが 1に近 、領域にぉ 、て等化の精度が低下し てしまう。そこで、実施例 2においては、 kが 1に近い領域を細力べ分けてそれぞれに 対応する複数の出力を設け、可変利得アンプの利得を制御することによってそれらを 所望の特性に合成するようにした。
[0048] 図 12に示す回路図において、図 10に示す実施例 1の回路と異なる点は加算回路 114を構成する抵抗ネットワーク以降の構成であり、抵抗ネットワークからは 4個の異 なる出力信号が出力され、可変利得アンプ (205〜208)も 4個設けられている。
[0049] 図 11は、実施例 2における加算回路の構成例を示す回路図である。実施例 2のの 回路は図示するように 5個の抵抗の直列回路によって実現される。これらの抵抗は図 12の抵抗 190〜194に相当し、残りの抵抗 195〜200はインピーダンスマッチングあ るいは電源供給のための抵抗であり、加算処理を目的とするものではない。
[0050] 出力端子 E〜Hに接続する可変利得アンプの入力インピーダンスが十分大き 、とき には、上記した 5個の抵抗の抵抗値の比、抵抗 190:抵抗 191:抵抗 192:抵抗 193: 抵抗 194を例えば 90:5:2.5:1.5: 101とすることにより、 4つの出力端子には E= [ (1-0.8Z"-1) Xg3 ]、 F=[(l— 0.9Z"-1) Xg4 ]、 G=[(l— 0.95Z'— 1) Xg5 ]、 H = [(1-0.98Z"-1) Xg6 ]に相当する出力信号が得られる。なお、 g3〜g6は固定係 数である。
[0051] 可変利得アンプの入力インピーダンスが十分大きくない場合でも、公知の設計手法 により抵抗 190:抵抗 191:抵抗 192:抵抗 193:抵抗 194の抵抗値を設計可能であり 、 4つの出力端子には E=[ (1-0.8Z"-1) Xg3 ]、 F=[(l- 0.9Ζ'- 1) Xg4 ]、 G = [(1-0.95Z'-l)Xg5]、H=[(l-0.98Z'-1) Xg6 ]に相当する出力信号が得ら れる。
[0052] 図 12の抵抗ネットワークを構成する各抵抗の抵抗値の一例を以下に示す。抵抗 19 0· ·· 134 Ω、抵抗 191· ··2. 4 Ω、抵抗 192· ·· 1 Ω、抵抗 193· ··0. 68 Ω、抵抗 194· ·· 150 Ω、抵抗 195· ·· 150 Ω、抵抗 196· ··300 Ω、抵抗 197· ··300 Ω、抵抗 198· ··30 Ο Ω、抵抗 199· ··300 Ω、抵抗 200· ·· 150 Ω。
[0053] 4個の可変利得アンプ 205〜208は、同時には多くとも 2個のアンプのみが動作する ように制御される。即ち、フィルターの特性を（1— 0. 97Ζ"-1)程度となるようにしたい 場合には、可変利得アンプ 207の利得を中程度とし、可変利得アンプ 208の利得を最 大とし、可変利得アンプ 205、 206の利得を最小 (0)とすればよい。以上のような構成 によって、広い調整範囲に渡ってより高精度の等化が可能となる。
[0054] [イコライザ回路の実施例 3]
図 13は、イコライザ回路の実施例 3の回路構成を示すブロック図である。実施例 1、 2においては、遅延段数が 1段の調整可能なトランスバーサルフィルタを構成する例 を開示したが、実施例 3は遅延段数が 2段以上（3段）の場合の構成例である。入力 信号 Iは遅延線路 250、 251、 252でそれぞれ遅延され信号 Dl、 D2、 D3が出力され る。なお、実現したいフィルターの特性に従って負の信号が必要な場合には、差動 信号の +信号と 信号の入れ替えを行う。
[0055] カロ算回路 253、 254、 255は 3つの同じ構成のブロックからなる。各ブロックの機能 としては乗算器 (減衰器） 260〜263によって各入力信号にそれぞれ係数 al〜dlを 乗算し、加算器 264によって加算するものである。実際の回路としては抵抗ネットヮー クによって特定のケーブル長と対応する所望のフィルター特性となる信号を合成して 出力する。
[0056] 3つの可変禾 IJ得アンプ 256〜258は、実施例 1の可変利得アンプ 116、 117〖こ相当 するものであり、所望の出力特性となるようにそれぞれの利得が相対的に制御される 。加算器 259は全ての可変利得アンプの出力信号を加算、合成して出力する。なお 、この実施例 3はシングルエンド信号用である力 差動信号用の回路は、図 13の回 路を差動の構成とすることによって実現できる。このとき、可変利得アンプ 256〜258 は差動の構成のものを用いる。
[0057] 本発明のイコライザ回路は上記のような構成によって、可変利得アンプに利得の精 密な制御や大きなダイナミックレンジが必要なくなり、数百 MHz以上という伝送帯域 の信号を処理可能なイコライザ回路（トランスバーサルフィルタ）が現在入手可能な素 子あるいは製造技術によって容易に実現できると 、う効果がある。
[0058] また、本発明のイコライザ回路には以下のような変形例も考えられる。実施例にお いて、図 8、図 10、図 12の回路では、 +入力と一入力からの信号を用いている力 ァ ンプ 110と 111の出力端にコモンモードチョークトランスを挿入することによって、 + 入力側と一入力側で発生する雑音の同相成分を除去することが可能である。これに より、コライザ一回路の雑音を低減することが可能である。また、実施例においてはト ランスバーサルフィルタの遅延段数が 1段の基本形について開示した力 イコライザ 一回路に必要な特性に応じてこの 1段の基本形を複数回路縦続接続してもよい。
[0059] [ハイブリッド回路]
次にハイブリッド回路 20の詳細について説明する。図 14は、ツイストペアケーブル を使用する場合の本発明のハイブリッド回路を示すブロック図である。 LANケーブル として現在広く使用されて!、るツイストペアケーブル 317は特性インピーダンスが 100 Ω ± 10%程度である。本発明のハイブリッド回路は、ツイストペアケーブルのそれぞ れの線を入力インピーダンスが 50 Ωの 2つのハイブリッド回路によってそれぞれ終端 する。
[0060] 図 14の回路において、ケーブル 317のそれぞれの線に接続されている上下の回 路は同一の構成を有している。従って、上側の回路についてのみ説明する。上側（下 側)の回路には送信信号の差動出力の +出力信号（一出力信号)が入力される。入 力信号は 2つの可変利得アンプ A310、 B311に入力される。可変利得アンプ A310 、 B311は公知の方法で例えば受信信号出力中の送信信号電力が最小になるように 相対的な利得が調整される。なお、可変利得アンプ A310、 B311の内の一方は固 定利得にして、他方のみを調整するようにしてもょ ヽ。
[0061] 可変利得アンプ A310の出力（第 2の送信端）はそれぞれ 2つの抵抗 (0. 9R) 312 と抵抗（1. 1R) 313を介して差動入力アンプ A316のそれぞれの入力端子 (第 1、 2 の受信端）に接続されている。また、可変利得アンプ B311の出力（第 1の送信端）は それぞれ 2つの抵抗（1. 1R) 315と抵抗 (0. 9R) 314を介して差動入力アンプ A31 6のそれぞれの入力端子に接続されている。差動入力アンプ A316の一方の入力端 子 (第 1の受信端）にはツイストペアケーブル 317の一方の線が接続される。差動入 力アンプ A316は、 2つの差動入力端子 (第 1、 2の受信端）間の電圧差に応じた差 動出力信号を受信信号として出力する。
[0062] 抵抗 312と抵抗 313の抵抗値の比、および抵抗 314と抵抗 315の抵抗値の比はそ れぞれ 0. 9対 1. 1に選定されている。また、ツイストペアケーブル 317の接続点から 見た入力インピーダンスも 50 Ωになるようにそれぞれの抵抗値が選定されて！、る。
[0063] 例えば可変利得アンプ A310、 B311の出力インピーダンスを 50 Ω、および差動入 力アンプ A316の入力端子間インピーダンスを 100 Ωとした場合には、抵抗 312、 31 4を 91 Ω、抵抗 313、 315を 110 Ωとすることによって、ケーブル接続端 (第 1の受信 端)力も見たインピーダンスがほぼ 50 Ωとなる。
[0064] 伝送路と等価なインピーダンスは、平衡ケーブルの場合には特性インピーダンスの 半分の値であり、同軸ケーブルの場合には特性インピーダンスと等しい。インピーダ ンス Z318はツイストペアケーブル 317の標準的な特性インピーダンスの半分の値と 同じインピーダンス (伝送路と等価なインピーダンス)を有する回路であり、例えば抵 抗とコンデンサの並列回路であってもよい。コンデンサはケーブル、コネクタ、配線な どの浮游容量に起因するものである。
[0065] ツイストペアケーブル 317のインピーダンスがこの Z318の 2倍と等しい、すなわち、 伝送路と等価なインピーダンス力 ¾318と等しい場合には、 2つの可変利得アンプ A3 10、 B311の利得を等しくすれば、受信端における送信信号は同相かつ同レベルと なりキャンセルされる。し力し、ケーブルの特性インピーダンスにはばらつきがあるの で、受信端における送信信号レベルが同レベルにならない。例えばケーブル 317の 特性インピーダンスが小さい場合には、ケーブル側の第 1の受信端における送信信 号レベルも低下するので、可変利得アンプ B311の利得をアンプ A310よりも大きく することによって、ケーブル側の第 1の受信端における送信信号レベルを持ち上げて ノ ランスを取ることができる。
[0066] なお、抵抗 312、 314と抵抗 313、 315の不均衡の分だけそれぞれのアンプ A310 、B311の内部で発生した雑音成分が受信端においてキャンセルされずに出力され てしまうが、この雑音電力は抵抗 313、 315が無い場合と比べると大幅に減少してい る。
[0067] また、抵抗 312、 314と抵抗 313、 315の不均衡を小さくすれば、それだけ雑音成 分は減少するが、その分インピーダンスの調整範囲が狭くなる。従って、抵抗 312、 3 14と抵抗 313、 315の比は、現在広く使用されている LANケーブルの特性のばらつ きをカバーする調整範囲を確保できる範囲内でなるべく 1対 1に近づける。比を 0. 9 対 1. 1にすると ± 20%の調整が可能である。なお、この実施例はトランスやチョーク コイルを使用して 、な 、ので、 IC化が可能である。
[0068] 図 15は、ハイブリッド回路の実施例 1の回路例を示す回路図である。上下同一の回 路であるので、上側の回路についてのみ説明する。（+ )送信信号は、信号分配とィ ンピーダンスマッチング用の抵抗 350、 351、 352、直流カット用のコンデンサ 353、 354を介して 2つの可変利得アンプ A310、 B311に入力される。更に、アンプ A310 、 B311の出力は直流カット用のコンデンサ 3355、 356を介して 2つの固定ゲインの モノリシックアンプ IC357、 358〖こ人力される。
[0069] 可変利得アンプ A310、 B311としては、例えば ANALOG DEVICES (登録商標）社 の AD8370を使用可能である。この ICは利得を外部力もデジタル制御可能である。ま た、 NEC (登録商標）の PC2712TBも使用可能である。この ICは電源電圧を変化さ せることによって利得を調整可能であるので、調整を行うためには電圧の制御が可能 な電源回路が必要である。
[0070] モノリシックアンプ IC357、 358としては、例えば Min卜 Circuits (登録商標）社の ERA -4を使用可能である。この ICは出力インピーダンスが 50 Ωであり、出力端力も電源を 供給するものであるので、この実施例においては後述するトランス 361および抵抗 31 2、 315を介してそれぞれの1じ357、 358に電源力 S供給される。
[0071] 抵抗 312、 314および 313、 315の値は、それぞれ例えば前述した値である 91 Ω および 110 Ωである。インピーダンス Z318を構成する抵抗 Rz368およびコンデンサ 667はツイストペアケーブルの標準的な特性インピーダンスの半分の値と等しくなる ように選定される。なお、コンデンサ 359、 360、 362、 363、 366は直流カツ卜用のコ ンデンサであり、交流的にはコンデンサの両端を短絡したものと等価である。また、 R z368に供給されている Vcc自体は不要である力 Rz368は直流カットする必要があ り、基板製作上 Vccのベタのプリント配線パターンが存在し、かつ高周波的には接地 となるので Vccに接続してある。
[0072] トランス 365は後述するような構造を備え、コモンモードノイズを遮断する。図 16は、 本発明の実施例において使用するトランスの構造をを示す平面図および接続図であ る。図 16 (a)は、ツイストペアケーブル用のトランス 365の構成を示している。このトラ ンスは磁性体からなるトロイダルコア 370に 2本の細い同軸ケーブル 371、 372を同じ 向きに巻き、各同軸ケーブルの心線と外皮導体をそれぞれ卷線としたものである。こ のような構造のトランスをハイブリッド回路の入出力端とケーブルの間に挿入すること により、ケーブルの各線を伝送される差動信号に対してはインピーダンスマッチング が取れる一方で、電磁誘導などによる同相のコモンモードノイズに対しては遮断する 効果がある。また、特性インピーダンスが既知でかつ正確な同軸ケーブルを捲き線と して用いることで、線路間の特性インピーダンスを精密に設定可能である。
[0073] 入力用のアンプとしては、図 14に示すように差動入力アンプ 316を使用してもよい 力 図 15の実施例回路においては図 14の差動入力アンプ A316の代わりにトランス 361およびシングルエンドのアンプ A364を用いている。図 16 (b)はトランス 361の構 成を示している。このトランスも前述したトランス 365と同様にトロイダルコア 390に細 い同軸ケーブル 391を巻いたものである。このトランス 361もやはり差動信号 (受信信 号）についてはインピーダンスマッチングが取れる力 コモンモードノイズ (送信信号、 アンプ内で発生した雑音）に対しては遮断する効果がある。なお、アンプ A364として は前述した ERA-4を使用可能である。以上のような構成によって、高い周波数まで使 用可能で低雑音なツイストペアケーブル用のハイブリッド回路が実現できる。
[0074] [ハイブリッド回路の実施例 2]
図 17は、同軸ケーブルを使用する場合の本発明のハイブリッド回路の実施例 2を 示すブロック図である。同軸ケーブル 380の特性インピーダンスは例えば 50 Ωであり 、例えば図 14に示したツイストペアケーブル用のハイブリッド回路の片方を同軸ケー ブル用のハイブリッド回路として使用することができる。素子、機能、動作も前述の回 路と同一である。同軸ケーブルの方がツイストペアケーブルよりも減衰が小さいので、 より長距離の伝送が可能である。 [0075] 図 18は、図 17の回路の変形例を示すブロック図である。この回路においては、図 1 5に示した回路と同様に、差動入力アンプ 316の代わりにトランス 361およびシングル エンドのアンプ 364を用いて!/、る。
[0076] 図 19は、実施例 2の回路例を示す回路図である。この回路例は、入力アンプとして 差動入力アンプ 316を使用している以外は図 15に示したハイブリッド回路の実施例 1の回路の一方と同じである。この実施例においては抵抗 368および抵抗 312、 315 を介してそれぞれの IC357、 358に電源が供給される。この構成は IC化可能である
[0077] 図 20は、ハイブリッド回路の実施例 2の回路例の変形例を示す回路図である。この 回路例は、同軸ケーブル 380とハイブリッド回路の入出力端との間にトランス 361を 挿入した例である。トランス 361は図 16 (b)に示した構成のものである。やはり、イン ピーダンスマッチングを取る一方、コモンモードノイズを遮断する効果がある。この実 施例もトランス以外は IC化可能である。
[0078] 本発明のハイブリッド回路は上記のような構成によって、それぞれの可変利得アン プ内において発生した雑音も 2つの受信端にそれぞれ供給されるようにしたので、受 信端にぉ 、てほぼキャンセルされ、低雑音のハイブリッド回路が実現できると 、う効 果がある。また、調整可能な受動素子などは使用せず、現在入手可能な高い周波数 まで使用可能な素子のみによってハイブリッド回路を構成可能であるので、高い周波 数まで使用可能なハイブリッド回路を実現できるという効果がある。更に、トランスゃコ ィルを使用しない回路構成も可能であり、 IC化が可能であるという効果もある。
[0079] 以上、ハイブリッド回路の実施例を開示したが、以下のような変形例も考えられる。
実施例においては例えば図 14の構成において、 4つの抵抗 312〜315を用いる例 を開示したが、抵抗 313および抵抗 315を取り除いた (電気的接続が無い)構成でも 受信信号中の送信信号成分をキャンセルすることは可能である。従って、ダイナミック レンジ（SZN比）があまり大きくなくても力まわないような用途においては、抵抗 313 および抵抗 315を取り除 、た構成でも実施可能である。
[0080] 図 14の構成にぉ 、て、可変利得アンプを差動回路で構成する場合は、可変利得 アンプ A310と D321、および可変利得アンプ B311と C320をそれぞれ特性の揃つ た一体の回路で構成してもよい。また、図 15の構成において、可変利得アンプを差 動回路で構成する場合は、可変利得アンプ A310と D321、および可変利得アンプ B311と C320、更には、可変利得アンプ A364と B326をそれぞれ特性の揃った一 体の回路で構成してもよ！/、。
[0081] [波形調整方式]
次に本発明に適用可能な波形調整方式ついて説明する。まず、本発明の波形調 整方式においては、図 1の THPプリコーダ 12の代わりに後述する SSエンコーダを使 用する。 SSエンコーダにおいては、 Yn=Mod(Xn—Yn- 1)の演算が行われる。ここ で、 Ynは出力信号、 Modはモジュロ演算、 Xnは入力信号、 Yn-1は 1クロック前の出 力信号である。これを更に一般化すると、以下の式となる。
[0082] Yn = Mod (Xn— a 1 Yn— 1 - a2 Yn— 2 - a3 Yn— 3…… )
ここで、係数 anは整数である必要がある。
なお、受信側にぉ ヽては THPデコーダ 34の代わりに後述する SSデコーダを使用 する。 SSデコーダ側においては以下のような処理を行う。即ち、 Yn=Mod (Xn+Xn — 1)となる。これを一般化すると、 Yn = Mod (aOXn - a lXn-1 - a2Xn-2 - a3Xn-3 - - - "-)伹し&0= 1でぁる。
[0083] 図 21は、本発明の SSエンコーダの構成を示すブロック図である。なお、この波形調 整方式においては、符号変換器 11は送信データを所定ビット数のビット列に区切り、 そのビット列の値と対応して、複数の信号レベル (電圧値)の 1つを出力する。例えば 、送信データを 2ビット毎に区切り、それぞれのビット列の内容に従って、 2、 1、 0、一 1の 4値の内のいずれかを出力する。
[0084] 減算手段である加算器 440は、入力信号力も遅延回路 442の出力信号を減算する 。モジュロ演算器 441は、出力信号が所定の幅内に収まるようにモジュロ演算を行う。
[0085] この実施例においては、モジュロ演算器 441の入力値が 1. 5〜+ 2. 5の範囲内 であればそのまま出力されるが、入力値がこの範囲外である場合には、モジュロ演算 の幅 =4の整数倍の値を入力値に加算あるいは減算することによって、信号値を— 1 . 5〜+ 2. 5の範囲内に変換する。例えば入力値が 3である場合には 4を減算して出 力値は一 1となる。 [0086] 遅延回路 442は信号を 1信号区間（1クロック分)だけ遅延させるための記憶回路で ある。レベル変換回路 443は、入力信号をレベル変換およびシフトする。実施例にお いては、出力信号 = (入力信号 1Z2) X 1Z2となる演算を行う。この結果、レベル 変換回路 43から、 3/4, 1/4, -1/4, 3Z4の 4値のいずれかが出力される。
[0087] 図 22は THPデコーダ 34の代わりに使用する SSデコーダの構成を示すブロック図 である。 SSデコーダは、レベル逆変換回路 450、遅延回路 451、力！]算器 452、モジ ュロ演算器 453力 なる。レベル逆変換回路 450は SSエンコーダ内のレベル変換回 路 443の変換機能の逆変換を行う回路である。実施例においては、出力信号 = (入 力信号 X 2) + 1Z2となる演算を行う。この結果、 3/4, 1/4, -1/4, 3Z4の 4 値のいずれかが入力されると、レベル変換回路 443力ら、 2、 1、 0、 一 1の 4値のいず れかが出力される。
[0088] 遅延回路 451はレベル逆変換回路 450の出力信号を 1信号区間（1クロック分)だ け遅延させるための記憶回路である。加算器 452は、レベル逆変換回路 450の出力 信号と遅延回路 451の出力信号を加算する。モジュロ演算器 453は SSエンコーダの モジュロ演算器 441と同一の構成のものである。モジュロ演算器 453からは、理想的 には 2、 1、 0、—1の 4値のいずれかが出力される。
[0089] スライサ (判定回路） 35は、多値の信号がどの領域内にあるかを判定する回路であ り、例えば入力信号レベルが 1Z2未満であれば「0001」を出力し、 1Z2以上 1 Z2未満であれば「0011」を、 172以上3 2未満でぁれば「0111」を、 3/2以上であ れば「1111」を出力する。符号逆変換器 36は、上記スライサの出力を元のビット情報（ 例えば 2ビットの情報）に逆変換する。
[0090] 図 23は、第 2実施例である SSTHPエンコーダの構成を示すブロック図である。実 施例 2は第 1実施例の波形調整方式と THP方式とを組み合わせたものである。 SST HPエンコーダは、 2つのブロックからなり、前段の部分の構成は第 1実施例の SSェ ンコーダ 412と同一である。後段の THPプリコーダ部分 480は、機能的に、加算器、 モジュロ演算器、 FIRフィルタカゝら構成されるが、図 23の構成では、加算器 481が FI Rフィルタ内の加算器も兼ねている。
[0091] 加算器 481は、入力信号力も FIRフィルタの出力を減算して出力する。モジュロ演 算器 B482は、出力信号が所定の幅 W内に収まるように機能するものであり、入力信 号が Wの範囲カゝら外れた場合には、幅 Wを整数倍したものを減算して W内に納める ものであるが、前述したモジュロ演算器 441とは特性が異なり、例えば Wは一 1〜+ 1 の範囲である。従って、入力信号の上位ビットを 0とすることによってモジュロ演算結 果が得られる。
[0092] FIRフィルタの構成要素である遅延回路 483は信号を 1信号区間（1クロック分)だ け遅延させるためのシフトレジスタであり、乗算器 484はトレーニング処理によって得 られた伝送路のインパルス応答の係数（_al〜- an)を乗算する。なお、 FIRフィルタの 段数は例えば 16〜64である。 SSTHPエンコーダの出力は DAC15によってアナ口 グ信号に変換され、増幅されてハイブリッド回路 20を介して送信される。
[0093] SSTHPデコーダは、図 22に示した SSデコーダと同一の構成を有する。通常の T HP方式の場合には THP用のモジュロ演算器が受信側に必要である力 SSデコー ダ内にはモジュロ演算器 453があり、これが THP用のモジュロ演算器を兼ねている。
[0094] 従来のプリエンファシス方式においては、送信端における高域成分のレベルが大き くなるので、複数のツイストペアケーブルを収納した LANケーブル等を使用した場合 にはクロストークが大きくなつてしまうという問題点があった。本発明の波形調整方式 は信号の高周波成分に対する感度を抑制することができ、クロストークの影響を減少 させることができるので、 SNRが向上するという効果がある。特に、 THPプリコーダ手 段を用いた場合、送信側の信号スペクトルは平坦に保たれると同時に、受信部の高 周波域の実効的な感度を抑制することができるため、クロストークの影響が減少し、 S NRが大きく向上すると ヽぅ効果がある。
[0095] また、本発明の波形調整方式においては以下のような変形例も考えられる。直流ド リフト成分は、伝送する多値の信号電圧の数シンボル力も数 10シンボルの移動平均 値に応じて発生する。この直流ドリフト成分を解消することにより、伝送の品質を向上 することが可能である。以下に、この直流ドリフト成分の悪影響を解消する方法を開 示する。
[0096] 符号変 1にお 、て、伝送する信号を作成する際、シンボルマッピングと呼ば れるデータのビットと信号点 (信号レベル)の対応関係があらかじめ規定されるが、多 くの場合、ビットの割当てのない余剰の信号点が存在する。このビットの割当てのな い余剰の信号点を用いて、直流ドリフト成分を低減することが可能である。すなわち、 伝送信号電圧の移動平均値が 0に近くなるように該余剰の信号点のビットを設定す ればよい。このビット設定の処理はデジタル回路においてきわめて簡単に実現できる このように、符号変 1における余剰の信号点のビットを、伝送信号電圧の移動 平均値が 0に近くなるように設定することで、直流ドリフト成分の影響を回避でき、通 信品質を向上することが可能である。さらには、伝送信号の直流成分そのものが低減 していることから、受信点での信号振幅の最大値が減少し、伝送路の低周波特性要 求も緩和され、受信側に必要なダイナミックレンジが少なくてすむことから、 AD変換 器のビット数を減らすことが可能である。

Claims

請求の範囲
[1] 送信側に THPプレコーディング手段を備え、
受信側にアナログ処理されるイコライザ手段を備えたことを特徴とする伝送装置。
[2] 受信側に更に波形のなまりを除去する FIRフィルタ手段を備えたことを特徴とする 請求項 1に記載の伝送装置。
[3] 前記イコライザ手段は、
差動信号の一方の信号を遅延させる遅延手段と、
差動信号の他方の信号と前記遅延手段の出力信号とを入力し、それぞれ異なる割 合で 2つの信号を加算した複数の加算信号を出力する加算手段と、
前記複数の加算信号のそれぞれを増幅する複数の可変利得増幅手段と、 前記複数の可変利得増幅手段の出力信号を加算する出力合成手段と を備えて ヽることを特徴とする請求項 1に記載の伝送装置。
[4] 前記加算手段は直列に接続された複数の抵抗手段力 成ることを特徴とする請求 項 3に記載の伝送装置。
[5] 更に、
伝送線が接続される第 1の受信端と、伝送路と等価なインピーダンス回路が接続さ れる第 2の受信端との間の信号を出力する受信アンプ手段と、
送信信号が入力され、第 1の送信端を駆動する第 1の可変利得アンプ手段と、 送信信号が入力され、第 2の送信端を駆動する第 2の可変利得アンプ手段と、 前記第 1の受信端と前記第 1の送信端を接続する第 1の抵抗手段と、
前記第 1の受信端と前記第 2の送信端を接続する第 2の抵抗手段と、
前記第 2の受信端と前記第 1の送信端を接続する第 3の抵抗手段と、
前記第 2の受信端と前記第 2の送信端を接続する第 4の抵抗手段と
を備え、
前記第 1の抵抗手段の抵抗値が前記第 3の抵抗手段の抵抗値よりも小さぐかつ前 記第 4の抵抗手段の抵抗値が前記第 2の抵抗手段の抵抗値よりも小さいハイブリッド 回路を備えている
ことを特徴とする請求項 1に記載の伝送装置。 送信側にお ヽて THPプレコーディング処理を施すステップと、 受信側にアナログイコライザ処理を施すステップと
を含むことを特徴とする伝送方法。
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